JPS6155196B2 - - Google Patents
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- Publication number
- JPS6155196B2 JPS6155196B2 JP52149735A JP14973577A JPS6155196B2 JP S6155196 B2 JPS6155196 B2 JP S6155196B2 JP 52149735 A JP52149735 A JP 52149735A JP 14973577 A JP14973577 A JP 14973577A JP S6155196 B2 JPS6155196 B2 JP S6155196B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- memory
- cpu
- refresh request
- computer
- Prior art date
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- Expired
Links
- 230000015654 memory Effects 0.000 claims description 52
- 238000000034 method Methods 0.000 claims description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 102100034223 Golgi apparatus protein 1 Human genes 0.000 description 1
- 101100449731 Homo sapiens GLG1 gene Proteins 0.000 description 1
- 101100439271 Schizosaccharomyces pombe (strain 972 / ATCC 24843) cfr1 gene Proteins 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、同期式計算機に使用するダイナミツ
ク形メモリのクロツクおよびリフレツシユ制御方
式に関する。
ク形メモリのクロツクおよびリフレツシユ制御方
式に関する。
従来、メモリ側の計算機（CPU）との結合情
報（構成制御情報）のみで、外部クロツクおよび
外部リフレツシユ要求信号を選択する方式では、
暗黙の内にクロツク源は１つであり、リフレツシ
ユ要求信号も同期していなければならなかつた。
従つてCPU毎にクロツク源を持つシステムで
は、クロツク設定とメモリ側の構成制御情報の設
定によつては、メモリの内容が破壊されてしまう
恐れがあり、又異なるクロツク源で動作する
CPU間の共用予備メモリとすることができな
い。
報（構成制御情報）のみで、外部クロツクおよび
外部リフレツシユ要求信号を選択する方式では、
暗黙の内にクロツク源は１つであり、リフレツシ
ユ要求信号も同期していなければならなかつた。
従つてCPU毎にクロツク源を持つシステムで
は、クロツク設定とメモリ側の構成制御情報の設
定によつては、メモリの内容が破壊されてしまう
恐れがあり、又異なるクロツク源で動作する
CPU間の共用予備メモリとすることができな
い。
本発明は、複数のCPUと結合でき、CPUと同
期して動作し、クロツク及びリフレツシユ要求信
号をそのCPUとの構成制御情報で選択するダイ
ナミツク形メモリにおいて、クロツク発生源が複
数個あつてシステムのクロツクが唯一でない場合
には、メモリ自身が持つ内部クロツク、内部リフ
レツシユ要求信号によりリフレツシユを行なつて
メモリの内容を破壊しない様にしたものであり、
又CPUが異なるクロツク源で独立に動作する場
合でも両系への予備メモリを提供できるようにし
たものである。次に図面を参照しながら本発明を
詳細に説明する。
期して動作し、クロツク及びリフレツシユ要求信
号をそのCPUとの構成制御情報で選択するダイ
ナミツク形メモリにおいて、クロツク発生源が複
数個あつてシステムのクロツクが唯一でない場合
には、メモリ自身が持つ内部クロツク、内部リフ
レツシユ要求信号によりリフレツシユを行なつて
メモリの内容を破壊しない様にしたものであり、
又CPUが異なるクロツク源で独立に動作する場
合でも両系への予備メモリを提供できるようにし
たものである。次に図面を参照しながら本発明を
詳細に説明する。
第１図に示すように、クロツク０で動作する第
１計算機CPU0とクロツク１で動作する第２計算
機CPU1がある場合、計算機CPU0およびCPU1に
専属するメモリMEM0およびMEM2はそれぞれの
クロツク０およびクロツク１で動作するから格別
問題はないが、CPU0とCPU1の共用予備メモリと
して設けられたメモリMEM1はクロツクをCPU0
およびCPU1から取入れてしまうと混乱してしま
い、メモリとして機能しなくなる。
１計算機CPU0とクロツク１で動作する第２計算
機CPU1がある場合、計算機CPU0およびCPU1に
専属するメモリMEM0およびMEM2はそれぞれの
クロツク０およびクロツク１で動作するから格別
問題はないが、CPU0とCPU1の共用予備メモリと
して設けられたメモリMEM1はクロツクをCPU0
およびCPU1から取入れてしまうと混乱してしま
い、メモリとして機能しなくなる。
そこで本発明では計算機側からメモリへ使用ク
ロツクを教え、メモリではこのクロツク情報によ
りCPU0，CPU1のクロツクが異なることを知ると
内部クロツクおよび内部リフレツシユ要求回路を
作動させ、これらによりリフレツシユを行なつて
メモリ内容の破壊を防ぐ。また計算機例えば
CPU0でそのソフトウエアによりMEM1の記憶情
報が必要になるとMEM1のCFR（結合情報）を
CPU0のみに書換え、この結果他方のCPU1との結
合は断たれ、MEM1はCPU0に組込まれてクロツ
ク０により正常に動作する。
ロツクを教え、メモリではこのクロツク情報によ
りCPU0，CPU1のクロツクが異なることを知ると
内部クロツクおよび内部リフレツシユ要求回路を
作動させ、これらによりリフレツシユを行なつて
メモリ内容の破壊を防ぐ。また計算機例えば
CPU0でそのソフトウエアによりMEM1の記憶情
報が必要になるとMEM1のCFR（結合情報）を
CPU0のみに書換え、この結果他方のCPU1との結
合は断たれ、MEM1はCPU0に組込まれてクロツ
ク０により正常に動作する。
第２図はかゝる操作を行なう回路を示す。点線
枠で示す計算機CPU0，CPU1はそれぞれクロツク
０、クロツク１を備え、またゲート回路G0，G1
およびクロツク選択スイツチSW0，SW1を備えて
いて、該スイツチを閉じるとき自己のクロツクを
メモリ側へ送出し、該スイツチを開くとき相手方
計算機のクロツクをメモリ側へ送出する。メモリ
側では線l1，l2を介して伝送されたCPU0，CPU1
からのクロツクをアンドゲートg100，g101で受
け、またCPU0，CPU1からのリフレツシユ要求信
号RR０，RR１をアンドゲートg90，g91で受け
る。これらのゲートはCPU0，CPU1との結合情報
およびパワーレデイ信号CFR０・PRDY，CFR
１・PRDYで選択され、CPU0，CPU1いずれかか
らのクロツクおよびリフレツシユ要求信号がオア
ゲートｇ11a，ｇ11bを通り、更にアンドゲートｇ7
ａ，ｇ8a、およびｇ12a，ｇ12bを通つてメモリリフ
レツシユ要求信号MRR、メモリクロツクMCLK
となる。
枠で示す計算機CPU0，CPU1はそれぞれクロツク
０、クロツク１を備え、またゲート回路G0，G1
およびクロツク選択スイツチSW0，SW1を備えて
いて、該スイツチを閉じるとき自己のクロツクを
メモリ側へ送出し、該スイツチを開くとき相手方
計算機のクロツクをメモリ側へ送出する。メモリ
側では線l1，l2を介して伝送されたCPU0，CPU1
からのクロツクをアンドゲートg100，g101で受
け、またCPU0，CPU1からのリフレツシユ要求信
号RR０，RR１をアンドゲートg90，g91で受け
る。これらのゲートはCPU0，CPU1との結合情報
およびパワーレデイ信号CFR０・PRDY，CFR
１・PRDYで選択され、CPU0，CPU1いずれかか
らのクロツクおよびリフレツシユ要求信号がオア
ゲートｇ11a，ｇ11bを通り、更にアンドゲートｇ7
ａ，ｇ8a、およびｇ12a，ｇ12bを通つてメモリリフ
レツシユ要求信号MRR、メモリクロツクMCLK
となる。
以上は従来のクロツクおよびリフレツシユ要求
回路部分であり、この回路から明らかなように当
該メモリ、本例ではMEM1がCPU0とCPU1の両方
に接続されると、クロツクおよびリフレツシユ要
求信号が混合されてしまい、正常なメモリリフレ
ツシユが行なわれず、記憶内容が破壊されてしま
う。
回路部分であり、この回路から明らかなように当
該メモリ、本例ではMEM1がCPU0とCPU1の両方
に接続されると、クロツクおよびリフレツシユ要
求信号が混合されてしまい、正常なメモリリフレ
ツシユが行なわれず、記憶内容が破壊されてしま
う。
そこで本発明はCPU0，CPU1間で使用クロツク
を交信し合い、その排他的オア出力をメモリ側へ
送出する。l3，l4がCPU間のクロツク情報交信用
の導線、l5，l6がメモリへの排他的オア出力送信
用の導線である。例えばCPU0，CPU1が共にスイ
ツチSW0，SW1を閉じて自己のクロツクを用いて
いると、線l3，l4へのオアゲートg130，g131の出力
は０、排他的オアゲートg10，g11の出力は共に１
となり、これが線l5，l6を通つてメモリ側のアン
ドゲートg2へ伝えられ、該ゲートの出力は０とな
り、これがアンドゲートg3へ伝えられる。メモリ
が両CPUに接続されているとCFR０・PRDY，
CFR１・PRDY両信号は共に１、これらがインバ
ータで反転されてアンドゲートg3に加わり、従つ
て該ゲートの出力は１になる。アンドゲートg5は
該ゲートg3の出力１、CFR０・PRDYおよびCFR
１・PRDY両信号を受けるアンドゲートg4の出力
（こゝでは両信号が１であるから０）、およびメモ
リオンライン信号MOL（メモリがCPUとつなが
つているときは０）を受け、その反転出力は１と
なる。更にアンドゲートg6は該ゲートg5の１出力
およびメモリ電源信号MSO（メモリ電源がオン
のとき０）を受け、その順出力Ｓbは０、反転出
力Ｓaは１となる。従つてアンドゲートｇ7a，ｇ8a
は閉じ、ｇ7b，ｇ8bが開き、内部リフレツシユ要
求回路IRRおよび内部クロツク発振器ICOからの
信号が該ゲートｇ7b，ｇ8bおよびアンドゲートｇ1
２ａ，ｇ12bを通つて送出され、これらがメモリリフ
レツシユ要求信号MRR、メモリクロツクMCLK
となる。
を交信し合い、その排他的オア出力をメモリ側へ
送出する。l3，l4がCPU間のクロツク情報交信用
の導線、l5，l6がメモリへの排他的オア出力送信
用の導線である。例えばCPU0，CPU1が共にスイ
ツチSW0，SW1を閉じて自己のクロツクを用いて
いると、線l3，l4へのオアゲートg130，g131の出力
は０、排他的オアゲートg10，g11の出力は共に１
となり、これが線l5，l6を通つてメモリ側のアン
ドゲートg2へ伝えられ、該ゲートの出力は０とな
り、これがアンドゲートg3へ伝えられる。メモリ
が両CPUに接続されているとCFR０・PRDY，
CFR１・PRDY両信号は共に１、これらがインバ
ータで反転されてアンドゲートg3に加わり、従つ
て該ゲートの出力は１になる。アンドゲートg5は
該ゲートg3の出力１、CFR０・PRDYおよびCFR
１・PRDY両信号を受けるアンドゲートg4の出力
（こゝでは両信号が１であるから０）、およびメモ
リオンライン信号MOL（メモリがCPUとつなが
つているときは０）を受け、その反転出力は１と
なる。更にアンドゲートg6は該ゲートg5の１出力
およびメモリ電源信号MSO（メモリ電源がオン
のとき０）を受け、その順出力Ｓbは０、反転出
力Ｓaは１となる。従つてアンドゲートｇ7a，ｇ8a
は閉じ、ｇ7b，ｇ8bが開き、内部リフレツシユ要
求回路IRRおよび内部クロツク発振器ICOからの
信号が該ゲートｇ7b，ｇ8bおよびアンドゲートｇ1
２ａ，ｇ12bを通つて送出され、これらがメモリリフ
レツシユ要求信号MRR、メモリクロツクMCLK
となる。
計算機の一方例えばCPU0がスイツチSW0を開
いて相手方計算機CPU1のクロツク１を使用して
いるときは排他的オアゲートg10は入力０、０を
受けまたg11は入力１、１を受け、共に出力０を
生じる。この結果アンドゲートg2の出力１、アン
ドゲートg3の出力は０、アンドゲートg5の反転出
力は０、アンドゲートg6の順出力Ｓbは１、反転
出力Ｓaは０となり（他の条件は上記と同じであ
るから）、アンドゲートｇ7a，ｇ8aが開いてｇ7b，
ｇ8bが閉じ、計算機側からのクロツク１およびリ
フレツシユ要求信号が該ゲートｇ7a，ｇ8aおよび
アンドゲートｇ12a，ｇ12bを通つて送出され、メ
モリリフレツシユ要求信号MRR、メモリクロツ
クMCLKとなる。これはメモリとCPUとの結合
情報がどちらか一方にセツトされた場合も同様で
あり、外部クロツクおよびリフレツシユ要求信号
がメモリクロツクおよびリフレツシユ要求信号と
なる。
いて相手方計算機CPU1のクロツク１を使用して
いるときは排他的オアゲートg10は入力０、０を
受けまたg11は入力１、１を受け、共に出力０を
生じる。この結果アンドゲートg2の出力１、アン
ドゲートg3の出力は０、アンドゲートg5の反転出
力は０、アンドゲートg6の順出力Ｓbは１、反転
出力Ｓaは０となり（他の条件は上記と同じであ
るから）、アンドゲートｇ7a，ｇ8aが開いてｇ7b，
ｇ8bが閉じ、計算機側からのクロツク１およびリ
フレツシユ要求信号が該ゲートｇ7a，ｇ8aおよび
アンドゲートｇ12a，ｇ12bを通つて送出され、メ
モリリフレツシユ要求信号MRR、メモリクロツ
クMCLKとなる。これはメモリとCPUとの結合
情報がどちらか一方にセツトされた場合も同様で
あり、外部クロツクおよびリフレツシユ要求信号
がメモリクロツクおよびリフレツシユ要求信号と
なる。
以上説明したように本発明では、システムとク
ロツク同期して動作するメモリに対し、CPUよ
り現在使用しているクロツクの状態信号を送出
し、メモリではこの信号とメモリのシステムとの
結合情報とにより、システム側からのクロツクお
よびリフレツシユ要求信号を使用するか、または
メモリ自身の内部クロツク及びリフレツシユ要求
信号を使うかを判断してメモリの内容が破壊され
ない様にしたので、クロツクの異なる複数CPU
系に対して安全に使用でき、共用予備メモリとす
ることができる。
ロツク同期して動作するメモリに対し、CPUよ
り現在使用しているクロツクの状態信号を送出
し、メモリではこの信号とメモリのシステムとの
結合情報とにより、システム側からのクロツクお
よびリフレツシユ要求信号を使用するか、または
メモリ自身の内部クロツク及びリフレツシユ要求
信号を使うかを判断してメモリの内容が破壊され
ない様にしたので、クロツクの異なる複数CPU
系に対して安全に使用でき、共用予備メモリとす
ることができる。
第１図はクロツクの異なるCPUとそのメモリ
との接続関係を示すブロツク図、第２図は本発明
の実施例を示すブロツク図である。 図面でCPU0，CPU1は複数の計算機、MEM0〜
MEM2はメモリ、l5，l6はクロツク状態信号を送
る信号線、ICOは内部クロツク発振器、IRRは内
部リフレツシユ要求回路である。
との接続関係を示すブロツク図、第２図は本発明
の実施例を示すブロツク図である。 図面でCPU0，CPU1は複数の計算機、MEM0〜
MEM2はメモリ、l5，l6はクロツク状態信号を送
る信号線、ICOは内部クロツク発振器、IRRは内
部リフレツシユ要求回路である。
Claims (1)
- 【特許請求の範囲】 １ 複数の計算機と結合でき、それらと同期して
動作し、メモリのクロツクおよびリフレツシユ要
求信号を、計算機との結合情報により選択して当
該計算機から送られるクロツク及びリフレツシユ
要求信号より得るダイナミツク形メモリにおい
て、 メモリ側に内部クロツク発振器及び内部リフレ
ツシユ要求回路を設け、 各計算機にそれぞれクロツク源、自クロツク源
からのクロツクと他クロツク源からのクロツクを
選択して送出する手段、および自計算機でのクロ
ツク選択状態と他計算機でのクロツク選択状態と
から各計算機が同じクロツク源を選択しているか
否かの状態を検出する手段を設け、該検出手段に
よりメモリ側へ各計算機で使用中のクロツクの異
同を示す状態信号を送るようにし、 メモリ側では該状態信号により各計算機使用ク
ロツクが異なることが検知された場合は、計算機
側からのクロツクおよびリフレツシユ要求信号の
代りに前記内部クロツク発振器および前記内部リ
フレツシユ要求回路からのクロツクおよびリフレ
ツシユ要求信号を用いることを特徴とする、ダイ
ナミツク形メモリのクロツクおよびリフレツシユ
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14973577A JPS5481731A (en) | 1977-12-13 | 1977-12-13 | Clock and refresh control system for dynamic type memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14973577A JPS5481731A (en) | 1977-12-13 | 1977-12-13 | Clock and refresh control system for dynamic type memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5481731A JPS5481731A (en) | 1979-06-29 |
| JPS6155196B2 true JPS6155196B2 (ja) | 1986-11-26 |
Family
ID=15481657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14973577A Granted JPS5481731A (en) | 1977-12-13 | 1977-12-13 | Clock and refresh control system for dynamic type memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5481731A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60230258A (ja) * | 1984-04-27 | 1985-11-15 | Panafacom Ltd | マルチプロセツサのメモリ制御方式 |
-
1977
- 1977-12-13 JP JP14973577A patent/JPS5481731A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5481731A (en) | 1979-06-29 |
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