JPS6095678A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS6095678A JPS6095678A JP20331383A JP20331383A JPS6095678A JP S6095678 A JPS6095678 A JP S6095678A JP 20331383 A JP20331383 A JP 20331383A JP 20331383 A JP20331383 A JP 20331383A JP S6095678 A JPS6095678 A JP S6095678A
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- JP
- Japan
- Prior art keywords
- processor
- signal
- input
- interruption
- output device
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
この発明はマルチプロセッサシステム（ｍｕｌｔｉ−ｐ
ｒｏｃｅａｓｏｒ ｓｙｓｔｅｍ ） における割込制
御に関するものである。
ｒｏｃｅａｓｏｒ ｓｙｓｔｅｍ ） における割込制
御に関するものである。
従来との種の装置として第１図に示すものがあった。図
において、（ｌａ）、（ｔｂ）、・・・（１ｎ）はそれ
ぞれ中央処理装置（この明細書ではプロセッサという）
、（２ａ）、（２ｂ）、 −（２ｃ）はそれぞれ入出力
装置、（３）は共通のバスである。バス（３）にはアド
レス信号線、入出力データ線及び制御信号線を含み、第
１図に示すとおり、複数台のプロセッサと複数台の入出
力装置が共通のバス（３］に接続されているので、任意
のプロセッサから任意の入出力装置のアドレスを指定し
てデータ信号の入出力を行うことができる。但し、バス
（３）は各プロセッサに共通であり、バスの使用権に対
する競合が発生するので、バスの使用権の制御装置が必
要となるが、この発明には直接の関係がないので、第１
図には図示してない。第１図において、（４）は入出力
装置（２ａ）からプロセッサ（１ｂ）への割込要求信号
線、（５）はプロセッサ（１ｂ）から入出力装置（２ａ
）への応答信号線である。
において、（ｌａ）、（ｔｂ）、・・・（１ｎ）はそれ
ぞれ中央処理装置（この明細書ではプロセッサという）
、（２ａ）、（２ｂ）、 −（２ｃ）はそれぞれ入出力
装置、（３）は共通のバスである。バス（３）にはアド
レス信号線、入出力データ線及び制御信号線を含み、第
１図に示すとおり、複数台のプロセッサと複数台の入出
力装置が共通のバス（３］に接続されているので、任意
のプロセッサから任意の入出力装置のアドレスを指定し
てデータ信号の入出力を行うことができる。但し、バス
（３）は各プロセッサに共通であり、バスの使用権に対
する競合が発生するので、バスの使用権の制御装置が必
要となるが、この発明には直接の関係がないので、第１
図には図示してない。第１図において、（４）は入出力
装置（２ａ）からプロセッサ（１ｂ）への割込要求信号
線、（５）はプロセッサ（１ｂ）から入出力装置（２ａ
）への応答信号線である。
バス（３）の使用権を得たプロセッサがアドレス信号に
よって指定したアドレスの入出力装置との間でデータを
転送する動作は従来よく知られているので説明を省略す
る。
よって指定したアドレスの入出力装置との間でデータを
転送する動作は従来よく知られているので説明を省略す
る。
入出力装置（２ａ）からプロセッサ（１ｂ）に対し割込
処理要求を行なう場合、入出力装置（２ａ）は割込要求
信号線（４）上の信号を有意（以下、仮に論理「１」を
信号の有意状態として説明する）にする。
処理要求を行なう場合、入出力装置（２ａ）は割込要求
信号線（４）上の信号を有意（以下、仮に論理「１」を
信号の有意状態として説明する）にする。
プロセッサ（１ｂ）は信号線（４）上の信号論理が「１
」になったのを認識すると、信号線（５）上信号論理を
「１」にし、所定の割込処理を行う。入出力装置（２ａ
）は信号線（５）上の信号論理が「１」であることを認
識すると信号線（４）上の信号論理を「０」にする。次
にプロセッサ（１ｂ）は信号線（４）上の信号論理が「
０」になったことを認識して信号線（５）上の信号論理
を「０」にし、一連の割込要求動作を終了する。
」になったのを認識すると、信号線（５）上信号論理を
「１」にし、所定の割込処理を行う。入出力装置（２ａ
）は信号線（５）上の信号論理が「１」であることを認
識すると信号線（４）上の信号論理を「０」にする。次
にプロセッサ（１ｂ）は信号線（４）上の信号論理が「
０」になったことを認識して信号線（５）上の信号論理
を「０」にし、一連の割込要求動作を終了する。
従来の装置は以上のように構成されているので、割込要
求信号が送受される可能性のあるプロセッサと入出力装
置との間には割込要求信号線（４）と応答信号線（５）
とを設けねばならず、たとえば、設計の当初においては
割込要求信号は入出力装置（２ａ）からプロセッサ（１
ｂ）に対してたけ送出されるとして第１図に示すシステ
ムを設計したところ、入出力装置（２ｂ）からプロセッ
サ（１ａ）に対しても割込要求信号の送出を可能にしな
ければならぬ状況となった場合には新たに割込要求信号
線と応答信号線を追加せねばならず、信号線が増加する
とともに、システムの拡張性及び柔軟性に欠けるという
欠点があった。
求信号が送受される可能性のあるプロセッサと入出力装
置との間には割込要求信号線（４）と応答信号線（５）
とを設けねばならず、たとえば、設計の当初においては
割込要求信号は入出力装置（２ａ）からプロセッサ（１
ｂ）に対してたけ送出されるとして第１図に示すシステ
ムを設計したところ、入出力装置（２ｂ）からプロセッ
サ（１ａ）に対しても割込要求信号の送出を可能にしな
ければならぬ状況となった場合には新たに割込要求信号
線と応答信号線を追加せねばならず、信号線が増加する
とともに、システムの拡張性及び柔軟性に欠けるという
欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、割込要求信号は割込要求をした入
出力装置の識別符号と共に共通のバスにより送出し、各
プロセッサ内には割込信号と上記識別符号とを記憶する
記憶領域を設けることにより、信号線の追加又は変更の
必要なく、任意の入出力装置から任意のプロセッサに割
込をかけることができるようにしたものである。
めになされたもので、割込要求信号は割込要求をした入
出力装置の識別符号と共に共通のバスにより送出し、各
プロセッサ内には割込信号と上記識別符号とを記憶する
記憶領域を設けることにより、信号線の追加又は変更の
必要なく、任意の入出力装置から任意のプロセッサに割
込をかけることができるようにしたものである。
以下この発明の実施例を図面について説明する。
第２図はこの発明の一実施例を示すブロック図で、図に
おいて第１図と同一符号は同−又は相当部分を示し、（
６ａ） 、 （６ｂ） 、 −（６ｎ） はそれぞれ各
プロセッサ内に設けられる割込信号記憶領域、（７ａ）
。
おいて第１図と同一符号は同−又は相当部分を示し、（
６ａ） 、 （６ｂ） 、 −（６ｎ） はそれぞれ各
プロセッサ内に設けられる割込信号記憶領域、（７ａ）
。
（７ｂ） 、 −（７ｎ）はそれぞれ記憶領域（６ａ）
ｌ （６ｂ） 。
ｌ （６ｂ） 。
・・・（６ｎ）に対する書込み読出しを制御する割込信
号制御回路、（８ａ） 、 （８ｂ） 、 −（８ｃ）
はそれぞれ各入出力装置内に設けられる割込信号送出
制御回路である。
号制御回路、（８ａ） 、 （８ｂ） 、 −（８ｃ）
はそれぞれ各入出力装置内に設けられる割込信号送出
制御回路である。
次に動作について説明する。割込信号は共通のバス（３
）により伝送されるのでバス（３）の使用権を得ている
プロセッサと入出力装置の間だけ割込信号を伝送するこ
とができる。プロセッサ（１ｂ）がバス（３）の使用権
を持っている間に入出力装置（２ａ）からプロセッサ（
１ｂ）に対し割込要求を行う場合について説明する。
）により伝送されるのでバス（３）の使用権を得ている
プロセッサと入出力装置の間だけ割込信号を伝送するこ
とができる。プロセッサ（１ｂ）がバス（３）の使用権
を持っている間に入出力装置（２ａ）からプロセッサ（
１ｂ）に対し割込要求を行う場合について説明する。
入出力装置（２ａ）は割込要求信号と当該入出力装置（
２ａ）の識別符号とを割込信号送出制御回路（８ａ）か
らバス（３）に送出する。この信号はバス（３）から割
込信号制御回路（７ｂ） ’を経て割込信号記憶領域（
６ｂ）に書込まれ、プロセッサ（１ｂ）は領域（６ｂ）
の内容に対応した割込処理を行なう。処理終了後、プロ
セッサ（１ｂ）は領域（６ｂ）の記憶が無効となり、新
に書込みを行っても差支えないことを表しておく（すな
わち、それまでは新な書込みを禁止してあったのを解除
する）。
２ａ）の識別符号とを割込信号送出制御回路（８ａ）か
らバス（３）に送出する。この信号はバス（３）から割
込信号制御回路（７ｂ） ’を経て割込信号記憶領域（
６ｂ）に書込まれ、プロセッサ（１ｂ）は領域（６ｂ）
の内容に対応した割込処理を行なう。処理終了後、プロ
セッサ（１ｂ）は領域（６ｂ）の記憶が無効となり、新
に書込みを行っても差支えないことを表しておく（すな
わち、それまでは新な書込みを禁止してあったのを解除
する）。
以上の説明において、割込要求信号を伝送する信号線の
使用権は、バス（３）内の他の信号線の使用権と共に移
転するとしたが、バス（３）内の他の信号線の使用権の
制御とは独立して割込要求信号を伝送する信号線だけの
使用権制御を行うこともできる。
使用権は、バス（３）内の他の信号線の使用権と共に移
転するとしたが、バス（３）内の他の信号線の使用権の
制御とは独立して割込要求信号を伝送する信号線だけの
使用権制御を行うこともできる。
なお、上記実施例では、入出力装置からプロセッサに対
して割込要求を行なう場合について説明したが、同様の
方法により１つのプロセッサから他のプロセッサに対し
割込要求を行なうこともできる。
して割込要求を行なう場合について説明したが、同様の
方法により１つのプロセッサから他のプロセッサに対し
割込要求を行なうこともできる。
以上のようにこの発明によれば、プロセッサ内に入出力
装置から直接書込みが可能な記憶領域を備えたので、シ
ステムの拡張、変更に対しても、特にハードウェアを追
加変更することなく、柔軟性及び拡張性の高いシステム
を提供することができる。
装置から直接書込みが可能な記憶領域を備えたので、シ
ステムの拡張、変更に対しても、特にハードウェアを追
加変更することなく、柔軟性及び拡張性の高いシステム
を提供することができる。
第１図は従来の装置を示すブロック図、第２図はこの発
明の一実施例を示すブロック図である。 （ｌａ） 、（ｌｂ） 、・・・（１ｎ）・・・それぞ
れプロセッサ、（２ａ）、（２ｂ）、 −（２ｃ）−そ
れぞれ入出力装置、（３） ・・−バス、（６ａ）、（
６ｂ）、・・・（６ｎ）・・・それぞれ割込信号記憶領
域、（７ａ）、（７ｂ）、・・・（７ｎ）・・・それぞ
れ割込信号制御回路、（８ａ） 、 （８ｂ ’） 、
・・・（８ｃ）・・・それぞれ割込信号送出制御回路。 尚、各図中同一符号は同−又は相当部分を示す。 第１図 第２図 手続補正書（自発） 昭和ｔ／年 タ月７７日 特許庁長官殿 １、事件の表示 特願昭 ５８−２０３３１３号２・発
明の名称 〜ヤヶプ。＋１＝ツｆ Ｘ／ ７． ｆ Ａ
３、補正をする者 （以上）
明の一実施例を示すブロック図である。 （ｌａ） 、（ｌｂ） 、・・・（１ｎ）・・・それぞ
れプロセッサ、（２ａ）、（２ｂ）、 −（２ｃ）−そ
れぞれ入出力装置、（３） ・・−バス、（６ａ）、（
６ｂ）、・・・（６ｎ）・・・それぞれ割込信号記憶領
域、（７ａ）、（７ｂ）、・・・（７ｎ）・・・それぞ
れ割込信号制御回路、（８ａ） 、 （８ｂ ’） 、
・・・（８ｃ）・・・それぞれ割込信号送出制御回路。 尚、各図中同一符号は同−又は相当部分を示す。 第１図 第２図 手続補正書（自発） 昭和ｔ／年 タ月７７日 特許庁長官殿 １、事件の表示 特願昭 ５８−２０３３１３号２・発
明の名称 〜ヤヶプ。＋１＝ツｆ Ｘ／ ７． ｆ Ａ
３、補正をする者 （以上）
Claims (1)
- 【特許請求の範囲】 複数台のプロセッサ及び複数台の入出力装置が共通のバ
スを介して相互に接続されたマルチプロセッサシステム
において、 上記複数台のプロセッサの各プロセッサに設けられ、当
該プロセッサへの割込信号を、その割込信号を送出した
装置の識別符号と共に記憶する割込信号記憶領域と、 上記各プロセッサに設けられ、当該プロセッサ内の割込
信号記憶領域の書込み及び読出しを制御する割込信号制
御回路と、 上記バスを介して接続されている状態にあるプロセッサ
に対し、上記割込信号及び当該装置の識別符号を送出す
るため、上記当該装置に設けられる割込信号送出制御回
路とを備えたことを特徴とスルマルチプロセッサシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20331383A JPS6095678A (ja) | 1983-10-28 | 1983-10-28 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20331383A JPS6095678A (ja) | 1983-10-28 | 1983-10-28 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6095678A true JPS6095678A (ja) | 1985-05-29 |
Family
ID=16471952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20331383A Pending JPS6095678A (ja) | 1983-10-28 | 1983-10-28 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095678A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0263886A1 (en) * | 1986-04-15 | 1988-04-20 | Fanuc Ltd. | Interrupt control method in a multiprocessor system |
| JPS6442763A (en) * | 1987-08-10 | 1989-02-15 | Nec Corp | Interrupting system between processors |
| JPH02214238A (ja) * | 1989-02-15 | 1990-08-27 | Hitachi Ltd | 通信アダプタ |
-
1983
- 1983-10-28 JP JP20331383A patent/JPS6095678A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0263886A1 (en) * | 1986-04-15 | 1988-04-20 | Fanuc Ltd. | Interrupt control method in a multiprocessor system |
| JPS6442763A (en) * | 1987-08-10 | 1989-02-15 | Nec Corp | Interrupting system between processors |
| JPH02214238A (ja) * | 1989-02-15 | 1990-08-27 | Hitachi Ltd | 通信アダプタ |
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