JP2533246B2 - 多重速度同期バスを有するコンピュ―タシステム - Google Patents

多重速度同期バスを有するコンピュ―タシステム

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JP2533246B2
JP2533246B2 JP3075582A JP7558291A JP2533246B2 JP 2533246 B2 JP2533246 B2 JP 2533246B2 JP 3075582 A JP3075582 A JP 3075582A JP 7558291 A JP7558291 A JP 7558291A JP 2533246 B2 JP2533246 B2 JP 2533246B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、同期バス式コンピュー
タシステムに関する。
【０００２】
【従来の技術】コンピュータシステムでは一般に、ま
た、特にパーソナルコンピュータにおいても、中央処理
装置（ＣＰＵ）、入出力（Ｉ／Ｏ）アダプタ、バスマス
タ（そのコンピュータシステムを制御できる構成要素）
またはバススレーブといった入出力装置のほか、システ
ムメモリなどの記憶装置といった様々な構成要素間でデ
ータが転送される。これらの構成要素は、たいていの場
合、システムアーキテクチャの一部であるシステムバス
によって相互接続される。そのアーキテクチャは、これ
らの構成要素によって、または、それらの間でデータ、
アドレスおよびコマンドといった情報の移動のために設
計されている。パーソナルコンピュータシステムでは、
そのようなアーキテクチャの一つが業界標準になってお
り、ファミリーＩバスアーキテクチャとして公知であ
る。
【０００３】ファミリーＩバスアーキテクチャは、ＩＢ
Ｍ ＰＣ／ＡＴなどのパーソナルコンピュータによって
広範に使用されるようになっている。ファミリーＩバス
アーキテクチャは、８の並列経路（８ビット幅バス）ま
たは１６の並列経路（１６ビット幅バス）によって情報
を転送する。ファミリーＩバスアーキテクチャの重要な
特長は、すべての転送を、一つの基本クロック信号（以
下、ＣＬＫ信号と呼ぶ）と同期させて実施する必要性で
ある。ＣＬＫ信号は、そのバスに接続されているすべて
の構成要素に供給される８ ＭＨｚ信号である。
【０００４】
【発明が解決しようとする課題】ファミリーＩバスアー
キテクチャの普及度のために、ファミリーＩバスアーキ
テクチャを３２ビット幅形式にまで拡張することが有利
になっている。しかしながら、顧客の容認は、初期のフ
ァミリーＩバスアーキテクチャと下位互換性を維持する
ことを求めている。現在、下位互換性を維持すること
は、このアーキテクチャのバスにあるすべての構成要素
がほぼ８ ＭＨｚの初期のファミリーＩバスアーキテク
チャのクロック速度で動作する必要がある。
【０００５】
【課題を解決するための手段】本発明は、１クロック経
路、１マスタ速度インジケータ経路および１スレーブ速
度インジケータ経路を有する同期式ディジタル複数ビッ
トシステムバスと、このバスのクロック経路に第１およ
び第２のクロック信号を相互排他的に供給するバス制御
回路と、このシステムバスに接続されたマスタ回路およ
びスレーブ回路とを包含するコンピュータシステムであ
る。マスタ回路は、マスタ速度インジケータ経路にマス
タ速度インジケータ信号を供給するマスタ速度インジケ
ーション回路を含んでおり、スレーブ回路は、スレーブ
速度インジケータ経路にスレーブ速度インジケータ信号
を供給するスレーブ速度インジケーション回路を含んで
いる。バス制御回路は、マスタ速度インジケータ信号お
よびスレーブ速度インジケータ信号が、マスタ回路およ
びスレーブ回路の両方が第２の周波数で機能できること
を指示した場合に、第２のクロック信号を供給する。
【０００６】本発明をさらに完全に理解するために、添
付図面と併せて、以下の詳細な説明を参照すべきであ
る。図面において、＃は論理否定信号を、＊は論理反転
を示す。
【０００７】
【実施例】図１について説明する。コンピュータシステ
ム１０は、システム制御回路１２、バスマスタ１４およ
びバススレーブ１６を含んでおり、これらはすべて、同
期式並列ディジタル複数ビットバス１８（その一部が図
示されている）によって接続されている。コンピュータ
システム１０は、この機器構成に限定されるものではな
く、他のバスマスタおよびバススレーブを含むことがで
きることが理解されよう。バスマスタ１４およびバスス
レーブ１６は、本発明の動作を説明するための単に典型
的なものにすぎない。
【０００８】システム制御回路１２は、システム当たり
唯一使用される集中型バス制御装置であり、バスマスタ
として機能できる。システム制御回路１２は、中央処理
装置（ＣＰＵ）２０を含んでおり、これはバス制御装置
（ＢＣ）２２を介してバス１８に接続されている。ＢＣ
２２は、構成要素速度インジケータ信号ＦＡＳＴＭＡ
ＳＴＥＲ＃およびＦＡＳＴ ＳＬＡＶＥ＃をバス１８か
ら受信し、かつ、高速発振器２８から高速クロックを受
信する二重クロック生成回路２６を制御する、モニタク
ロック制御回路２４を含むタイミング回路２３を有して
いる。バスマスタ１４が８ ＭＨｚのシステムクロック
よりも速い速度で動作できる場合、バスマスタ１４は、
構成要素インジケータ信号ＦＡＳＴ ＭＡＳＴＥＲ＃を
生成するマスタ速度インジケーション回路１５を含む。
同様に、バススレーブ１６が８ＭＨｚのシステムクロッ
クよりも速い速度で動作できる場合、バススレーブ１６
は、構成要素インジケータ信号ＦＡＳＴ ＳＬＡＶＥ＃
を生成するスレーブ速度インジケーション回路１７を含
む。
【０００９】動作中、システム制御回路１２のＢＣ ２
２は、バス１８に渡されるシステムクロック（ＣＬＫ）
信号を生成し、バス１８は、このＣＬＫ信号をバス１８
に接続されたすべての構成要素（バスマスタ１４やバス
スレーブ１６など）に配分する。
【００１０】本発明に従えば、ＢＣ ２２は、二重周波
数ＣＬＫ信号を生成できる。この二重周波数ＣＬＫ信号
は、２の速度インジケータ信号、ＦＡＳＴ ＭＡＳＴＥ
Ｒ＃およびＦＡＳＴ ＳＬＡＶＥ＃の状態にもとづいて
生成される。ＦＡＳＴＭＡＳＴＥＲ＃信号およびＦＡＳ
Ｔ ＳＬＡＶＥ＃信号は、８ ＭＨｚよりも高速で転送
を実行できる能力を持つバスマスタ１４およびバススレ
ーブ１６によって生成される。
【００１１】バス１８を制御するバスマスタ１４は、高
速能力の合図を示すためにＦＡＳＴＭＡＳＴＥＲ＃信号
を活動状態にする（すなわち、それを論理０にする）。
バス１８では、ＦＡＳＴ ＭＡＳＴＥＲ＃信号経路が活
動状態のプルアップ抵抗によりプルアップされる。従っ
て、バス１８に接続されているがＦＡＳＴＭＡＳＴＥＲ
＃信号を利用しない構成要素は、この信号経路を０にす
ることはできない。構成要素がＦＡＳＴ ＭＡＳＴＥＲ
＃信号経路を０にすることができなければ、その構成要
素は８ ＭＨｚ以外の速度では転送を実行できない。
【００１２】同様に、高速転送を実行できるバススレー
ブ１６は、ＦＡＳＴ ＳＬＡＶＥ＃信号を活動状態にす
る。ＦＡＳＴ ＳＬＡＶＥ＃信号経路は、低速の構成要
素との互換性を可能にするためにプルアップ抵抗により
プルアップされる。
【００１３】動作中、ＢＣ ２２はこれらの２の速度イ
ンジケータ信号を監視する。そして、ＦＡＳＴ ＳＬＡ
ＶＥ＃信号およびＦＡＳＴ ＭＡＳＴＥＲ＃信号が同時
にバス上に出た場合、ＢＣ ２２は、ＣＬＫ信号線に高
い周波数のクロック信号を生成し送信する。その結果、
その２の装置が８ ＭＨｚよりも高い第２の周波数で通
信できるようにする。従って、ＢＣ ２２は、ＣＬＫ信
号線を介してバス１８上に８ ＭＨｚのＣＬＫ信号だけ
でなく、同一のＣＬＫ信号線に第２の高周波数クロック
信号を相互排他的に供給する。このようにして、バス１
８は、ＢＣ ２２の制御に従って、８ ＭＨｚまたは第
２の高速度周波数のいずれかで動作することができる。
【００１４】図２について説明する。８ ＭＨｚ構成要
素間の転送順序が示されている。ＦＡＳＴ ＭＡＳＴＥ
Ｒ＃およびＦＡＳＴ ＳＬＡＶＥ＃の速度インジケータ
信号が活動状態にされていないので、ＢＣ ２２は８
ＭＨｚのＣＬＫ信号を生成する。従って、アドレス転送
の開始を指示するアドレス開始信号（ＡＤＤＳＴ＃）お
よび、データ転送の発生を指示するデータ転送信号（Ｄ
ＡＴＴ＃）によって制御される情報の転送は、８ ＭＨ
ｚで行われる。
【００１５】図３および図４について説明する。第２の
高周波数で機能する構成要素間の転送順序が示されてい
る。バスマスタ１４（すなわち、バスマスタ１４または
システム制御回路１２のいずれか）が、個々の転送順序
に先立って、標準バス裁定により選択される。選択され
たマスタが第２の高速度で動作するように構成されてい
れば、マスタはＦＡＳＴ ＭＡＳＴＥＲ＃信号を活動状
態にする。転送の前に、バスマスタは、バススレーブ１
６を選択し、バス１８上でこのスレーブに対応するアド
レスを与えることによって以降の転送に参加させる。こ
のスレーブが第２の高周波数で機能できれば、スレーブ
は、バス１８上に活動状態のＦＡＳＴＳＬＡＶＥ＃速度
インジケータ信号を供給する。マスタがただちにＦＡＳ
ＴＭＡＳＴＥＲ＃信号を活動状態にできるのに対して、
スレーブは、バス上の自己のアドレスを認識するまで待
たなければならず、その後、ＦＡＳＴ ＳＬＡＶＥ＃信
号を活動状態にできる。
【００１６】図３は、ＢＣ ２２がＡＤＤＳＴ＃信号を
発する前にスレーブがＦＡＳＴＳＬＡＶＥ＃信号を活動
状態にする場合の転送順序を示す。この場合、ＢＣ２２
はＣＬＫ信号を第２の高周波数に変更し、それにより高
速アドレス転送および以降のデータ転送を可能にする。
転送のデータ部分は、単一の転送または複数のバースト
モード転送とすることができる。高速転送が完了する
と、スレーブはバス１８を下りて、そのＦＡＳＴ ＳＬ
ＡＶＥ＃信号を非活動状態にする。ＦＡＳＴ ＳＬＡＶ
Ｅ＃信号が非活動状態にされると、ＢＣ ２２は８ Ｍ
ＨｚのＣＬＫ信号を供給するように切換えて戻す。
【００１７】図４は、ＢＣ ２２がＡＤＤＳＴ＃信号を
発した後にスレーブがＦＡＳＴＳＬＡＶＥ＃信号を活動
状態にする場合の転送順序を示す。この場合、そのアド
レス転送は８ ＭＨｚのクロック速度で行われ、その
後、ＣＬＫ信号は第２の高周波数に変更され、データは
その高速度で転送される。この転送順序は、長期のバー
ストモード動作の一部として実行される転送の転送速度
に重大な影響を与える。
【００１８】図５について説明する。タイミング回路２
３は、二重速度ＣＬＫ信号を生成し、この場合、高速Ｃ
ＬＫ信号は８ ＭＨｚのＣＬＫ信号の速度の２倍であ
る。８ＭＨｚのＣＬＫ信号だけでなく、第２の高周波数
ＣＬＫ信号の両方を生成するために高速発振器の周波数
信号が使用される。同一の高速クロック周波数信号の使
用により、ＣＬＫ線にノイズを発生させずにこれらの２
のクロック速度間の切換えを行うことができる。好まし
い実施例では、システム制御回路１２によって生成され
るプロセッサ周波数は、このプロセッサ周波数がすでに
ＢＣ ２２に使用可能であり、８ ＭＨｚ周波数を供給
するために分割できることから、ＣＬＫ信号を生成する
ために使用される。
【００１９】タイミング回路２３は、モニタクロック制
御回路２４および二重クロック生成回路２６を含んでい
る。二重クロック生成回路２６は、選択回路３４および
ディバイダ回路３６を含んでいる。選択回路３４は、デ
ィバイダ回路３６が入力周波数をどのように分割するか
によって選択的に制御する。
【００２０】モニタクロック制御回路２４は、バス１８
からの入力信号としてそれぞれ、ＦＡＳＴ ＭＡＳＴＥ
Ｒ＃およびＦＡＳＴ ＳＬＡＶＥ＃信号を受信する、ラ
ッチ４０および４２を含んでいる。これらの信号は、Ｃ
ＬＫ信号の生起時にサンプリングされラッチされる。従
って、ＣＬＫ信号が異なる周波数に切り換わる場合、そ
の変化はＣＬＫ信号の生起時に生じる。ラッチ４０およ
び４２は、ＣＬＫ信号が生起すると同時に入力信号をサ
ンプリングしラッチして、ＮＯＲゲート４８およびＯＲ
ゲート４９に入力を供給する。ＦＡＳＴ ＭＡＳＴＥＲ
＃信号およびＦＡＳＴ ＳＬＡＶＥ＃信号の両方がロー
レベルになると、この変化は、ＮＯＲゲート４８にその
ＳＥＬＥＣＴ ＦＡＳＴ ＣＬＯＣＫ信号をハイレベル
にさせ、ＯＲゲート４９にそのＳＥＬＥＣＴ ＮＯＲＭ
ＡＬ ＣＬＯＣＫ信号をローレベルにさせる。ＦＡＳＴ
ＭＡＳＴＥＲ＃信号およびＦＡＳＴ ＳＬＡＶＥ＃信
号のいずれか一方または両方がハイレベルになると、こ
の変化は、ＮＯＲゲート４８にそのＳＥＬＥＣＴ ＦＡ
ＳＴ ＣＬＯＣＫ信号をローレベルにさせ、ＯＲゲート
４９にそのＳＥＬＥＣＴ ＮＯＲＭＡＬ ＣＬＯＣＫ信
号をハイレベルにさせる。
【００２１】選択回路３４は、ＡＮＤゲート５０、ＮＯ
Ｒゲート５２およびＡＮＤゲート５４を含んでいる。Ａ
ＮＤゲート５４は、ＳＥＬＥＣＴ ＦＡＳＴ ＣＬＯＣ
Ｋ信号がハイレベルである場合に、ラッチ４４によって
生成された信号（ＣＯＮＴＲＯＬ ＬＡＴＣＨ １）を
ＮＯＲゲート５２に与えるようにするセレクタとして機
能する。ＡＮＤゲート５０は、ＳＥＬＥＣＴ ＮＯＲＭ
ＡＬＣＬＯＣＫ信号がハイレベルである場合に、ラッチ
４６によって生成された信号（ＣＯＮＴＲＯＬ ＬＡＴ
ＣＨ ２）をＮＯＲゲート５２に与えるようにするセレ
クタとして機能する。ＮＯＲゲート５２は、周波数制御
信号（ＣＬＫＦＲＥＱ ＣＯＮＴＲＯＬ）をディバイダ
回路３６の入力に供給する。
【００２２】ディバイダ回路３６は、インバータ４７に
よって反転される入力プロセッサ周波数（ＰＲＯＣＥＳ
ＳＯＲ ＦＲＥＱＵＥＮＣＹ）を分割する制御ラッチ４
４および４６を含んでいる。この入力周波数は約３２
ＭＨｚであり、この周波数は、１６ ＭＨｚクロックを
供給するためにラッチ４４によって約数２で除算するこ
とができる。ラッチ４４の出力は、ＮＯＲゲート５２か
ら受信されるＣＬＫＦＲＥＱ ＣＯＮＴＲＯＬ信号によ
って制御される。この出力はドライバ５６を経てバス１
８のＣＬＫ線に出される。
【００２３】別の実施例について説明する。
【００２４】例えば、タイミング回路２３は、高速発振
器周波数の任意の偶数倍である第２の高周波数を生成す
るために使用することができる。これは、ディバイダ回
路３６の周波数経路にラッチ４４および４６に対応する
偶数のラッチを挿入することによって実施できる。
【００２５】また、同様に、高速発振器周波数の任意の
奇数倍である第２の高周波数を生成するタイミング回路
を使用することもできる。さらに詳しく言えば、図６
は、第２の高周波数が８ ＭＨｚのＣＬＫ周波数よりも
１．５倍速い二重周波数ＣＬＫ信号を供給するタイミン
グ回路２３’を示している。ＰＲＯＣＥＳＳＯＲＦＲＥ
ＱＵＥＮＣＹ信号がほぼ３２ ＭＨｚである場合、８
ＭＨｚクロック信号を生成するために約数４により、１
２ ＭＨｚの第２のクロック信号を生成するには約数３
によって除算される。
【００２６】タイミング回路２３’は、タイミング回路
２３と同様であり、モニタクロック制御回路２４および
二重クロック生成回路２６を含んでいる。二重クロック
生成回路２６は、選択回路３４’およびディバイダ回路
３６’のほか、選択回路６０も含んでいる。
【００２７】選択回路３４’は、２入力ＡＮＤゲート５
４が３入力ＡＮＤゲート６２に置き換えられている点で
選択回路３４と異なっており、ＡＮＤゲート６２は、Ｓ
ＥＬＥＣＴ ＦＡＳＴ ＣＬＯＣＫ信号およびＣＯＮＴ
ＲＯＬ ＬＡＴＣＨ１信号の受信に加え、ＣＯＮＴＲＯ
Ｌ ＬＡＴＣＨ ２信号も受信する。ＣＯＮＴＲＯＬ
ＬＡＴＣＨ １信号およびＣＯＮＴＲＯＬ ＬＡＴＣＨ
２信号の論理積をとると、ＳＥＬＥＣＴ ＦＡＳＴ
ＣＬＯＣＫ信号がハイレベルである場合に、正しい周波
数ではあるが方形波ではない、第３の信号を生成する。
この第３の信号は、ＯＲゲート５２に供給され、ＣＬＫ
ＦＲＥＱＣＯＮＴＲＯＬ信号を供給する。
【００２８】ディバイダ回路３６’は、インバータ６６
からの二重反転高速クロックおよび、選択回路３４’か
らのＣＬＫ ＦＲＥＱ ＣＯＮＴＲＯＬ信号を受信す
る、ラッチ６４を付加することにより、ディバイダ回路
３６と異なっている。ラッチ６４のクロックは反転され
ないので、ラッチ６４は、ラッチ４４によって生成され
た信号よりも半クロック周期速い信号を生成する。
【００２９】選択回路６０は、ＡＮＤゲート６８、ＡＮ
Ｄゲート７０およびＯＲゲートを含む。ＡＮＤゲート６
８は、ＳＥＬＥＣＴ ＦＡＳＴ ＣＬＯＣＫ信号がハイ
レベルである場合に、ＣＯＮＴＲＯＬ ＬＡＴＣＨ １
信号とＣＯＮＴＲＯＬＬＡＴＣＨ ３信号の論理積をと
ることによって、高速度方形波クロックを生成するため
に使用される。これらの信号の論理積をとることによっ
て、ＯＲゲート７２に供給されるＣＯＮＴＲＯＬ ＬＡ
ＴＣＨ １信号よりも１．５倍速い方形波を可能にす
る。ＡＮＤゲート７０は、ＳＥＬＥＣＴ ＮＯＲＭＡＬ
ＣＬＯＣＫ信号がハイレベルである場合に、ＣＯＮＴＲ
ＯＬ ＬＡＴＣＨ １信号がＯＲゲート７２に渡される
ようにする。ＯＲゲート７２は、その出力信号を、高速
ＣＬＫ信号をバス１８上に出すクロックドライバ５６に
供給する。
【００３０】タイミング回路２３’は、高速発信器周波
数の任意の奇数倍である第２の高周波数を生成するため
に使用することができる。これは、ディバイダ回路３
６’の周波数経路にラッチ４４，４６及び６４に対応す
る奇数のラッチを挿入することによって実施できる。こ
のように、二重クロック信号生成回路２６は、複数の周
波数のクロックを発生することができる。
【００３１】また、例えば、システムクロックが動作す
る周波数の数を、高にさらに多くの構成要素の速度イン
ジケータ線を付加することによって拡張することができ
る。より詳しく言えば、各構成要素が２本の速度インジ
ケータ線を有していれば、バス制御回路２２からバスに
供給されるシステムクロックは、通信している構成要素
の速度に応じて、４つの異なる周波数で動作できる。従
って、複数の周波数の中から第２の周波数を選定するこ
とができる。このため、マスタ回路及びスレーブ回路の
個々のペアについて、両回路に共通するより高い周波数
のシステムクロックがマスタ回路及びスレーブ回路のペ
ア毎に選定されて具合がよい。通信しているマスタ回路
及びスレーブ回路のペアのうち、より低速の回路の速度
は、システムクロックの速度を調整する上で決定要素と
なるであろう。
【図面の簡単な説明】
【図１】本発明に従ったコンピュータシステムの略ブロ
ック図。
【図２】本発明に従ったコンピュータシステムのタイミ
ング図。
【図３】本発明に従ったコンピュータシステムのタイミ
ング図。
【図４】本発明に従ったコンピュータシステムのタイミ
ング図。
【図５】図１のコンピュータシステムのタイミング回路
の回路図。
【図６】図１のコンピュータシステムの別様のタイミン
グ回路の回路図。
【符号の説明】
１０ コンピュータシステム １２ システム制御回路 １４ バスマスタ １５ マスタ速度インジケーション回路 １６ バススレーブ １７ スレーブ速度インジケーション回路 １８ 同期式並列ディジタル複数ビットバス ２０ 中央処理装置（ＣＰＵ） ２２ バス制御装置（ＢＣ） ２３ タイミング回路 ２４ モニタクロック制御回路 ２６ 二重クロック生成回路 ２８ 高速発振器

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】クロック信号を伝送するクロック経路、マ
    スタ回路の動作速度を表すマスタ速度インジケータ信号
    を伝送するマスタ速度インジケータ経路及びスレーブ回
    路の動作速度を表すスレーブ速度インジケータ信号を伝
    送するスレーブ速度インジケータ経路を有する同期式デ
    ィジタル複数ビットシステムバス（１８）と、 前記システムバスに電気的に接続されて、少なくとも２
    つの第１の周波数の第１のクロック信号及び前記第１の
    周波数よりも高い第２の周波数の第２のクロック信号を
    発生し、一度には前記第１及び第２のクロック信号うち
    の一つだけを前記システムバスのクロック経路に与える
    ようにすると共に、前記マスタ速度インジケータ経路を
    経由するマスタ速度インジケーション信号と前記スレー
    ブ速度インジケータ経路を経由するスレーブ速度インジ
    ケーション信号を受信するように構成される、バス制御
    回路（２２）と、 前記システムバスに電気的に接続されて、前記マスタ速
    度インジケーション経路に前記マスタ速度インジケータ
    信号を供給するマスタ速度インジケーション回路を含
    む、マスタ回路（１４）と、 前記システムバスに電気的に接続され、前記スレーブ速
    度インジケータ経路に前記スレーブ速度インジケータ信
    号を供給するスレーブ速度インジケーション回路を含
    む、スレーブ回路（１６）と、を備え、 前記バス制御回路は、前記マスタ速度インジケーション
    信号及び前記スレーブ速度インジケーション信号が前記
    第２の周波数に対応する前記マスタ回路の動作速度及び
    前記スレーブ回路の動作速度を指示したとき、前記第２
    のクロック信号を与え、さもなければ、デフォルトクロ
    ック信号である前記第１のクロック信号を与え、 前記マスタ回路及び前記スレーブ回路が前記第１のクロ
    ック信号あるいは前記第２のクロック信号のどちらかに
    対応した速度で動作するようにした、コンピュータシス
    テム。
  2. 【請求項２】請求項１記載のコンピュータシステムであ
    って、 バス制御回路が、前記第１のクロック信号及び前記第２
    のクロック信号の両方を生成するために所定周波数のク
    ロック信号を使用するコンピュータシステム。
  3. 【請求項３】請求項１記載のコンピュータシステムであ
    って、 バス制御回路が、 速度インジケータ信号を受信し、マスタ及びスレーブが
    異なる周波数で機能するかどうかを指示する制御信号を
    生成するように構成されているモニタクロック制御回路
    と、 制御信号を受信し、その制御信号に基づいて第１のクロ
    ック信号及び第２のクロック信号のうちの一方を供給す
    るように構成されている二重クロック生成回路とを含ん
    でいるコンピュータシステム。
  4. 【請求項４】請求項３記載のコンピュータシステムであ
    って、 前記二重クロック生成回路が、 前記第１のクロック信号及び第２のクロック信号のうち
    の一方を選択するように構成されている選択回路と、 単一の高速クロック信号から前記第１のクロック信号及
    び第２のクロック信号を生成するように構成されている
    ディバイダ回路と、 を含んでいるコンピュータシステム。
  5. 【請求項５】請求項４記載のコンピュータシステムであ
    って、 前記第２のクロック信号の周波数が前記所定周波数のク
    ロック信号の偶数倍である、コンピュータシステム。
  6. 【請求項６】請求項５記載のコンピュータシステムであ
    って、 前記第２のクロック信号の周波数が前記所定周波数のク
    ロック信号の２倍である、コンピュータシステム。
  7. 【請求項７】請求項４記載のコンピュータシステムであ
    って、 前記第２のクロック信号の周波数が前記第１のクロック
    信号の周波数の奇数倍である、コンピュータシステム。
  8. 【請求項８】請求項７記載のコンピュータシステムであ
    って、 前記第２のクロック信号の周波数が第１のクロック信号
    の周波数の１．５倍高速である、コンピュータシステ
    ム。
  9. 【請求項９】請求項１記載のコンピュータシステムであ
    って、 前記マスタ速度インジケータ経路及び前記スレーブ速度
    インジケータ経路をプルアップする抵抗を有し、 前記マスタ速度インジケータ信号及び前記スレーブ速度
    インジケータ信号がローアクティブ信号である、コンピ
    ュータシステム。
  10. 【請求項１０】請求項１記載の装置であって、 前記マスタ回路が前記バス制御回路を含む装置。
  11. 【請求項１１】請求項１記載の装置であって、更に、 バスマスタとして機能するシステム制御回路が前記シス
    テムバスに接続されており、 前記システム制御回路が前記バス制御回路を含む装置。
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