JPH05197679A - 多重速度同期バスを有するコンピュータシステム - Google Patents

多重速度同期バスを有するコンピュータシステム

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JPH05197679A
JPH05197679A JP3075582A JP7558291A JPH05197679A JP H05197679 A JPH05197679 A JP H05197679A JP 3075582 A JP3075582 A JP 3075582A JP 7558291 A JP7558291 A JP 7558291A JP H05197679 A JPH05197679 A JP H05197679A
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Abstract

(57)【要約】 （修正有） 【目的】 バスアーキテクチャの下位互換生を維持する
ために、バスの全ての構成要素が初期のバスアーキテク
チャのクロック速度で動作できるようにする。 【構成】 １クロック経路、１マスタ速度インジケータ
経路１５および１スレーブ速度インジケータ回路１７を
有する同期式ディジタル複数ビットシステムバスと、こ
のバスのクロック回路２３に第１のクロック信号およ
び、より高速の第２のクロック信号を相互排他的に供給
するバス制御回路２２と、このシステムバスに接続され
たマスタ回路１４およびスレーブ回路１６とを包含す
る。マスタ回路１４は、マスタ速度インジケータ信号を
供給するマスタ速度インジケーション回路を含み、スレ
ーブ回路１６は、スレーブ速度インジケーション回路を
含み、又、バス制御回路２２は、マスタ回路およびスレ
ーブ回路の両方が第２のクロック信号の異なる周波数で
機能できることを指示した場合に、第２のクロック信号
を供給する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、同期バス式コンピュー
タシステムに関する。
【０００２】
【従来の技術】コンピュータシステムでは一般に、ま
た、特にパーソナルコンピュータにおいても、中央処理
装置（ＣＰＵ）、入出力（Ｉ／Ｏ）アダプタ、バスマス
タ（そのコンピュータシステムを制御できる構成要素）
またはバススレーブといった入出力装置のほか、システ
ムメモリなどの記憶装置といった様々な構成要素間でデ
ータが転送される。これらの構成要素は、たいていの場
合、システムアーキテクチャの一部であるシステムバス
によって相互接続される。そのアーキテクチャは、これ
らの構成要素によって、または、それらの間でデータ、
アドレスおよびコマンドといった情報の移動のために設
計されている。パーソナルコンピュータシステムでは、
そのようなアーキテクチャの一つが業界標準になってお
り、ファミリーＩバスアーキテクチャとして公知であ
る。
【０００３】ファミリーＩバスアーキテクチャは、ＩＢ
Ｍ ＰＣ／ＡＴなどのパーソナルコンピュータによって
広範に使用されるようになっている。ファミリーＩバス
アーキテクチャは、８の並列経路（８ビット幅バス）ま
たは１６の並列経路（１６ビット幅バス）によって情報
を転送する。ファミリーＩバスアーキテクチャの重要な
特長は、すべての転送を、一つの基本クロック信号（以
下、ＣＬＫ信号と呼ぶ）と同期させて実施する必要性で
ある。ＣＬＫ信号は、そのバスに接続されているすべて
の構成要素に供給される８ ＭＨｚ信号である。
【０００４】
【発明が解決しようとする課題】ファミリーＩバスアー
キテクチャの普及度のために、ファミリーＩバスアーキ
テクチャを３２ビット幅形式にまで拡張することが有利
になっている。しかしながら、顧客の容認は、初期のフ
ァミリーＩバスアーキテクチャと下位互換性を維持する
ことを求めている。現在、下位互換性を維持すること
は、このアーキテクチャのバスにあるすべての構成要素
がほぼ８ ＭＨｚの初期のファミリーＩバスアーキテク
チャのクロック速度で動作する必要がある。
【０００５】
【課題を解決するための手段】本発明は、１クロック経
路、１マスタ速度インジケータ経路および１スレーブ速
度インジケータ経路を有する同期式ディジタル複数ビッ
トシステムバスと、このバスのクロック経路に第１およ
び第２のクロック信号を相互排他的に供給するバス制御
回路と、このシステムバスに接続されたマスタ回路およ
びスレーブ回路とを包含するコンピュータシステムであ
る。マスタ回路は、マスタ速度インジケータ経路にマス
タ速度インジケータ信号を供給するマスタ速度インジケ
ーション回路を含んでおり、スレーブ回路は、スレーブ
速度インジケータ経路にスレーブ速度インジケータ信号
を供給するスレーブ速度インジケーション回路を含んで
いる。バス制御回路は、マスタ速度インジケータ信号お
よびスレーブ速度インジケータ信号が、マスタ回路およ
びスレーブ回路の両方が第２の周波数で機能できること
を指示した場合に、第２のクロック信号を供給する。
【０００６】本発明をさらに完全に理解するために、添
付図面と併せて、以下の詳細な説明を参照すべきであ
る。図面において、＃は論理否定信号を、＊は論理反転
を示す。
【０００７】
【実施例】図１について説明する。コンピュータシステ
ム１０は、システム制御回路１２、バスマスタ１４およ
びバススレーブ１６を含んでおり、これらはすべて、同
期式並列ディジタル複数ビットバス１８（その一部が図
示されている）によって接続されている。コンピュータ
システム１０は、この機器構成に限定されるものではな
く、他のバスマスタおよびバススレーブを含むことがで
きることが理解されよう。バスマスタ１４およびバスス
レーブ１６は、本発明の動作を説明するための単に典型
的なものにすぎない。
【０００８】システム制御回路１２は、システム当たり
唯一使用される集中型バス制御装置であり、バスマスタ
として機能できる。システム制御回路１２は、中央処理
装置（ＣＰＵ）２０を含んでおり、これはバス制御装置
（ＢＣ）２２を介してバス１８に接続されている。ＢＣ
２２は、構成要素速度インジケータ信号ＦＡＳＴＭＡ
ＳＴＥＲ＃およびＦＡＳＴ ＳＬＡＶＥ＃をバス１８か
ら受信し、かつ、高速発振器２８から高速クロックを受
信する二重クロック生成回路２６を制御する、モニタク
ロック制御回路２４を含むタイミング回路２３を有して
いる。バスマスタ１４が８ ＭＨｚのシステムクロック
よりも速い速度で動作できる場合、バスマスタ１４は、
構成要素インジケータ信号ＦＡＳＴ ＭＡＳＴＥＲ＃を
生成するマスタ速度インジケーション回路１５を含む。
同様に、バススレーブ１６が８ＭＨｚのシステムクロッ
クよりも速い速度で動作できる場合、バススレーブ１６
は、構成要素インジケータ信号ＦＡＳＴ ＳＬＡＶＥ＃
を生成するスレーブ速度インジケーション回路１７を含
む。
【０００９】動作中、システム制御回路１２のＢＣ ２
２は、バス１８に渡されるシステムクロック（ＣＬＫ）
信号を生成し、バス１８は、このＣＬＫ信号をバス１８
に接続されたすべての構成要素（バスマスタ１４やバス
スレーブ１６など）に配分する。
【００１０】本発明に従えば、ＢＣ ２２は、二重周波
数ＣＬＫ信号を生成できる。この二重周波数ＣＬＫ信号
は、２の速度インジケータ信号、ＦＡＳＴ ＭＡＳＴＥ
Ｒ＃およびＦＡＳＴ ＳＬＡＶＥ＃の状態にもとづいて
生成される。ＦＡＳＴＭＡＳＴＥＲ＃信号およびＦＡＳ
Ｔ ＳＬＡＶＥ＃信号は、８ ＭＨｚよりも高速で転送
を実行できる能力を持つバスマスタ１４およびバススレ
ーブ１６によって生成される。
【００１１】バス１８を制御するバスマスタ１４は、高
速能力の合図を示すためにＦＡＳＴＭＡＳＴＥＲ＃信号
を活動状態にする（すなわち、それを論理０にする）。
バス１８では、ＦＡＳＴ ＭＡＳＴＥＲ＃信号経路が活
動状態のプルアップ抵抗によりプルアップされる。従っ
て、バス１８に接続されているがＦＡＳＴＭＡＳＴＥＲ
＃信号を利用しない構成要素は、この信号経路を０にす
ることはできない。構成要素がＦＡＳＴ ＭＡＳＴＥＲ
＃信号経路を０にすることができなければ、その構成要
素は８ ＭＨｚ以外の速度では転送を実行できない。
【００１２】同様に、高速転送を実行できるバススレー
ブ１６は、ＦＡＳＴ ＳＬＡＶＥ＃信号を活動状態にす
る。ＦＡＳＴ ＳＬＡＶＥ＃信号経路は、低速の構成要
素との互換性を可能にするためにプルアップ抵抗により
プルアップされる。
【００１３】動作中、ＢＣ ２２はこれらの２の速度イ
ンジケータ信号を監視する。そして、ＦＡＳＴ ＳＬＡ
ＶＥ＃信号およびＦＡＳＴ ＭＡＳＴＥＲ＃信号が同時
にバス上に出た場合、ＢＣ ２２は、ＣＬＫ信号線に高
い周波数のクロック信号を生成し送信する。その結果、
その２の装置が８ ＭＨｚよりも高い第２の周波数で通
信できるようにする。従って、ＢＣ ２２は、ＣＬＫ信
号線を介してバス１８上に８ ＭＨｚのＣＬＫ信号だけ
でなく、同一のＣＬＫ信号線に第２の高周波数クロック
信号を相互排他的に供給する。このようにして、バス１
８は、ＢＣ ２２の制御に従って、８ ＭＨｚまたは第
２の高速度周波数のいずれかで動作することができる。
【００１４】図２について説明する。８ ＭＨｚ構成要
素間の転送順序が示されている。ＦＡＳＴ ＭＡＳＴＥ
Ｒ＃およびＦＡＳＴ ＳＬＡＶＥ＃の速度インジケータ
信号が活動状態にされていないので、ＢＣ ２２は８
ＭＨｚのＣＬＫ信号を生成する。従って、アドレス転送
の開始を指示するアドレス開始信号（ＡＤＤＳＴ＃）お
よび、データ転送の発生を指示するデータ転送信号（Ｄ
ＡＴＴ＃）によって制御される情報の転送は、８ ＭＨ
ｚで行われる。
【００１５】図３および図４について説明する。第２の
高周波数で機能する構成要素間の転送順序が示されてい
る。バスマスタ１４（すなわち、バスマスタ１４または
システム制御回路１２のいずれか）が、個々の転送順序
に先立って、標準バス裁定により選択される。選択され
たマスタが第２の高速度で動作するように構成されてい
れば、マスタはＦＡＳＴ ＭＡＳＴＥＲ＃信号を活動状
態にする。転送の前に、バスマスタは、バススレーブ１
６を選択し、バス１８上でこのスレーブに対応するアド
レスを与えることによって以降の転送に参加させる。こ
のスレーブが第２の高周波数で機能できれば、スレーブ
は、バス１８上に活動状態のＦＡＳＴＳＬＡＶＥ＃速度
インジケータ信号を供給する。マスタがただちにＦＡＳ
ＴＭＡＳＴＥＲ＃信号を活動状態にできるのに対して、
スレーブは、バス上の自己のアドレスを認識するまで待
たなければならず、その後、ＦＡＳＴ ＳＬＡＶＥ＃信
号を活動状態にできる。
【００１６】図３は、ＢＣ ２２がＡＤＤＳＴ＃信号を
発する前にスレーブがＦＡＳＴＳＬＡＶＥ＃信号を活動
状態にする場合の転送順序を示す。この場合、ＢＣ２２
はＣＬＫ信号を第２の高周波数に変更し、それにより高
速アドレス転送および以降のデータ転送を可能にする。
転送のデータ部分は、単一の転送または複数のバースト
モード転送とすることができる。高速転送が完了する
と、スレーブはバス１８を下りて、そのＦＡＳＴ ＳＬ
ＡＶＥ＃信号を非活動状態にする。ＦＡＳＴ ＳＬＡＶ
Ｅ＃信号が非活動状態にされると、ＢＣ ２２は８ Ｍ
ＨｚのＣＬＫ信号を供給するように切換えて戻す。
【００１７】図４は、ＢＣ ２２がＡＤＤＳＴ＃信号を
発した後にスレーブがＦＡＳＴＳＬＡＶＥ＃信号を活動
状態にする場合の転送順序を示す。この場合、そのアド
レス転送は８ ＭＨｚのクロック速度で行われ、その
後、ＣＬＫ信号は第２の高周波数に変更され、データは
その高速度で転送される。この転送順序は、長期のバー
ストモード動作の一部として実行される転送の転送速度
に重大な影響を与える。
【００１８】図５について説明する。タイミング回路２
３は、二重速度ＣＬＫ信号を生成し、この場合、高速Ｃ
ＬＫ信号は８ ＭＨｚのＣＬＫ信号の速度の２倍であ
る。８ＭＨｚのＣＬＫ信号だけでなく、第２の高周波数
ＣＬＫ信号の両方を生成するために高速発振器の周波数
信号が使用される。同一の高速クロック周波数信号の使
用により、ＣＬＫ線にノイズを発生させずにこれらの２
のクロック速度間の切換えを行うことができる。好まし
い実施例では、システム制御回路１２によって生成され
るプロセッサ周波数は、このプロセッサ周波数がすでに
ＢＣ ２２に使用可能であり、８ ＭＨｚ周波数を供給
するために分割できることから、ＣＬＫ信号を生成する
ために使用される。
【００１９】タイミング回路２３は、モニタクロック制
御回路２４および二重クロック生成回路２６を含んでい
る。二重クロック生成回路２６は、選択回路３４および
ディバイダ回路３６を含んでいる。選択回路３４は、デ
ィバイダ回路３６が入力周波数をどのように分割するか
によって選択的に制御する。
【００２０】モニタクロック制御回路２４は、バス１８
からの入力信号としてそれぞれ、ＦＡＳＴ ＭＡＳＴＥ
Ｒ＃およびＦＡＳＴ ＳＬＡＶＥ＃信号を受信する、ラ
ッチ４０および４２を含んでいる。これらの信号は、Ｃ
ＬＫ信号の生起時にサンプリングされラッチされる。従
って、ＣＬＫ信号が異なる周波数に切り換わる場合、そ
の変化はＣＬＫ信号の生起時に生じる。ラッチ４０およ
び４２は、ＣＬＫ信号が生起すると同時に入力信号をサ
ンプリングしラッチして、ＮＯＲゲート４８およびＯＲ
ゲート４９に入力を供給する。ＦＡＳＴ ＭＡＳＴＥＲ
＃信号およびＦＡＳＴ ＳＬＡＶＥ＃信号の両方がロー
レベルになると、この変化は、ＮＯＲゲート４８にその
ＳＥＬＥＣＴ ＦＡＳＴ ＣＬＯＣＫ信号をハイレベル
にさせ、ＯＲゲート４９にそのＳＥＬＥＣＴ ＮＯＲＭ
ＡＬ ＣＬＯＣＫ信号をローレベルにさせる。ＦＡＳＴ
ＭＡＳＴＥＲ＃信号およびＦＡＳＴ ＳＬＡＶＥ＃信
号のいずれか一方または両方がハイレベルになると、こ
の変化は、ＮＯＲゲート４８にそのＳＥＬＥＣＴ ＦＡ
ＳＴ ＣＬＯＣＫ信号をローレベルにさせ、ＯＲゲート
４９にそのＳＥＬＥＣＴ ＮＯＲＭＡＬ ＣＬＯＣＫ信
号をハイレベルにさせる。
【００２１】選択回路３４は、ＡＮＤゲート５０、ＮＯ
Ｒゲート５２およびＡＮＤゲート５４を含んでいる。Ａ
ＮＤゲート５４は、ＳＥＬＥＣＴ ＦＡＳＴ ＣＬＯＣ
Ｋ信号がハイレベルである場合に、ラッチ４４によって
生成された信号（ＣＯＮＴＲＯＬ ＬＡＴＣＨ １）を
ＮＯＲゲート５２に与えるようにするセレクタとして機
能する。ＡＮＤゲート５０は、ＳＥＬＥＣＴ ＮＯＲＭ
ＡＬＣＬＯＣＫ信号がハイレベルである場合に、ラッチ
４６によって生成された信号（ＣＯＮＴＲＯＬ ＬＡＴ
ＣＨ ２）をＮＯＲゲート５２に与えるようにするセレ
クタとして機能する。ＮＯＲゲート５２は、周波数制御
信号（ＣＬＫＦＲＥＱ ＣＯＮＴＲＯＬ）をディバイダ
回路３６の入力に供給する。
【００２２】ディバイダ回路３６は、インバータ４７に
よって反転される入力プロセッサ周波数（ＰＲＯＣＥＳ
ＳＯＲ ＦＲＥＱＵＥＮＣＹ）を分割する制御ラッチ４
４および４６を含んでいる。この入力周波数は約３２
ＭＨｚであり、この周波数は、１６ ＭＨｚクロックを
供給するためにラッチ４４によって約数２で除算するこ
とができる。ラッチ４４の出力は、ＮＯＲゲート５２か
ら受信されるＣＬＫＦＲＥＱ ＣＯＮＴＲＯＬ信号によ
って制御される。この出力はドライバ５６を経てバス１
８のＣＬＫ線に出される。
【００２３】別の実施例について説明する。
【００２４】例えば、タイミング回路２３は、高速発振
器周波数の任意の偶数倍である第２の高周波数を生成す
るために使用することができる。これは、ディバイダ回
路３６の周波数経路にラッチ４４および４６に対応する
偶数のラッチを挿入することによって実施できる。
【００２５】また、同様に、高速発振器周波数の任意の
奇数倍である第２の高周波数を生成するタイミング回路
を使用することもできる。さらに詳しく言えば、図６
は、第２の高周波数が８ ＭＨｚのＣＬＫ周波数よりも
１．５倍速い二重周波数ＣＬＫ信号を供給するタイミン
グ回路２３’を示している。ＰＲＯＣＥＳＳＯＲＦＲＥ
ＱＵＥＮＣＹ信号がほぼ３２ ＭＨｚである場合、８
ＭＨｚクロック信号を生成するために約数４により、１
２ ＭＨｚの第２のクロック信号を生成するには約数３
によって除算される。
【００２６】タイミング回路２３’は、タイミング回路
２３と同様であり、モニタクロック制御回路２４および
二重クロック生成回路２６を含んでいる。二重クロック
生成回路２６は、選択回路３４’およびディバイダ回路
３６’のほか、選択回路６０も含んでいる。
【００２７】選択回路３４’は、２入力ＡＮＤゲート５
４が３入力ＡＮＤゲート６２に置き換えられている点で
選択回路３４と異なっており、ＡＮＤゲート６２は、Ｓ
ＥＬＥＣＴ ＦＡＳＴ ＣＬＯＣＫ信号およびＣＯＮＴ
ＲＯＬ ＬＡＴＣＨ１信号の受信に加え、ＣＯＮＴＲＯ
Ｌ ＬＡＴＣＨ ２信号も受信する。ＣＯＮＴＲＯＬ
ＬＡＴＣＨ １信号およびＣＯＮＴＲＯＬ ＬＡＴＣＨ
２信号の論理積をとると、ＳＥＬＥＣＴ ＦＡＳＴ
ＣＬＯＣＫ信号がハイレベルである場合に、正しい周波
数ではあるが方形波ではない、第３の信号を生成する。
この第３の信号は、ＯＲゲート５２に供給され、ＣＬＫ
ＦＲＥＱＣＯＮＴＲＯＬ信号を供給する。
【００２８】ディバイダ回路３６’は、インバータ６６
からの二重反転高速クロックおよび、選択回路３４’か
らのＣＬＫ ＦＲＥＱ ＣＯＮＴＲＯＬ信号を受信す
る、ラッチ６４を付加することにより、ディバイダ回路
３６と異なっている。ラッチ６４のクロックは反転され
ないので、ラッチ６４は、ラッチ４４によって生成され
た信号よりも半クロック周期速い信号を生成する。
【００２９】選択回路６０は、ＡＮＤゲート６８、ＡＮ
Ｄゲート７０およびＯＲゲートを含む。ＡＮＤゲート６
８は、ＳＥＬＥＣＴ ＦＡＳＴ ＣＬＯＣＫ信号がハイ
レベルである場合に、ＣＯＮＴＲＯＬ ＬＡＴＣＨ １
信号とＣＯＮＴＲＯＬＬＡＴＣＨ ３信号の論理積をと
ることによって、高速度方形波クロックを生成するため
に使用される。これらの信号の論理積をとることによっ
て、ＯＲゲート７２に供給されるＣＯＮＴＲＯＬ ＬＡ
ＴＣＨ １信号よりも１．５倍速い方形波を可能にす
る。ＡＮＤゲート７０は、ＳＥＬＥＣＴ ＮＯＲＭＡＬ
ＣＬＯＣＫ信号がハイレベルである場合に、ＣＯＮＴＲ
ＯＬ ＬＡＴＣＨ １信号がＯＲゲート７２に渡される
ようにする。ＯＲゲート７２は、その出力信号を、高速
ＣＬＫ信号をバス１８上に出すクロックドライバ５６に
供給する。
【００３０】タイミング回路２３’は、高速発振器周波
数の任意の奇数倍である第２の高周波数を生成するため
に使用することができる。これは、ディバイダ回路３
６’の周波数経路にラッチ４４、４６および６４に対応
する奇数のラッチを挿入することによって実施できる。
【００３１】また、例えば、システムクロックが動作す
る周波数の数を、単にさらに多くの構成要素速度インジ
ケータ線を付加することによって拡張することができ
る。より詳しく言えば、各構成要素が２の速度インジケ
ータ線を有していれば、システムクロックは、通信して
いる構成要素の速度に応じて、４の異なる周波数で動作
できるであろう。通信している低速の構成要素の速度
は、システムクロックの速度を調整する上で決定要素と
なるであろう。
【図面の簡単な説明】
【図１】本発明に従ったコンピュータシステムの略ブロ
ック図。
【図２】本発明に従ったコンピュータシステムのタイミ
ング図。
【図３】本発明に従ったコンピュータシステムのタイミ
ング図。
【図４】本発明に従ったコンピュータシステムのタイミ
ング図。
【図５】図１のコンピュータシステムのタイミング回路
の回路図。
【図６】図１のコンピュータシステムの別様のタイミン
グ回路の回路図。
【符号の説明】
１０ コンピュータシステム １２ システム制御回路 １４ バスマスタ １５ マスタ速度インジケーション回路 １６ バススレーブ １７ スレーブ速度インジケーション回路 １８ 同期式並列ディジタル複数ビットバス ２０ 中央処理装置（ＣＰＵ） ２２ バス制御装置（ＢＣ） ２３ タイミング回路 ２４ モニタクロック制御回路 ２６ 二重クロック生成回路 ２８ 高速発振器

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】１クロック経路、１マスタ速度インジケー
    タ経路および１スレーブ速度インジケータ経路を有する
    同期式ディジタル複数ビットシステムバスと、 第１のクロック信号が第１の周波数を有し、第２のクロ
    ック信号が第２の周波数を有する、第１および第２のク
    ロック信号をシステムバスのクロック経路に相互排他的
    に供給するバス制御回路と、 マスタ速度インジケータ経路にマスタ回路の動作速度を
    指示するマスタ速度インジケータ信号を供給するように
    構成されているマスタ速度インジケーション回路を含ん
    でいる、システムバスに接続されたマスタ回路と、 スレーブ速度インジケータ経路にスレーブ回路の動作速
    度を指示するスレーブ速度インジケータ信号を供給する
    ように構成されているスレーブ速度インジケーション回
    路を含んでいる、システムバスに接続されたスレーブ回
    路および、マスタ速度インジケータ信号およびスレーブ
    速度インジケータ信号が、マスタ回路およびスレーブ回
    路の両方が第２の周波数で機能できることを指示した場
    合に、第２のクロック信号を供給するように構成されて
    いるバス制御回路とを包含するコンピュータシステム。
  2. 【請求項２】請求項１記載のコンピュータシステムであ
    って、 バス制御回路が、第１のクロック信号および第２のクロ
    ック信号の両方を生成するために高周波数クロックを使
    用するコンピュータシステム。
  3. 【請求項３】請求項１記載のコンピュータシステムであ
    って、 バス制御回路が、 速度インジケータ信号を受信し、マスタおよびスレーブ
    が異なる周波数で機能するかどうかを指示する制御信号
    を生成するように構成されているモニタクロック制御回
    路と、 制御信号を受信し、その制御信号にもとづいて第１のク
    ロック信号および第２のクロック信号のうちの一方を供
    給するように構成されている二重クロック生成回路とを
    含んでいるコンピュータシステム。
  4. 【請求項４】請求項３記載のコンピュータシステムであ
    って、 二重クロック生成回路が、 第１の信号および第２の信号のうちの一方を選択するよ
    うに構成されている選択回路と、 単一の高周波数クロックから第１のクロック信号および
    第２のクロック信号を生成するように構成されているデ
    ィバイダ回路とを含んでいるコンピュータシステム。
  5. 【請求項５】請求項４記載のコンピュータシステムであ
    って、第２のクロック周波数がその高周波数の偶数倍で
    ある、コンピュータシステム。
  6. 【請求項６】請求項５記載のコンピュータシステムであ
    って、第２のクロック周波数がその高周波数の２倍であ
    る、コンピュータシステム。
  7. 【請求項７】請求項４記載のコンピュータシステムであ
    って、第２のクロック周波数がその高周波数の奇数倍で
    ある、コンピュータシステム。
  8. 【請求項８】請求項７記載のコンピュータシステムであ
    って、第２のクロック周波数が第１のクロック周波数の
    １．５倍高速であるコンピュータシステム。
  9. 【請求項９】請求項１記載のコンピュータシステムであ
    って、 マスタ速度インジケータ経路およびスレーブ速度インジ
    ケータ経路がプルアップされ、 マスタ速度インジケータ信号およびスレーブ速度インジ
    ケータ信号がローアクティブ信号であるコンピュータシ
    ステム。
  10. 【請求項１０】請求項１記載の装置であって、 マスタ回路がバス制御回路を含む装置。
  11. 【請求項１１】請求項１記載の装置であって、さらに、 システム制御回路がシステムバスに接続されており、 システム制御回路がバス制御回路を含む装置。
  12. 【請求項１２】バス制御回路であって、 構成要素速度インジケータ信号を受信し、全構成要素が
    類似の速度で機能することを指示する制御信号を生成す
    るように構成されているモニタクロック制御回路と、 制御信号を受信し、単一の高周波数クロックによってそ
    の類似の速度に対応するクロック信号を生成するように
    構成されているクロック生成回路とを含んでいるバス制
    御回路。
  13. 【請求項１３】請求項１２記載のバス制御回路であっ
    て、 モニタクロック制御回路は多数の制御信号を供給するよ
    うに構成されており、 クロック生成回路は制御信号に対応する多数のクロック
    信号を供給するように構成されているバス制御回路。
  14. 【請求項１４】請求項１２記載のコンピュータシステム
    であって、 クロック生成回路は多数の制御信号を供給するように構
    成されており、 クロック生成回路は多数のクロック信号を生成するため
    に高周波数クロックを使用するコンピュータシステム。
  15. 【請求項１５】構成要素が複数ビットバスを介して通信
    し、その通信は第１の周波数を有する第１のクロック信
    号と同期するものであり、そのバスはクロック信号が各
    構成要素に供給されるクロック経路を含むものである、
    コンピュータシステムの第１の構成要素と第２の構成要
    素との間で情報を転送するための方法であって、 第１の構成要素の動作速度を指示する第１の速度インジ
    ケータ信号を生成することと、 第２の構成要素の動作速度を指示する第２の速度インジ
    ケータ信号を生成することと、 第１の速度インジケータ信号および第２の速度インジケ
    ータ信号が第１の構成要素および第２の構成要素の両方
    が第２の周波数で通信できることを指示した場合、クロ
    ック経路を介して第１の構成要素および第２の構成要素
    に対して第２の周波数を有する第２のクロック信号を供
    給することを含む方法であって、また、 第１のクロック信号および第２のクロック信号がクロッ
    ク経路に相互排他的に供給される方法。
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