KR100225662B1 - 동기형 다이나믹 ram - Google Patents

동기형 다이나믹 ram

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KR100225662B1
KR100225662B1 KR1019910017762A KR910017762A KR100225662B1 KR 100225662 B1 KR100225662 B1 KR 100225662B1 KR 1019910017762 A KR1019910017762 A KR 1019910017762A KR 910017762 A KR910017762 A KR 910017762A KR 100225662 B1 KR100225662 B1 KR 100225662B1
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아쓰시 다까스기
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사와무라 시코
오끼덴끼고오교가부시끼가이샤
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Abstract

본 발명은 마이크로 컴퓨터, LSI(대규모 집적회로)등의 주장치에 내장되는 동기형 다이나믹 RAM(랜덤·액세스·메모리)에 관한 것이다.
X 어드레스 및 Y 어드레스를 디코드하여 메모리 셀을 선택하고, 이 메모리 셀에 대한 데이터의 기입 및 판독을 실시하는 다이나믹 RAM에 있어서, 외부에서 1 메모리 사이클 중에 복수회 입력하는 연속된 동기클럭에 의거하여, 외부에서 입력되는 제1의 제어신호를 래치하는 제1의 도통형 래치회로와, 상기 동기 클럭에 의거하여, 외부에서 입력되는 제2의 제어신호를 래치하는 제2의 도통형 래치 회로와, 상기 동기 클럭중의 제1의 클럭펄스에 대해서, 소정의 셋업 시간을 가지고 상기 제1의 제어신호의 활성화 직후의 상기 제1의 클럭펄스의 앞 가장자리 또는 뒤 가장자리에서, X 어드레스 래치 신호를 발생하는 X 어드레스 래치 신호 발생 회로와, 상기 제1의 클럭 펄스 후의 제2의 클럭 펄스에 대해서, 소정의 셋업 시간을 가지고 상기 제2의 제어신호의 활성화 직후의 상기 제2의 클럭 펄스의 앞 가장자리 또는 뒤 가장자리의 타이밍에서, Y 어드레스 래치 신호를 발생하는 Y 어드레스 래치 신호 발생 회로와, 상기 X 어드레스 래치 신호에 의거하여 외부입력의 어드레스에서 상기 X 어드레스를 래치하여 출력하는 제3의 도통형 래치 회로와, 상기 Y 어드레스 래치 신호에 의거하여, 상기 어드레스에서 상기 Y 어드레스를 래치하여 출력하는 제4의 도통형 래치회로를 설치한 것을 특징으로 하는 동기형 다이나믹 RAM에 관한 것이다.

Description

동기형 다이나믹 RAM
제1도는 본 발명의 제1의 실시예를 나타내는 어드레스 입력 회로의 구성도.
제2도는 본 발명의 제1의 실시예를 나타내는 동기형 다이나믹 RAM의 개략적인 구성 블록도.
제3도는 제1의 타이밍도.
제4도는 본 발명의 제2의 실시예를 나타내는 동기형 다이나믹 RAM의 개략적인 구성 블록도.
제5도는 제4도의 출력 제어회로의 구성도.
제6도는 제4도 및 제5도의 타이밍도.
제7도는 본 발명의 제3의 실시예를 나타내는 출력 제어회로의 구성도.
제8도는 제4도 및 제7도의 타이밍도.
제9도는 본 발명의 제4의 실시예를 나타내는 동기형 다이나믹 RAM의 개략적인 구성도.
제10도는 제9도의 타이밍도.
제11도는 본 발명의 제5의 실시예를 나타내는 동기형 다이나믹 RAM의 개략적인 구성 블록도.
제12도 및 제13도는 제11도의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10, 10A, 10B ; 어드레스 입력 회로 10A-1, 10B-1 ; 어드레스 래치 회로
10A-2, 10B-2 ; 어드레스 버퍼
11, 12, 17, 18 ; 제1, 제2, 제3, 제4의 도통형 래치 회로
13 ; X 어드레스 래치 신호 발생 회로 14 ; Y 어드레스 래치 신호 발생 회로
20, 20A ; X 어드레스 디코더 30, 30A ; Y 어드레스 디코더
40 ; 메모리 셀 어레이 70 ; 데이터 래치 회로
70A ; n비트 래치 회로 80 ; 출력회로
90 ; 출력 제어 회로 110, 110A ; 니블 모드 출력 제어 수단
본 발명은, 마이크로 컴퓨터, LSI(대규모 집적회로)등의 주장치에 내장되는 동기형 다이나믹 RAM(랜덤·액세스·메모리)에 관한 것이다.
종래, 스태틱 RAM과 같은 반도체 메모리에 관한 기술로서는, 특개소 61-39295호 공보(문헌 1), 특개소 62-275384호 공보(문헌 2) 및 특개소 64-72394호 공보(문헌 3)에 기재되는 것이 있었다.
상기 문헌 1의 반도체 메모리에서는, 메모리 셀 어레이의 출력측에 출력 버퍼로 이루는 복수의 출력회로를 접속하고, 하나의 제어 펄스에 의하여 이 출력회로를 활성화하고, 판독 데이터를 고속으로 출력하는 메모리이다.
상기 문헌 2의 반도체 메모리는, 출력 회로에서 출력하는 판독 데이터를 외부로부터 공급하는 타이밍 신호에 의하여 임의의 타이밍으로 출력하는 것으로, 스태틱 RAM에 사용하기에 유효한 기술이다.
상기 문헌 3의 반도체 메모리는, 스태틱 RAM의 어드레스 입력부에 래치회로를 접속하고, 외부 입력의 클럭에 동기하여 1클럭 싸이클로 입력 어드레스를 페치(fetch)함으로서, 동기형의 스태틱 RAM을 구성하고 있다.
그러나, 상기 구성의 메모리에서는 다음과 같은 과제가 있었다.
종래의 동기형 반도체 메모리에서는 1클럭 싸이클에서 판독 또는 기입을 하는 스태틱 RAM에 관해서는 유효한 기술이다. 그러나, X어드레스와 Y어드레스를 시분할적으로 입력하고, 동기 클럭의 1클럭싸이클 중에 이 어드레스를 페치하고, 그 페치된 어드레스로 메모리 셀을 선택하고, 이 메모리 셀에 대한 데이터의 판독 혹은 기입을 하는 다이나믹 RAM에 종래와 같은 동기 방식을 적용하기가 곤란했다.
즉, 1클럭 펄스당 1액세스를 하는 스태틱 RAM에서는, 그 클럭 펄스에 동기하여 메모리의 액세스 동작을 실시하게 하는 것은 용이하다. 이에 대해서 다이나믹 RAM에서는, 판독 혹은 기입의 1메모리 싸이클 중에, 복수의 동기 클럭이 입력한다. 이 연속하는 1싸이클 중의 클럭 펄스에 있어서의 어떤 특정한 클럭 펄스에 동기하여 메모리의 액세스 동작을 정밀도 있게 실시한 것은, 회로구성소자의 불균형 등에 의한 내부회로의 지연시간의 상위 등의 이유에서 곤란하다.
본 발명은 상기 종래 기술이 가지고 있는 과제로서 다이나믹 RAM에 있어서, 동기 클럭에 동기한 정확한 동기 동작을 실시하게 하는 것이 곤란한 점에 대해서 해결한 동기형 다이나믹 RAM을 제공하는 데 있다.
상기 과제를 해결하기 위하여 제1의 발명은, X 어드레스 및 Y 어드레스를 디코드하여 메모리 셀을 선택하고, 이 메모리 셀에 대한 데이터의 기입 및 판독을 하는 다이나믹 RAM에 있어서, 외부로부터 1 메모리 싸이클 중에 복수회 입력하는 연속한 동기클럭에 의거하여 외부에서 입력되는 제1의 제어신호를 래치 하는 제1의 도통형 래치 회로와, 상기 동기 클럭에 의거하여 외부로부터 입력되는 제2의 제어신호를 래치하는 제2의 도통형 래치회로와, 상기 동기 클럭중의 제1의 클럭 펄스에 대해서 소정의 세트업(set·up)시간을 갖고, 상기 제1의 제어신호의 활성화 직후의 상기 제1의 클럭 펄스의 앞 가장자리 또는 뒤 가장자리의 타이밍으로 X 어드레스 래치 신호를 발생하는 X 어드레스 래치 신호 발생회로를 구비하고 있다.
또한, 상기 제1의 클럭 펄스후의 제2의 클럭 펄스에 대해서, 소정의 세트업 시간을 갖고, 상기 제2의 제어신호의 활성화 직후의 상기 제2의 클럭 펄스의 앞 가장자리 또는 뒤 가장자리의 타이밍으로 Y 어드레스 래치 신호를 발생하는 Y 어드레스 래치 신호 발생회로와, 상기 X 어드레스 래치 신호에 의거하여 외부 입력의 어드레스에서 상기 X 어드레스를 래치하여 출력하는 제3의 도통형 래치회로와, 상기 Y어드레스 래치 신호에 의거하여 상기 어드레스에서 상기 Y어드레스를 래치하여 출력하는 제4의 도통형 래치 회로를 구비한다.
제2의 발명은, 제1의 발명의 다이나믹 RAM에 있어서, 외부로부터 1 메모리 싸이클중에 복수회 입력하는 연속한 동기클럭에 의거하여, 외부에서 입력되는 제1 및 제2의 제어신호 중의 이 제1의 제어신호의 활성화 직후의 클럭 펄스의 앞 가장자리 또는 뒤 가장자리에 의하여 상기 X어드레스를 래치한 후, 이 제2의 제어신호의 활성화 직후의 클럭 펄스의 앞 가장자리 또는 뒤 가장자리에 의하여 상기 Y어드레스를 래치하는 어드레스 래치회로와, 상기 메모리 셀의 판독 데이터를 래치하는 데이터 래치회로와, 상기 제2의 제어신호의 비활성화 와는 무관계하게, 상기 제1의 제어신호의 활성화보다 특정한 클럭 펄스후에 1클럭 싸이클만 출력 제어신호를 출력하는 출력 제어 회로와, 상기 출력 제어신호에 의하여 상기 데이터 래치 회로로부터의 판독 데이터를 외부로 출력하는 회로와를 설치하고 있다.
제3의 발명은, 제2의 발명의 어드레스 래치 회로와, 1메모리 싸이클 중에 있어서의 상기 메모리 셀로부터의 n 비트의 판독 데이터를 래치하는 n 비트 래치 회로와, 상기 동기 클럭에 의거하여 상기 n 비트 래치 회로에 래치된 n비트의 판독 데이터를 동기적으로 출력하는 니블 모드(nibble mode) 출력 제어 수단과, 상기 동기 클럭에 의거하여 상기 니블 모드 출력 제어수단의 출력을 외부로 출력하는 출력회로와를 설치하고 있다.
제4의 발명은 제2의 발명에 있어서, 상기 출력 제어회로는, 상기 제2의 제어신호의 비활성화 타이밍이 출력 싸이클 전의시, 상기 제1의 제어신호의 활성화 보다 특정 클럭 펄스 수 후에 1클럭 싸이클만 출력제어 신호를 출력하고, 상기 제2의 제어신호의 비활성화 타이밍이 출력 싸이클중 또는 출력 싸이클 후의시, 상기 제1의 제어신호의 활성화에 의거하는 상기 특정 펄스 수 후부터, 상기 제2의 제어신호의 비활성화 직후의 상기 클럭 펄스의 상승에 동기하여 디스에이블이 될 때까지 출력 제어신호를 출력하는 구성으로 하고 있다.
제5의 발명은, 제3의 발명에 있어서, 상기 니블 모드 출력 제어 수단은 n비트의 판독데이터의 출력순서를 가변 가능한 구성으로 하고 있다.
제1의 발명에 의하면, 이상과 같이 동기형 다이나믹 RAM을 구성했음으로 동기 클럭에 의거하여, 제1 및 제2의 제어신호를 각각 제1 및 제2의 도통형 래치 회로로 래치한다. X어드레스 래치 신호발생 회로는, 동기 클럭 중의 어떤 제1의 클럭 펄스에 대해서, 소정의 타이밍으로 X어드레스 래치 신호를 발생하여 제3의 도통형 래치 회로에 부여한다. Y어드레스 래치 신호 발생회로는, 제1의 클럭 펄스후의 제2의 클럭 펄스에 대해서 소정의 타이밍으로 Y어드레스 래치 신호를 발생하고, 제4의 도통형 래치 회로에 부여하다. 제3 및 제4의 도통형 래치회로는, X어드레스 래치 신호 및 Y어드레스 래치 신호에 의거하여, 각각 외부 입력의 어드레스에서 X어드레스 및 Y어드레스를 래치 하여 출력한다. 이에 의하여, 동기 클럭에 동기하여 어드레스의 입력이 정확하게 실시될 수 있다.
제2의 발명에 의하면, 어드레스 래치 회로는 동기 클럭에 동기하여 어드레스를 페치한다. 이 페치된 어드레스에 의하여 선택되는 메모리 셀의 판독 데이터는, 데이터 래치 회로에 래치된다. 출력 제어 회로는 제1의 제어신호의 활성화에 의거하여 동기 클럭에 동기하여 소정의 타이밍으로 출력 제어 신호를 출력한다. 이 출력 제어 신호에 의하여, 출력 회로는 데이터 래치 회로에서의 판독데이터를 외부로 출력한다. 이에 의하여 동기 클럭에 동기한 판독 데이터의 출력이 정확하게 실시될 수 있다.
제3발명에 의하면 어드레스 래치 회로에 의하여 동기 클럭에 동기하여 어드레스가 페치되고, 그 어드레스에 의하여 메모리 셀이 선택되고, 그 선택된 메모리 셀의 복수 비트의 판독 데이터가 n 비트 래치 회로에 래치된다. 니블 모드 출력 제어 수단은, n 비트 래치 회로에 래치된 n 비트의 판독 데이터를 동기 클럭에 동기하여 고속으로 출력회로로 보낸다. 이에 의하여, 동기 클럭에 동기하여 고속으로 메모리 셀의 판독 데이터의 출력이 행하여 질 수 있다.
제4의 발명에 의하면, 출력 제어 회로는 제2의 제어 신호의 비활성화 타이밍에 따라서, 소정의 기간, 출력회로에서의 판독 데이터의 출력을 제어하도록 동작한다.
제5의 발명에 의하면, 니블 모드 출력 제어 수단은, 니블 액세스의 선두 어드레스에 의하여, 뒤에 계속하는 액세스 비트의 순번을 임의로 변경하는 것이 가능해짐으로, 그와 같은 기능을 갖는 주장치에의 정합화가 정확히 행하여 질 수 있다.
따라서, 상기 과제를 해결할 수 있는 것이다.
[실시예]
제2도는, 본 발명의 제1의 실시예를 나타내는 동기형 다이나믹 RAM의 개략적인 구성 블록도이다.
이 동기형 다이나믹 RAM은 동기 클럭(이하 CLK라 함)에 동기하여 외부 입력의 어드레스(AO 내지 An)를 입력하고, X어드레스(AXO 내지 AXn) 및 Y어드레스(AYO 내지 AYn)를 출력하는 어드레스 입력회로(10)를 갖추고, 그 출력측에는 X어드레스 디코더(20) 및 Y어드레스 디코더(30)를 통해서 메모리 셀 어레이(40)가 접속되어 있다. X어드레스 디코더(20)는 X어드레스(AXO 내지 AXn)를 디코드하여 메모리 셀 어레이(40)중의 X방향의 메모리 셀을 선택하는 회로이며, 또한 Y 어드레스 디코더(30)는, Y어드레스(AYO 내지 AYn)를 디코드하여 메모리 셀 어레이(40)중의 Y방향의 메모리 셀을 선택하는 회로이다. 메모리 셀 어레이(40)는 다이나믹 메모리 셀이 X방향 및 Y방향으로 매트릭스 상으로 배열된 것이고, 판독/기입 출력회로(이하, R/W 입출력회로라 함)(50)를 통해서 데이터 베이스(51)에 접속되어 있다.
이 동기형 다이나믹 RAM에서는, CLK에 동기하여 어드레스 입력회로(10)에 의하여 어드레스(AO 내지 An)을 페치하고, 시분할적으로 X어드레스(AXO 내지 AXn) 및 Y어드레스(AYO 내지 AYn)를 출력하고, 그들을 X어드레스 디코더(20) 및 Y어드레스 디코더(30)로 보낸다. X어드레스 디코더(20)는 X어드레스(AXO 내지 AXn)를 디코더하고, 다시 Y어드레스 디코더(30)는 Y어드레스(AYO 내지 AYn)를 디코더하고, 그들의 디코더 결과에 따라서 메모리 셀 어레이(40)중의 한 메모리 셀에 대해서, 이에 기억된 데이터를, R/W 입출력회로(50) 및 데이터 베이스(51)를 통해서 외부로 판독한다거나, 혹은 기입데이터를 데이터 베이스(51) 및 R/W 입출력회로(50)를 통해서 선택된 메모리 셀에 기억한다.
제1도는, 제2도의 어드레스 입력회로(10)에 해당하는 것이고, 본 발명의 제1의 실시예를 나타내는 구성도이다.
이 어드레스 입력회로(10)는, CLK에 동기하여 제1의 제어신호, 예를 들면 로우·어드레스·스트로브 신호(이하,라 함)를 래치하는 제1의 도통형 래치회로(11)와, CLK에 동기하여 제2의 제어신호, 예를 들면 칼럼·어드레스·스트로브 신호(이하,라 함)를 래치하는 제2의 도통형 래치회로(12)와, X어드레스 래치 신호 발생회로(13) 및 어드레스 래치 신호 발생회로(14)를 갖추고 있다.
X 어드레스 래치 신호 발생회로(13)는 CLK에 동기하여를 입력하고, X어드레스 래치 신호 S13을 발생하는 회로이고,를 반전하는 인버터(13a)와, CLK에 의하여 인버터(13b)의 출력을 페치하는 NAND 게이트(13b)와, 인버터(13a) 및 NAND 게이트(13b)의 출력을 유지하기 위한 NAND 게이트(13c,13d)로 이루어진 플립플롭으로 구성되어 있다. Y어드레스 래치 신호 발생회로(14)는 CLK에 동기하여 CAS로부터 Y어드레스 래치 신호(S14)를 발생하는 회로이며, X어드레스 래치 신호 발생회로(13)와 동일하게, 인버터(14a) 및 NAND 게이트(14b,14c,14d)로 구성되어 있다.
제1의 도통형 래치 회로(11)의 출력측에는 지연회로(15)를 통해서 Y어드레스 페치 게이트(16)가 접속되어 있다. 지연회로(15)는 CLK에 동기하여 제1의 도통형 래치 회로(11)의 출력을 지연하여 Y어드레스 페치 게이트(16)로 보내는 회로이다.
이 어드레스 입력회로에는, 제3의 도통형 래치 회로(17)가 설치되고, 또한 Y어드레스 페치 게이트(16)의 출력측에 제4의 도통형 래치 회로(18)가 접속되어 있다. 제3의 도통형 래치회로(17)는 X 어드레스 래치 신호 S13에 의거하여, 어드레스(AO 내지 An)를 래치하여 X 어드레스(AXO 내지 AXn)를 출력하는 회로이다. 제4의 도통형 래치 회로(18)는, Y 어드레스 래치 신호 S14에 의거하여, Y 어드레스 페치 게이트(16)의 출력을 래치하고, Y 어드레스(AYO 내지 AYn)를 출력하는 회로이다.
제1 내지 제4의 도통형 래치 회로(11,12,17,18)는 입력신호를 그대로 출력하고, CLK, X 어드레스 래치 신호 S13 혹은 Y 어드레스 래치 신호 S14가 입력되면, 상기 입력 신호의 입력을 정지하는 기능을 가지고 있다.
제3도는 제1도의 타이밍도이고, 이 도를 참조하면서 제1도의 동작을 설명한다.
또한, 제3도 중의 사선부분은 돈트 케어를 나타내고, Trs, Tas, Tcs는 세트업 시간이다.
시각 t1에 있어서, CLK의 상승에 대해서 소정의 세트업시간 Trs를 취하고가 상승, 메모리의 액세스 동작이 개시된다. 이 시각 t1 부근에 있어서 CLK의 상승에 대해서 소정의 세트업 시간 Tas를 취하고, 입력 어드레스(AO 내지 An)를 확정한다.
X 어드레스(AXO 내지 AXn)를 래치하는 래치 회로(17)는 도통형이기 때문에 입력 어드레스(AO 내지 An)를 페치하고 어드레스를 선취 하기 위하여 입력 어드레스(AO 내지 An)를 확정하면, 이 도통형 래치회로(17)의 출력인 X 어드레스(AXO 내지 AXn)도 확정된다. 이때,가 L 레벨이 됨으로, X 어드레스 래치 신호 발생회로(13)는 인에이블이 되므로, CLK가 입력되어 있지 않기 때문에, 시각 t2까지 X 어드레스 래치 신호 S13은 상승하지 않는다.
시각 t2에 있어서, X 어드레스 래치 신호 S13이 상승하면, 래치 회로(17)는 래치 동작하기 때문에, 입력 어드레스(AO 내지 An)가 부정해도, 그 출력인 X 어드레스(AXO 내지 AXn)는 확정된 상태이다.
시각 t3에 있어서,에 대해서 소정의 세트업시간 Tcs를 취하고 CAS가 하강한다. 이 시각 부근에서, CLK에 대해서 소정의 세트업 시간 Tas를 취하고, 래치 회로(18)에서 출력되는 Y 어드레스(AYO 내지 AYn)가 확정된다. X 어드레스(AXO 내지 AXn)와 동일하게 래치회로(18)는 도통형이고, 상기 CLK 의 타이밍 전에 어드레스의 선취가 가능하기 때문에 시간 t3에서 이 Y 어드레스(YAO 내지 YAn)가 확정된다. 이때 CAS가 L레벨이 되므로, Y 어드레스 래치 신호 발생회로(14)는 인에이블이 되어 있지만, CLK가 입력되어 있지 않기 때문에, 시각 t4까지 Y 어드레스 래치 신호 S14는 상승하지 않는다. 시각 t4에 있어서, Y 어드레스 래치 신호 S14가 상승하면, 래치회로(18)는 래치 동작을 하고, 입력 어드레스(AO 내지 An)가 이 이후 변화해도 출력의 Y 어드레스(AYO 내지 AYn)는 불변이다.
이 제1의 실시예에서는 다음과 같은 이점을 가지고 있다.
제1 내지 제4의 도통형 래치 회로(11,12,17,18)를 설치하고 있다. 또한, X 어드레스 래치 신호 발생회로(13)에 의하여,상승 직후의 CLK를 페치하고, 그 클럭 펄스의 앞 가장자리(또는 뒤 가장자리)의 타이밍으로 X 어드레스 래치 발생신호 S13을 발생하고, 래치 회로(17)를 래치 동작시켜서 이 래치회로(17)에서 X 어드레스(AXO 내지 AXn)를 발생시킨다. 다음에 계속하는 클럭 펄스로 동일하게 CAS의 상승 직후의 CLK를 Y 어드레스 래치 신호 발생회로(14)로 페치하고, 그 클럭 펄스의 앞 가장자리(또는 뒤 가장자리)의 타이밍으로 Y 어드레스 래치 신호 S14를 발생시키고, 래치 회로(18)를 래치 동작시켜서 Y 어드레스(AYO 내지 AYn)를 발생시킨다.
그 때문에 다이나믹 RAM에 있어서도, 복수의 클럭 펄스를 1메모리 액세스 싸이클 중에 이용함으로써, RAS 및 CAS의 상태를 페치하고, 이 클럭 펄스를 선택하여 X 어드레스 래치 신호 S13 및 Y 어드레스 래치 신호 S14를 만들 수 있음으로, CLK에 동기하여 어드레스(AO 내지 An)의 입력을 정확하게 동기 동작시킬 수 있다. 더욱이, 도통형 래치 회로(11,12,17,18)를 사용하고 있음으로, 어드레스의 선취가 가능하고, 이에 따라서 메모리 엑세스를 고속화 할 수 있다.
제4도는, 본 발명의 제2의 실시예를 나타내는 동기형 다이나믹 RAM의 개략적인 구성 블록도이며, 제2도 중의 요소와 공통의 요소에는 공통의 부호가 사용되고 있다.
이 동기형 다이나믹 RAM은 제2도의 어드레스 입력회로(10)에 대신하여 구성이 상이한 어드레스 입력회로(10A)를 설치하는 동시에, 데이터 베이스(51)에는 증폭회로(60) 및 데이터 래치회로(70)를 통해서 출력회로(80)가 접속되어 있다. 또한, 출력회로(80)를 제어하는 출력 제어회로(90)가 설치되는 동시에, 메모리 제어신호 발생회로(100)가 설치되어 있다.
어드레스 입력회로(10A)는 CLK 에 의하여 어드레스(AO 내지 An)를 래치하는 어드레스 래치 회로(10A-1)와, 이 어드레스 래치 회로(10A-1)의 출력에 의거하여 X 어드레스(AXO 내지 AXn) 및 Y 어드레스(AYO 내지 AYn)를 출력하는 어드레스 버퍼(10A-2)로 구성되어 있다. 데이터 베이스(51)에 접속된 증폭회로(60)는, 이 데이터 베이스(51)를 통해서 보내져 오는 메모리 셀의 판독 데이터를 증폭하는 회로이다. 데이터 래치 회로(70)는, 증폭 회로(60)의 출력을 래치하는 회로이다.
출력회로(80)는 출력 제어 신호 S90에 의하여 활성화되고, 데이터 래치 회로(70)의 출력을 구동하여 판독데이터 Do를 출력하는 회로이며, 출력 버퍼 등으로 구성되어 있다. 출력 제어 회로(90)는,및 CLK를 입력하고, 출력회로(80)를 제어하기 위한 출력 제어 신호 S90에 출력하는 회로이다.
메모리 제어신호 발생회로(100)는 다이나믹 RAM을 동작시키기 위한 제어 신호를 발생하는 회로이며, 이 다이나믹 RAM을 클럭 동기 동작시키기 위한 래치 회로(101)와, 신호 생성회로(102)로 구성되어 있다. 래치 회로(101)는 외부에서 입력되는 제어신호, 예를 들면,, 출력·인에이블 신호(이하,라함), 라이트·인에이블 신호(이하라고 함) 등을 CLK 에 동기하여 래치하는 기능을 가지고 있다. 신호생성 회로(102)는 래치 회로(101)의 출력에 의거하여, 각종의 메모리 제어 신호를 생성하는 회로이다.
제5도는, 제4도에 나타내는 출력 제어 회로(90)의 일례를 나타내는 구성도이다.
이 출력제어회로(90)는를 반전하는 인버터(91)와, 이 인버터(91)의 출력 및에 의하여 세트·리세트되는 플립플롭(이하, FF 라 함)(92-1)을 갖추고 있다. 인버터(91)의 출력측에는 CLK 에 의하여 동작하는 FF 92-2 내지 92-4로 이루는 지연회로가 접속되어 있다. FF 92-1의 출력측에는 이 FF 92-1의 출력 S92-1과 CLK 의 이론을 취하는 NAND 게이트 및 인버터로 이루는 게이트 회로(93-1)가 접속되어 있다. FF 92-4 및 게이트 회로(93-1)의 출력측에는 이 FF 92-4의 출력 S92-4와 이 게이트 회로 93-1의 출력 S93-1의 이론을 취하는 NAND 게이트 및 인버터로 이루는 게이트 회로(93-2)가 접속되는 동시에, 이 FF 92-4의 출력측에는 CLK 에 의하여 동작하는 FF 92-5가 접속되어 있다.
게이트 회로(93-2)의 출력측에는 인버터 및 NAND 게이트로 이루는 원 쇼트펄스 회로(94-1)가 접속되는 동시에, FF 92-5의 출력측에는 인버터 및 NAND 게이트로 이루는 원 쇼트 펄스 회로(94-2)가 접속되어 있다. 원 쇼트 펄스 회로(94-1)(94-2)의 출력측에는 그 원 쇼트 펄스 출력(S 94-1, 94-2)에 의하여 세트·리세트되고, 출력 제어 신호(S90)를 출력하는 FF 91-6이 접속되어 있다.
제6도는, 제4도 및 제5도의 타이밍도이며, 이 도를 참조하면서 제4도 및 제5도의 동작을 설명한다.
또한, 제6도 중의 사선 부분은 돈트케어를 나타낸다.
가 L 레벨이 되어 메모리의 액세스 동작이 개시하면, 외부로 부터 공급되는 어드레스(AO 내지 An) 중의 X 어드레스(AXO 내지 AXn)가 CLK 에 동기하여 어드레스 래치 회로(10A-1)에 래치되고, 어드레스 버퍼(10A-2)에 의하여 X 어드레스 디코더(20)로 보내진다. CLK가 상승하는 시각 t11에 있어서, X 어드레스(AXO 내지 AXn)가 확정되어 있기 때문에, 어드레스 버퍼(10A-2)에 래치된다. 시각 t11 내지 t12 사이에가 하강하고, 제5도의 출력제어회로(90)중의 FF 92-1 출력(S 92-1)은 H레벨이 된다.
다음의 CLK 의 상승 타이밍 시각 t12에 있어서, 어드레스(AO 내지 An) 중의 Y 어드레스(AYO 내지 AYn)가 어드레스 래치회로(10A-1)에 래치되고, 어드레스 버퍼(10A-2)에 의하여 Y 어드레스 디코더(30)로 보내진다. 그리고, X 어드레스 디코더(20) 및 Y 어드레스 디코더(30)의 출력에 의하여, 메모리 셀 어레이(40)중의 하나의 메모리 셀이 선택되고, 그 선택된 메모리 셀의 기억 데이터가 데이터 베이스(51)를 통해서 증폭회로(60)로 증폭되고, 데이터 래치 회로(70)로 보내진다. 이 시각 t12에 있어서, 출력 제어 회로(90)내의 게이트 회로(93-1)의 출력 S 93-1이 상승한다.
시각 t13에 있어서,의 상승으로 부터, 출력 제어 회로(90)속의 FF 92-2 내지 92-4 까지의 사이, 3 클럭분의 지연시간을 갖고, 이 FF 92-4의 출력 S 92-4가 상승한다. 이때, 원 쇼트 펄스회로(94-1)의 출력 S 94-1이 변화하고, FF 91-6에서 출력되는 출력제어신호 S90이 H레벨이 된다. 이에 의하여 1 클럭 펄스 지연되고, 원 쇼트 펄스 회로(94-2)의 출력 S 94-2가 변화하기 때문에, 출력 제어 신호 S 90이 L레벨이 된다. 그 때문에 출력 제어 신호 S90에 의하여, 출력 회로(80)가 활성화되고, 이 출력 회로(80)로부터, 1클럭 싸이클분만 판독하여 데이터 Do 가 출력된다.
시각 t13에 있어서, 래치 회로(70)에는 이미 판독 데이터가 래치되어 있다. 출력제어 회로(90)중의 FF 92-2, 92-3은, 데이터 래치 회로(70)로 판독 데이터가 전송된 뒤, 이 판독 데이터가 확실하게 출력되도록 시간적인 여유를 갖게 하는 것이다. 그 때문에, 출력 제어 회로(90)에서 출력되는 출력 제어 신호(S90)에 의하여, 출력회로(80)가 활성화되고, CLK의 상승시각 t14 보다도 고속으로, 판독데이터 Do를 판독할 수 있다. 타이밍적으로는, CLK의 상승시각 t14에 동기하고, 출력회로(80)의 출력측이 하이 임피던스 상태가 된다. 이 동작은의 상태에 관계없이, 임의적으로 발생한다.
이 제2의 실시예에서는 다음과 같은 이점이 있다.
어드레스 래치 회로(10A-1)에서는, 1 메모리 싸이클에 있어서 연속하는 복수의 CLK 가 입력함으로서, 우선 RAS의 상승 직후의 클럭 펄스의 앞 가장자리(또는 뒤 가장자리)에 의하여, X 어드레스(AXO 내지 AXn)를 래치하고, 계속되는 CAS의 하강직후의 클럭 펄스의 앞 가장자리(또는 뒤 가장자리)에 의하여, Y 어드레스(AYO 내지 AYn)를 래치하고, CLK 에 동기한 어드레스(AO 내지 An)의 래치동작을 한다. 이 X 어드레스(AXO 내지 AXn) 및 Y 어드레스(AYO 내지 AYn)에 의하여 선택된 메모리 셀의 판독 데이터는 증폭회로(60)를 통해서 데이터 래치 회로(70)에 래치되고 그 래치후의 RAS 상승보다 특정 클럭 펄스수 후에, CAS의 상승과는 무관계로 1 클럭 펄스 분만, 출력 제어신호(S90)에 의하여 출력회로(80)의 출력측을 하이 임피던스 상태에서 출력 인에이블 상태로 하고, 판독 데이터 Do를 출력하도록 하고 있다.
그 때문에, CAS 의 상승타이밍을 고려하지 않고, 필요한 판독 데이터 Do를 출력할 수 있고, 출력회로(80)의 하이 임피던스 제어가 용이하고, 더욱이, 확실하게 할 수 있기 때문에, 정확한 동기 동작이 가능해진다.
제7도는, 본 발명의 제3의 실시예를 나타내는 것이고, 제4도의 출력 제어 회로(90)의 또다른 구성도이다..
이 제7도의 출력 제어 회로(90)가 제5도의 회로와 상이한 점은, FF 92-4의 출력측에 CSA 제어 회로(95)를 접속하고, 이 CSA 제어 회로(95)의 출력측과 FF 92-6의 출력측을 게이트 회로(93-3)에 접속하고, 이 게이트 회로(93-3)에서 출력 제어 신호(S90A)를 출력하도록 한 것이다.
CSA 제어 회로(95)는, 인버터(91)의 출력 및 FF 92-4의 출력의 이론을 취하는 게이트 회로(95a)와, 인버터(91)의 출력 및 이 게이트 회로(95a)의 출력에 의하여 세트·리세트되는 FF 95b와, 이 FF 95b의 출력을 반전하는 인버터(95c)로 구성되어 있다. 게이트회로(93-3)는, 인버터(95c)의 출력과 FF92-6의 출력의 이론을 취하고, 출력 제어 신호(S90A)를 출력하여 제4도의 출력회로(80)의 동작을 제어하는 기능을 갖고 있다.
제8도는 제4도 및 제7도의 타이밍도이고, 이 도를 참조하면서 제7도의 출력 제어 회로의 동작을 설명한다.
제8a도에 나타내는 바와 같이,의 상승 구간이 메모리 판독데이터 발생 싸이클 전의 경우, 제7도의 CSA 제어회로(95)가 동작하지 않기 때문에, 제6도의 타이밍도와 동일하게, 메모리로부터의 판독 데이터가 증폭회로(60)를 통해서 데이터 래치 회로(70)에 래치된다. 그리고,의 상승보다 3 클럭 펄스 후에,의 상승에는 무관계 하게, 게이트 회로(93-3)에서 출력되는 출력 제어 신호(S90A)가 H 레벨이 된다. 그 때문에, 1클럭펄스분의 시간만 출력회로(80)에서 판독데이터 Do가 출력되고, 그 이외는 이 출력회로(80)가 하이임피던스 상태가 된다.
제8b도에 나타내는 바와 같이,의 상승 구간이 길고, 출력회로(80)를 트리거하는 시각 t13의 CLK의 상승후에,가 H 레벨이 되는 경우, 다음과 같이 동작한다. 즉, CLK의 상승시각 t13에서 개시하는 메모리 셀의 판독 데이터 출력싸이클 후에가 상승하는 경우, 제7도의 CSA제어회로(95)에 의하여, 출력 제어 신호(S90A)가상승 직후인 시각 t15의 CLK 의 상승에 동기하여 하강한다. 그 때문에, 제8a도와 같이, 1클럭 싸이클 분만 자동적으로 판독데이터 Do가 출력되는 것은 아니고,의 상승직후의 CLK의 상승에 동기하고, 출력 제어 신호(S90A)가 L레벨이 될 때까지 출력회로(80)에서 판독 데이터 Do가 출력된다.
이 제3의 실시예에서는 다음과 같은 잇점을 가지고 있다.
의 상승 타이밍이 메모리의 판독 데이터 출력 사이클 보다전의시,상승보다 특정 클럭 펄스 수 후(예를 들면, 3클럭 펄스후), 출력 제어회로(90)의 출력 제어 신호(S90A)에 의하여 출력 회로(80)가 인에이블이 되어 판독 데이터 Do 가 출력된다. 이에 대해서, CAS의 상승 타이밍이, 메모리 셀의 판독데이터 출력 사이클 중 혹은 후의 시,의 하강으로부터 특정 클럭 수후(예를 들면, 3클럭 펄스 후)에, 출력 제어 회로(90)의 출력 제어 신호(S90A)에 의하여 출력 회로(80)가 인에이블이 되고,의 상승 직후의 CLK의 상승에 동기하여 이 출력 회로(80)가 디스 에이블이 될 때까지, 판독 데이터 Do가 계속 출력한다.
이와같이,의 상승이 타이밍에 의하여 1 클럭 펄스분만 출력회로(80)를 하이 임피던스 상태에서 인에이블 상태로 하기도 하고, 혹은의 L레벨구간 만큼 인에이블 상태를 유지하도록 하였음으로,의 상승을 제어함으로써 소정 기간만 판독 데이터 Do를 출력할 수 있다. 그 때문에 상기 제2의 실시예와 동일한 이점이 얻어질 뿐만아니라, 출력회로(80)의 디스에이블 제어가 용이하게, 또한 확실하게 될 수 있다.
제9도는, 본 발명의 제4의 실시예에 나타나는 동기형 다이나믹 RAM의 개요의 구성 블록도이고, 제4도 중의 요소와 공통의 요소에는 공통의 부호가 붙어있다.
이 동기형 다이나믹 RAM은, 1메모리 싸이클 중에 메모리 셀에서 n 비트 예를 들면, 니블모드(4비트)의 기억 데이터를 판독하도록 한 것이고, 제4도의 어드레스 입력회로(10A)와 대략 동일한 어드레스 입력회로(10B)를 가지고 있다. 이 어드레스 입력회로(10B)는, CLK 에 동기하여 어드레스(AO 내지 An)를 래치하는 어드레스 래치 회로(10B-1)와, 이 어드레스 래치회로(10B-1)의 출력에 의거하여 X 어드레스(AXO 내지 AXn) 및 Y 어드레스(AYO 내지 AYn)를 발생하는 어드레스 버퍼(10B-2)로 구성되어 있다.
어드레스 버퍼(10B-2)의 출력측은, X 어드레스 디코더(20A) 및 Y 어드레스 디코더(30A)에 접속되는 동시에, 니블모드 출력 제어 수단(110)에 접속되어 있다. X 어드레스 디코더(20A) 및 Y 어드레스 디코더(30A)는, 입력되는 X 어드레스(AXO 내지 AXn) 및 Y 어드레스(AYO 내지 AYn)를 디코더하여 메모리 셀 어레이(40) 중의 4비트의 메모리 셀을 선택하고, 그 선택된 메모리 셀의 판독 데이터를 데이터 버스군(51A)으로 전송하는 기능을 가지고 있다.
데이터 버스군(51A)은 n 비트 래치회로(70A)를 통해서 니블 모드 출력 제어 수단(110)에 접속되어 있다. n 비트 래치회로(70A)는, 예를 들면 4비트의 래치 회로(70A-1 내지 70A -4)에 의하여 구성되어 있다.
니블모드 출력 제어 수단(110)은, 디코더(111), 시프트 레지스터(112) 및 출력 선택 회로(113)로 구성되어 있다. 디코더(111)는, X 어드레스(AXO 내지 AXn)의 최상위 어드레스(AXn) 및 Y 어드레스(AYO 내지 AYn)의 최상위 어드레스(AYn)에 의거하여, n 비트 래치 회로(70A)에 래치된 4비트의 데이터중, 순차 출력시킬 때의 선두 어드레스를 결정하는 기능을 가지고 있다. 이 선두 어드레스는 반드시 최상위 어드레스(AXn, AYn)가 아니라도 좋다.
시프트 레지스터(112)는, CLK 에 동기하여 디코더(111)의 출력을 순차 시프트하는 회로이며, 예를 들면 4비트의 레지스터(112-1 내지 112-4)로 구성되어 있다. 출력 선택 회로(113)는, 각 레지스터(112-1 내지 112-4)의 출력에 의하여 ON·OFF 동작하는 스위치(113-1 내지 113-3)로 구성되고, 각 래치 회로(70A-1 내지 70A-4)의 출력을 시프트 레지스터(112)의 출력에 의거하여 순차 출력회로(80)로 전송하는 기능을 가지고 있다.
또, 이 동기형 다이나믹 RAM에는 제4도의 메모리 제어 신호 발생회로(100)와 대략 동일한 메모리 제어 신호 발생 회로(100A)를 가지고 있다. 이 메모리 제어신호 발생회로(100A)에는, CLK 에 동기하여를 래치하는 래치 회로(101A)와, 이 래치회로(101A)의 출력에 의거하여 메모리 동작을 제어하기 위한 각종의 제어신호를 생성하는 신호 생성 회로(102A)로 구성되어 있다.
제10도는, 제9도의 타이밍도이며, 이 도를 참조하면서 제9의 동작을 설명한다.
시각 t21에 있어서,가 하강하여 액세스가 개시되고, 동시각경에 어드레스((AO 내지 An)가 어드레스 래치 회로(10B-1)에 입력된다. 그후, 시각 t22에 있어서, CLK의 상승에 따라, X어드레스(AXO 내지 AXn)가 어드레스 래치 회로(10B-1)에서 래치되고, 어드레스 버퍼(10B-2)에서 이 X어드레스(AXO 내지 AXn)가 출력된다.
시각 t23에 있어서가 하강하고, 동시각형, 어드레스(AO 내지 An) 중의 Y어드레스(AYO 내지 AYn)가 어드레스 래치 회로(10B-1)에 입력한다. 그후, 시각 t24에서 CLK가 상승함으로써, 입력된 Y어드레스(AYO 내지 AYn)가 어드레스 래치 회로(10B-1)에 래치되고, 어드레스 버퍼(10B-2)에서 Y어드레스(AYO 내지 AYn)가 출력된다. 이들의 X어드레스(AXO 내지 AXn) 및 Y어드레스(AYO 내지 AYn)에서, X어드레스 디코더(20A) 및 Y어드레스(30A)에 의하여, 메모리 셀 어레이(40)중의 4비트의 메모리 셀이 선택되고, 그 선택된 메모리 셀의 판독 데이터(D1 내지 D4)가 데이터 베이스군(51A)으로 전송되고, n비트 래치 회로(70A)에 래치된다.
한편, X어드레스(AXO 내지 AXn) 및 Y어드레스(AYO 내지 AYn) 중의 최상위 어드레스(AXn, AYn)가 니블모드 출력 제어 수단(110)중의 디코더(111)에 입력되고, 시프트 레지스터(112)의 출력에 의하여 출력 선택 회로(113)중의 스위치(113-1)가 시각 t24에서 CLK의 상승에 동기하여 ON상태가 된다. 스위치(113-1)가 ON상태가 되면, n비트 래치 회로(70A)중의 래치 회로(70A-1)에 래치되어 있는 판독 데이터(D1)가 출력 회로(80)로 전송되고, 이 출력 회로(80)에서 판독데이터 Do로서 출력된다.
시각 t25, t26, t27과 CLK의 클럭 펄스가 전진함에 따라서 스위치(113-2, 113-3, 113-4)가 순차 ON상태가 되기 때문에, 상기와 동일한 동작으로, 래치 회로(70A-2, 70A-3, 70A-4)에 래치되어 있던 판독데이터(D2, D3, D4)가 출력회로(80)에서 순차 출력된다.
이 제4의 실시예에서는, CLK에 동기하여 동작하는 다이나믹 RAM에 있어서, n 비트 래치 회로(70A) 및 니블모드 출력 제어 수단(110)에 의하여, n비트(예를 들면, 4비트)의 메모리 셀의 판독 데이터를 CLK에 동기하여 출력하도록 하였기 때문에, 본 실시예의 동기형 다이나믹 RAM을 마이크로 컴퓨터 등의 주장치에 내장하면, 이 주장치에 있어서의 시스템 설계에 유효한 고속 메모리를 제공할 수 있다.
즉, 종래의 니블 모드에서는,의 토글(toggle)(클럭 싸이클)에 의하여, 니블 출력을 내고 있다. 그러나, 예를 들면 마이크로 컴퓨터는 시스템 클럭을 받아서 CAS를 만들고, 내장의 반도체 메모리를 구동하기 위하여, 충분한 니블 액세스 속도를 얻을 수 없고, 더욱이의 1 싸이클을 만들기 위해서는, 시스템 클럭이 2개 필요했다. 이에 대하여 본 실시예에서는, 시스템 클럭 혹은 이 시스템 클럭의 버퍼를 통한 CLK에 의하여, 다이렉트로 니블 출력을 드라이브 할 수 있고, 또한 1시스템 클럭 사이에 1 싸이클의 니블 출력이 가능해진다. 또,에 의한 출력회로(80)의 동작제어도 종래와 동일하게 가능하다.
제11도는 본 발명의 제5도의 실시예를 나타내는 동기형 다이나믹 RAM의 개략적인 구성 블록도이고, 제9도 중의 요소와 공통한 요소에는 공통의 부호가 붙어 있다.
이 동기형 다이나믹 RAM에서는, 제9도의 니블모드 출력 제어 수단(110)을 대신하여, n 비트(예를 들면, 4비트)의 판독데이터의 출력 순서가 가변가능한 니블 모드 출력 제어 수단(110A)를 설치하고 있다.
이 니블 모드 출력 제어 수단(110A)은, 디코더(111A), 카운터(112A), 출력 선택회로(113) 및 카운터 제어회로(114)로 구성되어 있다. 디코더(111A)는, X어드레스(AXO 내지 AXn) 및 Y어드레스(AYO 내지 AYn)의 최상위 어드레스(AXn, AYn)에 의거하여, n비트 래치 회로(70A)에 래치된 4비트의 메모리 셀 판독데이터(D1, D2, D3, D4)중, 그들을 순차 출력시킬때의 선두 어드레스를 정하는 기능을 갖는 동시에, 업 다운(up-down) 신호(S111A)를 카운터 제어 회로(114)로 부여하는 기능을 가지고 있다.
카운터(112A)는, CLK에 의거하여 디코더(111A)의 출력을 카운트 업 혹은 카운트 다운하는 기능을 가지며, 예를 들면 4비트의 레지스터(112A-1 내지 112A-4)에 의하여 구성되고, 그 각 레지스터(112A-1 내지 112A-A)의 출력에 의하여 출력 선택 회로(113)중의 스위치(113-1 내지 113-4)를 ON, OFF 동작시키는 기능을 가지고 있다. 카운터 제어 회로(114)는, 디코더(111A)에서의 업 다운 신호(S111A)에 의거하여, 카운터(112A)의 업 동작 또는 다운 동작을 제어하는 기능을 가지고 있다.
제12도 및 제13도는 제11도의 타이밍도 이며, 이 도를 참조하면서 동작을 설명한다.
제12도에 나타내는 바와 같이, 디코더(111A)에서 출력되는 업다운 신호(S111A)가 H레벨인 경우, 카운터 제어회로(114)에 의하여, 카운터(112A)가 카운트 업 동작을 실시한다. 그 때문에, 제9도의 시프트 레지스터(112)와 동일 동작이 되고, 제10도와 동일하게 n 비트 래치 회로(70A)의 각 래치회로(70A-1 내지 70A-4)에 래치된 4비트의 메모리 셀 판독 데이터(D1, D2, D3, D4)가 CLK 에 동기하여 순차 출력 회로(80)에서 출력된다.
제13도에 나타내는 바와 같이, 업 다운 신호(S111A)가 L레벨인 경우, 카운터 제어 회로(114)에 의하여, 카운터(112A)가 카운터(112A)가 카운트 다운 동작을 실시한다. 그리고, 디코더(111A)에 의하여 또다른 선두 어드레스, 예를 들면 카운터(112A)중의 레지스터(112A-2)가 결정된다. 디코더(111A)에서 출력되는 업다운 신호(S111A)가 L레벨이기 때문에, 카운터(112A)은 출력 선택 회로(113)중의 스위치(113-2)를 온 상태로 하고, 래치회로(70A-2)에 래치된 메모리 셀의 판독 데이터(D2)를 시각 t24에서 출력회로(80)로 전송한다. 선두 니블 출력은 판독 데이터(D2)이지만, 시각 t25, t26, t27과 CLK 의 클럭 펄스가 전진함에 따라서, 판독 데이터(D1, D4, D3)의 순으로 래치 회로(70A-1, 70A-4, 70A-3)에 래치되어 있는 판독 데이터가, 순차 출력 회로(80)에서 출력된다.
이 제5의 실시예에서는, 상기 제4의 실시예와 동일한 이점을 얻을 수 있다. 또한, 니블 액세스의 선두 어드레스에 의하여, 후에 계속하는 액세스 비트의 순번을 선택할 수 있도록 했다. 그 때문에, 예를 들면 선두 액세스 비트에 의하여 후에 계속하는 액세스 비트의 순번이 업 카운트가 된다거나, 다운 카운트가 된다거나 하는 마이크로 프로세스 등에, 본 실시예의 동기형 다이나믹 RAM을 내장시키면, 이 마이크로 프로세서와의 동작의 정합성이 잡히고, 이에 의하여 고속 액세스로, 또한 정확한 동기 동작이 가능해진다.
또한, 본 발명은 도시의 실시예에 한정되지 않고, 여러 가지의 변형이 가능하다. 그 변형예로서는, 예를 들면 다음과 같은 것이 있다.
(a) 예를 들면, 제1도에서는,및를 사용하여 어드레스(AO 내지 An)의 입력을 제어하도록 하고 있지만,및이외의 제어 신호를 사용할 수도 있다. 또한, 그 제어 신호의 종류 및 극성에 따라서, X 어드레스 래치 신호 발생 회로(13) 및 Y 어드레스 래치 신호 발생 회로(14)를, 또다른 회로 구성에 변형해도 좋다.
(b) 제4도, 제9도 및 제11도에서는 설명을 간단하게 하기 위하여 데이터 입력회로 관계가 생략되어 있지만, 당연히 이들의 데이터 입력 회로 관계도 각 회로중에 설치되어 있다. 또한, 제4도중의 출력 제어 회로(90)를 제5도 및 제7도 이외의 회로로 구성한다거나, 혹은 제9도 및 제10도의 니블모드 출력 제어 수단(110, 110A)을 도시 이외의 회로 구성으로 해도 좋다.
이상 상세히 설명한 바와 같이, 제1의 발명에 의하면, 제1 내지 제4의 도통형 래치회로, X 어드레스 래치 신호 발생 회로 및 Y 어드레스 래치 신호 발생 회로를 설치했으므로, 제1 및 제2의 제어신호를 페치하여 동기 클럭을 선택하고, X 어드레스 래치 신호 및 Y 어드레스 래치 신호를 만들 수 있으므로, 정확한 동기동작이 가능해진다. 또한 제3 및 제4의 도통형 래치회로에 의하여, 어드레스의 선취가 가능하므로, 액세스의 고속화가 가능해진다.
제2의 발명에 의하면, 어드레스 래치 회로, 데이터 래치 회로, 출력제어회로, 및 출력회로를 설치하였으므로 메모리 셀의 판독 데이터가 데이터 래치 회로에 래치된 후의 제1의 제어신호의 활성화보다 특정한 클럭 펄스수 후에, 제2의 제어신호의 비활성화와는 무관계하게, 1클럭싸이클만 판독 데이터의 출력이 가능하다. 그 때문에 제2의 제어신호의 비활성화 타이밍을 신경쓰지 않고, 소정의 타이밍으로 판독데이터를 출력할 수 있고, 이에 따라 출력회로의 제어가 용이 및 확실하게 할 수 있다.
제3의 발명에 의하면 어드레스 래치회로, n 비트 래치회로, 니블 모드 출력제어수단 및 출력회로를 설치하였으므로, 메모리 셀에서 판독된 n 비트의 판독데이터를 동기 클럭에 동기하여 주기적으로 순차 고속으로 출력할 수 있다.
제4의 발명에 의하면 제2의 발명의 출력제어회로를 제2의 제어신호의 비활성화 타이밍에 따라서, 동기 클럭에 동기하여 소정의 기간, 판독 데이터를 출력하는 구성으로 했으므로, 제2의 제어신호의 비활성화 타이밍을 제어하므로서, 판독 데이터의 출력을 소망하는 기간, 선택 가능하고, 이에 따라서 출력회로의 제어를 용이하게, 또한 확실하게 실시할 수 있다.
제5의 발명에 의하면 제3의 발명의 니블모드 출력제어수단을 n 비트의 판독데이터의 출력순서를 가변 가능한 구성으로 했으므로, 제3의 발명과 동일한 효과를 얻을 수 있다. 더욱이, 니블 액세스의 선두 어드레스에 의하여 후에 계속하는 액세스 어드레스의 순번을 선택할 수 있으므로, 그와 같은 기능을 갖는 주장치에 본 발명의 동기형 다이나믹 RAM을 내장시키면 이 주장치에 대응하여 정확한 동작이 가능해진다.

Claims (49)

  1. X 어드레스 및 Y 어드레스를 디코드하여 메모리 셀을 선택하고, 이 메모리셀에 대한 데이터의 기입 및 판독을 실시하는 다이나믹 RAM에 있어서, 외부에서 1메모리 싸이클 중에 복수회 입력하는 연속된 동기클럭에 의거하여, 외부에서 입력되는 제1의 제어신호를 래치하는 제1의 도통형 래치회로와, 상기 동기 클럭에 의거하여, 외부에서 입력되는 제2의 제어신호를 래치하는 제2의 도통형 래치 회로와 상기 동기 클럭중의 제1의 클럭펄스에 대해서, 소정의 세트업 시간을 가지고 상기 제1의 제어신호의 활성화 직후의 상기 제1의 클럭 펄스의 앞 가장자리 또는 뒤 가장자리에서, X 어드레스 래치 신호를 발생하는 X 어드레스 래치 신호 발생 회로와, 상기 제1의 클럭 펄스 후의 제2의 클럭 펄스에 대해서, 소정의 세트업 시간을 가지고 상기 제2의 제어신호의 활성화 직후의 상기 제2의 클럭 펄스의 앞 가장자리 또는 뒤 가장자리의 타이밍에서, Y 어드레스 래치 신호를 발생하는 Y 어드레스 래치 신호 발생 회로와, 상기 X 어드레스 래치 신호에 의거하여 외부입력의 어드레스에서 상기 X 어드레스를 래치하여 출력하는 제3의 도통형 래치 회로와, 상기 Y 어드레스 래치 신호에 의거하여, 상기 어드레스에서 상기 Y 어드레스를 래치하여 출력하는 제4의 도통형 래치회로를 설치한 것을 특징으로 하는 동기형 다이나믹 RAM.
  2. X 어드레스 및 Y 어드레스를 디코더하여 메모리 셀을 선택하고, 이 메모리 셀에 대한 데이터의 기입 및 판독을 실시하는 다이나믹 RAM 에 있어서, 외부에서 1 메모리 싸이클 중에 복수회 입력하는 연속된 동기 클럭에 의거하여, 외부에서 입력되는 제1 및 제2의 제어신호 중의 이 제1의 제어신호의 활성화 직후의 클럭 펄스의 앞 가장자리 또는 뒤 가장자리에 의해서 상기 X 어드레스를 래치한 후, 이 제2의 제어신호의 활성화 직후의 클럭펄스의 앞 가장자리 또는 뒤 가장자리에 의하여 상기 Y 어드레스를 래치하는 어드레스 래치 회로와, 상기 메모리셀의 판독 데이터를 래치하는 데이터 래치 회로와, 상기 제2의 제어신호의 비활성화와는 무관하게 상기 제1의 제어신호의 활성화 보다 특정한 클럭 펄스 수 후에 1클럭 싸이클만 출력제어신호를 출력하는 출력 제어 회로와, 상기 출력제어 신호에 의하여 상기 데이터 래치 회로에서의 판독 데이터를 외부로 출력하는 출력회로를 설치한 것을 특징으로 하는 동기형 다이나믹 RAM.
  3. X 어드레스 및 Y 어드레스를 디코드하여 메모리를 선택하고, 이 메모리셀에 대한 데이터의 기입 및 판독을 하는 다이나믹 RAM 에 있어서, 외부에서 1 메모리 싸이클 중에 복수회 입력하는 연속된 동기 클럭에 의거하여, 외부에서 입력되는 제1 및 제2의 제어신호중의 이 제1의 제어신호의 활성화 직후의 클럭 펄스의 앞 가장자리 또는 뒤 가장자리에 의하여 상기 X 어드레스를 래치한 후, 이 제2의 제어신호의 활성화 직후의 클럭펄스의 앞 가장자리 또는 뒤 가장자리에 따라서 상기 어드레스를 래치하는 어드레스 래치회로와, 1 메모리 싸이클 중에 있어서의 상기 메모리 셀에서의 n 비트의 판독 데이터를 래치하는 n 비트 래치 회로와, 상기 동기 클럭에 의거하여, 상기 n 비트 래치 회로에 래치된 n 비트의 판독 데이터를 동기적으로 출력하는 니블 모드 출력제어수단과, 상기 동기 클럭에 의거하여, 상기 니블 모드 출력 제어수단의 출력을 외부로 출력하는 출력회로를 설치한 것을 특징으로 하는 동기형 다이나믹 RAM.
  4. 제2항에 있어서, 상기 출력제어 회로는 상기 제2의 제어신호의 비활성화 타이밍이 출력 싸이클 전에, 상기 제1의 제어신호의 활성화보다 특정 클럭펄스 수 후에 1 클럭 싸이클만 출력제어 신호를 출력하고, 상기 제2의 제어신호의 비활성화 타이밍이 출력 싸이클 중 또는 출력 싸이클 후에, 상기 제1의 제어신호의 활성화에 의거하는 상기 특정클럭펄스 수 후에, 상기 제2의 제어신호의 비활성화 직후의 상기 클럭펄스의 상승에 동기하여 디스에이블이 될 때까지 출력제어 신호를 출력하는 구성으로 된 동기형 다이나믹 RAM.
  5. 제3항에 있어서, 상기 니블모드 출력제어 수단은, n 비트의 판독 데이터의 출력순서를 가변가능한 구성으로 한 동기형 다이나믹 RAM.
  6. 다중 어드레스 신호, 제1제어 신호, 제2제어 신호 및 클럭 신호에 응답하여 데이터 출력을 제공하는 동기형 다이나믹 RAM 에 있어서, 복수의 메모리 셀을 지니고 있는 메모리 셀 어레이와; X 어드레스를 발생하기 위하여 상기 제1제어 신호에 의해서 선택된 상기 클럭 신호의 제1전이점과 Y 어드레스를 발생하기 위하여 상기 제2제어 신호에 의해서 선택된 상기 클럭 신호의 제2전이점 상에서 상기 어드레스 신호를 래치하기 위한 어드레스 입력 수단과; 상기 X 어드레스와 상기 Y 어드레스에 따라서 상기 메모리 셀 어레이 안에서 1개 이상의 메모리 셀을 선택하기 위하여, 상기 메모리 셀 어레이와 상기 어드레스 입력수단에 결합된 디코딩 수단과; 상기 클럭 신호와 동기화되어서 상기 메모리 셀로부터 데이터를 출력하기 위하여, 상기 메모리 셀 어레이에 결합된 출력 수단을 구비하고, 상기 어드레스 입력수단은 상기 제1제어 신호가 활성화되는 동안 상기 클럭 신호가 소정의 전이를 겪을 때 활성화되어, 상기 제1제어 신호가 비활성화될 때까지 활성화를 유지하는 X 어드레스 래치 신호를 발생하는 X 어드레스 래치 신호 발생수단과; 상기 제2제어 신호가 활성화되는 동안 상기 클럭 신호가 임의의 전이를 겪을 때 활성화되어, 상기 제2제어 신호가 비활성화될 때까지 활성화를 유지하는 Y 어드레스 래치 신호를 발생하는 Y 어드레스 래치 신호 발생 수단과; 상기 X 어드레스 래치 신호에 응답하여 상기 어드레스 신호를 래치하는 제1도통형 래치 수단과; 상기 Y 어드레스 래치 신호에 응답하여 상기 어드레스 신호를 래치하는 제2도통형 래치 수단을 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  7. 제6항에 있어서, 상기 X 어드레스 래치 신호 발생수단은 제1세트-리세트 플립플롭 회로와; 상기 제1세트-리세트 플립플롭 회로를 리세트하는 제1반전된 신호를 발생하기 위하여 상기 제1제어 신호를 반전시키는 제1인버터와; 상기 제1세트-리세트 플립플롭 회로를 세트하는 신호를 발생하기 위하여 클럭 신호와 제1반전된 신호를 결합하는 제1논리 게이트 회로를 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  8. 제6항에 있어서, 상기 Y어드레스 래치 신호 발생 수단은 제2세트-리세트 플립플롭 회로와; 상기 제2세트-리세트 플립플롭 회로를 리세트하는 제2반전된 신호를 발생하기 위하여 상기 제2제어 신호를 반전시키는 제2인버터와; 상기 제2세트-리세트 플립플롭 회로를 세트하는 신호를 발생하기 위하여 클럭 신호와 제2반전된 신호를 결합하는 제2논리 게이트 회로를 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  9. 제6항에 있어서, 상기 클럭 신호에 응답하여 상기 제1제어 신호를 래치하는 제3도통형 래치 수단과; 상기 클럭 신호에 응답하여 상기 제2제어 신호를 래치하는 제4도통형 래치 수단을 또한 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  10. 제9항에 있어서, 상기 클럭 신호에 응답하여 상기 제3래치 회로의 출력을 지연시키기 위하여, 상기 제3도통형 래치 수단과 결합된 지연 수단과; 상기 지연 수단의 출력에 응답하여 상기 제2도통형 래치 수단에 어드레스 입력을 게이트하기 위하여, 상기 제2도통형 래치 수단과 결합된 게이팅 수단을 또한 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  11. 다중 어드레스 신호, 제1제어 신호, 제2제어 신호 및 클럭 신호에 응답하여 데이터 출력을 제공하는 동기형 다이나믹 RAM에 있어서, 복수의 메모리 셀을 지니고 있는 메모리 셀 어레이와; X어드레스를 발생하기 위하여 상기 제1제어 신호에 의해서 선택된 상기 클럭 신호의 제1전이점과 Y 어드레스를 발생하기 위하여 상기 제2제어 신호에 의해서 선택된 상기 클럭 신호의 제2전이점 상에서 상기 어드레스 신호를 래치하기 위한 어드레스 입력 수단과; 상기 X어드레스와 상기 Y어드레스에 따라서 상기 메모리 셀 어레이 안에서 1개 이상의 메모리 셀을 선택하기 위하여, 상기 메모리 셀 어레이와 상기 어드레스 입력 회로에 결합된 디코딩 수단과; 상기 클럭 신호와 동기화 되어서 상기 메모리 셀로부터 데이터를 출력하기 위하여, 상기 메모리 셀 어레이에 결합된 출력 수단을 구비하며, 상기 출력 수단은 복수의 상기 메모리 셀로부터 판독된 데이터를 래치하기 위한 데이터 래치 수단과; 상기 제1제어 신호가 활성화 되는 상기 클럭 신호의 한 싸이클 후 상기 클럭 신호의 소정의 수의 싸이클을 시작으로, 상기 클럭 신호의 한 싸이클 동안 활성화되는 출력 제어 신호를 발생하는 출력 제어 수단과; 상기 데이터 래치 수단 안에 유지된 데이터의 외부 출력을 위하여, 상기 출력 제어 신호에 의해서 인에이블과 디스에이블되는 3상태 출력 수단을 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  12. 제11항에 있어서, 상기 출력 제어 신호는 상기 제1제어 신호가 활성화된 후 상기 제2제어 신호가 활성화되는 경우에만 활성화되는 것을 특징으로 하는 동기형 다이나믹 RAM.
  13. 제11항에 있어서, 상기 출력 제어 신호가 단 하나의 클럭 싸이클 동안만 활성화되는 것을 특징으로 하는 동기형 다이나믹 RAM.
  14. 제11항에 있어서, 상기 출력 제어 신호는 상기 하나의 클럭 싸이클 동안 혹은 그 전에 상기 제2제어 신호가 비활성화되면, 단 하나의 클럭 싸이클 동안 활성화되며, 만약 그렇지 않으면, 상기 제2제어 신호가 비활성화될 때까지의 또 다른 클럭 싸이클 동안 활성화를 유지하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  15. 제11항에 있어서, 상기 출력 제어 수단이 상기 제1제어 신호를 지연하기 위하여, 상기 클럭 신호에 의해서 클럭된 일련의 플립플롭 수단과; 제1펄스 신호를 발생하기 위하여, 상기 일련의 플립플롭 수단에서 마지막 플립플롭에 인접한 플립플롭의 출력을 수신하기 위하여 결합된, 제1의 원 쇼트 펄스 발생 수단과; 제2펄스 신호를 발생시키기 위하여, 상기 일련의 플립플롭 수단에서 마지막 플립플롭 수단의 출력을 수신하기 위하여 결합된 제2의 원 쇼트 펄스 발생 수단과; 상기 제1펄스 신호에 의해서 세트트되고 상기 제2펄스 신호에 의해서 리세트되는 제1세트-리세트 플립플롭 수단을 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  16. 제15항에 있어서, 상기 출력 제어 수단이 상기 제2제어 신호에 의해서 세트되고 상기 제1제어 신호에 의해서 리세트되는 제2세트-리세트 플립플롭 수단과; 상기 제2세트-리세트 플립플롭 수단의 출력을 래치하기 위하여, 상기 클럭 신호에 의해서 클럭된, 또다른 플립플롭 수단과; 상기 또다른 플립플롭 수단의 출력에 의해서 마지막 플립플롭 수단에 인접한 플립플롭의 출력을 게이트하기 위한 게이팅 수단을 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  17. 제15항에 있어서, 상기 출력 제어 수단이 또한 상기 제1신호가 활성화되고, 상기 제2제어 신호가 활성화되며 상기 마지막 플립플롭에 인접한 플립플롭의 출력이 활성화될 때, 활성화되며, 상기 제2제어 신호가 비활성화될 때, 상기 클럭 신호의 소정의 전이가 발생하면 비활성화되는 출력확장 신호를 발생하는 출력 확장 수단과; 상기 출력 확장 신호에 따라서 상기 출력 제어 신호를 변화시켜서, 상기 출력 확장 신호가 활성화될 때, 상기 출력 제어 신호가 활성화를 유지하도록하는 OR 논리 수단을 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  18. 제1 및 제2어드레스 신호와 제1 및 제2제어 신호 및 클럭 신호에 응답하여 데이터 출력을 제공하는 동기형 다이나믹 RAM에 있어서, 소정의 데이터가 각각에 저장된 다수의 메모리 셀을 지니고 있는 메모리 셀 어레이와; 상기 클럭 신호와 상기 제1제어 신호에 응답하여 제1 래치 신호를 출력하기 위한 제1 래치 신호 출력 회로와; 상기 클럭 신호와 상기 제2제어 신호에 응답하여 제2래치 신호를 출력하는 제2래치 신호 출력 회로와; 제1 래치 신호에 응답하여 상기 제1 어드레스 신호를 래치하기 위하여 상기 제1 래치 신호 출력 회로에 결합된 제1 래치 회로와; 제2래치 신호에 응답하여 상기 제2어드레스 신호를 래치하기 위한 상기 제2래치 신호 출력 회로에 결합된 제2래치 회로와; 상기 제1 및 제2래치 회로에 의해서 각각 래치된 상기 제1 및 제2어드레스 신호에 응답하여 상기 메모리 셀 어레이 안에 있는 메모리 셀 중에 하나를 선택하기 위하여 상기 메모리 셀 어레이와 상기 제1 및 제2래치 회로에 결합된 디코딩 회로와; 상기 클럭 신호와 상기 제1 및 제2제어 신호에 응답하여 상기 제1 및 제2어드레스 신호에 의해서 선택된 메모리 셀 안에 저장된 데이터를 출력하기 위하여 상기 메모리 셀 어레이에 결합된 출력 회로를 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  19. 제18항에 있어서, 상기 제1 래치 신호 출력 회로가 제1세트-리세트 플립플롭 회로와; 상기 제1세트-리세트 플립플롭 회로를 리세트하는 제1반전된 신호를 출력하기 위한 제1인버터와; 상기 클럭 신호와 제1반전된 신호에 응답하여 상기 제1세트-리세트 플립플롭 회로를 세트하는 제1게이트 신호를 출력하기 위하여 상기 제1세트-리세트 플립플롭 회로와 상기 제1인버터에 결합된 제1논리 게이트를 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  20. 제18항에 있어서, 상기 제2래치 신호 출력 회로가 제2세트-리세트 플립플롭 회로와; 상기 제2세트-리세트 플립플롭 회로를 리세트하는 제2 반전된 신호를 출력하기 위한 제2인버터와; 상기 클럭 신호와 제2 반전된 신호에 응답하여 상기 제2세트-리세트 플립플롭 회로를 세트하는 제2게이트 신호를 출력하기 위하여 상기 제2세트-리세트 플립플롭 회로와 상기 제2인버터에 결합된 제2논리 게이트를 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  21. 제18항에 있어서, 상기 클럭 신호에 응답하여 상기 제1제어 신호를 래치하는 제3래치 회로와; 상기 클럭 신호에 응답하여 상기 제2제어 신호를 래치하기 위한 제4 래치 회로를 또한 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  22. 제21항에 있어서, 상기 클럭 신호에 응답하여 상기 제3래치 회로에 의해서 래치된 제1제어 신호를 지연시키기 위하여 상기 제3래치 회로와 결합된 지연 회로와; 상기 지연 회로에 의해 지연된 제1제어 신호에 응답하여 상기 제2어드레스 신호를 상기 제2래치 회로로 전송하기 위하여 상기 지연 회로와 상기 제2래치 회로에 결합된 제3논리 게이트를 또한 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  23. 제18항에 있어서, 상기 출력 회로는 상기 클럭 신호와 상기 제1 및 제2제어 신호에 응답하여 출력 제어 신호를 출력하기 위한 출력 제어 회로와; 출력 제어 신호에 응답하여 상기 제1 및 제2어드레스 신호에 의해서 선택된 메모리 셀 안에 저장된 데이터를 출력하기 위하여 상기 출력 제어 회로에 결합된 데이터 출력 회로를 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  24. 제23항에 있어서, 상기 제1제어 신호가 활성화된 직후 제2제어 신호가 활성화될 때만 출력 제어 신호가 활성화 되는 것을 특징으로 하는 동기형 다이나믹 RAM.
  25. 제23항에 있어서, 한 클럭 싸이클 동안만 출력 제어 신호가 활성화를 유지하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  26. 제24항에 있어서, 상기 출력 제어 회로는 상기 클럭 신호에 응답하여 상기 제1제어 신호를 지연 시키기 위한 일련의 플립플롭 회로와; 상기 일련의 플립플롭 회로에 의해서 지연된 상기 제1제어 신호에 응답하여 제1의 원 쇼트 펄스 신호를 출력하기 위하여 삭 일련의 플립플롭 회로에 결합된 제1의 원 쇼트 펄스 출력 회로와; 상기 일련의 플립플롭 회로에 의해서 지연된 상기 제1제어 신호에 응답하여 제2원 쇼트 펄스 신호를 출력하기 위하여 상기 일련의 플립플롭 회로에 결합된 제2의 원 쇼트 펄스 출력 회로와; 상기 제1 및 제2원 쇼트 펄스 출력 회로에 결합된 제3세트-리세트 플립플롭 회로로써, 제1원 쇼트 펄스 신호에 의해서 세트되고 제2 원 쇼트 펄스 신호에 의해서 리세트되는 제3세트-리세트 플립플롭 회로를 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  27. 클럭 신호와 제1 및 제2제어 회로에 의해서 제어되는 동기형 다이나믹 RAM에 있어서, 소정의 싸이클에서 다수의 전이 가장자리를 지니고 있는 상기 클럭 신호를 수신하기 위한 클럭 노드와; 활성화 상태와 비활성화 상태를 지니고 있는 상기 제1제어 신호를 수신하기 위한 제1노드와; 활성화 상태와 비활성화 상태를 지니고 있는 상기 제2제어 신호를 수신하기 위한 제2노드와; 제1제어 신호가 비활성화 상태에서 활성화 상태로 변화된 후 클럭 신호의 제1가장자리에 응답하여 제1신호를 출력하기 위한, 상기 클럭 노드와 상기 제1노드에 결합된, 제1신호 출력 회로와; 제2제어 신호가 비활성화 상태에서 활성화 상태로 변화된 후 클럭 신호의 제2가장자리에 응답하여 제2신호를 출력하기 위한, 상기 클럭 노드와 상기 제2노드에 결합된, 제2신호 출력 회로와; 제1 및 제2신호에 응답하여 출력 제어 신호를 출력하기 위한, 상기 클럭 노드, 상기 제1신호 출력 회로 및 상기 제2신호 출력 회로에 결합된, 출력 제어 회로를 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  28. 제27항에 있어서, 상기 제1신호 출력 회로가 클럭 신호에 의해서 제어되는 플립플롭 회로를 포함하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  29. 제27항에 있어서, 상기 제2신호 출력 회로가 클럭 신호에 의해서 제어되는 플립플롭 회로를 포함하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  30. 제27항에 있어서, 상기 출력 제어 회로가 제1 및 제2신호에 응답하여 제3신호를 출력하기 위하여 상기 제1 및 제2신호 출력 회로에 결합된 제3신호 출력 회로와; 제3 신호에 응답하여 출력 제어 신호를 출력하기 위하여 상기 제3신호 출력 회로에 결합된 제4 신호 출력 회로를 포함하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  31. 다중 어드레스 신호, 제1제어 신호, 제2제어 신호 및 클럭 신호에 응답하는 데이터 출력을 제공하는 동기형 다이나믹 RAM에 있어서, 복수의 메모리 셀을 지니고 있는 메모리 셀어레이와; X어드레스를 발생하기 위하여 상기 제1제어 신호에 의해서 선택된 상기 클럭 신호의 제1전이점과 Y어드레스를 발생하기 위하여 상기 제2제어 신호에 의해서 선택된 상기 클럭 신호의 제2전이점 상에서 상기 어드레스 신호를 래치하기 위한 어드레스 입력 회로와; 상기 X어드레스와 상기 Y어드레스에 따라서 상기 메모리 셀 어레이 안에서 1개 이상의 메모리 셀을 선택하기 위하여, 상기 메모리 셀어레이와 상기 어드레스 입력 회로에 결합된 디코딩 회로와; 상기 클럭과 동기화 되어서 상기 메모리 셀로부터 데이터를 출력하기 위하여 상기 메모리 셀 어레이에 결합된 출력 회로를 구비하며, 상기 출력 회로는 상기 복수의 메모리 셀로부터 판독된 데이터를 동시에 래치하기 위한 다중 데이터 래치 회로와; 상기 다중 데이터 래치 회로에서 래치된 데이터를 선택하는 연속 출력 제어 회로로서, 상이한 클럭 싸이클에서 상이한 데이터가 선택되는 연속 출력 제어 회로와; 상기 연속 출력 제어 회로에 의해서 선택된 데이터를 외부에 출력하기 위한 3상태 출력 회로를 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  32. 제31항에 있어서, 상기 연속 출력 제어 회로는 상기 X어드레스와 Y어드레스의 1비트 이상에 따라서 결정된 지점으로부터 시작하여 싸이클 순으로 데이터를 선택하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  33. 제32항에 있어서, 상기 연속 출력 제어 회로는 상기 X어드레스와 상기 Y어드레스의 1비트 이상에 따라서 순 방향의 싸이클 순 또는 역 방향의 싸이클 순으로 데이터를 선택하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  34. 제31항에 있어서, 상기 연속 출력 제어 회로가 디코딩된 출력을 생산하기 위하여 상기 X어드레스와 상기 Y어드레스의 1비트 이상을 디코딩 하기 위한 디코더 회로와; 상기 디코더 회로의 디코딩된 출력을 저장하고 상기 클럭 신호에 응답하여 상기 디코딩된 출력을 회전하기 위한 시프트 레지스터 회로와; 상기 시프트 레지스터 회로의 내용에 따라서 상기 다중 데이터 래치 회로 안에 저장된 데이터를 선택하기 위한 출력 선택 회로를 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  35. 제34항에 있어서, 상기 출력 선택 회로가 상기 다중 데이터 래치 회로를 상기 3 상태 출력 회로에 연결하기 위하여 상기 시프트 레지스터 회로의 내용에 의해서 제어된 복수의 스위치를 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  36. 제34항에 있어서, 상기 디코더 회로는 또한 시프트 제어 신호를 발생하고, 상기 연속 출력 제어 회로는 또한 상기 시프트에 따라서 오른쪽과 왼쪽 중 하나의 방향으로 회전하도록 상기 시프트 레지스터 회로를 명령하는 시프트 제어 회로를 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  37. 클럭 신호와 동기되어 데이터 출력을 제공하는 동기형 다이나믹 RAM에 있어서, 데이터를 저장하기 위한 복수의 메모리 셀과; 상기 클럭 신호와 동기되어, 상기 메모리 셀을 선택하기 위한 어드레스 신호를 출력하는 어드레스 신호 출력 회로와; 상기 어드레스 신호에 의해서 선택된 상기 복수의 메모리 셀 중 하나에 저장된 데이터를 일시적으로 저장하고 상기 클럭 신호와 동기되어, 일시적으로 저장된 데이터를 연속적으로 출력하는 데이터 출력 회로를 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  38. 제37항에 있어서, 상기 데이터 출력 회로가 상기 메모리 셀의 데이터를 일시적으로 저장하기 위한 복수의 비트를 지니고 있는 래치 회로와; 상기 래치 회로의 비트에 저장된 데이터를 연속적으로 판독하기 위한 출력 제어 회로를 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  39. 제38항에 있어서, 상기 출력 제어 회로가 상기 래치 회로 안에서 비트를 연속적으로 선택하는 신호를 출력하기 위한 시프트 레지스터를 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  40. 데이터를 저장하는 복수의 메모리 셀을 가지며 클럭 신호와 동기되어 출력 단자에서 상기 데이터를 판독하는 동기형 다이나믹 RAM으로부터 데이터를 판독하는 방법에 있어서, 상기 복수의 메모리 셀에서, 상기 클럭 신호와 동기되어 데이터를 선택하는 단계와; 선택된 데이터를 일시적으로 저장하는 단계와; 상기 클럭 신호에 동기되어, 일시적으로 저장된 데이터의 1비트를 상기 출력 단자에 선택적으로 전송하는 단계로 이루어지는 것을 특징으로 하는 동기형 다이나믹 RAM으로부터 데이터를 판독하는 방법.
  41. 제40항에 있어서, 일시적으로 저장된 데이터의 1→비트를 선택적으로 전송하는 단계는 일시적으로 저장된 상기 데이터 중에서 최상의 어드레스를 지닌 메모리 셀에 저장된 데이터의 제1비트를 전송하는 단계와; 일시적으로 저장된 상기 데이터 중에서 최하의 어드레스를 지니고 있는 메모리 셀에 저장된 데이터 제2비트를 전송하는 단계와; 일시적으로 저장된 상기 데이터 중에서 상기 최상위 어드레스와 상기 최하위 어드레스를 사이의 중간에 있는 어드레스를 지닌 메모리 셀에 저장된 데이터 제3비트를 전송하는 단계를 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM으로부터 데이터를 판독하는 방법.
  42. 제41항에 있어서, 상기 제2비트가 상기 제1비트 후와 제3비트 전에 전송되는 것을 특징으로 하는 동기형 다이나믹 RAM으로부터 데이터를 판독하는 방법.
  43. 제41항에 있어서, 상기 제3비트가 상기 제1비트 후와 상기 제2비트 전에 전송되는 것을 특징으로 하는 동기형 다이나믹 RAM으로부터 데이터를 판독하는 방법.
  44. 클럭 신호와 제1 및 제2제어 신호에 응답하여 데이터 출력을 제공하는 동기형 다이나믹 RAM에 있어서, 데이터를 저장하기 위한 복수의 메모리 셀과; 상기 클럭 신호와 상기 제1 및 제2제어 신호에 응답하여 상기 메모리 셀을 선택하는 어드레스 신호를 래치하기 위한 어드레스 신호 래치 회로와; 상기 메모리 셀로부터 출력된 데이터를 일시적으로 저장하기 위한 복수의 비트를 지니고 있는 데이터 래치 회로와; 출력 제어 신호에 응답하여 상기 데이터 래치 회로에 저장된 소정의 데이터를 데이터 출력 노드로 전송하는 데이터 전송 회로와; 어드레스 신호와 클럭 신호에 응답하여 상기 데이터 전송 회로의 전송 작동을 인에이블 하는 출력 제어 신호를 발생하기 위한 데이터 제어 회로와; 상기 데이터 전송 회로로부터의 소정의 데이터 출력을 수신하기 위하여 결합된 데이터 출력 노드를 구비하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  45. 제44항에 있어서, 상기 데이터 전송회로는 복수의 버퍼를 구비하고 있으며 상기 각각의 버퍼는 출력 제어 신호를 수신하기 위한 제어 단자를 지니고 있는 것을 특징으로 하는 동기형 다이나믹 RAM.
  46. 제45항에 있어서, 상기 데이터 출력 제어 회로는 어드레스 신호에 따라서 결정된 지점으로부터 시작하여 싸이클 순으로 복수의 버퍼를 인에이블하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  47. 제46항에 있어서, 상기 데이터 출력 제어 회로는 어드레스 신호에 따라서 순 방향의 싸이클 순으로 복수의 버퍼를 인에이블 하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  48. 제46항에 있어서, 상기 데이터 출력 제어회로는 어드레스 신호에 따라서 역 방향의 싸이클 순으로 복수의 버퍼를 인에이블 하는 것을 특징으로 하는 동기형 다이나믹 RAM.
  49. 제45항에 있어서, 상기 데이터 출력제어회로는 어드레스 신호에 따라서 결정된 지점으로부터 시작하여 소정의 순으로 복수의 버퍼를 인에이블하는 것을 특징으로 하는 동기형 다이나믹 RAM.
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