JP2878815B2 - 同期式ダイナミックｒａｍのワードラインドライブ装置 - Google Patents
同期式ダイナミックｒａｍのワードラインドライブ装置Info
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- JP2878815B2 JP2878815B2 JP2259697A JP25969790A JP2878815B2 JP 2878815 B2 JP2878815 B2 JP 2878815B2 JP 2259697 A JP2259697 A JP 2259697A JP 25969790 A JP25969790 A JP 25969790A JP 2878815 B2 JP2878815 B2 JP 2878815B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、１メモリサイクル中に複数の同期クロック
が入力することによって同期コントロールされる同期式
ダイナミックRAM（ランダム・アクセス・メモリ）のワ
ードラインドライブ装置、特にワードラインのコントロ
ール方式に関するものである。
が入力することによって同期コントロールされる同期式
ダイナミックRAM（ランダム・アクセス・メモリ）のワ
ードラインドライブ装置、特にワードラインのコントロ
ール方式に関するものである。
（従来の技術） 従来、このような分野の技術としては、特開昭64−72
394号公報（文献１）、特開昭59−82696号公報（文献
２）、及び特開昭60−121593号公報（文献３）に記載さ
れるものがあった。
394号公報（文献１）、特開昭59−82696号公報（文献
２）、及び特開昭60−121593号公報（文献３）に記載さ
れるものがあった。
従来、メモリコントロールに同期クロックを用いる方
式は、前記文献１に示されるように、広くスタティック
RAMに用いられている。その一構成例を第２図に示す。
式は、前記文献１に示されるように、広くスタティック
RAMに用いられている。その一構成例を第２図に示す。
第２図は、前記文献１に記載された従来の同期式スタ
ティックRAMの構成ブロック図である。
ティックRAMの構成ブロック図である。
このスタティックRAMは、外部クロックCLKに基づき同
期用の内部クロックCLK1,CLK2を生成する内部クロック
発生回路１と、内部クロックCLK1に基づきアドレスADを
ラッチする導通型ラッチ２と、デコーダ及びメモリセル
アレイ等を有しラッチ２の出力に基づきメモリセルに対
するデータのアクセスを行うメモリ部３と、該メモリ部
３からの読出しデータを内部クロックCLK2に基づきラッ
チし、そのラッチしたデータDAを外部に出力する少なく
とも１段のラッチからなるラッチ回路４とを、備えてい
る。導通型ラッチ２は、内部クロックCLK1が“L"レベル
のとき、入力アドレスADをそのまま出力し、内部クロッ
クCLK1が“H"レベルになると、入力が禁止される回路で
ある。
期用の内部クロックCLK1,CLK2を生成する内部クロック
発生回路１と、内部クロックCLK1に基づきアドレスADを
ラッチする導通型ラッチ２と、デコーダ及びメモリセル
アレイ等を有しラッチ２の出力に基づきメモリセルに対
するデータのアクセスを行うメモリ部３と、該メモリ部
３からの読出しデータを内部クロックCLK2に基づきラッ
チし、そのラッチしたデータDAを外部に出力する少なく
とも１段のラッチからなるラッチ回路４とを、備えてい
る。導通型ラッチ２は、内部クロックCLK1が“L"レベル
のとき、入力アドレスADをそのまま出力し、内部クロッ
クCLK1が“H"レベルになると、入力が禁止される回路で
ある。
この第３図に示すように、外部クロックCLKが内部ク
ロック発生回路１に供給されると、内部クロック発生回
路１では、外部クロックCLKの前縁または後縁の内、例
えば前縁の入力時点からメモリ部３の動作に合わせた一
定幅の内部クロックCLK1,CLK2を発生し、それをラッチ
２及びラッチ回路４へ供給する。内部クロックCLK1のパ
ルス幅T1の長さは、メモリ部３にアドレスが入力されて
から、該メモリ部３からデータが出力されるのに必要な
充分な時間に設定されている。また、内部クロックCLK2
のパルス幅T2は、データホールド時間に相当し、このパ
ルス幅T2の間、ラッチ回路４にデータが保持される。こ
の内部クロックCLK2は、メモリ部３からのデータ出力が
確定した時点で立ち上がる。
ロック発生回路１に供給されると、内部クロック発生回
路１では、外部クロックCLKの前縁または後縁の内、例
えば前縁の入力時点からメモリ部３の動作に合わせた一
定幅の内部クロックCLK1,CLK2を発生し、それをラッチ
２及びラッチ回路４へ供給する。内部クロックCLK1のパ
ルス幅T1の長さは、メモリ部３にアドレスが入力されて
から、該メモリ部３からデータが出力されるのに必要な
充分な時間に設定されている。また、内部クロックCLK2
のパルス幅T2は、データホールド時間に相当し、このパ
ルス幅T2の間、ラッチ回路４にデータが保持される。こ
の内部クロックCLK2は、メモリ部３からのデータ出力が
確定した時点で立ち上がる。
そのため、アドレスAD（ADa,ADb,ADc,…）がラッチ２
に供給されると、該ラッチ２では、内部クロックCLK1に
基づきアドレスADa,ADb,ADc,…をラッチし、そのラッチ
したアドレスADa,…をメモリ部３のアドレス入力端子３
へ送る。メモリ部３では、入力されたアドレスADa,ADb,
ADc,…に基づき、メモリセルに記憶されたデータDAa,DA
b,DAc,…を読出し、それをデータ出力端子より出力して
ラッチ回路４へ送る。ラッチ回路４は、内部クロックCL
K2に基づき、メモリ部３からの読出しデータDA（DAa,DA
b,DAc,…）をラッチし、それを所定のタイミングで外部
へ出力する。
に供給されると、該ラッチ２では、内部クロックCLK1に
基づきアドレスADa,ADb,ADc,…をラッチし、そのラッチ
したアドレスADa,…をメモリ部３のアドレス入力端子３
へ送る。メモリ部３では、入力されたアドレスADa,ADb,
ADc,…に基づき、メモリセルに記憶されたデータDAa,DA
b,DAc,…を読出し、それをデータ出力端子より出力して
ラッチ回路４へ送る。ラッチ回路４は、内部クロックCL
K2に基づき、メモリ部３からの読出しデータDA（DAa,DA
b,DAc,…）をラッチし、それを所定のタイミングで外部
へ出力する。
この同期式スタティックRAMでは、ラッチ２に導通型
ラッチを用いることにより、アドレスADを内部クロック
CLK1,CLK2よりも先取りして高速動作をさせることがで
きる。
ラッチを用いることにより、アドレスADを内部クロック
CLK1,CLK2よりも先取りして高速動作をさせることがで
きる。
メモリ部３は、複数のワードライン及びビットライン
の交差箇所にメモリセルがマトリクス状に配列されたメ
モリセルアレイを有し、そのワードライン及びビットラ
インが、アドレスをデコードするデコード回路の出力に
よって選択されるようになっている。このワードライン
のコントロールは、前記文献2,3に示されるように、デ
コーダ動作が完了した後、内部回路ロジックにより、該
ワードラインが駆動するようになっている。
の交差箇所にメモリセルがマトリクス状に配列されたメ
モリセルアレイを有し、そのワードライン及びビットラ
インが、アドレスをデコードするデコード回路の出力に
よって選択されるようになっている。このワードライン
のコントロールは、前記文献2,3に示されるように、デ
コーダ動作が完了した後、内部回路ロジックにより、該
ワードラインが駆動するようになっている。
（発明が解決しようとする課題） しかしながら、上記構成の装置では、次のような課題
があった。
があった。
（ａ）従来のワードラインドライブ方式では、一度期に
アドレスを取り込むスタティックRAMを同期コントロー
ルするのには適しているものの、それをダイナミックRA
Mに適用することが困難である。
アドレスを取り込むスタティックRAMを同期コントロー
ルするのには適しているものの、それをダイナミックRA
Mに適用することが困難である。
即ち、ダイナミックRAMにおいて、ロウ・アドレス・
ストローブ信号（以下、単に▲▼という）及びコ
ラム・アドレス・ストローブ信号（以下、単に▲
▼という）により制御され、ロウアドレス（行アドレ
ス、以下、Ｘアドレスという）とコラムアドレス（行ア
ドレス、以下、Ｙアドレスという）を一つのアドレスピ
ンに多重化したマルチアドレス方式の場合、RAS系の動
作が開始する。ここで、▲▼は、Ｘアドレスのラ
ッチ及びそのＸアドレスに基づき、ワードラインの選
択、メモリセルのリフレッシュを行う信号である。▲
▼は、Ｙアドレスのラッチ及びそのＹアドレスに基
づき、ビットラインの選択を行い、書込みあるいは読出
し動作を行う信号である。また、RAS系の動作とは、Ｘ
アドレスバッファの活性化、その出力を受けてＸデコー
ダにより１本のワードラインを活性化する動作である。
ストローブ信号（以下、単に▲▼という）及びコ
ラム・アドレス・ストローブ信号（以下、単に▲
▼という）により制御され、ロウアドレス（行アドレ
ス、以下、Ｘアドレスという）とコラムアドレス（行ア
ドレス、以下、Ｙアドレスという）を一つのアドレスピ
ンに多重化したマルチアドレス方式の場合、RAS系の動
作が開始する。ここで、▲▼は、Ｘアドレスのラ
ッチ及びそのＸアドレスに基づき、ワードラインの選
択、メモリセルのリフレッシュを行う信号である。▲
▼は、Ｙアドレスのラッチ及びそのＹアドレスに基
づき、ビットラインの選択を行い、書込みあるいは読出
し動作を行う信号である。また、RAS系の動作とは、Ｘ
アドレスバッファの活性化、その出力を受けてＸデコー
ダにより１本のワードラインを活性化する動作である。
このようなマルチアドレス方式のダイナミックRAMで
は、外部から供給されるアドレスがＸアドレスとＹアド
レスに分けられ、時分割して入力されるので、１メモリ
サイクル中、複数の同期クロックを入力してアドレスを
取り込む必要があり、RAS系の動作においては▲
▼によるアドレス用クロックのラッチと選択が必要とな
る。そのため、ダイナミックRAMを同期式コントロール
構造にするためには、▲▼も同期クロックによっ
て取り込まなければならないが、従来の同期式スタティ
ックRAMの方式をそのまま適用したとしても、ダイナミ
ックRAMを同期クロックで同期化させることが困難であ
る。
は、外部から供給されるアドレスがＸアドレスとＹアド
レスに分けられ、時分割して入力されるので、１メモリ
サイクル中、複数の同期クロックを入力してアドレスを
取り込む必要があり、RAS系の動作においては▲
▼によるアドレス用クロックのラッチと選択が必要とな
る。そのため、ダイナミックRAMを同期式コントロール
構造にするためには、▲▼も同期クロックによっ
て取り込まなければならないが、従来の同期式スタティ
ックRAMの方式をそのまま適用したとしても、ダイナミ
ックRAMを同期クロックで同期化させることが困難であ
る。
（ｂ）従来用いられているように、デコーダ動作が完了
した後、ワードラインが立ち上がるワードラインドライ
ブ方式をそのままダイナミックRAMに適用した場合に
は、同期クロックの前縁あるいは後縁からアナログ的に
メモリの内部回路を動かさざるをえない。そのため、同
期クロックよりワードライン立ち上げまでの高速化がで
きず、高速な同期式ダイナミックRAMの実現が困難であ
る。
した後、ワードラインが立ち上がるワードラインドライ
ブ方式をそのままダイナミックRAMに適用した場合に
は、同期クロックの前縁あるいは後縁からアナログ的に
メモリの内部回路を動かさざるをえない。そのため、同
期クロックよりワードライン立ち上げまでの高速化がで
きず、高速な同期式ダイナミックRAMの実現が困難であ
る。
本発明は前記従来技術が持っていた課題として、従来
の同期式スタティックRAMを単に適用しただけではマル
チアドレス方式のダイナミックRAMにおいてアドレスを
時分割で取り込まなければならないので、同期化には対
応しきれないという点と、従来のワードラインドライブ
方式をそのまま適用した場合には同期クロックの前縁あ
るいは後縁からアナログ的にメモリの内部回路を動かさ
ざるをえず、高速な同期式ダイナミックRAMの実現が難
しいという点について解決した同期式ダイナミックRAM
のワードラインドライブ装置を提供するものである。
の同期式スタティックRAMを単に適用しただけではマル
チアドレス方式のダイナミックRAMにおいてアドレスを
時分割で取り込まなければならないので、同期化には対
応しきれないという点と、従来のワードラインドライブ
方式をそのまま適用した場合には同期クロックの前縁あ
るいは後縁からアナログ的にメモリの内部回路を動かさ
ざるをえず、高速な同期式ダイナミックRAMの実現が難
しいという点について解決した同期式ダイナミックRAM
のワードラインドライブ装置を提供するものである。
（課題を解決するための手段） 本発明は前記課題を解決するために、同期式ダイナミ
ックRAMのワードラインドライブ装置において、同期ク
ロックの前縁または後縁により制御クロックに対するラ
ッチ動作が制御され、該制御クロックの活性化後に一連
のワードライン駆動用の内部信号を出力する第１の導通
型ラッチ回路と、前記制御クロックの活性化直後の前記
同期クロックの前縁または後縁によりアドレスラッチク
ロックを発生するクロック発生回路と、前記アドレスラ
ッチクロックによりアドレスに対するラッチ動作が制御
される第２の導通型ラッチ回路とを、備えている。さら
に、前記第２の導通型ラッチ回路の出力に基づきＸアド
レスを発生するアドレス発生回路と、前記Ｘアドレスを
デコードし、そのデコード動作完了信号を出力すると共
に、該デコード結果及びドライブ信号によりワードライ
ンを選択駆動するワードラインデコード回路と、制御信
号及び前記デコード動作完了信号に基づき前記内部信号
に対する論理をとって前記ドライブ信号を出力するワー
ドラインゲーティング手段とを、設けている。
ックRAMのワードラインドライブ装置において、同期ク
ロックの前縁または後縁により制御クロックに対するラ
ッチ動作が制御され、該制御クロックの活性化後に一連
のワードライン駆動用の内部信号を出力する第１の導通
型ラッチ回路と、前記制御クロックの活性化直後の前記
同期クロックの前縁または後縁によりアドレスラッチク
ロックを発生するクロック発生回路と、前記アドレスラ
ッチクロックによりアドレスに対するラッチ動作が制御
される第２の導通型ラッチ回路とを、備えている。さら
に、前記第２の導通型ラッチ回路の出力に基づきＸアド
レスを発生するアドレス発生回路と、前記Ｘアドレスを
デコードし、そのデコード動作完了信号を出力すると共
に、該デコード結果及びドライブ信号によりワードライ
ンを選択駆動するワードラインデコード回路と、制御信
号及び前記デコード動作完了信号に基づき前記内部信号
に対する論理をとって前記ドライブ信号を出力するワー
ドラインゲーティング手段とを、設けている。
なお、前記制御信号は、アドレスラッチクロックを用
いたり、あるいはそれと同等の論理とタイミングで発生
する他の信号を用いても良い。
いたり、あるいはそれと同等の論理とタイミングで発生
する他の信号を用いても良い。
（作用） 本発明によれば、以上のように同期式ダイナミックRA
Mのワードラインドライブ装置を構成したので、第１の
導通型ラッチ回路は、同期クロックの前縁あるいは後縁
により制御クロックに対するラッチ動作が制御され、該
制御クロックの活性化後に一連のワードライン駆動用の
内部信号を出力し、その内部信号をワードラインゲーテ
ィング手段に与える。クロック発生回路は、制御クロッ
クの活性化直後の同期クロックの前縁あるいは後縁によ
りラッチ駆動され、アドレスラッチクロックを発生して
第２の導通型ラッチ回路に与える。
Mのワードラインドライブ装置を構成したので、第１の
導通型ラッチ回路は、同期クロックの前縁あるいは後縁
により制御クロックに対するラッチ動作が制御され、該
制御クロックの活性化後に一連のワードライン駆動用の
内部信号を出力し、その内部信号をワードラインゲーテ
ィング手段に与える。クロック発生回路は、制御クロッ
クの活性化直後の同期クロックの前縁あるいは後縁によ
りラッチ駆動され、アドレスラッチクロックを発生して
第２の導通型ラッチ回路に与える。
第２の導通型ラッチ回路は、アドレスラッチクロック
の供給前にアドレスを取り込み、アドレス発生回路でＸ
アドレスを発生させ、ワードラインデコード回路によっ
てワードラインの選択動作を行わせる。そして、第２の
導通型ラッチ回路は、アドレスラッチクロックが入力さ
れると、例えばアドレスの入力を禁止するように働く。
ワードラインデコード回路は、アドレス発生回路の出力
をデコードし、そのデコード動作が完了すると、デコー
ド動作完了信号をワードラインゲーティング手段に与え
る。
の供給前にアドレスを取り込み、アドレス発生回路でＸ
アドレスを発生させ、ワードラインデコード回路によっ
てワードラインの選択動作を行わせる。そして、第２の
導通型ラッチ回路は、アドレスラッチクロックが入力さ
れると、例えばアドレスの入力を禁止するように働く。
ワードラインデコード回路は、アドレス発生回路の出力
をデコードし、そのデコード動作が完了すると、デコー
ド動作完了信号をワードラインゲーティング手段に与え
る。
ワードラインゲーティング手段は、制御信号（例え
ば、アドレスラッチクロック）及びデコード動作完了信
号に基づき、内部信号に対する論理をとってゲーティン
グし、そのゲーティング結果であるドライブ信号をワー
ドラインデコード回路に与える。すると、ワードライン
デコード回路は、選択しておいたワードラインに対して
それを駆動し、該ワードラインに接続されたメモリセル
に対するアクセスを行わせる。
ば、アドレスラッチクロック）及びデコード動作完了信
号に基づき、内部信号に対する論理をとってゲーティン
グし、そのゲーティング結果であるドライブ信号をワー
ドラインデコード回路に与える。すると、ワードライン
デコード回路は、選択しておいたワードラインに対して
それを駆動し、該ワードラインに接続されたメモリセル
に対するアクセスを行わせる。
これにより、同期クロックに対する同期動作が行われ
ると共に、同期クロックよりも先行してアドレスラッチ
動作の先取りが行われ、メモリアクセスの高速化が可能
となる。従って、前記課題を解決できるのである。
ると共に、同期クロックよりも先行してアドレスラッチ
動作の先取りが行われ、メモリアクセスの高速化が可能
となる。従って、前記課題を解決できるのである。
（実施例） 第１図は、本発明の一実施例を示す同期式ダイナミッ
クRAMにおけるワードラインドライブ装置の概略の構成
ブロック図である。
クRAMにおけるワードラインドライブ装置の概略の構成
ブロック図である。
このワードラインドライブ装置は、外部より供給され
る同期クロックCKの前縁により▲▼の立下りをラ
ッチして“H"レベルに立ち上がる内部信号Pbを出力する
第１の導通型ラッチ回路10と、▲▼により制御さ
れて同期クロックCKに基づきアドレスラッチクロックPa
を発生するクロック発生回路20とを備えている。クロッ
ク発生回路20は、▲▼の立下り直後の同期クロッ
クCKの前縁に基づきアドレスラッチクロックPaを発生す
る機能を有し、▲▼を反転するインバータ21と、
該インバータ21の出力及び同期クロックCKの論理積をと
るアンドゲート（以下、ANDゲートという）22と、該AND
ゲート22の出力を一時記憶するフリップフロップ（以
下、FFという）23とで構成され、そのFF23の出力側が第
２の導通型ラッチ回路30に接続されている。
る同期クロックCKの前縁により▲▼の立下りをラ
ッチして“H"レベルに立ち上がる内部信号Pbを出力する
第１の導通型ラッチ回路10と、▲▼により制御さ
れて同期クロックCKに基づきアドレスラッチクロックPa
を発生するクロック発生回路20とを備えている。クロッ
ク発生回路20は、▲▼の立下り直後の同期クロッ
クCKの前縁に基づきアドレスラッチクロックPaを発生す
る機能を有し、▲▼を反転するインバータ21と、
該インバータ21の出力及び同期クロックCKの論理積をと
るアンドゲート（以下、ANDゲートという）22と、該AND
ゲート22の出力を一時記憶するフリップフロップ（以
下、FFという）23とで構成され、そのFF23の出力側が第
２の導通型ラッチ回路30に接続されている。
第２の導通型ラッチ回路30は、アドレスラッチクロッ
クPaに基づき外部から供給されるアドレスADをラッチす
る機能を有し、その出力側には、アドレス発生回路31を
介してワードラインデコード回路40が接続されている。
アドレス発生回路31は、第２の導通型ラッチ回路30の出
力に基づきＸアドレスADXを発生し、それをワードライ
ンデコード回路40に与える回路である。
クPaに基づき外部から供給されるアドレスADをラッチす
る機能を有し、その出力側には、アドレス発生回路31を
介してワードラインデコード回路40が接続されている。
アドレス発生回路31は、第２の導通型ラッチ回路30の出
力に基づきＸアドレスADXを発生し、それをワードライ
ンデコード回路40に与える回路である。
ワードラインデコード回路40は、ＸアドレスADXに基
づき複数のワードラインWL0〜WLnのうちの１本を選択し
てドライブ（駆動）する回路であり、ＸアドレスADXを
デコードするＸデコーダ41と、その出力側に接続された
オアゲート（以下、ORゲートという）42と、ANDゲート4
3−０〜43−ｎとで、構成されている。ORゲート42は、
▲▼と同極性の信号▲▼ａとＸデコーダ41
の動作終了信号との論理和をとり、デコード動作完了信
号Pcを出力する回路である。ANDゲート43−０〜43−ｎ
は、Ｘデコーダ出力W0〜Wnとワードライン用ドライブ信
号Pbとの論理積をとり、ワードラインWL0〜WLn中の１本
を駆動する回路である。ORゲート42の出力側には、ゲー
ティング回路50を介してワードラインドライバ60が接続
されている。
づき複数のワードラインWL0〜WLnのうちの１本を選択し
てドライブ（駆動）する回路であり、ＸアドレスADXを
デコードするＸデコーダ41と、その出力側に接続された
オアゲート（以下、ORゲートという）42と、ANDゲート4
3−０〜43−ｎとで、構成されている。ORゲート42は、
▲▼と同極性の信号▲▼ａとＸデコーダ41
の動作終了信号との論理和をとり、デコード動作完了信
号Pcを出力する回路である。ANDゲート43−０〜43−ｎ
は、Ｘデコーダ出力W0〜Wnとワードライン用ドライブ信
号Pbとの論理積をとり、ワードラインWL0〜WLn中の１本
を駆動する回路である。ORゲート42の出力側には、ゲー
ティング回路50を介してワードラインドライバ60が接続
されている。
ゲーティング回路50は、デコード動作完了信号Pc、ア
ドレスラッチクロックPa及び内部信号Pbの論理積をとる
ANDゲート51で構成され、その出力側にはワードライン
ドライバ60が接続されている。ワードラインドライバ60
は、ANDゲート51の出力に基づき、ワードライン用ドラ
イブ信号PdをANDゲート43−０〜43−ｎへ供給する回路
である。
ドレスラッチクロックPa及び内部信号Pbの論理積をとる
ANDゲート51で構成され、その出力側にはワードライン
ドライバ60が接続されている。ワードラインドライバ60
は、ANDゲート51の出力に基づき、ワードライン用ドラ
イブ信号PdをANDゲート43−０〜43−ｎへ供給する回路
である。
なお、ワードラインWL0〜WLnには、図示しない複数の
ビットラインが交差しており、その各交差箇所には、MO
Sトランジスタ等で構成されるメモリセルがそれぞれ接
続されている。
ビットラインが交差しており、その各交差箇所には、MO
Sトランジスタ等で構成されるメモリセルがそれぞれ接
続されている。
第４図は、第１図の信号波形図であり、この図を参照
しつつ第１図の動作を説明する。なお、第４図中のTrs,
Tasは、セットアップタイムである。
しつつ第１図の動作を説明する。なお、第４図中のTrs,
Tasは、セットアップタイムである。
第４図の時刻t1において、同期クロックCKに対してあ
るセットアップタイムTrsをとって▲▼が“L"レ
ベルとなる。すると、第１の導通型ラッチ回路10は、同
期クロックCKに基づき▲▼をラッチし、“H"レベ
ルの内部信号Pbを出力してゲーティング回路50へ与え
る。
るセットアップタイムTrsをとって▲▼が“L"レ
ベルとなる。すると、第１の導通型ラッチ回路10は、同
期クロックCKに基づき▲▼をラッチし、“H"レベ
ルの内部信号Pbを出力してゲーティング回路50へ与え
る。
時刻t1の前後で、同期クロックCKに対してあるセット
アップタイムTasをとり、外部から入力されるアドレスA
Dが確定する。このアドレスADの確定以前には、該アド
レスADが不確定であり、そのアドレスADが供給される第
２の導通型ラッチ回路30の出力も不確定となり、その不
確定な出力を受けるアドレス発生回路31の出力であるＸ
アドレスADXも不確定である。そのため、Ｘデコーダ41
の出力W0〜Wnも不確定である。
アップタイムTasをとり、外部から入力されるアドレスA
Dが確定する。このアドレスADの確定以前には、該アド
レスADが不確定であり、そのアドレスADが供給される第
２の導通型ラッチ回路30の出力も不確定となり、その不
確定な出力を受けるアドレス発生回路31の出力であるＸ
アドレスADXも不確定である。そのため、Ｘデコーダ41
の出力W0〜Wnも不確定である。
ところが、時刻t1以後、アドレスADは第２の導通型ラ
ッチ回路30によってラッチされていないが、該ラッチ回
路30が導通型であるため、時刻t2付近でＸデコーダ41の
出力W1〜Wnが確定し、そのＸデコーダ41の出力によって
ORゲート42から出力されるデコード動作完了信号Pcも
“H"レベルに立上る。
ッチ回路30によってラッチされていないが、該ラッチ回
路30が導通型であるため、時刻t2付近でＸデコーダ41の
出力W1〜Wnが確定し、そのＸデコーダ41の出力によって
ORゲート42から出力されるデコード動作完了信号Pcも
“H"レベルに立上る。
この時刻t2付近では、同じく▲▼が供給される
第１のラッチ回路10も導通型であるため、該導通型ラッ
チ回路10から出力される内部信号Pbも“H"レベルに立上
っており、このワードラインドライブ装置の全ての回路
動作が完了する。そして、時刻t3における同期クロック
CKの“H"レベルへの立上りタイミング前で、かつワード
ラインWL0〜WLnの立上り動作前に、ワードラインドライ
ブ装置における動くべき回路動作は全て終わっている。
第１のラッチ回路10も導通型であるため、該導通型ラッ
チ回路10から出力される内部信号Pbも“H"レベルに立上
っており、このワードラインドライブ装置の全ての回路
動作が完了する。そして、時刻t3における同期クロック
CKの“H"レベルへの立上りタイミング前で、かつワード
ラインWL0〜WLnの立上り動作前に、ワードラインドライ
ブ装置における動くべき回路動作は全て終わっている。
その後、時刻t3において同期クロックCKが“H"レベル
に立上ると、クロック発生回路20から出力されるアドレ
スラッチクロックPaが“H"レベルに立上り、ゲーティン
グ回路50の出力によってワードラインドライバ60が動作
する。そして、該ワードラインドライバ60から出力され
るドライブ信号Pdが“H"レベルに立上り、ワードライン
デコード回路40中のANDゲート43−０〜43−ｎが開く。
に立上ると、クロック発生回路20から出力されるアドレ
スラッチクロックPaが“H"レベルに立上り、ゲーティン
グ回路50の出力によってワードラインドライバ60が動作
する。そして、該ワードラインドライバ60から出力され
るドライブ信号Pdが“H"レベルに立上り、ワードライン
デコード回路40中のANDゲート43−０〜43−ｎが開く。
すると、すでに確定していたＸデコーダ41の出力W0〜
Wnが入力されるANDゲート43−０〜43−ｎにより、ワー
ドラインWL0〜WLnのうち、選択されているＸデコーダ出
力W2に対応するワードラインWL2がANDゲート43−２を介
してドライブされる。これにより、該ワードラインWL2
に接続された図示しないメモリセルが選択され、そのメ
モリセルに対するデータの読出しあるいは書込み等が行
われる。
Wnが入力されるANDゲート43−０〜43−ｎにより、ワー
ドラインWL0〜WLnのうち、選択されているＸデコーダ出
力W2に対応するワードラインWL2がANDゲート43−２を介
してドライブされる。これにより、該ワードラインWL2
に接続された図示しないメモリセルが選択され、そのメ
モリセルに対するデータの読出しあるいは書込み等が行
われる。
従って、時刻t1の▲▼の立下がりからワードラ
インWL2の立上げまでを、同期クロックCKに対して同期
式にでき、しかも▲▼の立下がり及びアドレスAD
の確定から同期クロックCKのトリガポイント（時刻t3）
まで、アドレスラッチ動作を先取りできるので、メモリ
アクセスの高速化が可能となる。
インWL2の立上げまでを、同期クロックCKに対して同期
式にでき、しかも▲▼の立下がり及びアドレスAD
の確定から同期クロックCKのトリガポイント（時刻t3）
まで、アドレスラッチ動作を先取りできるので、メモリ
アクセスの高速化が可能となる。
なお、本発明は上記実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。
が可能である。その変形例としては、例えば次のような
ものがある。
（ｉ）上記実施例では同期クロックCKの前縁により回路
動作がコントロールされているが、同期クロックCKの後
縁により、第１及び第２の導通型ラッチ回路10,30のラ
ッチ動作を制御する等して、ワードラインドライブ装置
を該同期クロックCKの後縁によってコントロールする構
成にしてもよい。
動作がコントロールされているが、同期クロックCKの後
縁により、第１及び第２の導通型ラッチ回路10,30のラ
ッチ動作を制御する等して、ワードラインドライブ装置
を該同期クロックCKの後縁によってコントロールする構
成にしてもよい。
（ii）上記実施例では、ワードラインドライバ60からド
ライブ信号Pbを出力してANDゲート43−０〜43−ｎへ与
える構成にしたが、ゲーティング回路50の出力をドライ
ブ信号としてANDゲート43−０〜43−ｎに与える構成に
してもよい。
ライブ信号Pbを出力してANDゲート43−０〜43−ｎへ与
える構成にしたが、ゲーティング回路50の出力をドライ
ブ信号としてANDゲート43−０〜43−ｎに与える構成に
してもよい。
（iii）クロック発生回路20、ワードラインデコード回
路40、及びゲーティング回路50は、図示以外のゲート回
路等を用いて構成してもよい。
路40、及びゲーティング回路50は、図示以外のゲート回
路等を用いて構成してもよい。
（発明の効果） 以上詳細に説明したように、本発明によれば、アドレ
スを第２の導通型ラッチ回路を介してアドレス発生回路
に入力し、そのアドレス発生回路を介してワードライン
デコード回路により、ワードラインの選択をしておく。
そして、ワードラインゲーティング手段により、デコー
ド動作完了信号及び制御信号に基づき、第１の導通型ラ
ッチ回路から出力される内部信号の論理をとり、ゲーテ
ィングしてドライブ信号を発生し、その後、該ドライブ
信号によって前記ワードラインを駆動するようにしてい
る。そのため、制御クロックの活性化時からワードライ
ンの駆動時までを、同期クロックに対して同期式にで
き、しかも制御クロックの活性化及びアドレス確定から
同期クロックのトリガポイントまで、アドレスラッチ動
作を先取りできるので、メモリアクセスの高速化が期待
できる。
スを第２の導通型ラッチ回路を介してアドレス発生回路
に入力し、そのアドレス発生回路を介してワードライン
デコード回路により、ワードラインの選択をしておく。
そして、ワードラインゲーティング手段により、デコー
ド動作完了信号及び制御信号に基づき、第１の導通型ラ
ッチ回路から出力される内部信号の論理をとり、ゲーテ
ィングしてドライブ信号を発生し、その後、該ドライブ
信号によって前記ワードラインを駆動するようにしてい
る。そのため、制御クロックの活性化時からワードライ
ンの駆動時までを、同期クロックに対して同期式にで
き、しかも制御クロックの活性化及びアドレス確定から
同期クロックのトリガポイントまで、アドレスラッチ動
作を先取りできるので、メモリアクセスの高速化が期待
できる。
第１図は本発明の実施例を示す同期式ダイナミックRAM
のワードラインドライブ装置の概略の構成ブロック図、
第２図は従来の同期式スタティックRAMの構成ブロック
図、第３図は第２図の信号波形図、第４図は第１図の信
号波形図である。 10……第１の導通型ラッチ回路、20……クロック発生回
路、30……第２の導通型ラッチ回路、31……アドレス発
生回路、40……ワードラインデコード回路、41……Ｘデ
コーダ、42……ORゲート、43−０〜43−ｎ……ANDゲー
ト、50……ゲーティング回路、60……ワードラインドラ
イバ、AD……アドレス、CK……同期クロック、Pa……ア
ドレスラッチクロック、Pb……内部信号、Pc……デコー
ド動作完了信号、Pd……ドライブ信号、▲▼……
ロウ・アドレス・ストローブ信号（制御クロック）、W0
〜Wn……Ｘデコーダ出力、WL0〜WLn……ワードライン。
のワードラインドライブ装置の概略の構成ブロック図、
第２図は従来の同期式スタティックRAMの構成ブロック
図、第３図は第２図の信号波形図、第４図は第１図の信
号波形図である。 10……第１の導通型ラッチ回路、20……クロック発生回
路、30……第２の導通型ラッチ回路、31……アドレス発
生回路、40……ワードラインデコード回路、41……Ｘデ
コーダ、42……ORゲート、43−０〜43−ｎ……ANDゲー
ト、50……ゲーティング回路、60……ワードラインドラ
イバ、AD……アドレス、CK……同期クロック、Pa……ア
ドレスラッチクロック、Pb……内部信号、Pc……デコー
ド動作完了信号、Pd……ドライブ信号、▲▼……
ロウ・アドレス・ストローブ信号（制御クロック）、W0
〜Wn……Ｘデコーダ出力、WL0〜WLn……ワードライン。
Claims (2)
- 【請求項１】同期クロックの前縁または後縁により制御
クロックに対するラッチ動作が制御され、該制御クロッ
クの活性化後に一連のワードライン駆動用の内部信号を
出力する第１の導通型ラッチ回路と、 前記制御クロックの活性化直後の前記同期クロックの前
縁または後縁によりアドレスラッチクロックを発生する
クロック発生回路と、 前記アドレスラッチクロックによりアドレスに対するラ
ッチ動作が制御される第２の導通型ラッチ回路と、 前記第２の導通型ラッチ回路の出力に基づきロウアドレ
スを発生するアドレス発生回路と、 前記ロウアドレスをデコードし、そのデコード動作完了
信号を出力すると共に、該デコード結果及びドライブ信
号によりワードラインを選択駆動するワードラインデコ
ード回路と、 制御信号及び前記デコード動作完了信号に基づき前記内
部信号に対する論理をとって前記ドライブ信号を出力す
るワードラインゲーティング手段とを、 備えたことを特徴とする同期式ダイナミックRAMのワー
ドラインドライブ装置。 - 【請求項２】請求項１記載の同期式ダイナミックRAMの
ワードラインドライブ装置において、 前記制御信号は、前記アドレスラッチクロックを用いた
同期式ダイナミックRAMのワードラインドライブ装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259697A JP2878815B2 (ja) | 1990-09-28 | 1990-09-28 | 同期式ダイナミックｒａｍのワードラインドライブ装置 |
| KR1019910012604A KR100214435B1 (ko) | 1990-07-25 | 1991-07-23 | 동기식 버스트 엑세스 메모리 |
| EP91112424A EP0468480B1 (en) | 1990-07-25 | 1991-07-24 | Synchronous burst-access memory and word-line driving circuit therefor |
| US07/735,626 US5268865A (en) | 1990-07-25 | 1991-07-24 | Synchronous burst-access memory |
| DE69123890T DE69123890T2 (de) | 1990-07-25 | 1991-07-24 | Synchronisierter Burstzugriffsspeicher und Wortleitungstreiber dafür |
| US07/121,504 US5327390A (en) | 1990-07-25 | 1993-09-15 | Synchronous burst-access memory |
| US08/565,958 USRE35723E (en) | 1990-07-25 | 1995-12-04 | Synchronous burst-access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259697A JP2878815B2 (ja) | 1990-09-28 | 1990-09-28 | 同期式ダイナミックｒａｍのワードラインドライブ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04137295A JPH04137295A (ja) | 1992-05-12 |
| JP2878815B2 true JP2878815B2 (ja) | 1999-04-05 |
Family
ID=17337672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2259697A Expired - Fee Related JP2878815B2 (ja) | 1990-07-25 | 1990-09-28 | 同期式ダイナミックｒａｍのワードラインドライブ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2878815B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130166A (ja) * | 1993-09-13 | 1995-05-19 | Mitsubishi Electric Corp | 半導体記憶装置および同期型半導体記憶装置 |
-
1990
- 1990-09-28 JP JP2259697A patent/JP2878815B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04137295A (ja) | 1992-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |