JP3100622B2 - 同期型ダイナミックｒａｍ - Google Patents

同期型ダイナミックｒａｍ

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    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マイクロコンピュータ、LSI（大規模集積
回路）等の主装置に内蔵される同期型ダイナミックRAM
（ランダム・アクセス・メモリ）に関するものである。
（従来の技術） 従来、スタティックRAMのような半導体メモリに関す
る技術としては、特開昭61−39295号公報（文献１）、
特開昭62−275384号公報（文献２）、及び特開昭64−72
394号公報（文献３）に記載されるものがあった。
前記文献１の半導体メモリでは、メモリセルアレイの
出力側に、出力バッファからなる複数の出力回路を接続
し、一つの制御パルスによって該出力回路を活性化し、
読出しデータを高速に出力するメモリである。
前記文献２の半導体メモリは、出力回路から出力する
読出しデータを、外部から供給するタイミング信号によ
って任意のタイミングで出力するもので、スタティック
RAMに用いて有効な技術である。
前記文献３の半導体メモリは、スタティックRAMのア
ドレス入力部に、ラッチ回路を接続し、外部入力のクロ
ックに同期して１クロックサークルで入力アドレスを取
込むことにより、同期型のスタティックRAMを構成して
いる。
（発明が解決しようとする課題） しかしながら、上記構成のメモリでは、次のような課
題があった。
従来の同期型半導体メモリでは、１クロックサイクで
読出しあるいは書込みを行うスタティックRAMについて
は、有効な技術である。しかし、ＸアドレスとＹアドレ
スが時分割的に入力し、同期クロックの１クロックサイ
クル中に該アドレスを取込み、その取込んだアドレスで
メモリを選択し、該メモリセルに対するデータの読出し
あるいは書込みを行うダイナミックRAMに、従来のよう
な同期方式を適用することが困難であった。
即ち、１クロックパルスあたり１アクセスを行うスタ
ティックRAMでは、そのクロックパルスに同期してメモ
リのアクセス動作を行わせることは容易である。これに
対してダイナミックRAMでは、読出しあるいは書込みの
１メモリサイクル中に、複数の同期クロックが入力す
る。この連続する１サイクル中のクロックパルスにおけ
るある特定のクロックパルスに同期してメモリのアクセ
ス動作を精度よく行うことは、回路構成素子のばらつき
等による内部回路の遅延時間の相違等の理由から、困難
である。
本発明は前記従来技術が持っていた課題として、ダイ
ナミックRAMにおいて同期クロックに同期した的確な同
期動作を行わせることが困難である点について解決した
同期型ダイナミックRAMを提供するものである。
（課題を解決するための手段） 前記課題を解決するために、本発明のうちの第１の発
明は、Ｘアドレス及びＹアドレスをデコードしてメモリ
セルを選択し、該メモリセルに対するデータの書込み及
び読出しを行うダイナミックRAMにおいて、外部から１
メモリサイクル中に複数回入力する連続したクロックに
基づき、外部から入力される第１の制御信号をラッチす
る第１のラッチ回路と、前記連続したクロックに基づ
き、外部から入力される第２の制御信号をラッチする第
２のラッチ回路と、前記第１の制御信号の論理レベルが
変化してから所定の時間後に入力される前記クロックに
応答して、Ｘアドレスラッチ信号を発生させるＸアドレ
スラッチ信号発生回路と、前記第２の制御信号の論理レ
ベルが変化してから所定の時間後に入力される前記クロ
ックに応答して、Ｙアドレスラッチ信号を発生させるＹ
アドレスラッチ信号発生回路と、外部より入力されたア
ドレスに対応した前記Ｘアドレスを、前記Ｘアドレスラ
ッチ信号に応答してラッチし、かつ出力する第３のラッ
チ回路と、外部より入力されたアドレスに対応した前記
Ｙアドレスを、前記Ｙアドレスラッチ信号の入力に応答
してラッチし、かつ出力する第４のラッチ回路とを、設
けている。
第２の発明は、Ｘアドレス及びＹアドレスをデコード
してメモリセルを選択し、該メモリセルに対するデータ
の書込み及び読出しを行うダイナミックRAMにおいて、
第１の発明と同様の第１〜第４のラッチ回路、Ｘアドレ
スラッチ信号発生回路、及びＹアドレスラッチ信号発生
回路と、前記メモリセルの読出しデータをラッチするデ
ータラッチ回路と、前記第１の制御信号の論理レベルの
変化から所定の時間後に出力制御信号を出力する出力制
御回路と、前記出力制御信号に応答して、前記データラ
ッチ回路から読出したデータを外部へ出力する出力回路
とを、設けている。
第３の発明は、Ｘアドレス及びＹアドレスをデコード
してメモリセルを選択し、該メモリセルに対するデータ
の書込み及び読出しを行うダイナミックRAMにおいて、
第１の発明と同様の第１〜第４のラッチ回路、Ｘアドレ
スラッチ信号発生回路、及びＹアドレスラッチ信号発生
回路と、前記１メモリサイクル中における前記メモリセ
ルからのｎ（n;整数）ビットの読出しデータをラッチす
るｎビットラッチ回路と、前記連続したクロックに基づ
き、前記ｎビットラッチ回路にラッチされたｎビットの
読出しデータを同期的に出力するニブルモード出力制御
手段と、前記連続したクロックに基づき、前記ニブルモ
ード出力制御手段の出力を外部へ出力する出力回路と
を、設けている。
第４の発明は、第２の発明において、前記出力制御回
路は、前記第２の制御信号の論理レベルの変化が出力サ
イクル前の時、前記第１の制御信号の論理レベルの変化
から所定の時間後に出力制御信号を出力し、前記第２の
制御信号の論理レベルの変化が出力サイクル中または出
力サイクル後の時、前記第１の制御信号の論理レベルの
変化から所定の時間後の時刻から、前記出力回路が前記
第２の制御信号の論理レベルの変化直後のクロックに応
答してディスエーブルとなるまで出力制御信号を出力す
る構成にしている。
第５の発明は、第３の発明において、前記ニブルモー
ド出力制御手段は、ｎビットの読出しデータの出力順序
を可変可能な構成にしている。
（作 用） 第１の発明によれば、以上のように同期型ダイナミッ
クRAMを構成したので、クロックに基づき、第１及び第
２の制御信号をそれぞれ第１及び第２のラッチ回路でラ
ッチする。Ｘアドレスラッチ信号発生回路は、第１の制
御信号の論理レベルが変化してから所定の時間後に入力
されるクロックに応答して、Ｘアドレスラッチ信号を発
生し、第３のラッチ回路に与える。Ｙアドレスラッチ信
号発生回路は、第２の制御信号の論理レベルが変化して
から所定の時間後に入力されるクロックに応答して、Ｙ
アドレスラッチ信号を発生し、第４のラッチ回路に与え
る。第３及び第４のラッチ回路は、Ｘアドレスラッチ信
号及びＹアドレスラッチ信号に基づき、それぞれ外部入
力のアドレスからＸアドレス及びＹアドレスをラッチし
て出力する。これにより、クロックに同期してアドレス
の入力が的確に行える。
第２の発明によれば、クロックに同期して入力された
アドレスにより選択されるメモリセルの読出しデータ
は、データラッチ回路にラッチされる。出力制御回路
は、第１の制御信号の論理レベルの変化から所定の時間
後に出力制御信号を出力する。この出力制御信号によ
り、出力回路はデータラッチ回路からの読出しデータを
外部へ出力する。これにより、クロックに同期した読出
しデータの出力が的確に行える。
第３発明によれば、クロックに同期して入力されたア
ドレスによってメモリセルが選択され、その選択された
メモリセルの複数ビットの読出しデータがｎビットラッ
チ回路にラッチされる。ニブルモード出力制御手段は、
ｎビットラッチ回路にラッチされたｎビットの読出しデ
ータを、クロックに同期して高速に出力回路へ送る。こ
れにより、クロックに同期して高速にメモリセルの読出
しデータの出力が行える。
第４の発明によれば、出力制御回路は、第２の制御信
号の論理レベルの変化に応じて、所定の期間、出力回路
からの読出しデータの出力を制御するように働く。
第５の発明によれば、ニブルモード出力制御手段は、
ニブルアクセスの先頭アドレスにより、後に続くアクセ
スビットの順番を任意に変えることが可能となるため、
その様な機能を有する主装置への整合化が的確に行え
る。
（実施例） 第２図は、本発明の第１の実施例を示す同期型ダイナ
ミックRAMの概略の構成ブロック図である。
この同期型ダイナミックRAMは、クロック（以下、CLK
という）に同期して外部入力のアドレスA0〜Anを入力
し、ＸアドレスAX0〜AXn及びＹアドレスAY0〜AYnを出力
するアドレス入力回路10を備え、その出力側にはＸアド
レスデコーダ20及びＹアドレスデコーダ30を介してメモ
リセルアレイ40が接続されている。Ｘアドレスデコーダ
20は、ＸアドレスAX0〜AXnをデコードしてメモリセルア
レイ40中のＸ方向のメモリセルを選択する回路であり、
さらにＹアドレスデコーダ30は、ＹアドレスAY0〜AYnを
デコードしてメモリセルアレイ40中のＹ方向のメモリセ
ルを選択する回路である。メモリセルアレイ40は、ダイ
ナミックメモリセルがＸ方向及びＹ方向にマトリクス状
に配列されたもので、読出し／書込み入出力回路（以
下、R/W入出力回路という）50を介してデータバス51に
接続されている。
この同期型ダイナミックRAMでは、CLKに同期してアド
レス入力回路10により、アドレスA0〜Anを取込み、時分
割的にＸアドレスAX0〜AXn及びＹアドレスAY0〜AYnを出
力し、それらをＸアドレスデコーダ20及びＹアドレスデ
コーダ30へ送る。Ｘアドレスデコーダ20はＸアドレスAX
0〜AXnをデコードし、さらにＹアドレスデコーダ30はＹ
アドレスAY0〜AYnをデコードし、それらのデコード結果
によってメモリセルアレイ40中の一つのメモリセルを選
択する。そして、選択されたメモリセルに対し、それに
記憶されたデータを、R/W入出力回路50及びデータバス5
1を介して外部に読出したり、あるいは書込みデータ
を、データバス51及びR/W入出力回路50を介して選択さ
れたメモリセルに記憶する。
第１図は、第２図のアドレス入力回路10に相当するも
ので、本発明の第１の実施例を示す構成図である。
このアドレス入力回路10は、CLKに同期して第１の制
御信号、例えばロウ・アドレス・ストローブ信号（以
下、▲▼という）をラッチする第１の導通型ラッ
チ回路11と、CLKに同期して第２の制御信号、例えばコ
ラム・アドレス・ストローブ信号（以下、▲▼と
いう）をラッチする第２の導通型ラッチ回路12と、Ｘア
ドレスラッチ信号発生回路13及びＹアドレスラッチ信号
発生回路14とを、備えている。
Ｘアドレスラッチ信号発生回路13は、CLKに同期して
▲▼を入力し、Ｘアドレスラッチ信号S13を発生
する回路であり、▲▼を反転するインバータ13a
と、CLKによりインバータ13aの出力を取込むナンドゲー
ト（以下、NANDゲートという）13bと、インバータ13a及
びNANDゲート13bの出力を保持するためのNANDゲート13
c,13dからなるフリップフロップとで、構成されてい
る。Ｙアドレスラッチ信号発生回路14は、CLKに同期し
て▲▼からＹアドレスラッチ信号S14を発生する
回路であり、Ｘアドレスラッチ信号発生回路13と同様
に、インバータ14a、及びNANDゲート14b,14c,14dより構
成されている。
第１の導通型ラッチ回路11の出力側には、遅延回路15
を介してＹアドレス取込みゲート16が接続されている。
遅延回路15は、CLKに同期して第１の導通型ラッチ回路1
1の出力を遅延してＹアドレス取込みゲート16へ送る回
路である。
このアドレス入力回路には、第３の導通型ラッチ回路
17が設けられ、さらにＹアドレス取込みゲート16の出力
側に、第４の導通型ラッチ回路18が接続されている。第
３の導通型ラッチ回路17は、Ｘアドレスラッチ信号S13
に基づき、アドレスA0〜AnをラッチしてＸアドレスAX0
〜AXnを出力する回路である。第４の導通型ラッチ回路1
8は、Ｙアドレスラッチ信号S14に基づき、Ｙアドレス取
込みゲート16の出力をラッチし、ＹアドレスAY0〜AYnを
出力する回路である。
第１〜第４の導通型ラッチ回路11,12,17,18は、入力
信号をそのまま出力し、CLK、Ｘアドレスラッチ信号S13
あるいはＹアドレスラッチ信号S14が入力されると、前
記入力信号の入力を停止する機能を有している。
第３図は、第１図のタイミング図であり、この図を参
照しつつ第１図の動作を説明する。
なお、第３図中の斜線部分はドントケアを示し、Trs,
Tas,Tcsはセットアップ時間である。
時刻t1において、CLKの立上がりに対して所定のセッ
トアップ時間Trsの取って▲▼が立下がり、メモ
リのアクセス動作が開始される。この時刻t1付近におい
て、CLKの立上がりに対して所定のセットアップ時間Tas
を取り、入力アドレスA0〜Anが確定する。
ＸアドレスAX0〜AXnをラッチするラッチ回路17は、導
通型のため、入力アドレスA0〜Anを取込んでアドレスの
先取りを行うため、入力アドレスA0〜Anが確定すると、
該導通型ラッチ回路17の出力であるＸアドレスAX0〜AXn
も確定する。この時、▲▼が“L"レベルとなるの
で、Ｘアドレスラッチ信号発生回路13は、イネーブルと
なるが、CLKが入力していないため、時刻t2までＸアド
レスラッチ信号S13は立上がらない。
時刻t2において、Ｘアドレスラッチ信号S13が立上が
ると、ラッチ回路17は、ラッチ動作を行うため、入力ア
ドレスA0〜Anが不定でも、その出力であるＸアドレスAX
0〜AXnが確定したままである。
時刻t3において、CLKに対して所定のセットアップ時
間Tcsを取って▲▼が立下がる。この時刻付近
で、CLKに対し、所定のセットアップ時間Tasを取り、ラ
ッチ回路18から出力されるＹアドレスAY0〜AYnが確定す
る。ＸアドレスAX0〜AXnと同じく、ラッチ回路18は導通
型で、前記CLKのタイミング前にアドレスの先取りがで
きるたけ、時刻t3で該ＹアドレスYA0〜YAnが確定する。
この時、▲▼が“L"レベルとなるため、Ｙアドレ
スラッチ信号発生回路14はイネーブルとなっているが、
CLKが入力していないので、時刻t4までＹアドレスラッ
チ信号S14は立上がらない。
時刻t4において、Ｙアドレスラッチ信号S14が立上が
ると、ラッチ回路18はラッチ動作を行い、入力アドレス
A0〜Anがこれ以降変化しても、出力のＹアドレスAY0〜A
Ynが不変である。
この第１の実施例では、次のような利点を有してい
る。
第１〜第４の導通型ラッチ回路11,12,17,18を設けて
いる。さらに、Ｘアドレスラッチ信号発生回路13によ
り、▲▼立下がり直後のCLKを取込み、そのクロ
ックパルスの前縁（または後縁）のタイミングで、Ｘア
ドレスラッチ信号S13を発生し、ラッチ回路17をラッチ
動作させて該ラッチ回路17からＸアドレスAX0〜AXnを発
生させる。次に続くクロックパルスで、同じく▲
▼の立下がり直後のCLKをＹアドレスラッチ信号発生回
路14で取込み、そのクロックパルスの前縁（または後
縁）のタイミングでＹアドレスラッチ信号S14を発生さ
せ、ラッチ回路18をラッチ動作させてＹアドレスAY0〜A
Ynを発生させる。
そのため、ダイナミックRAMにおいても、複数のクロ
ックパルスを１メモリアクセスサイクル中に利用するこ
とにより、▲▼及び▲▼の状態を取込ん
で、該クロックパルスを選択してＸアドレスラッチ信号
S13及びＹアドレスラッチ信号S14を作れるので、CLKに
同期してアドレスA0〜Anの入力を的確に同期動作させる
ことができる。しかも、導通型ラッチ回路11,12,17,18
を用いているので、アドレスの先取りができ、それによ
ってメモリアクセスを高速化することができる。
第４図は、本発明の第２の実施例を示す同期型ダイナ
ミックRAMの概略の構成ブロック図であり、第２図中の
要素と共通の要素には共通の符号が付されている。
この同期型ダイナミックRAMは、第２図のアドレス入
力回路10に代えて構成の異なるアドレス入力回路10Aを
設けると共に、データバス51には、増幅回路60及びデー
タラッチ回路70を介して出力回路80が接続されている。
さらに、出力回路80を制御する出力制御回路90が設けら
れると共に、メモリ制御信号発生回路100が設けられて
いる。
アドレス入力回路10Aは、CLKによってアドレスA0〜An
をラッチするアドレスラッチ回路10A−１と、該アドレ
スラッチ回路10A−１の出力に基づきＸアドレスAX0〜AX
n及びＹアドレスAY0〜AYnを出力するアドレスバッファ1
0A−２とで、構成されている。データバス51に接続され
た増幅回路60は、該データバス51を介して送られてくる
メモリセルの読出しデータを増幅する回路である。デー
タラッチ回路70は、増幅回路60の出力をラッチする回路
である。
出力回路80は、出力制御信号S90により活性化され、
データラッチ回路70の出力を駆動して読出しデータDoを
出力する回路であり、出力バッファ等で構成されてい
る。出力制御回路90は、▲▼、▲▼及びCL
Kを入力し、出力回路80を制御するための出力制御信号S
90を出力する回路である。
メモリ制御信号発生回路100は、ダイナミックRAMを動
作させるための制御信号を発生する回路であり、該ダイ
ナミックRAMをクロック同期動作させるためのラッチ回
路101と、信号生成回路102とで、構成されている。ラッ
チ回路101は、外部から入力される制御信号、例えば▲
▼、▲▼、アウトプット・イネーブル信号
（以下、▲▼という）、ライト・イネーブル信号
（以下、▲▼という）等を、CLKに同期してラッチ
する機能を有している。信号生成回路102は、ラッチ回
路101の出力に基づき、各種のメモリ制御信号を生成す
る回路である。
第５図は、第４図に示す出力制御回路90の一例を示す
構成図である。
この出力制御回路90は、▲▼を反転するインバ
ータ91と、該インバータ91の出力及び▲▼により
セット・リセットされるフリップフロップ（以下、FFと
いう）92−１とを備えている。インバータ91の出力側に
は、CLKにより動作するFF92−２〜92−４からなる遅延
回路が接続されている。FF92−１の出力側には、該FF92
−１の出力S92−１とCLKの論理を取るNANDゲート及びイ
ンバータからなるゲート回路93−１が接続されている。
FF92−４及びゲート回路93−１の出力側には、該FF92−
４の出力S92−４と該ゲート回路93−１の出力S93−１の
論理を取るNANDゲート及びインバータからなるゲート回
路93−２が接続されると共に、該FF92−４の出力側には
CLKにより動作するFF92−５が接続されている。
ゲート回路93−２の出力側には、インバータ及びNAND
ゲートからなるワンショットパルス回路94−１が接続さ
れると共に、FF92−５の出力側には、インバータ及びNA
NDゲートからなるワンショットパルス回路94−２が接続
されている。ワンショットパルス回路94−1,94−２の出
力側には、そのワンショットパルス出力S94−1,94−２
によってセット・リセットされ、出力制御信号S90を出
力するFF91−６が接続されている。
第６図は、第４図及び第５図のタイミング図であり、
この図を参照しつつ第４図及び第５図の動作を説明す
る。
なお、第６図中の斜線部分は、ドントケアを示す。
▲▼が“L"レベルになってメモリのアクセス動
作が開始すると、外部から供給されるアドレスA0〜An中
のＸアドレスAX0〜AXnがCLKに同期してアドレスラッチ
回路10A−１にラッチされ、アドレスバッファ10A−２に
よってＸアドレスデコーダ20へ送られる。CLKが立上が
る時刻t11において、ＸアドレスAX0〜AXnが確定してい
るため、アドレスバッファ10A−２にラッチされる。時
刻t11〜t12の間に▲▼が立下がり、第５図の出力
制御回路90中のFF92−１の出力S92−１は、“H"レベル
となる。
次のCLKの立上がりタイミング時刻t12において、アド
レスA0〜An中のＹアドレスAY0〜AYnがアドレスラッチ回
路10A−１にラッチされ、アドレスバッファ10A−２によ
ってＹアドレスデコーダ30へ送られる。そして、Ｘアド
レスデコーダ20及びＹアドレスデコーダ30の出力によ
り、メモリセルアレイ40中の一つのメモリセルが選択さ
れ、その選択されたメモリセルの記憶データがデータバ
ス51を介して増幅回路60で増幅され、データラッチ回路
70へ送られる。この時刻t12において、出力制御回路90
内のゲート回路93−１の出力S93−１が立上がる。
時刻t13において、▲▼の立下がりから、出力
制御回路90中のFF92−２〜92−４までの間、３クロック
分の遅延時間をもって該FF92−４の出力S92−４が立上
がる。この時、ワンショントパルス回路94−１の出力S9
4−１が変化し、FF91−６から出力される出力制御信号9
0が“H"レベルとなる。これより、１クロックパルス遅
れ、ワンショントパルス回路94−２の出力S94−２が変
化するため、出力制御信号S90が“L"レベルとなる。そ
のため、出力制御信号S90により、出力回路80が活性化
され、該出力回路80から、１クロックサイクル分だけ読
出しデータDoが出力される。
時刻t13において、ラッチ回路70にはすでに読出しデ
ータがラッチされている。出力制御回路90中のFF92−2,
92−３は、データラッチ回路70へ読出しデータが転送さ
れた後、該読出しデータが確実に出力されるように時間
的な余裕を持たせるものである。そのため、出力制御回
路90から出力される出力制御信号S90により、出力回路8
0が活性化し、CLKの立上がり時刻t14よりも高速に、読
出しデータDoを読み出すことができる。タイミング的に
は、CLKの立上がり時刻t14に同期し、出力回路80の出力
側かハイインピーダンス状態となる。この動作は、▲
▼の状態にかかわらず、一義的におこる。
この第２の実施例では、次のような利点を有してい
る。
アドレスラッチ回路10A−１では、１メモリサイクル
において連続する複数の（CLK）が入力することによ
り、先ず▲▼の立下がり直後のクロックパルスの
前縁（または後縁）により、ＸアドレスAX0〜AXnをラッ
チし、続く▲▼の立下がり直後のクロックパルス
の前縁（または後縁）により、ＹアドレスAY0〜AYnをラ
ッチし、CLKに同期したアドレスA0〜Anのラッチ動作を
行う。このＸアドレスAX0〜AXn及びＹアドレスAY0〜AYn
によって選択されたメモリセルの読出しデータは、増幅
回路60を介してデータラッチ回路70にラッチされ、その
ラッチ後の▲▼立下がりより特定クロックパルス
数後に、▲▼の立上がりとは無関係に１クロック
パルス分だけ、出力制御信号S90によって出力回路80の
出力側を、ハイインピーダンス状態から出力イネーブル
状態にし、読出しデータDoを出力するようにしている。
そのため、▲▼の立上がりタイミングを考慮せ
ずに、必要な読出しデータDoを出力することができ、出
力回路80のハイインピーダンス制御が容易に、しかも確
実にできるため、的確な同期動作が可能となる。
第７図は、本発明の第３の実施例を示すもので、第４
図の出力制御回路90の他の構成図である。
この第７図の出力制御回路90が第５図の回路と異なる
点は、FF92−４の出力側にCSA制御回路95を接続し、該C
SA制御回路95の出力側とFF92−６の出力側とをゲート回
路93−３に接続し、該ゲート回路93−３から出力制御信
号S90Aを出力するようにしたことである。
CSA制御回路95は、▲▼、インバータ91の出力
及びFF92−４の出力の論理を取るゲート回路95aと、イ
ンバータ91の出力及び該ゲート回路95aの出力によりセ
ット・リセットされるFF95bと、該FF95bの出力を反転す
るインバータ95cとで、構成されている。ゲート回路93
−３は、インバータ95cの出力とFF92−６の出力の論理
を取り、出力制御信号S90Aを出力して第４図の出力回路
80の動作を制御する機能を有している。
第８図は、第４図及び第７図のタイミング図であり、
この図を参照しつつ第７図の出力制御回路の動作を説明
する。
第８図（ａ）に示すように、▲▼の立下がり区
間がメモリ読出しデータ発生サイクル前の場合、第７図
のCSA制御回路95が動作しないため、第６図のタイミン
グ図と同様に、メモリセルからの読出しデータが増幅回
路60を介してデータラッチ回路70にラッチされる。そし
て、▲▼の立下がりより３クロックパルス後に、
▲▼の立上がりには無関係に、ゲート回路93−３
から出力される出力制御信号S90Aが“H"レベルになる。
そのため、１クロックパルス分の時間のみ出力回路80か
ら読出しデータDoが出力され、それ以外は該出力回路80
がハイインピーダンス状態となる。
第８図（ｂ）に示すように、▲▼の立下がり区
間が長く、出力回路80をトリガする時刻t13のCLKの立上
がり後に、▲▼が“H"レベルとなる場合、次のよ
うに動作する。即ち、CLKの立上がり時刻t13で開始する
メモリセルの読出しデータ出力サイクル後に▲▼
が立上がる場合、第７図のCSA制御回路95により、出力
制御信号S90Aが▲▼立上がり直後の時刻t15のCLK
の立上がりに同期して立下がる。そのため、第８図
（ａ）のように、１クロックサイクル分だけ自動的に読
出しデータDoが出力されるのではなく、▲▼の立
上がり直後の立上がりに同期し、出力制御信号S90Aが
“L"レベルとなるまで、出力回路80から読出しデータDo
が出力される。
この第３の実施例では、次のような利点を有してい
る。
▲▼の立上がりタイミングが、メモリの読出し
データ出力サイクルより前の時、▲▼立上がりよ
り特定クロックパルス数後（例えば、３クロックパルス
後）、出力制御回路90の出力制御信号S90Aによって出力
回路80がイネーブルとなって読出しデータDoが出力され
る。これに対して、▲▼の立上がりタイミング
が、メモリセルの読出しデータ出力サイクル中あるいは
後の時、▲▼の立下がりから特定クロック数後
（例えば、３クロックパルス後）に、出力制御回路90の
出力制御信号S90Aによって出力回路80がイネーブルとな
り、▲▼の立上がり直後のCLKの立上がりに同期
して該出力回路90がディスエーブルとなるまで、読出し
データDoが出力され続ける。
このように、▲▼の立上がりタイミングによ
り、１クロックパルス分だけ出力回路80をハイインピー
ダンス状態からイネーブル状態にしたり、あるいは▲
▼の“L"レベル区間だけイネーブル状態を保つよう
にしたので、▲▼の立上がりを制御することによ
り、所定期間のみ読出しデータDoを出力できる。そのた
め、前記第２の実施例と同様の利点が得られるばかり
か、出力回路80のディスエーブル制御が容易に、しかも
確実にできる。
第９図は、本発明の第４の実施例を示す同期型ダイナ
ミックRAMの概略の構成ブロック図であり、第４図中の
要素と共通の要素には共通の符号が付されている。
この同期型ダイナミックRAMは、１メモリサイクル中
にメモリセルからｎビット、例えばニブルモード（４ビ
ット）の記憶データを読出すようにしたものであり、第
４図のアドレス入力回路10Aとほぼ同様のアドレス入力
回路10Bを有している。このアドレス入力回路10Bは、CL
Kに同期してアドレスA0〜Anをラッチするアドレスラッ
チ回路10B−１と、該アドレスラッチ回路10B−１の出力
に基づきＸアドレスAX0〜AXn及びＹアドレスAY0〜AYnを
発生するアドレスバッファ10B−２とで、構成されてい
る。
アドレスバッファ10B−２の出力側は、Ｘアドレスデ
コーダ20A及びＹアドレスデコーダ30Aに接続されると共
に、ニブルモード出力制御手段110に接続されている。
Ｘアドレスデコーダ20A及びＹアドレスデコーダ30Aは、
入力されるＸアドレスAX0〜AXn及びＹアドレスYA0〜YAn
をデコードしてメモリセルアレイ40中の４ビットのメモ
リセルを選択し、その選択したメモリセルの読出しデー
タをデータバス群51Aへ転送する機能を有している。
デターバス群51Aは、データラッチ回路（例えば、ｎ
ビットラッチ回路）70Aを介してニブルモード出力制御
手段110に接続されている。ｎビットラッチ回路70Aは、
例えば４ビットのラッチ回路70A−１〜70A−４により構
成されている。
ニブルモード出力制御手段110は、デコーダ111、シフ
トレジスタ112及び出力選択回路113より構成されてい
る。デコーダ111は、ＸアドレスAX0〜AXnの最上位アド
レスAXn、及びＹアドレスAY0〜AYnの最上位アドレスAYn
に基づき、ｎビットラッチ回路70Aにラッチされた４ビ
ットのデータのうち、順次出力させる際の先頭アドレス
を決定する機能を有している。この先頭アドレスは、必
ずしも最上位アドレスAXn,AYnでなくてもよい。
シフトレジスタ112は、CLKに同期してデコーダ111の
出力を順次シフトする回路であり、例えば４ビットのレ
ジスタ112−１〜112−４より構成されている。出力選択
回路113は、各レジスタ112−１〜112−４の出力（即
ち、出力制御信号）によりオン，オフ動作するスイッチ
113−１〜113−３で構成され、各ラッチ回路70A−１〜7
0A−４の出力を、シフトレジスタ112の出力に基づき順
次出力回路80へ転送する機能を有している。
また、この同期型ダイナミックRAMには、第４図のメ
モリ制御信号発生回路100とほぼ同様のメモリ制御信号
発生回路100Aを有している。このメモリ制御信号発生回
路100Aは、CLKに同期して▲▼、▲▼、▲
▼をラッチするラッチ回路101Aと、該ラッチ回路10
1Aの出力に基づきメモリ動作を制御するための各種の制
御信号を生成する信号生成回路102Aとで、構成されてい
る。
第10図は、第９図のタイミング図であり、この図を参
照しつつ第９図の動作を説明する。
時刻t21において、▲▼が立下がってアクセス
が開始され、同時刻頃にアドレスA0〜Anがアドレスラッ
チ回路10B−１に入力される。その後、時刻t22におい
て、CLKの立上がりにより、ＸアドレスAX0〜AXnがアド
レスラッチ回路10B−１でラッチされ、アドレスバッフ
ァ10B−２から該ＸアドレスAX0〜AXnが出力される。
時刻t23において▲▼が立下がり、同時刻頃、
アドレスA0〜An中のＹアドレスAY0〜AYnがアドレスラッ
チ回路10B−１に入力する。その後、時刻t24でCLKが立
上がることにより、入力されたＹアドレスAY0〜AYnがア
ドレスラッチ回路10B−１にラッチされ、アドレスバッ
ファ10B−２からＹアドレスAY0〜AYnが出力される。こ
れらのＸアドレスAX0〜AXn及びＹアドレスAY0〜AYnか
ら、Ｘアドレスデコーダ20A及びＹアドレスデコーダ30A
により、メモリセルアレイ40中の４ビットのメモリセル
が選択され、その選択されたメモリセルの読出しデータ
D1〜D4がデータバス群51Aへ転送され、ｎビットラッチ
回路70Aにラッチされる。
一方、ＸアドレスAX0〜AXn及びＹアドレスAY0〜AYn中
の最上アドレスAXn,AYnが、ニブルモード出力制御手段1
10中のデコーダ111に入力され、シフトレジスタ112の出
力によって出力選択回路113中のスイッチ113−１が時刻
t24でCLKの立上がりに同期してオン状態となる。スイッ
チ113−１がオン状態になると、ｎビットラッチ回路70A
中のラッチ回路70A−１にラッチされていた読出しデー
タD1が、出力回路80へ転送され、該出力回路80から読出
しデータDoとして出力される。
時刻t25,t26,t27とCLKのクロックパルスが進むにつ
れ、スイッチ113−2,113−3,113−４が順次オン状態と
なるため、前記と同様の動作で、ラッチ回路70A−2,70A
−3,70A−４にラッチされていた読出しデータD2,D3,D4
が、出力回路80から順次出力される。
この第４の実施例では、CLKに同期して動作するダイ
ナミックRAMにおいて、ｎビットラッチ回路70A及びニブ
ルモード出力制御手段110により、ｎビット（例えば、
４ビット）のメモリセルの読出しデータをCLKに同期し
て出力するようにしたので、本実施例の同期型ダイナミ
ックRAMをマイクロコンピュータ等の主装置に内蔵すれ
ば、該主装置におけるシステム設計に有効な高速メモリ
を提供できる。
即ち、従来のニブルモードでは、▲▼のトグル
（クロックサイクル）により、ニブル出力を出してい
た。ところが、例えばマイクロコンピュータはシステム
クロックを受けて▲▼を作り、内蔵の半導体メモ
リを駆動するために、十分なニブルアクセス速度が得ら
れず、しかも▲▼の１サイクルを作るためには、
システムクロックが２個必要であった。これに対して本
実施例では、システムクロックあるいは該システムクロ
ックのバッファを介したCLKにより、ダイレクトにニブ
ル出力をドライブでき、さらに１システムクロック間に
１サイクルのニブル出力が可能となる。また、▲
▼による出力回路80の動作制御も従来と同様に可能であ
る。
第11図は、本発明の第５の実施例を示す同期型ダイナ
ミックRAMの概略の構成ブロック図であり、第９図中の
要素と共通の要素には共通の符号が付されている。
この同期型ダイナミックRAMでは、第９図のニブルモ
ード出力制御手段110に代えて、ｎビット（例えば、４
ビット）の読出しデータの出力順序が可変可能なニブル
モード出力制御手段110Aを設けている。
このニブルモード出力制御手段110Aは、デコーダ111
A、カウンタ112A、出力選択回路113、及びカウンタ制御
回路114より構成されている。デコーダ111Aは、Ｘアド
レスAX0〜AXn及びＹアドレスAY0〜AYnの最上位アドレス
AXn,AYnに基づき、ｎビットラッチ回路70Aにラッチされ
た４ビットのメモリセル読出しデータD1,D2,D3,D4のう
ち、それらを順次出力させる際の先頭アドレスを決める
機能を有すると共に、アップダウン信号S111Aをカウン
タ制御回路114へ与える機能を有している。
カウンタ112Aは、CLKに基づきデコーダ111Aの出力を
カウントアップあるいはカウントダウンする機能を有
し、例えば４ビットのレジスタ112A−１〜112A−４によ
り構成され、その各レジスタ112A−１〜112A−４の出力
によって出力選択回路113中のスイッチ113−１〜113−
４をオン，オフ動作させる機能を有している。カウンタ
制御回路114は、デコーダ111Aからのアップダウン信号S
111Aに基づき、カウンタ112Aのアップ動作またはダウン
動作を制御する機能を有している。
第12図及び第13図は、第11図のタイミング図であり、
この図を参照しつつ動作を説明する。
第12図に示すように、デコーダ111Aから出力されるア
ップダウン信号S111Aが“H"レベルの場合、カウンタ制
御回路114によってカウンタ112Aがカウントアップ動作
を行う。そのため、第９図のシフトレジスタ112と同一
の動作となり、第10図と同様に、ｎビットラッチ回路70
Aの各ラッチ回路70A−１〜70A−４にラッチされた４ビ
ットのメモリセル読出しデータD1,D2,D3,D4が、CLKに同
期して順次出力回路80から出力される。
第13図に示すように、アップダウン信号S111Aが“L"
レベルの場合、カウンタ御回路114により、カウンタ112
Aがカウントダウン動作を行う。そして、デコーダ111A
によって別の先頭アドレス、例えばカウンタ112A中のレ
ジスタ112A−２が決定される。デコーダ111Aから出力さ
れるアップダウン信号S111Aが“L"レベルであるため、
カウンタ112Aは出力選択回路113中のスイッチ113−２を
オン状態とし、ラッチ回路70A−２にラッチされたメモ
リセルの読出しデータD2を、時刻t24で出力回路80へ転
送する。先頭ニブル出力は読出しデータD2であるが、時
刻t25,t26,t27とCLKのクロックパルスが進みに従い、読
出しデータD1,D4,D3の順に、ラッチ回路70A−1,70A−4,
70A−３にラッチされていた読出しデータが、順次出力
回路80から出力される。
この第５の実施例では、前記第４の実施例と同様の利
点が得られる。さらに、ニブルアクセスの先頭アドレス
により、後に続くアクセスビットの順番を選択できるよ
うにした。そのため、例えば先頭アクセスビットによ
り、後に続くアクセスビットの順番がアップカウントに
なったり、ダウンカウントになったりするマイクロプロ
セッサ等に、本実施例の同期型ダイナミックRAMを内蔵
させれば、該マイクロプロセッサとの動作の整合性がと
れ、それによって高速アクセスで、かつ的確な同期動作
が可能となる。
なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。
（ａ） 例えば、第１図では、▲▼及び▲
▼を用いてアドレスA0〜Anの入力を制御するようにして
いるが、▲▼及び▲▼以外の制御信号を用
いることも可能である。さらに、その制御信号の種類や
極性に応じて、Ｘアドレスラッチ信号発生回路13及びＹ
アドレスラッチ信号発生回路14を、他の回路構成に変形
してもよい。
（ｂ） 第４図、第９図及び第11図では、説明を簡単に
するためにデータ入力回路関係が省略されているが、当
然これらのデータ入力回路関係も各回路中に設けられて
いる。さらに、第４図中の出力制御回路90を第５図及び
第７図以外の回路で構成したり、あるいは第９図及び第
11図のニブルモード出力制御手段110,110Aを図示以外の
回路構成にしてもよい。
（発明の効果） 以上詳細に説明したように、第１の発明によれば、第
１〜第４のラッチ回路、Ｘアドレスラッチ信号発生回
路、及びＹアドレスラッチ信号発生回路を設けたので、
第１及び第２の制御信号を取込んでCLKを選択し、Ｘア
ドレスラッチ信号及びＹアドレスラッチ信号を作れるの
で、的確な同期動作が可能となる。さらに、第３及び第
４のラッチ回路により、アドレスの先取りができるの
で、アクセスの高速化が可能となる。
第２の発明によれば、第１〜第４のラッチ回路、Ｘア
ドレスラッチ信号発生回路、Ｙアドレスラッチ信号発生
回路、データラッチ回路、出力制御回路、及び出力回路
を設けたので、メモリセルの読出しデータがデータラッ
チ回路にラッチされた後の、第１の制御信号の論理レベ
ルの変化から所定の時間後に、読出しデータの出力が行
える。そのため、第２の制御信号のタイミングを気にせ
ずに、所定のタイミングで読出しデータを出力でき、そ
れによって出力回路の制御が容易、かつ確実に行える。
第３の発明によれば、第１〜第４のラッチ回路、Ｘア
ドレスラッチ信号発生回路、Ｙアドレスラッチ信号発生
回路、ｎビットラッチ回路、ニブルモード出力制御手
段、及び出力回路を設けたので、メモリセルから読出し
たｎビットの読出しデータを、CLKに同期して周期的に
順次高速に出力できる。
第４の発明によれば、第２の発明の出力制御回路を、
第２の制御信号の論理レベルの変化に応じて、CLKに同
期して所定の期間、読出しデータを出力する構成にした
ので、第２の制御信号の論理レベルの変化を制御するこ
とにより、読出しデータの出力を所望の期間、選択で
き、それによって出力回路の制御を容易に、かつ確実に
行うことができる。
第５の発明によれば、第３の発明のニブルモード出力
制御手段を、ｎビットの読出しデータの出力順序を可変
可能な構成にしたので、第３の発明と同様の効果が得ら
れる。しかも、ニブルアクセスの先頭アドレスにより、
後に続くアクセスアドレスの順番を選択できるので、そ
のような機能を有する主装置に本発明の同期型ダイナミ
ックRAMを内蔵させれば、該主装置に対応して的確な動
作が可能となる。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示すアドレス入力回路
の構成図、第２図は本発明の第１の実施例を示す同期型
ダイナミックRAMの概略の構成ブロック図、第３図は第
１図のタイミング図、第４図は本発明の第２の実施例を
示す同期型ダイナミックRAMの概略の構成ブロック図、
第５図は第４図の出力制御回路の構成図、第６図は第４
図及び第５図のタイミング図、第７図は本発明の第３の
実施を示す出力制御回路の構成図、第８図は第４図及び
第７図のタイミング図、第９図は本発明の第４の実施例
を示す同期型ダイナミックRAMの概略の構成図、第10図
は第９図のタイミング図、第11図は本発明の第５の実施
例を示す同期型ダイナミックRAMの概略の構成ブロック
図、第12図及び第13図は第11図のタイミング図である。 10,10A,10B……アドレス入力回路、10A−1,10B−１……
アドレスラッチ回路、10A−2,10B−２……アドレスバッ
ファ、11,12,17,18……第1,第2,第３、第４の導通型ラ
ッチ回路、13……Ｘアドレスラッチ信号発生回路、14…
…Ｙアドレスラッチ信号発生回路、20,20A……Ｘアドレ
スデコーダ、30,30A……Ｙアドレスデコーダ、40……メ
モリセルアレイ、70……データラッチ回路、70A……ｎ
ビットラッチ回路、80……出力回路、90……出力制御回
路、110,110A……ニブルモード出力制御手段。

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】Ｘアドレス及びＹアドレスをデコードして
    メモリセルを選択し、該メモリセルに対するデータの書
    込み及び読出しを行うダイナミックRAMにおいて、 外部から１メモリサイクル中に複数回入力する連続した
    クロックに基づき、外部から入力される第１の制御信号
    をラッチする第１のラッチ回路と、 前記連続したクロックに基づき、外部から入力される第
    ２の制御信号をラッチする第２のラッチ回路と、 前記第１の制御信号の論理レベルが変化してから所定の
    時間後に入力される前記クロックに応答して、Ｘアドレ
    スラッチ信号を発生させるＸアドレスラッチ信号発生回
    路と、 前記第２の制御信号の論理レベルが変化してから所定の
    時間後に入力される前記クロックに応答して、Ｙアドレ
    スラッチ信号を発生させるＹアドレスラッチ信号発生回
    路と、 外部より入力されたアドレスに対応した前記Ｘアドレス
    を、前記Ｘアドレスラッチ信号に応答してラッチし、か
    つ出力する第３のラッチ回路と、 外部より入力されたアドレスに対応した前記Ｙアドレス
    を、前記Ｙアドレスラッチ信号の入力に応答してラッチ
    し、かつ出力する第４のラッチ回路とを、 設けたことを特徴とする同期型ダイナミックRAM。
  2. 【請求項２】Ｘアドレス及びＹアドレスをデコードして
    メモリセルを選択し、該メモリセルに対するデータの書
    込み及び読出しを行うダイナミックRAMにおいて、 外部から１メモリサイクル中に複数回入力する連続した
    クロックに基づき、外部から入力される第１の制御信号
    をラッチする第１のラッチ回路と、 前記連続したクロックに基づき、外部から入力される第
    ２の制御信号をラッチする第２のラッチ回路と、 前記第１の制御信号の論理レベルが変化してから所定の
    時間後に入力される前記クロックに応答して、Ｘアドレ
    スラッチ信号を発生させるＸアドレスラッチ信号発生回
    路と、 前記第２の制御信号の論理レベルが変化してから所定の
    時間後に入力される前記クロックに応答して、Ｙアドレ
    スラッチ信号を発生させるＹアドレスラッチ信号発生回
    路と、 外部より入力されたアドレスに対応した前記Ｘアドレス
    を、前記Ｘアドレスラッチ信号に応答してラッチし、か
    つ出力する第３のラッチ回路と、 外部より入力されたアドレスに対応した前記Ｙアドレス
    を、前記Ｙアドレスラッチ信号の入力に応答してラッチ
    し、かつ出力する第４のラッチ回路と、 前記メモリセルの読出しデータをラッチするデータラッ
    チ回路と、 前記第１の制御信号の論理レベルの変化から所定の時間
    後に出力制御信号を出力する出力制御回路と、 前記出力制御信号に応答して、前記データラッチ回路か
    ら読出したデータを外部へ出力する出力回路とを、 設けたことを特徴とする同期型ダイナミックRAM。
  3. 【請求項３】Ｘアドレス及びＹアドレスをデコードして
    メモリセルを選択し、該メモリセルに対するデータの書
    込み及び読出しを行うダイナミックRAMにおいて、 外部から１メモリサイクル中に複数回入力する連続した
    クロックに基づき、外部から入力される第１の制御信号
    をラッチする第１のラッチ回路と、 前記連続したクロックに基づき、外部から入力される第
    ２の制御信号をラッチする第２のラッチ回路と、 前記第１の制御信号の論理レベルが変化してから所定の
    時間後に入力される前記クロックに応答して、Ｘアドレ
    スラッチ信号を発生させるＸアドレスラッチ信号発生回
    路と、 前記第２の制御信号の論理レベルが変化してから所定の
    時間後に入力される前記クロックに応答して、Ｙアドレ
    スラッチ信号を発生させるＹアドレスラッチ信号発生回
    路と、 外部より入力されたアドレスに対応した前記Ｘアドレス
    を、前記Ｘアドレスラッチ信号に応答してラッチし、か
    つ出力する第３のラッチ回路と、 外部より入力されたアドレスに対応した前記Ｙアドレス
    を、前記Ｙアドレスラッチ信号の入力に応答してラッチ
    し、かつ出力する第４のラッチ回路と、 前記１メモリサイクル中における前記メモリセルからの
    ｎ（n;整数）ビットの読出しデータをラッチするｎビッ
    トラッチ回路と、 前記連続したクロックに基づき、前記ｎビットラッチ回
    路にラッチされたｎビットの読出しデータを同期的に出
    力するニブルモード出力制御手段と、 前記連続したクロックに基づき、前記ニブルモード出力
    制御手段の出力を外部へ出力する出力回路とを、 設けたことを特徴とする同期型ダイナミックRAM。
  4. 【請求項４】請求項２記載の同期型ダイナミックRAMに
    おいて、 前記出力制御回路は、前記第２の制御信号の論理レベル
    の変化が出力サイクル前の時、前記第１の制御信号の論
    理レベルの変化から所定の時間後に出力制御信号を出力
    し、前記第２の制御信号の論理レベルの変化が出力サイ
    クル中または出力サイクル後の時、前記第１の制御信号
    の論理レベルの変化から所定の時間後の時刻から、前記
    出力回路が前記第２の制御信号の論理レベルの変化直後
    のクロックに応答してディスエーブルとなるまで出力制
    御信号を出力する構成にしたことを特徴とする同期型ダ
    イナミックRAM。
  5. 【請求項５】請求項３記載の同期型ダイナミックRAMに
    おいて、 前記ニブルモード出力制御手段は、ｎビットの読出しデ
    ータの出力順序を可変可能な構成にしたことを特徴とす
    る同期型ダイナミックRAM。
JP02316523A 1990-11-20 1990-11-20 同期型ダイナミックｒａｍ Expired - Fee Related JP3100622B2 (ja)

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