JP4327482B2 - 同期型半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数の動作モードを有する同期型半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来、複数の動作モードを有する半導体記憶装置として、例えば、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＤＲＡＭにおける動作モードセットは、イリーガルなコマンド（リード，ライト，リフレッシュではないコマンド）の入力によって行われている。尚、ＳＤＲＡＭの動作モードとしては、例えば、リードレイテンシ（ＲＬ）、バーストレングス（ＢＬ）、パーシャルサイズ（ＰＳ）などがある。
【０００３】
ＲＬは、アドレスを入力してからメモリセルより読み出したデータを出力するまでに要するクロック数を設定する動作モードであり、例えば、３クロック、４クロック、５クロックの３種類を設定できる。ＢＬは、バースト転送時のワード長を設定する動作モードであり、例えば、８ワード、１６ワード、コンティニュアス（Ｃｏｎｔｉｎｕｏｕｓ）の３種類を設定できる。ＰＳは、パーシャルリフレッシュさせる領域のサイズを設定する動作モードである。パーシャルリフレッシュとは、例えば、ＳＤＲＡＭの有するメモリセルの大部分をしばらく使用しないで一部のデータのみを保持しておきたい場合に、そのデータを保持する領域のみをリフレッシュする動作である。これにより、リフレッシュ領域を減らすことで、消費電力を削減させることができる。
【０００４】
また、非同期型ＤＲＡＭであれば、ＰＳなどのバースト転送に関係ない動作モードの設定（以下、モードセットとする）のみが複数のリーガルなコマンドの組み合わせで行われる。モードセットの為のリーガルなコマンドの組み合わせの例を示すと、１度リード後に同一アドレス（この場合全アドレスＨ）へ４回続けてライトして、再度リードを行うなど通常は行わないような組み合わせになっている。動作モードを定めるモード指定データを格納するモードレジスタへのアドレスデータ（＝モード指定データとなる）の取り込みは最後のリード時であり、通常のリード動作でアドレスデータを取り込むのと同じタイミングである。
【０００５】
例えば、内部クロック信号発生回路が、第２の内部クロック信号のタイミングに応じて第１の内部クロック信号のパルス幅を調整するクロック幅調整手段を備え、第１のラッチ回路がホールド時間を設定し、第２のラッチ回路がセットアップ時間を設定することにより、各コマンド制御信号の内部ウィンドウ幅を従来よりも広くすることで、外部セットアップ時間とホールド時間を短縮して、高周波数動作における安定したコマンド制御信号の入力を行うことを可能とする半導体記憶装置が開示されている（例えば、特許文献１参照。）。
【０００６】
また、例えば、メモリ素子において、アドレス遷移により形成されるイネーブル信号の制御を受けてＹアドレスをプレデコーディングするためのＹプレデコーダと、イネーブル信号によりＹデコーダにより読まれたデータを感知／増幅する感知増幅手段と、感知増幅手段の出力をラッチする第１ラッチ手段とアドレス遷移パルスにより第１ラッチ手段にラッチされたデータを第２ラッチ手段に伝達するためのスイッチング素子で構成された２ステージラッチ手段とアドレスの遷移によりイネーブル信号及びラッチ信号を発生させて、Ｙプレデコーダ、及び感知増幅手段が少なくとも２回以上にまたがって動作されるようにする制御信号発生手段を具備することで、感知増幅器の数を減少させて、チップの大きさ及び消費電力を減少させられるページモードマスクロムが開示されている（例えば、特許文献２参照。）。
【０００７】
【特許文献１】
特開平１１−４５５７１号公報
【特許文献２】
特開平９−１２９８２４号公報
【０００８】
【発明が解決しようとする課題】
ここで、上述したＳＤＲＡＭ（同期型ＤＲＡＭ）であっても、非同期型ＤＲＡＭと同様にリーガルなコマンドの組み合わせによって動作モードを設定したいという要望があった。しかし、同期型ＤＲＡＭにおいて例えばＲＬの設定をリーガルなコマンドの組み合わせで行う場合に、例えばバースト動作が設定されていると、最後のリード動作の途中でモードレジスタに変更後のＲＬが設定されて動作モードが変わってしまうので、最後のリード動作を終了することができなくなる場合があるという問題がある。
【０００９】
この発明は、上述した事情を考慮してなされたもので、リーガルなコマンドの組み合わせで動作モードを設定する際に、それら全てのコマンドが終了してから動作モードを設定できる同期型半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この発明は、上述した課題を解決すべくなされたもので、本発明による同期型半導体記憶装置においては、複数の動作モードを有する同期型半導体記憶装置であって、データの読み出しおよび書き込み可能なメモリセルが配列されたメモリセルアレイと、外部から入力される複数種類のコントロール信号を基にリード信号およびライト信号を生成するリード信号・ライト信号生成手段と、前記リード信号・ライト信号生成手段が生成するリード信号およびライト信号に基づいて、所定の複数のリード信号およびライト信号の組み合わせを検出したタイミングを第１のタイミング信号として出力するタイミング検出手段と、前記タイミング検出手段が検出した第１のタイミング信号に応じて、前記動作モードを指示するモード指示データを保持し、出力する第１のモード指示データ処理手段と、前記タイミング検出手段がプリチャージ信号に基づいて設定する第２のタイミングで、前記第１のモード指示データ処理手段が出力する前記モード指示データを保持し、出力する第２のモード指示データ処理手段と、前記動作モードおよび前記リード信号およびライト信号に応じて前記メモリセルアレイからのデータの読み出しおよび前記メモリセルアレイへのデータの書き込みを制御するデータ制御手段と、前記リード信号およびライト信号に応じた処理が終了するタイミングで変化するプリチャージ信号を出力するタイミング制御手段を具備し、前記第２のモード指示データ処理手段は、前記タイミング制御手段の出力する前記プリチャージ信号の変化を前記第２のタイミングとして、前記第１のモード指示データ処理手段が出力する前記モード指示データを保持し、出力することを特徴とする。
【００１１】
これにより、本発明による同期型半導体記憶装置においては、第１のモード指示データ処理手段が、複数のリード信号およびライト信号の組み合わせを検出したタイミングを第１のタイミング信号として、第１のタイミング信号に応じて、動作モードを指示するモード指示データを保持し、出力する。次に、第２のモード指示データ処理手段が、プリチャージ信号に基づいて設定される第２のタイミングで、第１のモード指示データ処理手段が出力するモード指示データを保持し、出力する。以上により、リーガルなコマンドの組み合わせで動作モードを設定する際に、それら全てのコマンドが終了してから動作モードを設定することが出来る。
【００１２】
【発明の実施の形態】
以下、発明の実施の形態を説明する。
まず、本発明の一実施形態である半導体記憶装置としてＳＤＲＡＭの全体構成について図を用いて説明する。
図１は、本発明の一実施形態によるＳＤＲＡＭ（半導体記憶装置）の全体構成を示すブロック図である。図１に示すＳＤＲＡＭは、アドレスラッチ／デコーダ１１、アドレスラッチ／デコーダ１１の出力を基にワード線の選択を行うロウデコーダ１２、データの読み出しおよび書き込み可能なメモリセルが配列されたメモリセルアレイ１３、入力データおよび出力データを保持する入出力バッファ１４、入出力バッファ１４より入力データを取り込む入力データラッチ／コントローラ１５、選択されたビット線のプリチャージを行うセンス／スイッチ１６、後述するアドレスラッチ／デコーダ２０の出力を基にビット線を選択するカラムデコーダ１７、出力データコントローラ１８、コマンドデコーダ／タイミングコントローラ１９、アドレスラッチ／デコーダ２０、電源回路２１、モードレジスタ２２を含む。尚、メモリセルアレイ１３の各メモリセルにはワード線およびビット線が接続されている。
【００１３】
図１に示すように、ＳＤＲＡＭのコマンドデコーダ／タイミングコントローラ１９には、外部からのコントロール信号として、チップイネーブル信号／ＣＥ１、ＣＥ２や、ライトイネーブル信号／ＷＥや、下位及び上位バイトデータのマスク信号／ＬＢ、／ＵＢや、出力イネーブル信号／ＯＥが入力される。尚、これらのコントロール信号は、ＳＤＲＡＭの備えるコントロール信号入力ピン／ＣＥ１、ＣＥ２、／ＷＥ、／ＬＢ、／ＵＢ、／ＯＥより各々入力される。
【００１４】
また、コマンドデコーダ／タイミングコントローラ１９には、ＳＤＲＡＭにおけるデータ処理の基準タイミングとなるクロック信号ＣＬＯＣＫもクロック信号入力ピンＣＬＯＣＫより入力される。また、チップイネーブル信号ＣＥ２は、電源回路２１に入力され、ＳＤＲＡＭの電源制御のコントロール信号となる。
【００１５】
また、ＳＤＲＡＭは、アドレス入力ピンＡ００〜Ａ２０より入力される２１ビットのアドレスデータＡ００〜Ａ２０用のデータバスであるアドレスバスを備え、そのアドレスバスは、アドレスラッチ／デコーダ１１と、アドレスラッチ／デコーダ２０と、モードレジスタ２２に接続されている。また、ＳＤＲＡＭは、１６ビットのデータＤＱ０１〜ＤＱ１６が入出力されるデータバスを備え、そのデータバスは、入出力バッファ１４と接続されている。
【００１６】
ここで、図１のＳＤＲＡＭの動作について簡単に説明する。
アドレスラッチ／デコーダ１１は、コマンドデコーダ／タイミングコントローラ１９からの制御タイミングで、アドレスバスに入力されるアドレスデータＡ００〜Ａ２０をラッチしてロウデコーダ１２用にデコードする。ロウデコーダ１２は、アドレスラッチ／デコーダ１１が出力するデコード値を更にデコードしてメモリセルアレイ１３中のメモリセルに接続されるワード線を活性化する。
【００１７】
また、アドレスラッチ／デコーダ２０は、コマンドデコーダ／タイミングコントローラ１９からの制御タイミングで、アドレスバスに入力されるアドレスデータＡ００〜Ａ２０をラッチしてカラムデコーダ１７用にデコードする。次に、カラムデコーダ１７は、アドレスラッチ／デコーダ２０の出力するデコード値を更にデコードしてカラムアドレスを出力する。センス／スイッチ１６は、カラムデコーダ１７の出力するカラムアドレスを基に、メモリセルアレイ１３中のカラムアドレスに対応するメモリセルに接続されるビット線を活性化する。以上により、メモリセルアレイ１３中の1つのメモリセルアレイが選択される（以下、選択動作とする）。
【００１８】
ここで、例えばメモリセルアレイ１３へ任意のデータＤＱ０１〜ＤＱ１６を書き込む場合には、入出力バッファ１４は、コマンドデコーダ／タイミングコントローラ１９からの制御タイミングに応じて、データバスに入力されるデータＤＱ０１〜ＤＱ１６を取り込み、取り込んだデータＤＱ０１〜ＤＱ１６を入力データとして入力データラッチ／コントローラ１５へ出力する。次に、コマンドデコーダ／タイミングコントローラ１９からの制御タイミングに応じて、入力データラッチ／コントローラ１５は、その入力データをセンス／スイッチ１６へ出力する。次に、センス／スイッチ１６は、メモリセルアレイ１３中のメモリセルにその入力データを書き込む処理を行う。この時、書き込む処理の対象となるメモリセルは、上述した選択動作により選択されたメモリセルである。
【００１９】
また、例えばメモリセルアレイ１３より、出力用データを読み出した場合には、入出力バッファ１４は、コマンドデコーダ／タイミングコントローラ１９からの制御タイミングに応じて、出力データコントローラ１３が出力する１６ビットの出力用データを取り込み、取り込んだ出力用データをデータＤＱ０１〜ＤＱ１６としてデータバスへ出力する。
【００２０】
尚、メモリセルアレイ１３よりデータを読み出す動作は、上述した選択動作により選択されたメモリセルよりセンス／スイッチ１６が出力用データを読み出して、これを出力データコントローラ１８が取り込み入出力バッファ１４へ出力用データとして出力する。
【００２１】
また、モードレジスタ２２は、ＳＤＲＡＭの動作モードを定める制御コード（以下、モード指定データとする）を格納する回路であり、コマンドデコーダ／タイミングコントローラ１９からの制御に応じてＳＤＲＡＭの動作モードを制御する。尚、モードレジスタ２２の構成およびコマンドデコーダ／タイミングコントローラ１９との関係については詳細を後述する。また、モードレジスタ２２は、アドレスラッチ／デコーダ１１、ロウデコーダ１２、入出力バッファ１４、入力データラッチ／コントローラ１５、出力データコントローラ１８、コマンドデコーダ／タイミングコントローラ１９、アドレスラッチ／デコーダ２０、電源回路２１等に接続され、ＳＤＲＡＭの動作モードの制御を行う。
【００２２】
以上に示した、本実施形態のＳＤＲＡＭは、従来の技術で説明したリードレイテンシ（ＲＬ）、バーストレングス（ＢＬ）、パーシャルサイズ（ＰＳ）などの動作モードを有する。尚、それらの動作モードの変更に応じたデータの読出し書き込み動作の詳細については、一般的なＳＤＲＡＭと同様であり、本実施形態の本質的な部分ではないので説明を省略する。すなわち、本実施形態のＳＤＲＡＭは、動作モードの設定方法にその特徴がある。また、メモリセルアレイ１３に対するデータの読み出しや書き込みを行う周辺回路（データ制御回路）は、図１に示したように、アドレスラッチ／デコーダ１１、ロウデコーダ１２、入出力バッファ１４、入力データラッチ／コントローラ１５、センス／スイッチ１６、カラムデコーダ１７、出力データコントローラ１８、コマンドデコーダ／タイミングコントローラ１９、アドレスラッチ／デコーダ２０を含む構成に限らず、メモリセルアレイ１３の任意のアドレスに対してデータの読み出しおよび書き込みが行える構成であればよい。
【００２３】
次に、図１に示したモードレジスタ２２の構成およびコマンドデコーダ／タイミングコントローラ１９との関係について説明する。
図２は、図１に示したモードレジスタ２２の構成およびコマンドデコーダ／タイミングコントローラ１９との関係を示す図である。コマンドデコーダ／タイミングコントローラ１９は、チップイネーブル信号／ＣＥ１および出力イネーブル信号／ＯＥの立ち下がりに応じて立ち上がるパルス信号であるリード信号ＲＤを出力する。また、コマンドデコーダ／タイミングコントローラ１９は、チップイネーブル信号／ＣＥ１およびライトイネーブル信号／ＷＥの立ち下がりに応じて立ち上がるパルス信号であるライト信号ＷＲを出力する。すなわち、コマンドデコーダ／タイミングコントローラ１９は、リードコマンドおよびライトコマンドの入力に応じてリード信号ＲＤおよびライト信号ＷＲを出力する。
【００２４】
また、コマンドデコーダ／タイミングコントローラ１９は、リーガルなコマンドによる処理の終了に応じて立ち上がるパルス信号であるプリチャージ信号ＰＲＥを出力する。これらのリード信号ＲＤ、ライト信号ＷＲ、プリチャージ信号ＰＲＥは、ＳＤＲＡＭ内の各回路へ入力されリード動作やライト動作のタイミング信号となる。また、図２に示すように、コマンドデコーダ／タイミングコントローラ１９が出力するリード信号ＲＤ、ライト信号ＷＲ、プリチャージ信号ＰＲＥは、モードレジスタ２２にも入力される。
【００２５】
また、モードレジスタ２２は、モードセットエントリー回路３１、アドレスラッチ１回路３２、アドレスラッチ２回路３３より構成されており、コマンドデコーダ／タイミングコントローラ１９が出力するリード信号ＲＤ、ライト信号ＷＲ、プリチャージ信号ＰＲＥを基に、アドレス入力ピンＡ０９〜Ａ２０に所定のタイミングで入力されるモード指定データを、所定のタイミングでラッチして出力する。モードセットエントリー回路３１は、アドレスデータＡ００〜Ａ２０およびリード信号ＲＤ、ライト信号ＷＲ、プリチャージ信号ＰＲＥを基に、ラッチタイミング信号ＬＡＴ１およびラッチタイミング信号ＬＡＴ２を出力する。
【００２６】
また、アドレスラッチ１回路は、モードセットエントリー回路３１の出力するラッチタイミング信号ＬＡＴ１に応じてアドレスデータＡ０９〜Ａ２０をラッチして、ラッチしたデータをプリモード指定データＰＭＲＡ０９〜ＰＭＲＡ２０として出力する。また、アドレスラッチ２回路は、モードセットエントリー回路３１の出力するラッチタイミング信号ＬＡＴ２に応じてプリモード指定データＰＭＲＡ０９〜ＰＭＲＡ２０をラッチして、ラッチしたデータをモード指定データＭＲＡ０９〜ＭＲＡ２０として出力する。
【００２７】
更に、モードセットエントリー回路３１について説明する。
モードセットエントリー回路３１は、リーガルなコマンドの組み合わせを検出して、モード指定データのラッチタイミング信号を生成する。具体的には、まず、モードセットエントリー回路３１は、コマンドデコーダ／タイミングコントローラ１９からリードコマンドに応じたリード信号ＲＤおよびライトコマンドに応じたライト信号ＷＲの組み合わせを検出して、その検出に応じてラッチタイミング信号ＬＡＴ１を出力する。また、モードセットエントリー回路３１は、プリチャージ信号ＰＲＥをそのままラッチタイミング信号ＬＡＴ２として出力する。ここで、本実施形態におけるリーガルなコマンドの組み合わせ例を以下の表に示す。
【表１】
【００２８】
上記の表に示すように、コマンドの組み合わせは、最初に全アドレス（Ａ００〜Ａ２０）＝Ｈ（ハイ）へリードして、次に、同じアドレスに４回続けてライトして、再度リードを行うという、通常は行わないような組み合わせになっている。尚、表に示すように２１ビットのアドレスデータＡ００〜Ａ２０＝Ｈを１６進数で表示すると、１ＦＦＦＦＦとなる。これにより、通常動作中のコマンドで動作モードの設定が変更されないようにしている。また、表に示すように、６番目となる最後のリード時に、動作モードを定めるモード指定データを格納するモードレジスタへのアドレスデータ（＝モード指定データとなる）がアドレス入力ピンＡ０９〜Ａ２０に入力される。また、この時、アドレス入力ピンＡ００〜Ａ０８に入力される全アドレスデータ＝Ｈである。
【００２９】
尚、本実施形態では、モード指定データの入力に用いるのはアドレス入力ピンＡ０９〜Ａ２０であるが、この限りではなく、モード指定データのビット数に応じて任意のアドレス入力ピンからの入力を行ってよい。また、最終のコマンドはリードに限らず、ライトなどであってもよい。
【００３０】
次に、図２に示したモードセットエントリー回路３１の回路構成例を図で示し説明する。
図３は、図２に示したモードセットエントリー回路３１の回路構成例を示す図である。図３に示すように、プリチャージ信号ＰＲＥは、そのままラッチタイミング信号ＬＡＴ２として出力されている。また、ＮＡＮＤ４１は、アドレスデータＡ００〜Ａ０８全ての否定論理積をとる回路である。同様に、ＮＡＮＤ４２は、アドレスデータＡ０９〜Ａ２０全ての否定論理積をとる回路である。すなわち、アドレス入力ピンＡ００〜Ａ０８とＮＡＮＤ４１の９個の入力端子がそれぞれ接続され、アドレス入力ピンＡ０９〜Ａ２０とＮＡＮＤ４２の１２個の入力端子がそれぞれ接続されている。また、ＮＡＮＤ４１の出力端子は、インバータ４３の入力端子およびＮＯＲ（否定論理和回路）４４の一方の入力端子に接続されている。また、ＮＡＮＤ４２の出力端子は、ＮＯＲ４４の他方の入力端子に接続されている。
【００３１】
尚、以下の説明において３入力の素子の入力端子には数字を付与して入力端子１〜３で区別し、２入力の素子の入力端子は入力端子１、２で区別する。インバータ４３の出力端子は、インバータ４５を介してＮＡＮＤ４７（３入力）の入力端子２と、ＮＡＮＤ６５（３入力）の入力端子２に接続されている。ＮＯＲ４４の出力端子は、インバータ４６を介してＮＡＮＤ４８（３入力）の入力端子と、ＮＡＮＤ５７（３入力）およびＮＡＮＤ６４（３入力）の入力端子２に接続されている。また、リード信号ＲＤが入力される信号線は、ＮＡＮＤ４７、ＮＡＮＤ５０、ＮＡＮＤ５７、ＮＡＮＤ６５の入力端子１に接続されている。また、ライト信号ＷＲが入力される信号線は、ＮＡＮＤ４８、ＮＡＮＤ５１、ＮＡＮＤ６４の入力端子１に接続されている。また、ＳＤＲＡＭに電源投入時のリセット信号ＳＴＡＲＴＥＲを入力する信号線は、ＮＯＲ５４の入力端子１に接続されている。
【００３２】
また、ＮＡＮＤ４９の入力端子１には、ＮＡＮＤ４７の出力端子およびＮＡＮＤ４８の出力端子が接続されている。また、ＮＡＮＤ５２（３入力）の入力端子１には、ＮＡＮＤ５０の出力端子およびＮＡＮＤ５１の出力端子およびＮＯＲ５４の出力端子が接続されている。また、ＮＯＲ５３の入力端子１には、ＮＡＮＤ４９の出力端子およびＮＡＮＤ５２の出力端子が接続されている。また、ＮＯＲ５３の出力端子は、カウンタ回路５８〜６３の入力端子ＩＮ１に接続されている。尚、カウンタ回路５８〜６３の詳細な構成については後述する。
【００３３】
また、カウンタ回路５８の入力端子ＩＮ２は、ＮＡＮＤ５７の出力端子と接続されている。また、カウンタ回路５８の入力端子ＩＮ３には、Ｈ（ハイ）レベル固定の信号ＶＩＩが入力されている。また、カウンタ回路５８の出力端子ＯＵＴは、ＮＡＮＤ４８の入力端子３、ＮＡＮＤ５０の入力端子２、カウンタ回路５９の入力端子ＩＮ３と接続されている。更に、カウンタ回路５８の出力端子ＯＵＴは、インバータ５６を介してＮＡＮＤ５７の入力端子３に接続され、インバータ６８を介してＮＯＲ６６の入力端子１に接続される。
【００３４】
また、ＮＯＲ６６の出力端子は、ＮＡＮＤ６４の入力端子３に接続される。また、ＮＡＮＤ６４の出力端子は、カウンタ回路５９〜６２の入力端子ＩＮ２に接続される。また、カウンタ回路５９の出力端子ＯＵＴは、カウンタ回路６０の入力端子ＩＮ３に接続され、カウンタ回路６０の出力端子ＯＵＴは、カウンタ回路６１の入力端子ＩＮ３に接続され、カウンタ回路６１の出力端子ＯＵＴは、カウンタ回路６２の入力端子ＩＮ３に接続される。また、カウンタ回路６２の出力端子ＯＵＴは、カウンタ回路６３の入力端子ＩＮ３、ＮＡＮＤ４７の入力端子３、ＮＡＮＤ５１の入力端子２、ＮＯＲ６６の入力端子２およびインバータ６９を介してＮＯＲ６７の入力端子１に接続されている。
【００３５】
また、ＮＯＲ６７の出力端子は、ＮＡＮＤ６５の入力端子３に接続されている。また、ＮＡＮＤ６５の出力端子は、カウンタ回路６３の入力端子ＩＮ２に接続されている。また、カウンタ回路６３の出力端子は、ＮＯＲ６７の入力端子２およびディレイ回路５５を介してＮＯＲ５４の入力端子２に接続され、更に、モードセットエントリー回路３１の出力端子にも接続されている。即ち、カウンタ回路６３の出力信号が、ラッチタイミング信号ＬＡＴ１である。
【００３６】
次に、図３に示したカウンタ回路５８の回路構成例について図を用いて説明する。尚、カウンタ回路５９〜６３もカウンタ回路５８と同じ回路構成である。
図４は、図３に示したカウンタ回路５８の回路構成例について示す図である。図４に示すように、カウンタ回路５８は、インバータ７１、７４、７６、７７と、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）スイッチ７２、７５と、ＮＡＮＤ７３とを備える。尚、ＭＯＳスイッチ７２および７５は、ｎチャネルＭＯＳトランジスタのソース端子およびドレイン端子とｐチャネルＭＯＳトランジスタのソース端子およびドレイン端子がそれぞれ接続され、そのｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのゲート端子に極性の異なる制御信号を入力することで、ソース端子とドレイン端子間の導通をオン／オフする構成である。
【００３７】
また、カウンタ回路は、入力端子ＩＮ１〜ＩＮ３および出力端子ＯＵＴを備える。ここで、入力端子ＩＮ１〜ＩＮ３に本実施形態において入力される信号について説明する。入力端子ＩＮ１には、リセット信号として、通常はＨレベルに固定されているが、リセット時にＬ（ロウ）レベルになる信号が入力される。入力端子ＩＮ１にリセット信号が入力されるとカウンタ回路５８の出力端子ＯＵＴの出力もＬになる（但し、入力端子ＩＮ２＝Ｈ）。入力端子ＩＮ２には、通常はＨレベルで一定期間Ｌレベルとなるパルス（以下、Ｌパルスとする）が入力される。入力端子ＩＮ３には、リセット後の出力端子ＯＵＴの出力Ｌを入力端子ＩＮ２に入力されるＬパルスに応じてＨに反転させたい場合に、Ｌパルスが入力される前にＨレベルが供給される。
【００３８】
カウンタ回路５８の入力端子ＩＮ１は、ＮＡＮＤ７３の入力端子１に接続されている。また、入力端子ＩＮ２は、インバータ７１の入力端子と、ＭＯＳスイッチ７２のｐチャネルＭＯＳトランジスタのゲート端子およびＭＯＳスイッチ７５のｎチャネルＭＯＳトランジスタのゲート端子に接続されている。また、入力端子ＩＮ３は、ＭＯＳスイッチ７２の入力端子に接続されている。また、インバータ７１の出力端子は、ＭＯＳスイッチ７２のｎチャネルＭＯＳトランジスタのゲート端子およびＭＯＳスイッチ７５のｐチャネルＭＯＳトランジスタのゲート端子に接続されている。また、ＭＯＳスイッチ７２の出力端子は、ＮＡＮＤ７３の入力端子２に接続されている。
【００３９】
また、ＮＡＮＤ７３の出力端子は、ＭＯＳスイッチ７５の入力端子およびインバータ７４の入力端子に接続されている。また、インバータ７４の出力端子は、ＭＯＳスイッチ７２の出力端子とＮＡＮＤ７３の入力端子２の相互接続点に接続されている。尚、入力端子ＩＮ１からＨレベルの信号が入力されている場合は、ＮＡＮＤ７３とインバータ７４で、ラッチ回路を構成している。
【００４０】
また、ＭＯＳスイッチ７５の出力端子は、インバータ７６の入力端子に接続されている。また、インバータ７６の出力端子は、カウンタ回路５８の出力端子ＯＵＴおよびインバータ７７の入力端子に接続されている。また、インバータ７７の出力端子は、ＭＯＳスイッチ７５の出力端子とインバータ７６の入力端子の相互接続点に接続されている。尚、インバータ７６とインバータ７７で、ラッチ回路を構成している。
【００４１】
以上の構成によるカウンタ回路５８の動作について説明する。
例えば、カウンタ回路５８の入力端子ＩＮ１にＬ（ロウ）レベルのリセット信号が入力されると、ＮＡＮＤ７３の出力がＨになる。上述したように通常、入力端子ＩＮ２はＨなのでＭＯＳスイッチ７５はオンしており、ＮＡＮＤ７３の出力Ｈはインバータ７６に入力され、インバータ７６はＬを出力する。これにより、カウンタ回路５８の出力端子ＯＵＴよりＬが出力され、リセット動作が完了する。尚、この時点で、ＭＯＳスイッチ７２はオフしており、インバータ７４はＬを出力している。
【００４２】
次に、リセット後のカウンタ回路５８において、入力端子ＩＮ３にＨレベルが供給されている状態で、入力端子ＩＮ２にＬパルスが入力されると、入力端子ＩＮ２がＬである間は、ＭＯＳスイッチ７２がオンしてＭＯＳスイッチ７５がオフする。これにより、ＮＡＮＤ７３へ入力端子ＩＮ３のＨがＭＯＳスイッチ７２を介して入力され、ＮＡＮＤ７３の出力がＬとなる（但し入力端子ＩＮ１＝Ｈ）。次に、入力端子ＩＮ２がＨに戻ると、ＭＯＳスイッチ７２がオフしてＭＯＳスイッチ７５がオンする。これにより、ＮＡＮＤ７３の出力Ｌが、ＭＯＳスイッチ７５を介してインバータ７６に入力され、インバータ７６はＨを出力する。以上により、カウンタ回路５８は、リセット後に入力端子ＩＮ３がＨの時に入力端子ＩＮ２にＬパルスを入力すると出力がＬからＨに反転する。もちろん、カウンタ回路５９〜６３も同様の動作を行う。
【００４３】
次に、上述したカウンタ回路５８〜６３の動作を踏まえて図３に示したモードセットエントリー回路３１の動作について説明する。但し、初期値としてＲＤ＝ＷＲ＝Ｌであり、アドレスデータＡ００〜Ａ２０＝Ｈであり、リセット信号ＳＴＡＴＥＲ＝Ｌであり、ラッチタイミング信号ＬＡＴ１もＬレベルであるとする。この時点で、ＲＤ＝ＷＲ＝Ｌなので、ＮＡＮＤ４７、４８、５０、５１の出力はＨである。また、リセット信号ＳＴＡＴＥＲ＝Ｌであり、ラッチタイミング信号ＬＡＴ１もＬレベルなので、ＮＯＲ５４はＨである。これにより、ＮＡＮＤ４９、５２はＬであり、ＮＯＲ５３の出力はＨである。
【００４４】
ここで、モードセットエントリー回路３１において、まず、リセット信号ＳＴＡＲＴＥＲがＨレベルになることで、リセットが行われる。具体的には、リセット信号ＳＴＡＲＴＥＲがＨに変化すると、ＮＯＲ５４の出力がＬに変化する。これにより、ＮＡＮＤ５２の出力がＨになり、ＮＯＲ５３の出力がＬとなる。以上により、カウンタ回路５８〜６３の入力端子ＩＮ１にＬレベルの信号が入力され、カウンタ回路５８〜６３がリセットされる。すなわち、カウンタ回路５８〜６３の出力はＬとなる。
【００４５】
上述したカウンタ回路５８〜６３のリセットにより、インバータ５６、６８、６９の出力はＨとなり、ＮＯＲ６６、６７の出力はＬとなる。また、アドレスデータＡ００〜Ａ２０＝Ｈなので、ＮＡＮＤ４１およびＮＡＮＤ４２の出力はＬであり、インバータ４３およびＮＯＲ４４の出力はＨとなる。また、インバータ４５、４６の出力はＬとなる。
【００４６】
次に、最初のコマンド（リード）に応じてリード信号ＲＤのパルス（一定時間Ｈとなるパルス）がコマンドデコーダ／タイミングコントローラ１９より入力されたとする。これにより、ＮＡＮＤ５７の出力が一定時間Ｌ（Ｌパルス）となる。すなわち、リセット後のカウンタ回路５８の入力端子ＩＮ２にＬパルスが入力される。カウンタ回路５８の入力端子ＩＮ３には常にＨレベルの信号が入力されているので、このＬパルスにより、カウンタ回路５８の出力はＨに反転する。これにより、インバータ５６、６８の出力はＬになり、カウンタ回路５９の入力端子ＩＮ３にＨが入力される。また、ＮＯＲ６６の出力はＨとなる。以上により、モードセットエントリー回路３１は、表で示したアドレスデータＡ００〜Ａ２０＝Ｈで最初のリードコマンドの入力を検出したことになる。
【００４７】
次に、２番目のコマンド（ライト）に応じてライト信号ＷＲのパルス（一定時間Ｈとなるパルス）がコマンドデコーダ／タイミングコントローラ１９より入力されたとする。これにより、ＮＡＮＤ６４の出力が一定時間Ｌ（Ｌパルス）となる。すなわち、リセット後のカウンタ回路５９〜６２の入力端子ＩＮ２にＬパルスが入力される。ここで、カウンタ回路５９の入力端子ＩＮ３はＨレベルの信号が入力されているが、カウンタ回路６０〜６２の入力端子ＩＮ３はＬレベルの信号が入力されているので、このＬパルスにより、カウンタ回路５９のみの出力がＨに反転する。これにより、カウンタ回路６０の入力端子ＩＮ３にはＨレベルの信号が入力される。以上により、モードセットエントリー回路３１は、表で示したアドレスデータＡ００〜Ａ２０＝Ｈで２番目のライトコマンドの入力を検出したことになる。
【００４８】
次に、３番目、４番目、５番目のコマンド（ライト）に応じてライト信号ＷＲのパルス（一定時間Ｈとなるパルス）がコマンドデコーダ／タイミングコントローラ１９より入力されたとする。これにより、上述した動作と同様の動作で、順次、カウンタ回路６０、６１、６２の出力がＨに反転する。これにより、カウンタ回路６３の入力端子ＩＮ３にはＨレベルの信号が入力される。また、インバータ６９の出力がＬになりＮＯＲ６７の出力がＨになる。以上により、モードセットエントリー回路３１は、表で示したアドレスデータＡ００〜Ａ２０＝Ｈで３〜５番目のライトコマンドの入力を検出したことになる。
【００４９】
次に、６番目のコマンド（リード）に応じてリード信号ＲＤのパルス（一定時間Ｈとなるパルス）がコマンドデコーダ／タイミングコントローラ１９より入力されたとする。これにより、ＮＡＮＤ６５の出力が一定時間Ｌ（Ｌパルス）となる（この時、アドレスデータＡ００〜Ａ０８までがＨであればよい）。すなわち、リセット後のカウンタ回路６３の入力端子ＩＮ２にＬパルスが入力される。これにより、上述した動作と同様の動作で、カウンタ回路６３の出力がＨに反転する。このＨに立ち上がった信号は、ディレイ回路５５で所定時間だけ遅延した後に、ＮＯＲ５４に入力される。これにより、ＮＯＲ５４の出力はＬになり、ＮＡＮＤ５２の出力がＨになり、ＮＯＲ５３の出力がＬになる。すなわち、カウンタ回路５８〜６３がリセットされる。
【００５０】
以上により、モードセットエントリー回路３１は、一定時間のみＨレベルとなるラッチタイミング信号ＬＡＴ１を出力する。これにより、モードセットエントリー回路３１は、表で示したアドレスデータＡ００〜Ａ０８＝Ｈで６番目のリードコマンドの入力を検出したことになる。
【００５１】
以上に説明したように、モードセットエントリー回路３１は、リーガルなコマンドの組み合わせを検出して、最後のコマンドに合わせてラッチタイミング信号ＬＡＴ１を出力することができる。尚、動作モードの設定に用いるコマンドの組み合わせが本実施形態と異なる場合には、それに応じて図３に示したモードセットエントリー回路３１の構成も変更する必要がある。
【００５２】
次に、図２に示したアドレスラッチ１回路３２およびアドレスラッチ２回路３３の回路構成例を図で示し説明する。
図５は、図２に示したアドレスラッチ１回路３２およびアドレスラッチ２回路３３の回路構成例を示す図である。まず、アドレスラッチ１回路３２について説明する。図５に示すように、アドレスラッチ１回路３２は、アドレスデータＡ０９〜Ａ２０の各々をラッチするラッチ回路８０より構成されている。ラッチ回路８０は、インバータ８１、８４、８５と、ＭＯＳスイッチ８２と、ＮＡＮＤ８３から構成されている。
【００５３】
ここで、アドレスデータＡ０９をラッチするラッチ回路８０の構成について説明する。尚、他のアドレスデータＡ１０〜Ａ２０をラッチするラッチ回路８０も同様の構成である。ラッチタイミング信号ＬＡＴ１が入力される信号線は、ＭＯＳスイッチ８２のｎチャネルＭＯＳトランジスタのゲート端子と、インバータ８１を介してＭＯＳスイッチ８２のｐチャネルＭＯＳトランジスタのゲート端子に接続されている。また、アドレスデータＡ０９が入力される信号線は、ＭＯＳスイッチ８２の入力端子に接続されている。
【００５４】
また、リセット信号ＳＴＡＲＴＥＲが入力される信号線は、インバータ３４を介してＮＡＮＤ８３の入力端子１に接続されている。また、ＭＯＳスイッチ８２の出力端子は、ＮＡＮＤ８３の入力端子２に接続されている。また、ＮＡＮＤ８３の出力端子は、インバータ８５を介してラッチ回路８０の出力端子と、インバータ８４を介してＮＡＮＤ８３の入力端子２に接続されている。
【００５５】
以上の構成により、ラッチ回路８０は、リセット信号ＳＴＡＲＴＥＲがＨになると、インバータ３４の出力がＬとなり、ＮＡＮＤ８３の出力がＨとなり、インバータ８５の出力がＬとなるので、出力Ｌにリセットされる。また、ラッチタイミング信号ＬＡＴ１は、通常Ｌなので、ＭＯＳスイッチ８２はオフしている。しかし、モードセットエントリー回路３１が、一定時間のみＨレベルとなるラッチタイミング信号ＬＡＴ１を出力すると、ＭＯＳスイッチ８２がオンして、アドレスデータＡ０９が、ＮＡＮＤ８３およびインバータ８４で構成されるラッチで保持される。保持されたアドレスデータＡ０９は、ＮＡＮＤ８３で反転するが、インバータ８５で更に反転されて元に戻り出力される。また、他のアドレスデータＡ１０〜Ａ２０についても同様である。以上により、アドレスデータＡ０９〜Ａ２０に応じた各々のラッチ回路８０の出力データＰＭＲＡ０９〜ＰＭＲＡ２０が得られる。
【００５６】
次に、アドレスラッチ２回路３３の構成について説明する。図５に示すように、アドレスラッチ２回路３３は、アドレスラッチ１回路３２の出力データＰＭＲＡ０９〜ＰＭＲＡ２０の各々をラッチするラッチ回路９１より構成されている。ラッチ回路９１は、インバータ８６、８９、９０と、ＭＯＳスイッチ８７と、ＮＡＮＤ８８から構成されている。尚、図５からも明らかなように、ラッチ回路９１とラッチ回路８０は同様の構成であり、ラッチ回路９１のインバータ８６、８９、９０や、ＭＯＳスイッチ８７や、ＮＡＮＤ８８は、ラッチ回路８０のインバータ８１、８４、８５や、ＭＯＳスイッチ８２や、ＮＡＮＤ８３に対応する。すなわち、ラッチ回路９０はラッチ回路８０と同様の動作なので詳細な説明は省略する。尚、ラッチ回路９０の出力は、ＭＲＡ０９〜ＭＲＡ２０である。
【００５７】
次に、図１〜図５に示した半導体記憶装置における動作モードの設定動作について説明する。
図６は、図１〜図５に示した半導体記憶装置における動作モードの設定動作を示す波形図である。図６に示すように、図１のＳＤＲＡＭのクロック信号入力ピンＣＬＯＣＫには、クロック信号ＣＬＯＣＫが入力されている。また、コントロール信号入力ピンＣＥ２に入力されるチップイネーブル信号ＣＥ２およびアドレス入力ピンＡ００〜Ａ２０に入力されるアドレスデータＡ００〜Ａ２０はＨに固定である。また、コントロール信号ピン／ＵＢ、／ＬＢに入力される上位および下位データのマスク信号／ＵＢ、／ＬＢは、Ｌ固定である。また、ＳＤＲＡＭ内の各回路のリセット動作は完了しているとする。尚、コントロール信号ピン／ＣＥ１、／ＯＥ、／ＷＥに入力される、チップイネーブル信号／ＣＥ１およびライトイネーブル信号／ＷＥおよび出力イネーブル信号／ＯＥの初期値は、全てＨである。
【００５８】
次に、時刻ｔ１で、チップイネーブル信号／ＣＥ１および出力イネーブル信号／ＯＥが立ち下がると、ＳＤＲＡＭに動作モード設定のための最初のコマンドであるリードが入力されたことになる。これにより、コマンドデコーダ／タイミングコントローラ１９は、パルス信号であるリード信号ＲＤを出力する。これにより、モードレジスタ２２のモードセットエントリー回路３１においてアドレスデータＡ００〜Ａ２０＝Ｈで最初のコマンドであるリードが入力されことを検出する。尚、時刻ｔ１で立ち下がった、チップイネーブル信号／ＣＥ１および出力イネーブル信号／ＯＥは、一定時間後に立ち上がる。
【００５９】
次に、時刻ｔ２で、チップイネーブル信号／ＣＥ１およびライトイネーブル信号／ＷＥが立ち下がると、ＳＤＲＡＭに動作モード設定のための２番目のコマンドであるライトが入力されたことになる。これにより、コマンドデコーダ／タイミングコントローラ１９は、パルス信号であるライト信号ＷＲを出力する。これにより、モードレジスタ２２のモードセットエントリー回路３１においてアドレスデータＡ００〜Ａ２０＝Ｈで２番目のコマンドであるライトが入力されことを検出する。尚、時刻ｔ２で立ち下がった、チップイネーブル信号／ＣＥ１およびライトイネーブル信号／ＷＥは、一定時間後に立ち上がる。
【００６０】
次に、時刻ｔ２と同様に、時刻ｔ３、ｔ４、ｔ５で、チップイネーブル信号／ＣＥ１およびライトイネーブル信号／ＷＥが立ち下がると、ＳＤＲＡＭに動作モード設定のための３番目、４番目、５番目のコマンドであるライトが入力されたことになる。これにより、コマンドデコーダ／タイミングコントローラ１９は、パルス信号であるライト信号ＷＲを３回出力する。これにより、モードレジスタ２２のモードセットエントリー回路３１においてアドレスデータＡ００〜Ａ２０＝Ｈで３番目、４番目、５番目のコマンドであるライトが入力されことを検出する。尚、時刻ｔ３、ｔ４、ｔ５で立ち下がった、チップイネーブル信号／ＣＥ１およびライトイネーブル信号／ＷＥは、一定時間後に立ち上がる。
【００６１】
次に、時刻ｔ６で、チップイネーブル信号／ＣＥ１および出力イネーブル信号／ＯＥが立ち下がると、ＳＤＲＡＭに動作モード設定のための６番目のコマンドであるリードが入力されたことになる。これにより、コマンドデコーダ／タイミングコントローラ１９は、パルス信号であるリード信号ＲＤを出力する。これにより、モードレジスタ２２のモードセットエントリー回路３１においてアドレスデータＡ００〜Ａ０８＝Ｈで六番目のコマンドであるリードが入力されことを検出し、パルス信号であるラッチタイミング信号ＬＡＴ１を出力する。
【００６２】
これにより、アドレスラッチ１回路３２において、アドレス入力ピンＡ０９〜Ａ２０に入力されたアドレスデータＡ０９〜Ａ２０＝Ｄ１（＝モード指定データ）を、ラッチタイミング信号ＬＡＴ１の立ち上がりでラッチして、出力データＰＭＲＡ０９〜ＰＭＲＡ２０を出力する。尚、時刻ｔ６で立ち下がった、チップイネーブル信号／ＣＥ１および出力イネーブル信号／ＯＥは、一定時間後に立ち上がる。また、５番目のコマンドが終了してから時刻ｔ６までの間の任意のタイミングで、アドレス入力ピンＡ０９〜Ａ２０にアドレスデータＡ０９〜Ａ２０＝Ｄ１（＝モード指定データ）が入力されているとする。
【００６３】
次に、時刻ｔ７で、プリチャージ信号ＰＲＥの立ち上がりに応じてラッチタイミング信号ＬＡＴ２が立ち上がると、アドレスラッチ２回路３３は、アドレスラッチ１回路３２が出力した出力データＰＭＲＡ０９〜ＰＭＲＡ２０＝Ｄ１を、ラッチタイミング信号ＬＡＴ２の立ち上がりでラッチして、出力データＭＲＡ０９〜ＭＲＡ２０＝Ｄ１を出力する。この出力データＭＲＡ０９〜ＭＲＡ２０＝Ｄ１が、モード指定データとして、ＳＤＲＡＭの各回路に供給され、動作モードが設定される。尚、プリチャージ信号ＰＲＥは、コマンドの終了に合わせて立ち上がる信号である。
【００６４】
以上に示すように、本実施形態におけるＳＤＲＡＭにおいては、リーガルなコマンドの組み合わせで動作モードの設定を変更する場合に、コマンドの組み合わせにおける最後のコマンドの実行タイミングではなく、最後のコマンドの終了タイミングで動作モードの設定を変更することができる。また、上述したように動作モードの設定を変更するのは、コマンドの組み合わせにおける最後のコマンドの終了タイミングに限らず、コマンドの組み合わせにおける任意の順番のコマンドの終了タイミングでもよい。これにより、バースト動作などコマンドに応じて複数サイクルの一連の動作が続く場合に、途中で動作モードが変更されてしまうことを防ぐことができる。
【００６５】
尚、上述した実施形態においては、同期型ＤＲＡＭ（ＳＤＲＡＭ）を示したがこの限りではなく、同期型と非同期型を外部からのコマンド設定により切換え可能な半導体記憶装置に本発明を適用してもよい。
【００６６】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
本発明の実施形態は、例えば以下に示すような種々の適用が可能である。
【００６７】
（付記１） 複数の動作モードを有する半導体記憶装置であって、
データの読み出しおよび書き込み可能なメモリセルが配列されたメモリセルアレイと、
外部から入力される複数種類のコントロール信号を基にコマンド信号を生成するコマンド信号生成手段と、
前記コマンド信号生成手段が生成した前記コマンド信号を基に、所定の複数のコマンドの組み合わせを検出したタイミングを第１のタイミング信号として出力するタイミング検出手段と、
前記タイミング検出手段が検出した第１のタイミング信号に応じて、前記動作モードを指示するモード指示データを保持し、出力する第１のモード指示データ処理手段と、
前記複数のコマンドの組み合わせにおけるコマンドの終了後における所定の第２のタイミングで、前記第１のモード指示データ処理手段が出力する前記モード指示データを保持し、出力する第２のモード指示データ処理手段と、
前記動作モードおよび前記コマンド信号に応じて前記メモリセルアレイからのデータの読み出しおよび前記メモリセルアレイへのデータの書き込みを制御するデータ制御手段と
を具備することを特徴とする半導体記憶装置。
【００６８】
（付記２） 前記モード指示データが、複数ビットのアドレスデータの一部または全部を利用して入力される場合に、前記第１のモード指示データ処理手段は、前記アドレスデータの一部または全部の値を前記第１のタイミング信号に応じて保持し、保持した値を前記モード指示データとして出力することを特徴とする付記１に記載の半導体記憶装置。
【００６９】
（付記３） 前記コマンドに応じた処理が終了するタイミングで変化する終了タイミング信号を出力するタイミング制御手段を更に具備し、
前記第２のモード指示データ処理手段は、前記タイミング制御手段の出力する前記終了タイミング信号の変化を前記第２のタイミングとして、前記第１のモード指示データ処理手段が出力する前記モード指示データを保持し、出力することを特徴とする付記１に記載の半導体記憶装置。
【００７０】
（付記４） 前記動作モードは、一度のコマンドで複数のアドレスに対して一連の処理を行う動作モードを少なくとも含むことを特徴とする付記１に記載の半導体記憶装置。
【００７１】
（付記５） 前記一度のコマンドで複数のアドレスに対して一連の処理とはバースト動作であることを特徴とする付記４に記載の半導体記憶装置。
【００７２】
（付記６） 前記動作モードの種類は、リードレイテンシ、バーストレングス、パーシャルサイズのいずれか１つを少なくとも含むことを特徴とする付記１に記載の半導体記憶装置。
【００７３】
（付記７） 前記半導体記憶装置が非同期で動作すること特徴とする付記１に記載の半導体記憶装置。
【００７４】
（付記８） 前記半導体記憶装置が非同期および同期を切り換えて動作可能である場合に、前記コマンドの組み合わせによる動作モードの指示により前記非同期および同期を切り換えることを特徴とする付記１に記載の半導体記憶装置。
【００７５】
（付記９） 前記タイミング検出手段が検出に用いる前記コマンド信号は、前記メモリセルアレイに対してデータ読み出しまたはデータ書き込みを指示するコマンド信号であることを特徴とする付記１に記載の半導体記憶装置。
【００７６】
（付記１０） 前記タイミング検出手段は、前記コマンド信号に応じて入力されるアドレスデータの値を、前記コマンドの組み合わせの検出に用いることを特徴とする付記１に記載の半導体記憶装置。
【００７７】
（付記１１） 前記コマンドの組み合わせ順序および前記コマンドに応じて入力されるアドレスデータの値は、通常動作ではありえない組み合わせ順序およびアドレスデータの値であることを特徴とする付記９に記載の半導体記憶装置。
【００７８】
（付記１２） 前記第２のモード指示データ処理手段が前記モード指定データを出力した時点で前記動作モードが設定されることを特徴とする付記１に記載の半導体記憶装置。
【００７９】
（付記１３） 前記メモリセルアレイの前記メモリセル毎にビット線およびワード線が接続され、
前記データ制御手段は、アドレスデータに応じて特定される前記ビット線および前記ワード線を活性化することで前記メモリセルを特定して、前記メモリセルアレイに対するデータの読み出しおよび書き込みを制御することを特徴とする付記１に記載の半導体記憶装置。
【００８０】
（付記１４） 前記データ制御手段は、前記第２のモード指示データ処理手段が出力する前記モード指定データを基に動作モードに応じた動作をすることを特徴とする付記１２に記載の半導体記憶装置。
【００８１】
（付記１５） 複数の動作モードを有する半導体記憶装置における動作モード設定方法であって、
外部から入力される複数種類のコントロール信号を基にコマンド信号を生成する第１のステップと、
前記第１のステップで出力する前記コマンド信号を基に、所定の複数のコマンドの組み合わせを検出したタイミングを第１のタイミング信号として出力する第２のステップと、
前記第２のステップで検出した第１のタイミング信号に応じて、前記動作モードを指示するモード指示データを保持し、出力する第３のステップと、
前記複数のコマンドの組み合わせにおけるコマンドの終了後における所定の第２のタイミングで、前記第３のステップで出力する前記モード指示データを保持し、出力することで前記動作モードを設定する第４のステップと
を有することを特徴とする半導体記憶装置の動作モード設定方法。
【００８２】
（付記１６） 前記半導体記憶装置は、データの読み出しおよび書き込み可能なメモリセルが配列されたメモリセルアレイを具備し、
前記動作モードおよび前記第１のステップで生成した前記コマンド信号に応じて前記メモリセルアレイからのデータの読み出しおよび前記メモリセルアレイへのデータの書き込みを制御する第５のステップを更に有することを特徴とする付記１５に記載の動作モード設定方法。
【００８３】
（付記１７） 前記モード指示データが、複数ビットのアドレスデータの一部または全部を利用して入力される場合に、前記第３のステップで、前記アドレスデータの一部または全部の値を前記第１のタイミング信号に応じて保持し、保持した値を前記モード指示データとして出力することを特徴とする付記１５に記載の動作モード設定方法。
【００８４】
（付記１８） 前記コマンドに応じた処理が終了するタイミングで変化する終了タイミング信号がある場合に、前記第４のステップでは、前記終了タイミング信号の変化を前記第２のタイミングとして、前記第３のステップで出力する前記モード指示データを保持し、出力することを特徴とする付記１５に記載の動作モード設定方法。
【００８５】
（付記１９） 前記動作モードは、一度のコマンドで複数のアドレスに対して一連の処理を行う動作モードを少なくとも含むことを特徴とする付記１５に記載の動作モード設定方法。
【００８６】
（付記２０） 前記動作モードの種類は、リードレイテンシ、バーストレングス、パーシャルサイズのいずれか１つを少なくとも含むことを特徴とする付記１５に記載の動作モード設定方法。
【００８７】
【発明の効果】
以上に説明したように、本発明による同期型半導体記憶装置においては、第１のモード指示データ処理手段が、複数のリード信号およびライト信号の組み合わせを検出したタイミングを第１のタイミング信号として、第１のタイミング信号に応じて、動作モードを指示するモード指示データを保持し、出力して、次に、第２のモード指示データ処理手段が、プリチャージ信号に基づいて設定される第２のタイミングで、第１のモード指示データ処理手段が出力するモード指示データを保持し、出力するので、リーガルなコマンドの組み合わせで動作モードを設定する際に、それら全てのコマンドが終了してから動作モードを設定することが出来る。
【図面の簡単な説明】
【図１】本発明の一実施形態によるＳＤＲＡＭ（半導体記憶装置）の全体構成を示すブロック図である。
【図２】図１に示したモードレジスタ２２の構成およびコマンドデコーダ／タイミングコントローラ１９との関係を示す図である。
【図３】図２に示したモードセットエントリー回路３１の回路構成例を示す図である。
【図４】図３に示したカウンタ回路５８の回路構成例について示す図である。
【図５】図２に示したアドレスラッチ１回路３２およびアドレスラッチ２回路３３の回路構成例を示す図である。
【図６】図１〜図５に示した半導体記憶装置における動作モードの設定動作を示す波形図である。
【符号の説明】
１１ アドレスラッチ／デコーダ
１２ ロウデコーダ
１３ メモリセルアレイ
１４ 入出力バッファ
１５ 入力データラッチ／コントローラ
１６ センス／スイッチ
１７ カラムデコーダ
１８ 出力データコントローラ
１９ コマンドデコーダ／タイミングコントローラ
２０ アドレスラッチ／デコーダ
２２ モードレジスタ
３１ モードセットエントリー回路
３２ アドレスラッチ１回路
３３ アドレスラッチ２回路
【発明の属する技術分野】
本発明は、複数の動作モードを有する同期型半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来、複数の動作モードを有する半導体記憶装置として、例えば、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＤＲＡＭにおける動作モードセットは、イリーガルなコマンド（リード，ライト，リフレッシュではないコマンド）の入力によって行われている。尚、ＳＤＲＡＭの動作モードとしては、例えば、リードレイテンシ（ＲＬ）、バーストレングス（ＢＬ）、パーシャルサイズ（ＰＳ）などがある。
【０００３】
ＲＬは、アドレスを入力してからメモリセルより読み出したデータを出力するまでに要するクロック数を設定する動作モードであり、例えば、３クロック、４クロック、５クロックの３種類を設定できる。ＢＬは、バースト転送時のワード長を設定する動作モードであり、例えば、８ワード、１６ワード、コンティニュアス（Ｃｏｎｔｉｎｕｏｕｓ）の３種類を設定できる。ＰＳは、パーシャルリフレッシュさせる領域のサイズを設定する動作モードである。パーシャルリフレッシュとは、例えば、ＳＤＲＡＭの有するメモリセルの大部分をしばらく使用しないで一部のデータのみを保持しておきたい場合に、そのデータを保持する領域のみをリフレッシュする動作である。これにより、リフレッシュ領域を減らすことで、消費電力を削減させることができる。
【０００４】
また、非同期型ＤＲＡＭであれば、ＰＳなどのバースト転送に関係ない動作モードの設定（以下、モードセットとする）のみが複数のリーガルなコマンドの組み合わせで行われる。モードセットの為のリーガルなコマンドの組み合わせの例を示すと、１度リード後に同一アドレス（この場合全アドレスＨ）へ４回続けてライトして、再度リードを行うなど通常は行わないような組み合わせになっている。動作モードを定めるモード指定データを格納するモードレジスタへのアドレスデータ（＝モード指定データとなる）の取り込みは最後のリード時であり、通常のリード動作でアドレスデータを取り込むのと同じタイミングである。
【０００５】
例えば、内部クロック信号発生回路が、第２の内部クロック信号のタイミングに応じて第１の内部クロック信号のパルス幅を調整するクロック幅調整手段を備え、第１のラッチ回路がホールド時間を設定し、第２のラッチ回路がセットアップ時間を設定することにより、各コマンド制御信号の内部ウィンドウ幅を従来よりも広くすることで、外部セットアップ時間とホールド時間を短縮して、高周波数動作における安定したコマンド制御信号の入力を行うことを可能とする半導体記憶装置が開示されている（例えば、特許文献１参照。）。
【０００６】
また、例えば、メモリ素子において、アドレス遷移により形成されるイネーブル信号の制御を受けてＹアドレスをプレデコーディングするためのＹプレデコーダと、イネーブル信号によりＹデコーダにより読まれたデータを感知／増幅する感知増幅手段と、感知増幅手段の出力をラッチする第１ラッチ手段とアドレス遷移パルスにより第１ラッチ手段にラッチされたデータを第２ラッチ手段に伝達するためのスイッチング素子で構成された２ステージラッチ手段とアドレスの遷移によりイネーブル信号及びラッチ信号を発生させて、Ｙプレデコーダ、及び感知増幅手段が少なくとも２回以上にまたがって動作されるようにする制御信号発生手段を具備することで、感知増幅器の数を減少させて、チップの大きさ及び消費電力を減少させられるページモードマスクロムが開示されている（例えば、特許文献２参照。）。
【０００７】
【特許文献１】
特開平１１−４５５７１号公報
【特許文献２】
特開平９−１２９８２４号公報
【０００８】
【発明が解決しようとする課題】
ここで、上述したＳＤＲＡＭ（同期型ＤＲＡＭ）であっても、非同期型ＤＲＡＭと同様にリーガルなコマンドの組み合わせによって動作モードを設定したいという要望があった。しかし、同期型ＤＲＡＭにおいて例えばＲＬの設定をリーガルなコマンドの組み合わせで行う場合に、例えばバースト動作が設定されていると、最後のリード動作の途中でモードレジスタに変更後のＲＬが設定されて動作モードが変わってしまうので、最後のリード動作を終了することができなくなる場合があるという問題がある。
【０００９】
この発明は、上述した事情を考慮してなされたもので、リーガルなコマンドの組み合わせで動作モードを設定する際に、それら全てのコマンドが終了してから動作モードを設定できる同期型半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この発明は、上述した課題を解決すべくなされたもので、本発明による同期型半導体記憶装置においては、複数の動作モードを有する同期型半導体記憶装置であって、データの読み出しおよび書き込み可能なメモリセルが配列されたメモリセルアレイと、外部から入力される複数種類のコントロール信号を基にリード信号およびライト信号を生成するリード信号・ライト信号生成手段と、前記リード信号・ライト信号生成手段が生成するリード信号およびライト信号に基づいて、所定の複数のリード信号およびライト信号の組み合わせを検出したタイミングを第１のタイミング信号として出力するタイミング検出手段と、前記タイミング検出手段が検出した第１のタイミング信号に応じて、前記動作モードを指示するモード指示データを保持し、出力する第１のモード指示データ処理手段と、前記タイミング検出手段がプリチャージ信号に基づいて設定する第２のタイミングで、前記第１のモード指示データ処理手段が出力する前記モード指示データを保持し、出力する第２のモード指示データ処理手段と、前記動作モードおよび前記リード信号およびライト信号に応じて前記メモリセルアレイからのデータの読み出しおよび前記メモリセルアレイへのデータの書き込みを制御するデータ制御手段と、前記リード信号およびライト信号に応じた処理が終了するタイミングで変化するプリチャージ信号を出力するタイミング制御手段を具備し、前記第２のモード指示データ処理手段は、前記タイミング制御手段の出力する前記プリチャージ信号の変化を前記第２のタイミングとして、前記第１のモード指示データ処理手段が出力する前記モード指示データを保持し、出力することを特徴とする。
【００１１】
これにより、本発明による同期型半導体記憶装置においては、第１のモード指示データ処理手段が、複数のリード信号およびライト信号の組み合わせを検出したタイミングを第１のタイミング信号として、第１のタイミング信号に応じて、動作モードを指示するモード指示データを保持し、出力する。次に、第２のモード指示データ処理手段が、プリチャージ信号に基づいて設定される第２のタイミングで、第１のモード指示データ処理手段が出力するモード指示データを保持し、出力する。以上により、リーガルなコマンドの組み合わせで動作モードを設定する際に、それら全てのコマンドが終了してから動作モードを設定することが出来る。
【００１２】
【発明の実施の形態】
以下、発明の実施の形態を説明する。
まず、本発明の一実施形態である半導体記憶装置としてＳＤＲＡＭの全体構成について図を用いて説明する。
図１は、本発明の一実施形態によるＳＤＲＡＭ（半導体記憶装置）の全体構成を示すブロック図である。図１に示すＳＤＲＡＭは、アドレスラッチ／デコーダ１１、アドレスラッチ／デコーダ１１の出力を基にワード線の選択を行うロウデコーダ１２、データの読み出しおよび書き込み可能なメモリセルが配列されたメモリセルアレイ１３、入力データおよび出力データを保持する入出力バッファ１４、入出力バッファ１４より入力データを取り込む入力データラッチ／コントローラ１５、選択されたビット線のプリチャージを行うセンス／スイッチ１６、後述するアドレスラッチ／デコーダ２０の出力を基にビット線を選択するカラムデコーダ１７、出力データコントローラ１８、コマンドデコーダ／タイミングコントローラ１９、アドレスラッチ／デコーダ２０、電源回路２１、モードレジスタ２２を含む。尚、メモリセルアレイ１３の各メモリセルにはワード線およびビット線が接続されている。
【００１３】
図１に示すように、ＳＤＲＡＭのコマンドデコーダ／タイミングコントローラ１９には、外部からのコントロール信号として、チップイネーブル信号／ＣＥ１、ＣＥ２や、ライトイネーブル信号／ＷＥや、下位及び上位バイトデータのマスク信号／ＬＢ、／ＵＢや、出力イネーブル信号／ＯＥが入力される。尚、これらのコントロール信号は、ＳＤＲＡＭの備えるコントロール信号入力ピン／ＣＥ１、ＣＥ２、／ＷＥ、／ＬＢ、／ＵＢ、／ＯＥより各々入力される。
【００１４】
また、コマンドデコーダ／タイミングコントローラ１９には、ＳＤＲＡＭにおけるデータ処理の基準タイミングとなるクロック信号ＣＬＯＣＫもクロック信号入力ピンＣＬＯＣＫより入力される。また、チップイネーブル信号ＣＥ２は、電源回路２１に入力され、ＳＤＲＡＭの電源制御のコントロール信号となる。
【００１５】
また、ＳＤＲＡＭは、アドレス入力ピンＡ００〜Ａ２０より入力される２１ビットのアドレスデータＡ００〜Ａ２０用のデータバスであるアドレスバスを備え、そのアドレスバスは、アドレスラッチ／デコーダ１１と、アドレスラッチ／デコーダ２０と、モードレジスタ２２に接続されている。また、ＳＤＲＡＭは、１６ビットのデータＤＱ０１〜ＤＱ１６が入出力されるデータバスを備え、そのデータバスは、入出力バッファ１４と接続されている。
【００１６】
ここで、図１のＳＤＲＡＭの動作について簡単に説明する。
アドレスラッチ／デコーダ１１は、コマンドデコーダ／タイミングコントローラ１９からの制御タイミングで、アドレスバスに入力されるアドレスデータＡ００〜Ａ２０をラッチしてロウデコーダ１２用にデコードする。ロウデコーダ１２は、アドレスラッチ／デコーダ１１が出力するデコード値を更にデコードしてメモリセルアレイ１３中のメモリセルに接続されるワード線を活性化する。
【００１７】
また、アドレスラッチ／デコーダ２０は、コマンドデコーダ／タイミングコントローラ１９からの制御タイミングで、アドレスバスに入力されるアドレスデータＡ００〜Ａ２０をラッチしてカラムデコーダ１７用にデコードする。次に、カラムデコーダ１７は、アドレスラッチ／デコーダ２０の出力するデコード値を更にデコードしてカラムアドレスを出力する。センス／スイッチ１６は、カラムデコーダ１７の出力するカラムアドレスを基に、メモリセルアレイ１３中のカラムアドレスに対応するメモリセルに接続されるビット線を活性化する。以上により、メモリセルアレイ１３中の1つのメモリセルアレイが選択される（以下、選択動作とする）。
【００１８】
ここで、例えばメモリセルアレイ１３へ任意のデータＤＱ０１〜ＤＱ１６を書き込む場合には、入出力バッファ１４は、コマンドデコーダ／タイミングコントローラ１９からの制御タイミングに応じて、データバスに入力されるデータＤＱ０１〜ＤＱ１６を取り込み、取り込んだデータＤＱ０１〜ＤＱ１６を入力データとして入力データラッチ／コントローラ１５へ出力する。次に、コマンドデコーダ／タイミングコントローラ１９からの制御タイミングに応じて、入力データラッチ／コントローラ１５は、その入力データをセンス／スイッチ１６へ出力する。次に、センス／スイッチ１６は、メモリセルアレイ１３中のメモリセルにその入力データを書き込む処理を行う。この時、書き込む処理の対象となるメモリセルは、上述した選択動作により選択されたメモリセルである。
【００１９】
また、例えばメモリセルアレイ１３より、出力用データを読み出した場合には、入出力バッファ１４は、コマンドデコーダ／タイミングコントローラ１９からの制御タイミングに応じて、出力データコントローラ１３が出力する１６ビットの出力用データを取り込み、取り込んだ出力用データをデータＤＱ０１〜ＤＱ１６としてデータバスへ出力する。
【００２０】
尚、メモリセルアレイ１３よりデータを読み出す動作は、上述した選択動作により選択されたメモリセルよりセンス／スイッチ１６が出力用データを読み出して、これを出力データコントローラ１８が取り込み入出力バッファ１４へ出力用データとして出力する。
【００２１】
また、モードレジスタ２２は、ＳＤＲＡＭの動作モードを定める制御コード（以下、モード指定データとする）を格納する回路であり、コマンドデコーダ／タイミングコントローラ１９からの制御に応じてＳＤＲＡＭの動作モードを制御する。尚、モードレジスタ２２の構成およびコマンドデコーダ／タイミングコントローラ１９との関係については詳細を後述する。また、モードレジスタ２２は、アドレスラッチ／デコーダ１１、ロウデコーダ１２、入出力バッファ１４、入力データラッチ／コントローラ１５、出力データコントローラ１８、コマンドデコーダ／タイミングコントローラ１９、アドレスラッチ／デコーダ２０、電源回路２１等に接続され、ＳＤＲＡＭの動作モードの制御を行う。
【００２２】
以上に示した、本実施形態のＳＤＲＡＭは、従来の技術で説明したリードレイテンシ（ＲＬ）、バーストレングス（ＢＬ）、パーシャルサイズ（ＰＳ）などの動作モードを有する。尚、それらの動作モードの変更に応じたデータの読出し書き込み動作の詳細については、一般的なＳＤＲＡＭと同様であり、本実施形態の本質的な部分ではないので説明を省略する。すなわち、本実施形態のＳＤＲＡＭは、動作モードの設定方法にその特徴がある。また、メモリセルアレイ１３に対するデータの読み出しや書き込みを行う周辺回路（データ制御回路）は、図１に示したように、アドレスラッチ／デコーダ１１、ロウデコーダ１２、入出力バッファ１４、入力データラッチ／コントローラ１５、センス／スイッチ１６、カラムデコーダ１７、出力データコントローラ１８、コマンドデコーダ／タイミングコントローラ１９、アドレスラッチ／デコーダ２０を含む構成に限らず、メモリセルアレイ１３の任意のアドレスに対してデータの読み出しおよび書き込みが行える構成であればよい。
【００２３】
次に、図１に示したモードレジスタ２２の構成およびコマンドデコーダ／タイミングコントローラ１９との関係について説明する。
図２は、図１に示したモードレジスタ２２の構成およびコマンドデコーダ／タイミングコントローラ１９との関係を示す図である。コマンドデコーダ／タイミングコントローラ１９は、チップイネーブル信号／ＣＥ１および出力イネーブル信号／ＯＥの立ち下がりに応じて立ち上がるパルス信号であるリード信号ＲＤを出力する。また、コマンドデコーダ／タイミングコントローラ１９は、チップイネーブル信号／ＣＥ１およびライトイネーブル信号／ＷＥの立ち下がりに応じて立ち上がるパルス信号であるライト信号ＷＲを出力する。すなわち、コマンドデコーダ／タイミングコントローラ１９は、リードコマンドおよびライトコマンドの入力に応じてリード信号ＲＤおよびライト信号ＷＲを出力する。
【００２４】
また、コマンドデコーダ／タイミングコントローラ１９は、リーガルなコマンドによる処理の終了に応じて立ち上がるパルス信号であるプリチャージ信号ＰＲＥを出力する。これらのリード信号ＲＤ、ライト信号ＷＲ、プリチャージ信号ＰＲＥは、ＳＤＲＡＭ内の各回路へ入力されリード動作やライト動作のタイミング信号となる。また、図２に示すように、コマンドデコーダ／タイミングコントローラ１９が出力するリード信号ＲＤ、ライト信号ＷＲ、プリチャージ信号ＰＲＥは、モードレジスタ２２にも入力される。
【００２５】
また、モードレジスタ２２は、モードセットエントリー回路３１、アドレスラッチ１回路３２、アドレスラッチ２回路３３より構成されており、コマンドデコーダ／タイミングコントローラ１９が出力するリード信号ＲＤ、ライト信号ＷＲ、プリチャージ信号ＰＲＥを基に、アドレス入力ピンＡ０９〜Ａ２０に所定のタイミングで入力されるモード指定データを、所定のタイミングでラッチして出力する。モードセットエントリー回路３１は、アドレスデータＡ００〜Ａ２０およびリード信号ＲＤ、ライト信号ＷＲ、プリチャージ信号ＰＲＥを基に、ラッチタイミング信号ＬＡＴ１およびラッチタイミング信号ＬＡＴ２を出力する。
【００２６】
また、アドレスラッチ１回路は、モードセットエントリー回路３１の出力するラッチタイミング信号ＬＡＴ１に応じてアドレスデータＡ０９〜Ａ２０をラッチして、ラッチしたデータをプリモード指定データＰＭＲＡ０９〜ＰＭＲＡ２０として出力する。また、アドレスラッチ２回路は、モードセットエントリー回路３１の出力するラッチタイミング信号ＬＡＴ２に応じてプリモード指定データＰＭＲＡ０９〜ＰＭＲＡ２０をラッチして、ラッチしたデータをモード指定データＭＲＡ０９〜ＭＲＡ２０として出力する。
【００２７】
更に、モードセットエントリー回路３１について説明する。
モードセットエントリー回路３１は、リーガルなコマンドの組み合わせを検出して、モード指定データのラッチタイミング信号を生成する。具体的には、まず、モードセットエントリー回路３１は、コマンドデコーダ／タイミングコントローラ１９からリードコマンドに応じたリード信号ＲＤおよびライトコマンドに応じたライト信号ＷＲの組み合わせを検出して、その検出に応じてラッチタイミング信号ＬＡＴ１を出力する。また、モードセットエントリー回路３１は、プリチャージ信号ＰＲＥをそのままラッチタイミング信号ＬＡＴ２として出力する。ここで、本実施形態におけるリーガルなコマンドの組み合わせ例を以下の表に示す。
【表１】
上記の表に示すように、コマンドの組み合わせは、最初に全アドレス（Ａ００〜Ａ２０）＝Ｈ（ハイ）へリードして、次に、同じアドレスに４回続けてライトして、再度リードを行うという、通常は行わないような組み合わせになっている。尚、表に示すように２１ビットのアドレスデータＡ００〜Ａ２０＝Ｈを１６進数で表示すると、１ＦＦＦＦＦとなる。これにより、通常動作中のコマンドで動作モードの設定が変更されないようにしている。また、表に示すように、６番目となる最後のリード時に、動作モードを定めるモード指定データを格納するモードレジスタへのアドレスデータ（＝モード指定データとなる）がアドレス入力ピンＡ０９〜Ａ２０に入力される。また、この時、アドレス入力ピンＡ００〜Ａ０８に入力される全アドレスデータ＝Ｈである。
【００２９】
尚、本実施形態では、モード指定データの入力に用いるのはアドレス入力ピンＡ０９〜Ａ２０であるが、この限りではなく、モード指定データのビット数に応じて任意のアドレス入力ピンからの入力を行ってよい。また、最終のコマンドはリードに限らず、ライトなどであってもよい。
【００３０】
次に、図２に示したモードセットエントリー回路３１の回路構成例を図で示し説明する。
図３は、図２に示したモードセットエントリー回路３１の回路構成例を示す図である。図３に示すように、プリチャージ信号ＰＲＥは、そのままラッチタイミング信号ＬＡＴ２として出力されている。また、ＮＡＮＤ４１は、アドレスデータＡ００〜Ａ０８全ての否定論理積をとる回路である。同様に、ＮＡＮＤ４２は、アドレスデータＡ０９〜Ａ２０全ての否定論理積をとる回路である。すなわち、アドレス入力ピンＡ００〜Ａ０８とＮＡＮＤ４１の９個の入力端子がそれぞれ接続され、アドレス入力ピンＡ０９〜Ａ２０とＮＡＮＤ４２の１２個の入力端子がそれぞれ接続されている。また、ＮＡＮＤ４１の出力端子は、インバータ４３の入力端子およびＮＯＲ（否定論理和回路）４４の一方の入力端子に接続されている。また、ＮＡＮＤ４２の出力端子は、ＮＯＲ４４の他方の入力端子に接続されている。
【００３１】
尚、以下の説明において３入力の素子の入力端子には数字を付与して入力端子１〜３で区別し、２入力の素子の入力端子は入力端子１、２で区別する。インバータ４３の出力端子は、インバータ４５を介してＮＡＮＤ４７（３入力）の入力端子２と、ＮＡＮＤ６５（３入力）の入力端子２に接続されている。ＮＯＲ４４の出力端子は、インバータ４６を介してＮＡＮＤ４８（３入力）の入力端子と、ＮＡＮＤ５７（３入力）およびＮＡＮＤ６４（３入力）の入力端子２に接続されている。また、リード信号ＲＤが入力される信号線は、ＮＡＮＤ４７、ＮＡＮＤ５０、ＮＡＮＤ５７、ＮＡＮＤ６５の入力端子１に接続されている。また、ライト信号ＷＲが入力される信号線は、ＮＡＮＤ４８、ＮＡＮＤ５１、ＮＡＮＤ６４の入力端子１に接続されている。また、ＳＤＲＡＭに電源投入時のリセット信号ＳＴＡＲＴＥＲを入力する信号線は、ＮＯＲ５４の入力端子１に接続されている。
【００３２】
また、ＮＡＮＤ４９の入力端子１には、ＮＡＮＤ４７の出力端子およびＮＡＮＤ４８の出力端子が接続されている。また、ＮＡＮＤ５２（３入力）の入力端子１には、ＮＡＮＤ５０の出力端子およびＮＡＮＤ５１の出力端子およびＮＯＲ５４の出力端子が接続されている。また、ＮＯＲ５３の入力端子１には、ＮＡＮＤ４９の出力端子およびＮＡＮＤ５２の出力端子が接続されている。また、ＮＯＲ５３の出力端子は、カウンタ回路５８〜６３の入力端子ＩＮ１に接続されている。尚、カウンタ回路５８〜６３の詳細な構成については後述する。
【００３３】
また、カウンタ回路５８の入力端子ＩＮ２は、ＮＡＮＤ５７の出力端子と接続されている。また、カウンタ回路５８の入力端子ＩＮ３には、Ｈ（ハイ）レベル固定の信号ＶＩＩが入力されている。また、カウンタ回路５８の出力端子ＯＵＴは、ＮＡＮＤ４８の入力端子３、ＮＡＮＤ５０の入力端子２、カウンタ回路５９の入力端子ＩＮ３と接続されている。更に、カウンタ回路５８の出力端子ＯＵＴは、インバータ５６を介してＮＡＮＤ５７の入力端子３に接続され、インバータ６８を介してＮＯＲ６６の入力端子１に接続される。
【００３４】
また、ＮＯＲ６６の出力端子は、ＮＡＮＤ６４の入力端子３に接続される。また、ＮＡＮＤ６４の出力端子は、カウンタ回路５９〜６２の入力端子ＩＮ２に接続される。また、カウンタ回路５９の出力端子ＯＵＴは、カウンタ回路６０の入力端子ＩＮ３に接続され、カウンタ回路６０の出力端子ＯＵＴは、カウンタ回路６１の入力端子ＩＮ３に接続され、カウンタ回路６１の出力端子ＯＵＴは、カウンタ回路６２の入力端子ＩＮ３に接続される。また、カウンタ回路６２の出力端子ＯＵＴは、カウンタ回路６３の入力端子ＩＮ３、ＮＡＮＤ４７の入力端子３、ＮＡＮＤ５１の入力端子２、ＮＯＲ６６の入力端子２およびインバータ６９を介してＮＯＲ６７の入力端子１に接続されている。
【００３５】
また、ＮＯＲ６７の出力端子は、ＮＡＮＤ６５の入力端子３に接続されている。また、ＮＡＮＤ６５の出力端子は、カウンタ回路６３の入力端子ＩＮ２に接続されている。また、カウンタ回路６３の出力端子は、ＮＯＲ６７の入力端子２およびディレイ回路５５を介してＮＯＲ５４の入力端子２に接続され、更に、モードセットエントリー回路３１の出力端子にも接続されている。即ち、カウンタ回路６３の出力信号が、ラッチタイミング信号ＬＡＴ１である。
【００３６】
次に、図３に示したカウンタ回路５８の回路構成例について図を用いて説明する。尚、カウンタ回路５９〜６３もカウンタ回路５８と同じ回路構成である。
図４は、図３に示したカウンタ回路５８の回路構成例について示す図である。図４に示すように、カウンタ回路５８は、インバータ７１、７４、７６、７７と、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）スイッチ７２、７５と、ＮＡＮＤ７３とを備える。尚、ＭＯＳスイッチ７２および７５は、ｎチャネルＭＯＳトランジスタのソース端子およびドレイン端子とｐチャネルＭＯＳトランジスタのソース端子およびドレイン端子がそれぞれ接続され、そのｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのゲート端子に極性の異なる制御信号を入力することで、ソース端子とドレイン端子間の導通をオン／オフする構成である。
【００３７】
また、カウンタ回路は、入力端子ＩＮ１〜ＩＮ３および出力端子ＯＵＴを備える。ここで、入力端子ＩＮ１〜ＩＮ３に本実施形態において入力される信号について説明する。入力端子ＩＮ１には、リセット信号として、通常はＨレベルに固定されているが、リセット時にＬ（ロウ）レベルになる信号が入力される。入力端子ＩＮ１にリセット信号が入力されるとカウンタ回路５８の出力端子ＯＵＴの出力もＬになる（但し、入力端子ＩＮ２＝Ｈ）。入力端子ＩＮ２には、通常はＨレベルで一定期間Ｌレベルとなるパルス（以下、Ｌパルスとする）が入力される。入力端子ＩＮ３には、リセット後の出力端子ＯＵＴの出力Ｌを入力端子ＩＮ２に入力されるＬパルスに応じてＨに反転させたい場合に、Ｌパルスが入力される前にＨレベルが供給される。
【００３８】
カウンタ回路５８の入力端子ＩＮ１は、ＮＡＮＤ７３の入力端子１に接続されている。また、入力端子ＩＮ２は、インバータ７１の入力端子と、ＭＯＳスイッチ７２のｐチャネルＭＯＳトランジスタのゲート端子およびＭＯＳスイッチ７５のｎチャネルＭＯＳトランジスタのゲート端子に接続されている。また、入力端子ＩＮ３は、ＭＯＳスイッチ７２の入力端子に接続されている。また、インバータ７１の出力端子は、ＭＯＳスイッチ７２のｎチャネルＭＯＳトランジスタのゲート端子およびＭＯＳスイッチ７５のｐチャネルＭＯＳトランジスタのゲート端子に接続されている。また、ＭＯＳスイッチ７２の出力端子は、ＮＡＮＤ７３の入力端子２に接続されている。
【００３９】
また、ＮＡＮＤ７３の出力端子は、ＭＯＳスイッチ７５の入力端子およびインバータ７４の入力端子に接続されている。また、インバータ７４の出力端子は、ＭＯＳスイッチ７２の出力端子とＮＡＮＤ７３の入力端子２の相互接続点に接続されている。尚、入力端子ＩＮ１からＨレベルの信号が入力されている場合は、ＮＡＮＤ７３とインバータ７４で、ラッチ回路を構成している。
【００４０】
また、ＭＯＳスイッチ７５の出力端子は、インバータ７６の入力端子に接続されている。また、インバータ７６の出力端子は、カウンタ回路５８の出力端子ＯＵＴおよびインバータ７７の入力端子に接続されている。また、インバータ７７の出力端子は、ＭＯＳスイッチ７５の出力端子とインバータ７６の入力端子の相互接続点に接続されている。尚、インバータ７６とインバータ７７で、ラッチ回路を構成している。
【００４１】
以上の構成によるカウンタ回路５８の動作について説明する。
例えば、カウンタ回路５８の入力端子ＩＮ１にＬ（ロウ）レベルのリセット信号が入力されると、ＮＡＮＤ７３の出力がＨになる。上述したように通常、入力端子ＩＮ２はＨなのでＭＯＳスイッチ７５はオンしており、ＮＡＮＤ７３の出力Ｈはインバータ７６に入力され、インバータ７６はＬを出力する。これにより、カウンタ回路５８の出力端子ＯＵＴよりＬが出力され、リセット動作が完了する。尚、この時点で、ＭＯＳスイッチ７２はオフしており、インバータ７４はＬを出力している。
【００４２】
次に、リセット後のカウンタ回路５８において、入力端子ＩＮ３にＨレベルが供給されている状態で、入力端子ＩＮ２にＬパルスが入力されると、入力端子ＩＮ２がＬである間は、ＭＯＳスイッチ７２がオンしてＭＯＳスイッチ７５がオフする。これにより、ＮＡＮＤ７３へ入力端子ＩＮ３のＨがＭＯＳスイッチ７２を介して入力され、ＮＡＮＤ７３の出力がＬとなる（但し入力端子ＩＮ１＝Ｈ）。次に、入力端子ＩＮ２がＨに戻ると、ＭＯＳスイッチ７２がオフしてＭＯＳスイッチ７５がオンする。これにより、ＮＡＮＤ７３の出力Ｌが、ＭＯＳスイッチ７５を介してインバータ７６に入力され、インバータ７６はＨを出力する。以上により、カウンタ回路５８は、リセット後に入力端子ＩＮ３がＨの時に入力端子ＩＮ２にＬパルスを入力すると出力がＬからＨに反転する。もちろん、カウンタ回路５９〜６３も同様の動作を行う。
【００４３】
次に、上述したカウンタ回路５８〜６３の動作を踏まえて図３に示したモードセットエントリー回路３１の動作について説明する。但し、初期値としてＲＤ＝ＷＲ＝Ｌであり、アドレスデータＡ００〜Ａ２０＝Ｈであり、リセット信号ＳＴＡＴＥＲ＝Ｌであり、ラッチタイミング信号ＬＡＴ１もＬレベルであるとする。この時点で、ＲＤ＝ＷＲ＝Ｌなので、ＮＡＮＤ４７、４８、５０、５１の出力はＨである。また、リセット信号ＳＴＡＴＥＲ＝Ｌであり、ラッチタイミング信号ＬＡＴ１もＬレベルなので、ＮＯＲ５４はＨである。これにより、ＮＡＮＤ４９、５２はＬであり、ＮＯＲ５３の出力はＨである。
【００４４】
ここで、モードセットエントリー回路３１において、まず、リセット信号ＳＴＡＲＴＥＲがＨレベルになることで、リセットが行われる。具体的には、リセット信号ＳＴＡＲＴＥＲがＨに変化すると、ＮＯＲ５４の出力がＬに変化する。これにより、ＮＡＮＤ５２の出力がＨになり、ＮＯＲ５３の出力がＬとなる。以上により、カウンタ回路５８〜６３の入力端子ＩＮ１にＬレベルの信号が入力され、カウンタ回路５８〜６３がリセットされる。すなわち、カウンタ回路５８〜６３の出力はＬとなる。
【００４５】
上述したカウンタ回路５８〜６３のリセットにより、インバータ５６、６８、６９の出力はＨとなり、ＮＯＲ６６、６７の出力はＬとなる。また、アドレスデータＡ００〜Ａ２０＝Ｈなので、ＮＡＮＤ４１およびＮＡＮＤ４２の出力はＬであり、インバータ４３およびＮＯＲ４４の出力はＨとなる。また、インバータ４５、４６の出力はＬとなる。
【００４６】
次に、最初のコマンド（リード）に応じてリード信号ＲＤのパルス（一定時間Ｈとなるパルス）がコマンドデコーダ／タイミングコントローラ１９より入力されたとする。これにより、ＮＡＮＤ５７の出力が一定時間Ｌ（Ｌパルス）となる。すなわち、リセット後のカウンタ回路５８の入力端子ＩＮ２にＬパルスが入力される。カウンタ回路５８の入力端子ＩＮ３には常にＨレベルの信号が入力されているので、このＬパルスにより、カウンタ回路５８の出力はＨに反転する。これにより、インバータ５６、６８の出力はＬになり、カウンタ回路５９の入力端子ＩＮ３にＨが入力される。また、ＮＯＲ６６の出力はＨとなる。以上により、モードセットエントリー回路３１は、表で示したアドレスデータＡ００〜Ａ２０＝Ｈで最初のリードコマンドの入力を検出したことになる。
【００４７】
次に、２番目のコマンド（ライト）に応じてライト信号ＷＲのパルス（一定時間Ｈとなるパルス）がコマンドデコーダ／タイミングコントローラ１９より入力されたとする。これにより、ＮＡＮＤ６４の出力が一定時間Ｌ（Ｌパルス）となる。すなわち、リセット後のカウンタ回路５９〜６２の入力端子ＩＮ２にＬパルスが入力される。ここで、カウンタ回路５９の入力端子ＩＮ３はＨレベルの信号が入力されているが、カウンタ回路６０〜６２の入力端子ＩＮ３はＬレベルの信号が入力されているので、このＬパルスにより、カウンタ回路５９のみの出力がＨに反転する。これにより、カウンタ回路６０の入力端子ＩＮ３にはＨレベルの信号が入力される。以上により、モードセットエントリー回路３１は、表で示したアドレスデータＡ００〜Ａ２０＝Ｈで２番目のライトコマンドの入力を検出したことになる。
【００４８】
次に、３番目、４番目、５番目のコマンド（ライト）に応じてライト信号ＷＲのパルス（一定時間Ｈとなるパルス）がコマンドデコーダ／タイミングコントローラ１９より入力されたとする。これにより、上述した動作と同様の動作で、順次、カウンタ回路６０、６１、６２の出力がＨに反転する。これにより、カウンタ回路６３の入力端子ＩＮ３にはＨレベルの信号が入力される。また、インバータ６９の出力がＬになりＮＯＲ６７の出力がＨになる。以上により、モードセットエントリー回路３１は、表で示したアドレスデータＡ００〜Ａ２０＝Ｈで３〜５番目のライトコマンドの入力を検出したことになる。
【００４９】
次に、６番目のコマンド（リード）に応じてリード信号ＲＤのパルス（一定時間Ｈとなるパルス）がコマンドデコーダ／タイミングコントローラ１９より入力されたとする。これにより、ＮＡＮＤ６５の出力が一定時間Ｌ（Ｌパルス）となる（この時、アドレスデータＡ００〜Ａ０８までがＨであればよい）。すなわち、リセット後のカウンタ回路６３の入力端子ＩＮ２にＬパルスが入力される。これにより、上述した動作と同様の動作で、カウンタ回路６３の出力がＨに反転する。このＨに立ち上がった信号は、ディレイ回路５５で所定時間だけ遅延した後に、ＮＯＲ５４に入力される。これにより、ＮＯＲ５４の出力はＬになり、ＮＡＮＤ５２の出力がＨになり、ＮＯＲ５３の出力がＬになる。すなわち、カウンタ回路５８〜６３がリセットされる。
【００５０】
以上により、モードセットエントリー回路３１は、一定時間のみＨレベルとなるラッチタイミング信号ＬＡＴ１を出力する。これにより、モードセットエントリー回路３１は、表で示したアドレスデータＡ００〜Ａ０８＝Ｈで６番目のリードコマンドの入力を検出したことになる。
【００５１】
以上に説明したように、モードセットエントリー回路３１は、リーガルなコマンドの組み合わせを検出して、最後のコマンドに合わせてラッチタイミング信号ＬＡＴ１を出力することができる。尚、動作モードの設定に用いるコマンドの組み合わせが本実施形態と異なる場合には、それに応じて図３に示したモードセットエントリー回路３１の構成も変更する必要がある。
【００５２】
次に、図２に示したアドレスラッチ１回路３２およびアドレスラッチ２回路３３の回路構成例を図で示し説明する。
図５は、図２に示したアドレスラッチ１回路３２およびアドレスラッチ２回路３３の回路構成例を示す図である。まず、アドレスラッチ１回路３２について説明する。図５に示すように、アドレスラッチ１回路３２は、アドレスデータＡ０９〜Ａ２０の各々をラッチするラッチ回路８０より構成されている。ラッチ回路８０は、インバータ８１、８４、８５と、ＭＯＳスイッチ８２と、ＮＡＮＤ８３から構成されている。
【００５３】
ここで、アドレスデータＡ０９をラッチするラッチ回路８０の構成について説明する。尚、他のアドレスデータＡ１０〜Ａ２０をラッチするラッチ回路８０も同様の構成である。ラッチタイミング信号ＬＡＴ１が入力される信号線は、ＭＯＳスイッチ８２のｎチャネルＭＯＳトランジスタのゲート端子と、インバータ８１を介してＭＯＳスイッチ８２のｐチャネルＭＯＳトランジスタのゲート端子に接続されている。また、アドレスデータＡ０９が入力される信号線は、ＭＯＳスイッチ８２の入力端子に接続されている。
【００５４】
また、リセット信号ＳＴＡＲＴＥＲが入力される信号線は、インバータ３４を介してＮＡＮＤ８３の入力端子１に接続されている。また、ＭＯＳスイッチ８２の出力端子は、ＮＡＮＤ８３の入力端子２に接続されている。また、ＮＡＮＤ８３の出力端子は、インバータ８５を介してラッチ回路８０の出力端子と、インバータ８４を介してＮＡＮＤ８３の入力端子２に接続されている。
【００５５】
以上の構成により、ラッチ回路８０は、リセット信号ＳＴＡＲＴＥＲがＨになると、インバータ３４の出力がＬとなり、ＮＡＮＤ８３の出力がＨとなり、インバータ８５の出力がＬとなるので、出力Ｌにリセットされる。また、ラッチタイミング信号ＬＡＴ１は、通常Ｌなので、ＭＯＳスイッチ８２はオフしている。しかし、モードセットエントリー回路３１が、一定時間のみＨレベルとなるラッチタイミング信号ＬＡＴ１を出力すると、ＭＯＳスイッチ８２がオンして、アドレスデータＡ０９が、ＮＡＮＤ８３およびインバータ８４で構成されるラッチで保持される。保持されたアドレスデータＡ０９は、ＮＡＮＤ８３で反転するが、インバータ８５で更に反転されて元に戻り出力される。また、他のアドレスデータＡ１０〜Ａ２０についても同様である。以上により、アドレスデータＡ０９〜Ａ２０に応じた各々のラッチ回路８０の出力データＰＭＲＡ０９〜ＰＭＲＡ２０が得られる。
【００５６】
次に、アドレスラッチ２回路３３の構成について説明する。図５に示すように、アドレスラッチ２回路３３は、アドレスラッチ１回路３２の出力データＰＭＲＡ０９〜ＰＭＲＡ２０の各々をラッチするラッチ回路９１より構成されている。ラッチ回路９１は、インバータ８６、８９、９０と、ＭＯＳスイッチ８７と、ＮＡＮＤ８８から構成されている。尚、図５からも明らかなように、ラッチ回路９１とラッチ回路８０は同様の構成であり、ラッチ回路９１のインバータ８６、８９、９０や、ＭＯＳスイッチ８７や、ＮＡＮＤ８８は、ラッチ回路８０のインバータ８１、８４、８５や、ＭＯＳスイッチ８２や、ＮＡＮＤ８３に対応する。すなわち、ラッチ回路９０はラッチ回路８０と同様の動作なので詳細な説明は省略する。尚、ラッチ回路９０の出力は、ＭＲＡ０９〜ＭＲＡ２０である。
【００５７】
次に、図１〜図５に示した半導体記憶装置における動作モードの設定動作について説明する。
図６は、図１〜図５に示した半導体記憶装置における動作モードの設定動作を示す波形図である。図６に示すように、図１のＳＤＲＡＭのクロック信号入力ピンＣＬＯＣＫには、クロック信号ＣＬＯＣＫが入力されている。また、コントロール信号入力ピンＣＥ２に入力されるチップイネーブル信号ＣＥ２およびアドレス入力ピンＡ００〜Ａ２０に入力されるアドレスデータＡ００〜Ａ２０はＨに固定である。また、コントロール信号ピン／ＵＢ、／ＬＢに入力される上位および下位データのマスク信号／ＵＢ、／ＬＢは、Ｌ固定である。また、ＳＤＲＡＭ内の各回路のリセット動作は完了しているとする。尚、コントロール信号ピン／ＣＥ１、／ＯＥ、／ＷＥに入力される、チップイネーブル信号／ＣＥ１およびライトイネーブル信号／ＷＥおよび出力イネーブル信号／ＯＥの初期値は、全てＨである。
【００５８】
次に、時刻ｔ１で、チップイネーブル信号／ＣＥ１および出力イネーブル信号／ＯＥが立ち下がると、ＳＤＲＡＭに動作モード設定のための最初のコマンドであるリードが入力されたことになる。これにより、コマンドデコーダ／タイミングコントローラ１９は、パルス信号であるリード信号ＲＤを出力する。これにより、モードレジスタ２２のモードセットエントリー回路３１においてアドレスデータＡ００〜Ａ２０＝Ｈで最初のコマンドであるリードが入力されことを検出する。尚、時刻ｔ１で立ち下がった、チップイネーブル信号／ＣＥ１および出力イネーブル信号／ＯＥは、一定時間後に立ち上がる。
【００５９】
次に、時刻ｔ２で、チップイネーブル信号／ＣＥ１およびライトイネーブル信号／ＷＥが立ち下がると、ＳＤＲＡＭに動作モード設定のための２番目のコマンドであるライトが入力されたことになる。これにより、コマンドデコーダ／タイミングコントローラ１９は、パルス信号であるライト信号ＷＲを出力する。これにより、モードレジスタ２２のモードセットエントリー回路３１においてアドレスデータＡ００〜Ａ２０＝Ｈで２番目のコマンドであるライトが入力されことを検出する。尚、時刻ｔ２で立ち下がった、チップイネーブル信号／ＣＥ１およびライトイネーブル信号／ＷＥは、一定時間後に立ち上がる。
【００６０】
次に、時刻ｔ２と同様に、時刻ｔ３、ｔ４、ｔ５で、チップイネーブル信号／ＣＥ１およびライトイネーブル信号／ＷＥが立ち下がると、ＳＤＲＡＭに動作モード設定のための３番目、４番目、５番目のコマンドであるライトが入力されたことになる。これにより、コマンドデコーダ／タイミングコントローラ１９は、パルス信号であるライト信号ＷＲを３回出力する。これにより、モードレジスタ２２のモードセットエントリー回路３１においてアドレスデータＡ００〜Ａ２０＝Ｈで３番目、４番目、５番目のコマンドであるライトが入力されことを検出する。尚、時刻ｔ３、ｔ４、ｔ５で立ち下がった、チップイネーブル信号／ＣＥ１およびライトイネーブル信号／ＷＥは、一定時間後に立ち上がる。
【００６１】
次に、時刻ｔ６で、チップイネーブル信号／ＣＥ１および出力イネーブル信号／ＯＥが立ち下がると、ＳＤＲＡＭに動作モード設定のための６番目のコマンドであるリードが入力されたことになる。これにより、コマンドデコーダ／タイミングコントローラ１９は、パルス信号であるリード信号ＲＤを出力する。これにより、モードレジスタ２２のモードセットエントリー回路３１においてアドレスデータＡ００〜Ａ０８＝Ｈで六番目のコマンドであるリードが入力されことを検出し、パルス信号であるラッチタイミング信号ＬＡＴ１を出力する。
【００６２】
これにより、アドレスラッチ１回路３２において、アドレス入力ピンＡ０９〜Ａ２０に入力されたアドレスデータＡ０９〜Ａ２０＝Ｄ１（＝モード指定データ）を、ラッチタイミング信号ＬＡＴ１の立ち上がりでラッチして、出力データＰＭＲＡ０９〜ＰＭＲＡ２０を出力する。尚、時刻ｔ６で立ち下がった、チップイネーブル信号／ＣＥ１および出力イネーブル信号／ＯＥは、一定時間後に立ち上がる。また、５番目のコマンドが終了してから時刻ｔ６までの間の任意のタイミングで、アドレス入力ピンＡ０９〜Ａ２０にアドレスデータＡ０９〜Ａ２０＝Ｄ１（＝モード指定データ）が入力されているとする。
【００６３】
次に、時刻ｔ７で、プリチャージ信号ＰＲＥの立ち上がりに応じてラッチタイミング信号ＬＡＴ２が立ち上がると、アドレスラッチ２回路３３は、アドレスラッチ１回路３２が出力した出力データＰＭＲＡ０９〜ＰＭＲＡ２０＝Ｄ１を、ラッチタイミング信号ＬＡＴ２の立ち上がりでラッチして、出力データＭＲＡ０９〜ＭＲＡ２０＝Ｄ１を出力する。この出力データＭＲＡ０９〜ＭＲＡ２０＝Ｄ１が、モード指定データとして、ＳＤＲＡＭの各回路に供給され、動作モードが設定される。尚、プリチャージ信号ＰＲＥは、コマンドの終了に合わせて立ち上がる信号である。
【００６４】
以上に示すように、本実施形態におけるＳＤＲＡＭにおいては、リーガルなコマンドの組み合わせで動作モードの設定を変更する場合に、コマンドの組み合わせにおける最後のコマンドの実行タイミングではなく、最後のコマンドの終了タイミングで動作モードの設定を変更することができる。また、上述したように動作モードの設定を変更するのは、コマンドの組み合わせにおける最後のコマンドの終了タイミングに限らず、コマンドの組み合わせにおける任意の順番のコマンドの終了タイミングでもよい。これにより、バースト動作などコマンドに応じて複数サイクルの一連の動作が続く場合に、途中で動作モードが変更されてしまうことを防ぐことができる。
【００６５】
尚、上述した実施形態においては、同期型ＤＲＡＭ（ＳＤＲＡＭ）を示したがこの限りではなく、同期型と非同期型を外部からのコマンド設定により切換え可能な半導体記憶装置に本発明を適用してもよい。
【００６６】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
本発明の実施形態は、例えば以下に示すような種々の適用が可能である。
【００６７】
（付記１） 複数の動作モードを有する半導体記憶装置であって、
データの読み出しおよび書き込み可能なメモリセルが配列されたメモリセルアレイと、
外部から入力される複数種類のコントロール信号を基にコマンド信号を生成するコマンド信号生成手段と、
前記コマンド信号生成手段が生成した前記コマンド信号を基に、所定の複数のコマンドの組み合わせを検出したタイミングを第１のタイミング信号として出力するタイミング検出手段と、
前記タイミング検出手段が検出した第１のタイミング信号に応じて、前記動作モードを指示するモード指示データを保持し、出力する第１のモード指示データ処理手段と、
前記複数のコマンドの組み合わせにおけるコマンドの終了後における所定の第２のタイミングで、前記第１のモード指示データ処理手段が出力する前記モード指示データを保持し、出力する第２のモード指示データ処理手段と、
前記動作モードおよび前記コマンド信号に応じて前記メモリセルアレイからのデータの読み出しおよび前記メモリセルアレイへのデータの書き込みを制御するデータ制御手段と
を具備することを特徴とする半導体記憶装置。
【００６８】
（付記２） 前記モード指示データが、複数ビットのアドレスデータの一部または全部を利用して入力される場合に、前記第１のモード指示データ処理手段は、前記アドレスデータの一部または全部の値を前記第１のタイミング信号に応じて保持し、保持した値を前記モード指示データとして出力することを特徴とする付記１に記載の半導体記憶装置。
【００６９】
（付記３） 前記コマンドに応じた処理が終了するタイミングで変化する終了タイミング信号を出力するタイミング制御手段を更に具備し、
前記第２のモード指示データ処理手段は、前記タイミング制御手段の出力する前記終了タイミング信号の変化を前記第２のタイミングとして、前記第１のモード指示データ処理手段が出力する前記モード指示データを保持し、出力することを特徴とする付記１に記載の半導体記憶装置。
【００７０】
（付記４） 前記動作モードは、一度のコマンドで複数のアドレスに対して一連の処理を行う動作モードを少なくとも含むことを特徴とする付記１に記載の半導体記憶装置。
【００７１】
（付記５） 前記一度のコマンドで複数のアドレスに対して一連の処理とはバースト動作であることを特徴とする付記４に記載の半導体記憶装置。
【００７２】
（付記６） 前記動作モードの種類は、リードレイテンシ、バーストレングス、パーシャルサイズのいずれか１つを少なくとも含むことを特徴とする付記１に記載の半導体記憶装置。
【００７３】
（付記７） 前記半導体記憶装置が非同期で動作すること特徴とする付記１に記載の半導体記憶装置。
【００７４】
（付記８） 前記半導体記憶装置が非同期および同期を切り換えて動作可能である場合に、前記コマンドの組み合わせによる動作モードの指示により前記非同期および同期を切り換えることを特徴とする付記１に記載の半導体記憶装置。
【００７５】
（付記９） 前記タイミング検出手段が検出に用いる前記コマンド信号は、前記メモリセルアレイに対してデータ読み出しまたはデータ書き込みを指示するコマンド信号であることを特徴とする付記１に記載の半導体記憶装置。
【００７６】
（付記１０） 前記タイミング検出手段は、前記コマンド信号に応じて入力されるアドレスデータの値を、前記コマンドの組み合わせの検出に用いることを特徴とする付記１に記載の半導体記憶装置。
【００７７】
（付記１１） 前記コマンドの組み合わせ順序および前記コマンドに応じて入力されるアドレスデータの値は、通常動作ではありえない組み合わせ順序およびアドレスデータの値であることを特徴とする付記９に記載の半導体記憶装置。
【００７８】
（付記１２） 前記第２のモード指示データ処理手段が前記モード指定データを出力した時点で前記動作モードが設定されることを特徴とする付記１に記載の半導体記憶装置。
【００７９】
（付記１３） 前記メモリセルアレイの前記メモリセル毎にビット線およびワード線が接続され、
前記データ制御手段は、アドレスデータに応じて特定される前記ビット線および前記ワード線を活性化することで前記メモリセルを特定して、前記メモリセルアレイに対するデータの読み出しおよび書き込みを制御することを特徴とする付記１に記載の半導体記憶装置。
【００８０】
（付記１４） 前記データ制御手段は、前記第２のモード指示データ処理手段が出力する前記モード指定データを基に動作モードに応じた動作をすることを特徴とする付記１２に記載の半導体記憶装置。
【００８１】
（付記１５） 複数の動作モードを有する半導体記憶装置における動作モード設定方法であって、
外部から入力される複数種類のコントロール信号を基にコマンド信号を生成する第１のステップと、
前記第１のステップで出力する前記コマンド信号を基に、所定の複数のコマンドの組み合わせを検出したタイミングを第１のタイミング信号として出力する第２のステップと、
前記第２のステップで検出した第１のタイミング信号に応じて、前記動作モードを指示するモード指示データを保持し、出力する第３のステップと、
前記複数のコマンドの組み合わせにおけるコマンドの終了後における所定の第２のタイミングで、前記第３のステップで出力する前記モード指示データを保持し、出力することで前記動作モードを設定する第４のステップと
を有することを特徴とする半導体記憶装置の動作モード設定方法。
【００８２】
（付記１６） 前記半導体記憶装置は、データの読み出しおよび書き込み可能なメモリセルが配列されたメモリセルアレイを具備し、
前記動作モードおよび前記第１のステップで生成した前記コマンド信号に応じて前記メモリセルアレイからのデータの読み出しおよび前記メモリセルアレイへのデータの書き込みを制御する第５のステップを更に有することを特徴とする付記１５に記載の動作モード設定方法。
【００８３】
（付記１７） 前記モード指示データが、複数ビットのアドレスデータの一部または全部を利用して入力される場合に、前記第３のステップで、前記アドレスデータの一部または全部の値を前記第１のタイミング信号に応じて保持し、保持した値を前記モード指示データとして出力することを特徴とする付記１５に記載の動作モード設定方法。
【００８４】
（付記１８） 前記コマンドに応じた処理が終了するタイミングで変化する終了タイミング信号がある場合に、前記第４のステップでは、前記終了タイミング信号の変化を前記第２のタイミングとして、前記第３のステップで出力する前記モード指示データを保持し、出力することを特徴とする付記１５に記載の動作モード設定方法。
【００８５】
（付記１９） 前記動作モードは、一度のコマンドで複数のアドレスに対して一連の処理を行う動作モードを少なくとも含むことを特徴とする付記１５に記載の動作モード設定方法。
【００８６】
（付記２０） 前記動作モードの種類は、リードレイテンシ、バーストレングス、パーシャルサイズのいずれか１つを少なくとも含むことを特徴とする付記１５に記載の動作モード設定方法。
【００８７】
【発明の効果】
以上に説明したように、本発明による同期型半導体記憶装置においては、第１のモード指示データ処理手段が、複数のリード信号およびライト信号の組み合わせを検出したタイミングを第１のタイミング信号として、第１のタイミング信号に応じて、動作モードを指示するモード指示データを保持し、出力して、次に、第２のモード指示データ処理手段が、プリチャージ信号に基づいて設定される第２のタイミングで、第１のモード指示データ処理手段が出力するモード指示データを保持し、出力するので、リーガルなコマンドの組み合わせで動作モードを設定する際に、それら全てのコマンドが終了してから動作モードを設定することが出来る。
【図面の簡単な説明】
【図１】本発明の一実施形態によるＳＤＲＡＭ（半導体記憶装置）の全体構成を示すブロック図である。
【図２】図１に示したモードレジスタ２２の構成およびコマンドデコーダ／タイミングコントローラ１９との関係を示す図である。
【図３】図２に示したモードセットエントリー回路３１の回路構成例を示す図である。
【図４】図３に示したカウンタ回路５８の回路構成例について示す図である。
【図５】図２に示したアドレスラッチ１回路３２およびアドレスラッチ２回路３３の回路構成例を示す図である。
【図６】図１〜図５に示した半導体記憶装置における動作モードの設定動作を示す波形図である。
【符号の説明】
１１ アドレスラッチ／デコーダ
１２ ロウデコーダ
１３ メモリセルアレイ
１４ 入出力バッファ
１５ 入力データラッチ／コントローラ
１６ センス／スイッチ
１７ カラムデコーダ
１８ 出力データコントローラ
１９ コマンドデコーダ／タイミングコントローラ
２０ アドレスラッチ／デコーダ
２２ モードレジスタ
３１ モードセットエントリー回路
３２ アドレスラッチ１回路
３３ アドレスラッチ２回路
Claims (11)
- 複数の動作モードを有する同期型半導体記憶装置であって、
データの読み出しおよび書き込み可能なメモリセルが配列されたメモリセルアレイと、
外部から入力される複数種類のコントロール信号を基にリード信号およびライト信号を生成するリード信号・ライト信号生成手段と、
前記リード信号・ライト信号生成手段が生成するリード信号およびライト信号に基づいて、所定の複数のリード信号およびライト信号の組み合わせを検出したタイミングを第１のタイミング信号として出力するタイミング検出手段と、
前記タイミング検出手段が検出した第１のタイミング信号に応じて、前記動作モードを指示するモード指示データを保持し、出力する第１のモード指示データ処理手段と、
前記タイミング検出手段がプリチャージ信号に基づいて設定する第２のタイミングで、前記第１のモード指示データ処理手段が出力する前記モード指示データを保持し、出力する第２のモード指示データ処理手段と、
前記動作モードおよび前記リード信号およびライト信号に応じて前記メモリセルアレイからのデータの読み出しおよび前記メモリセルアレイへのデータの書き込みを制御するデータ制御手段と、
前記リード信号およびライト信号に応じた処理が終了するタイミングで変化するプリチャージ信号を出力するタイミング制御手段を具備し、
前記第２のモード指示データ処理手段は、前記タイミング制御手段の出力する前記プリチャージ信号の変化を前記第２のタイミングとして、前記第１のモード指示データ処理手段が出力する前記モード指示データを保持し、出力することを特徴とする同期型半導体記憶装置。 - 前記モード指示データが、複数ビットのアドレスデータの一部または全部を利用して入力される場合に、前記第１のモード指示データ処理手段は、前記アドレスデータの一部または全部の値を前記第１のタイミング信号に応じて保持し、保持した値を前記モード指示データとして出力することを特徴とする請求項１に記載の同期型半導体記憶装置。
- 前記動作モードは、一度のコマンドで複数のアドレスに対して一連の処理を行う動作モードを少なくとも含むことを特徴とする請求項１または請求項２に記載の同期型半導体記憶装置。
- 前記動作モードの種類は、リードレイテンシ、バーストレングス、パーシャルサイズのいずれか１つを少なくとも含むことを特徴とする請求項１から請求項３のいずれか１項に記載の同期型半導体記憶装置。
- 前記タイミング検出手段が検出に用いる前記リード信号およびライト信号は、前記メモリセルアレイに対してデータ読み出しまたはデータ書き込みを指示するリード信号及びライト信号であることを特徴とする請求項１から請求項４のいずれか１項に記載の同期型半導体記憶装置。
- 前記タイミング検出手段は、前記リード信号およびライト信号に応じて入力されるアドレスデータの値を、前記リード信号およびライト信号の組み合わせの検出に利用することを特徴とする請求項１から請求項５のいずれか１項に記載の同期型半導体記憶装置。
- 前記リード信号およびライト信号の組み合わせ順序および前記リード信号およびライト信号に応じて入力されるアドレスデータの値は、通常動作ではありえない組み合わせ順序およびアドレスデータの値であることを特徴とする請求項６に記載の同期型半導体記憶装置。
- 前記タイミング検出手段は、
入力された前記プリチャージ信号をそのまま前記第２のモード指示データ処理手段に出力し、
入力された前記リード信号および前記ライト信号の所定の組み合わせを検出したことに基づいて前記第１のタイミング信号を出力すること
を特徴とする請求項１から請求項７のいずれか１項に記載の同期型半導体記憶装置。 - 前記タイミング検出手段は、
前記リード信号を検出する第１カウンタ回路と、前記ライト信号を検出する第２カウンタ回路とを備えること
を特徴とする請求項１から請求項８のいずれか１項に記載の同期型半導体記憶装置。 - 前記第１カウンタ回路を複数備えるとともに、前記第２カウンタ回路を複数備え、
前記第１カウンタ回路または前記第２カウンタ回路は、前記第１カウンタ回路または前記第２カウンタ回路の出力信号に基づいて出力信号を反転させること
を特徴とする請求項９に記載の同期型半導体記憶装置。 - 前記第１カウンタ回路と前記第２カウンタ回路とは、
アドレス信号とリセット信号とに基づいて生成される内部リセット信号に基づいてリセットされること
を特徴とする請求項９または請求項１０に記載の同期型半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003074217A JP4327482B2 (ja) | 2003-03-18 | 2003-03-18 | 同期型半導体記憶装置 |
| US10/788,351 US6934216B2 (en) | 2003-03-18 | 2004-03-01 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003074217A JP4327482B2 (ja) | 2003-03-18 | 2003-03-18 | 同期型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004281002A JP2004281002A (ja) | 2004-10-07 |
| JP4327482B2 true JP4327482B2 (ja) | 2009-09-09 |
Family
ID=32984741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003074217A Expired - Fee Related JP4327482B2 (ja) | 2003-03-18 | 2003-03-18 | 同期型半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6934216B2 (ja) |
| JP (1) | JP4327482B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100626375B1 (ko) | 2003-07-21 | 2006-09-20 | 삼성전자주식회사 | 고주파로 동작하는 반도체 메모리 장치 및 모듈 |
| JP2007200504A (ja) * | 2006-01-30 | 2007-08-09 | Fujitsu Ltd | 半導体メモリ、メモリコントローラ及び半導体メモリの制御方法 |
| KR100856130B1 (ko) * | 2007-01-08 | 2008-09-03 | 삼성전자주식회사 | 동기/ 비동기 동작이 가능한 반도체 메모리 장치 및 상기반도체 메모리 장치의 데이터 입/ 출력 방법 |
| US7920431B2 (en) * | 2008-06-02 | 2011-04-05 | Micron Technology, Inc. | Asynchronous/synchronous interface |
| KR101796116B1 (ko) | 2010-10-20 | 2017-11-10 | 삼성전자 주식회사 | 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000076853A (ja) * | 1998-06-17 | 2000-03-14 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| US6678205B2 (en) * | 2001-12-26 | 2004-01-13 | Micron Technology, Inc. | Multi-mode synchronous memory device and method of operating and testing same |
-
2003
- 2003-03-18 JP JP2003074217A patent/JP4327482B2/ja not_active Expired - Fee Related
-
2004
- 2004-03-01 US US10/788,351 patent/US6934216B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20040184345A1 (en) | 2004-09-23 |
| JP2004281002A (ja) | 2004-10-07 |
| US6934216B2 (en) | 2005-08-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050413 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080226 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080304 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080502 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
| A131 | Notification of reasons for refusal |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
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| S533 | Written request for registration of change of name |
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| R371 | Transfer withdrawn |
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| S531 | Written request for registration of change of domicile |
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