JPH10135820A - カウンタの動作検査方法およびシリアルアクセスメモリ - Google Patents
カウンタの動作検査方法およびシリアルアクセスメモリInfo
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- JPH10135820A JPH10135820A JP8289463A JP28946396A JPH10135820A JP H10135820 A JPH10135820 A JP H10135820A JP 8289463 A JP8289463 A JP 8289463A JP 28946396 A JP28946396 A JP 28946396A JP H10135820 A JPH10135820 A JP H10135820A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318522—Test of Sequential circuits
- G01R31/318527—Test of counters
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/88—Monitoring involving counting
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Theoretical Computer Science (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
Abstract
(57)【要約】
【課題】 メモリアレイへの読み書き無しにアドレスカ
ウンタの動作検査を行うこと。 【解決手段】 本発明は、アドレスカウンタ１１の値を
クロックに応じて順次インクリメントしていき、キャリ
ー（ＣＡＲＲＹ）が出力されるまでのクロック（ＣＬ
Ｋ）の数をカウントし、その実際にカウントしたクロッ
ク数と、キャリー（ＣＡＲＲＹ）が出力されるまでの計
算上のクロック数との一致、不一致に基づいて動作検査
を行う。また、アドレスカウンタ１１から出力されるキ
ャリー（ＣＡＲＲＹ）と、メモリアレイ１２から出力さ
れるデータ（ＤＡＴＡ）とを切り換えて出力する出力回
路１３を備えている。
ウンタの動作検査を行うこと。 【解決手段】 本発明は、アドレスカウンタ１１の値を
クロックに応じて順次インクリメントしていき、キャリ
ー（ＣＡＲＲＹ）が出力されるまでのクロック（ＣＬ
Ｋ）の数をカウントし、その実際にカウントしたクロッ
ク数と、キャリー（ＣＡＲＲＹ）が出力されるまでの計
算上のクロック数との一致、不一致に基づいて動作検査
を行う。また、アドレスカウンタ１１から出力されるキ
ャリー（ＣＡＲＲＹ）と、メモリアレイ１２から出力さ
れるデータ（ＤＡＴＡ）とを切り換えて出力する出力回
路１３を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、所定のクロックに
応じてインクリメントされるカウンタの動作検査方法お
よびアドレスカウンタによってメモリアレイのアドレス
が指定されるシリアルアクセスメモリに関する。
応じてインクリメントされるカウンタの動作検査方法お
よびアドレスカウンタによってメモリアレイのアドレス
が指定されるシリアルアクセスメモリに関する。
【０００２】
【従来の技術】従来、シリアルアクセスメモリに内蔵さ
れているアドレスカウンタが正常に動作しているか否か
のテストは、全メモリセルに一旦データを書き込んだ
後、リードモディファイライトで読み出したメモリセル
のデータを書き直すことで、アドレスの縮退がないかを
検査している。
れているアドレスカウンタが正常に動作しているか否か
のテストは、全メモリセルに一旦データを書き込んだ
後、リードモディファイライトで読み出したメモリセル
のデータを書き直すことで、アドレスの縮退がないかを
検査している。
【０００３】すなわち、アドレスカウンタをインクリメ
ントしながら一旦全メモリセルにデータ（例えば、
「０」データ）を書き込み、その後、アドレスを一旦
「０」番地にリセットした後、再度データを読み出しな
がら逆データ（例えば、「１」データ）を書き込んでア
ドレスカウンタをインクリメントする。
ントしながら一旦全メモリセルにデータ（例えば、
「０」データ）を書き込み、その後、アドレスを一旦
「０」番地にリセットした後、再度データを読み出しな
がら逆データ（例えば、「１」データ）を書き込んでア
ドレスカウンタをインクリメントする。
【０００４】この際、アドレスカウンタの値を所定のパ
ターンで変化させることで、そのアドレスカウンタの値
の示すアドレスのメモリセルに例えば「１」データが書
き込まれ、その他のアドレスのメモリセルには例えば
「０」データが書き込まれていることになる。
ターンで変化させることで、そのアドレスカウンタの値
の示すアドレスのメモリセルに例えば「１」データが書
き込まれ、その他のアドレスのメモリセルには例えば
「０」データが書き込まれていることになる。
【０００５】したがって、その後にアドレスカウンタの
値を変化させたパターンで再度データを読み出し、その
読み出したデータが全て「１」であればアドレスカウン
タが正常に動作していると判断し、読み出したデータに
「０」が含まれていればアドレスカウンタが誤動作しア
ドレスが縮退しているとして、そのシリアルアクセスメ
モリをフェイルすることになる。
値を変化させたパターンで再度データを読み出し、その
読み出したデータが全て「１」であればアドレスカウン
タが正常に動作していると判断し、読み出したデータに
「０」が含まれていればアドレスカウンタが誤動作しア
ドレスが縮退しているとして、そのシリアルアクセスメ
モリをフェイルすることになる。
【０００６】
【発明が解決しようとする課題】しかしながら、近年の
シリアルアクセスメモリの大容量化に伴い、全メモリセ
ルに対してリード／ライト試験を行うと多大な時間を必
要とし、生産性向上の妨げとなっている。
シリアルアクセスメモリの大容量化に伴い、全メモリセ
ルに対してリード／ライト試験を行うと多大な時間を必
要とし、生産性向上の妨げとなっている。
【０００７】さらに、アドレスカウンタのテスト時にフ
ェイルした場合、アドレスカウンタの動作不良なのか、
その他の部分の不良なのかの判断がつけ難いという問題
が生じており、不良解析に多くの時間を費やしている。
ェイルした場合、アドレスカウンタの動作不良なのか、
その他の部分の不良なのかの判断がつけ難いという問題
が生じており、不良解析に多くの時間を費やしている。
【０００８】
【課題を解決するための手段】本発明はこのような課題
を解決するために成されたカウンタの動作検査方法およ
びシリアルアクセスメモリである。すなわち、本発明の
カウンタの動作検査方法は、カウンタを所定の初期値に
セットする工程と、このカウンタの値をクロックに応じ
てインクリメントする工程と、カウンタからキャリーが
出力されるまでのクロックの数をカウントし、そのカウ
ントしたクロックの数と予め設定された所定の値とを比
較する工程と、この比較の結果に基づいて前記カウンタ
の動作を検査する工程とから成る。
を解決するために成されたカウンタの動作検査方法およ
びシリアルアクセスメモリである。すなわち、本発明の
カウンタの動作検査方法は、カウンタを所定の初期値に
セットする工程と、このカウンタの値をクロックに応じ
てインクリメントする工程と、カウンタからキャリーが
出力されるまでのクロックの数をカウントし、そのカウ
ントしたクロックの数と予め設定された所定の値とを比
較する工程と、この比較の結果に基づいて前記カウンタ
の動作を検査する工程とから成る。
【０００９】また、本発明のシリアルアクセスメモリ
は、データを記憶するメモリアレイと、メモリアレイに
対するアドレスを指定するアドレスカウンタと、所定の
クロックに応じてインクリメントされるアドレスカウン
タの動作検査を行うにあたり、アドレスカウンタから出
力されるキャリーと、メモリアレイから出力されるデー
タとを切り換えて出力する出力回路とを備えているもの
である。
は、データを記憶するメモリアレイと、メモリアレイに
対するアドレスを指定するアドレスカウンタと、所定の
クロックに応じてインクリメントされるアドレスカウン
タの動作検査を行うにあたり、アドレスカウンタから出
力されるキャリーと、メモリアレイから出力されるデー
タとを切り換えて出力する出力回路とを備えているもの
である。
【００１０】このような本発明におけるカウンタの動作
検査方法では、クロックに応じてカウンタの値を順次イ
ンクリメントしていき、キャリーが出力されるまでの実
際のクロック数と、初期値からキャリーが出力されるま
での計算上のクロック数との比較によって動作の良否を
判断している。すなわち、カウンタの初期値からキャリ
ーが出力されるまでのカウント数は予め計算によって分
かるため、クロックに応じてカウンタの値を１づつイン
クリメントしていくことで、カウンタが正常であればキ
ャリーが出力されるまでの実際のクロック数と、計算上
のクロック数とが一致する。一方、カウンタが誤動作を
起こしている場合には、キャリーが出力されるまでの実
際のクロック数と、計算上のクロック数とが一致しない
ことになる。これを利用して簡単にしかも短時間でカウ
ンタの動作を検査できることになる。
検査方法では、クロックに応じてカウンタの値を順次イ
ンクリメントしていき、キャリーが出力されるまでの実
際のクロック数と、初期値からキャリーが出力されるま
での計算上のクロック数との比較によって動作の良否を
判断している。すなわち、カウンタの初期値からキャリ
ーが出力されるまでのカウント数は予め計算によって分
かるため、クロックに応じてカウンタの値を１づつイン
クリメントしていくことで、カウンタが正常であればキ
ャリーが出力されるまでの実際のクロック数と、計算上
のクロック数とが一致する。一方、カウンタが誤動作を
起こしている場合には、キャリーが出力されるまでの実
際のクロック数と、計算上のクロック数とが一致しない
ことになる。これを利用して簡単にしかも短時間でカウ
ンタの動作を検査できることになる。
【００１１】また、本発明のシリアルアクセスメモリで
は、アドレスカウンタから出力されるキャリーと、メモ
リアレイから出力されるデータとを切り換えて出力する
出力回路を備えていることから、アドレスカウンタの動
作検査を行う際に、メモリアレイとは独立してアドレス
カウンタから出力されるキャリーのみを得ることができ
るようになる。
は、アドレスカウンタから出力されるキャリーと、メモ
リアレイから出力されるデータとを切り換えて出力する
出力回路を備えていることから、アドレスカウンタの動
作検査を行う際に、メモリアレイとは独立してアドレス
カウンタから出力されるキャリーのみを得ることができ
るようになる。
【００１２】
【発明の実施の形態】以下に、本発明のカウンタの動作
検査方法およびシリアルアクセスメモリにおける実施の
形態を図に基づいて説明する。図１は、第１実施形態を
説明するブロック図である。本実施形態におけるシリア
ルアクセスメモリ１には、主としてアドレスカウンタ１
１と、メモリアレイ１２と、出力回路１３とが設けられ
ている。このシリアルアクセスメモリ１のアドレスカウ
ンタ１１を検査する際には、外部のメモリテスタ２から
所定の信号を入出力して、その良否を判定している。
検査方法およびシリアルアクセスメモリにおける実施の
形態を図に基づいて説明する。図１は、第１実施形態を
説明するブロック図である。本実施形態におけるシリア
ルアクセスメモリ１には、主としてアドレスカウンタ１
１と、メモリアレイ１２と、出力回路１３とが設けられ
ている。このシリアルアクセスメモリ１のアドレスカウ
ンタ１１を検査する際には、外部のメモリテスタ２から
所定の信号を入出力して、その良否を判定している。
【００１３】アドレスカウンタ１１は、メモリアレイ１
２に対するデータの読み書きの際にアドレスを指定する
ためのものである。本実施形態では１０Ｂｉｔのアドレ
スカウンタ１１となっており、メモリテスタ２から送ら
れるクロック（ＣＬＫ）に同期してカウント値が例えば
０番地からインクリメントし、１０２４回のクロック
（ＣＬＫ）が入力されるとキャリー（ＣＡＲＲＹ）信号
を出力するようになっている。
２に対するデータの読み書きの際にアドレスを指定する
ためのものである。本実施形態では１０Ｂｉｔのアドレ
スカウンタ１１となっており、メモリテスタ２から送ら
れるクロック（ＣＬＫ）に同期してカウント値が例えば
０番地からインクリメントし、１０２４回のクロック
（ＣＬＫ）が入力されるとキャリー（ＣＡＲＲＹ）信号
を出力するようになっている。
【００１４】また、出力回路１３は、アドレスカウンタ
１１から出力されるキャリー（ＣＡＲＲＹ）と、メモリ
アレイ１２から出力されるデータ（ＤＡＴＡ）とを、メ
モリテスタ２から送られるテスト（ＴＥＳＴ）信号に基
づき切り換えて出力している。
１１から出力されるキャリー（ＣＡＲＲＹ）と、メモリ
アレイ１２から出力されるデータ（ＤＡＴＡ）とを、メ
モリテスタ２から送られるテスト（ＴＥＳＴ）信号に基
づき切り換えて出力している。
【００１５】つまり、アドレスカウンタ１１の動作検査
を行う場合には、例えばテスト（ＴＥＳＴ）端子をＬｏ
ｗレベルにして、アドレスカウンタ１１から出力される
キャリー（ＣＡＲＲＹ）信号をキャリーアウト（ＣＯＵ
Ｔ）端子からメモリテスタ２へ送る。一方、アドレスカ
ウンタ１１の動作検査を行わない場合には、例えばテス
ト（ＴＥＳＴ）端子をＨｉｇｈレベルにして、メモリア
レイ１２から出力されるデータ（ＤＡＴＡ）をデータア
ウト（ＤＯＵＴ）端子から出力することになる。
を行う場合には、例えばテスト（ＴＥＳＴ）端子をＬｏ
ｗレベルにして、アドレスカウンタ１１から出力される
キャリー（ＣＡＲＲＹ）信号をキャリーアウト（ＣＯＵ
Ｔ）端子からメモリテスタ２へ送る。一方、アドレスカ
ウンタ１１の動作検査を行わない場合には、例えばテス
ト（ＴＥＳＴ）端子をＨｉｇｈレベルにして、メモリア
レイ１２から出力されるデータ（ＤＡＴＡ）をデータア
ウト（ＤＯＵＴ）端子から出力することになる。
【００１６】次に、図２に示すタイミングチャートに基
づいてアドレスカウンタの動作検査方法について説明す
る。なお、図２に示されない符号は図１を参照するもの
とする。先ず初めに、アドレスカウンタ１１の動作検査
を行うにあたりテスト（ＴＥＳＴ）端子をＬｏｗレベル
とする。次いで、リセット（ＲＥＳＥＴ）端子をＨｉｇ
ｈレベルからＬｏｗレベルにすることで、アドレスカウ
ンタ１１のカウント値を０番地にリセットする。
づいてアドレスカウンタの動作検査方法について説明す
る。なお、図２に示されない符号は図１を参照するもの
とする。先ず初めに、アドレスカウンタ１１の動作検査
を行うにあたりテスト（ＴＥＳＴ）端子をＬｏｗレベル
とする。次いで、リセット（ＲＥＳＥＴ）端子をＨｉｇ
ｈレベルからＬｏｗレベルにすることで、アドレスカウ
ンタ１１のカウント値を０番地にリセットする。
【００１７】その後、メモリテスタ２からシリアルアク
セスメモリ１へクロック（ＣＬＫ）を入力し、そのクロ
ックに同期してアドレスカウンタ１１のカウント値を１
づつインクリメントしていく。先に説明したように、本
実施形態ではアドレスカウンタ１１が１０Ｂｉｔである
ため、１０２４回のクロック（ＣＬＫ）が入力されると
キャリー（ＣＡＲＲＹ）信号が出力され、出力回路１３
を経てキャリーアウト（ＣＯＵＴ）端子から出力される
ことになる。
セスメモリ１へクロック（ＣＬＫ）を入力し、そのクロ
ックに同期してアドレスカウンタ１１のカウント値を１
づつインクリメントしていく。先に説明したように、本
実施形態ではアドレスカウンタ１１が１０Ｂｉｔである
ため、１０２４回のクロック（ＣＬＫ）が入力されると
キャリー（ＣＡＲＲＹ）信号が出力され、出力回路１３
を経てキャリーアウト（ＣＯＵＴ）端子から出力される
ことになる。
【００１８】一方、メモリテスタ２は、クロック（ＣＬ
Ｋ）端子へ送るクロック数を内部カウンタ（図示せず）
によってカウントしている。そして、シリアルアクセス
メモリ１のキャリーアウト（ＣＯＵＴ）端子からキャリ
ー（ＣＡＲＲＹ）信号が出力されるまでの内部カウンタ
の値（クロック数）と、アドレスカウンタ１１が０番地
からキャリー（ＣＡＲＲＹ）信号を出力するまでのクロ
ック数（１０Ｂｉｔアドレスカウンタの場合には１０２
４回）とを比較して、一致しているか否かにより動作の
良否を判定する。
Ｋ）端子へ送るクロック数を内部カウンタ（図示せず）
によってカウントしている。そして、シリアルアクセス
メモリ１のキャリーアウト（ＣＯＵＴ）端子からキャリ
ー（ＣＡＲＲＹ）信号が出力されるまでの内部カウンタ
の値（クロック数）と、アドレスカウンタ１１が０番地
からキャリー（ＣＡＲＲＹ）信号を出力するまでのクロ
ック数（１０Ｂｉｔアドレスカウンタの場合には１０２
４回）とを比較して、一致しているか否かにより動作の
良否を判定する。
【００１９】すなわち、アドレスカウンタ１１の初期値
（この例では０番地）からキャリー（ＣＡＲＲＹ）信号
が出力されるまでのクロック数は初期値とＢｉｔ数とか
ら予め計算によって分かっており、クロック（ＣＬＫ）
に同期してアドレスカウンタ１１のカウント値を１づつ
インクリメントしていくことで、アドレスカウンタ１１
が正常であればキャリー（ＣＡＲＲＹ）信号が出力され
るまで計算上のクロック数と、実際にメモリテスタ２か
ら出力されたクロック数とが一致する。
（この例では０番地）からキャリー（ＣＡＲＲＹ）信号
が出力されるまでのクロック数は初期値とＢｉｔ数とか
ら予め計算によって分かっており、クロック（ＣＬＫ）
に同期してアドレスカウンタ１１のカウント値を１づつ
インクリメントしていくことで、アドレスカウンタ１１
が正常であればキャリー（ＣＡＲＲＹ）信号が出力され
るまで計算上のクロック数と、実際にメモリテスタ２か
ら出力されたクロック数とが一致する。
【００２０】また、アドレスカウンタ１１が誤動作を起
こしている場合には、キャリー（ＣＡＲＲＹ）信号が出
力されるまでの計算上のクロック数と、メモリテスタ２
から出力された実際のクロック数とが一致しないことに
なる。
こしている場合には、キャリー（ＣＡＲＲＹ）信号が出
力されるまでの計算上のクロック数と、メモリテスタ２
から出力された実際のクロック数とが一致しないことに
なる。
【００２１】このように、キャリー（ＣＡＲＲＹ）信号
が出力されるまでの計算上のクロック数と、メモリテス
タ２から出力された実際のクロック数とを比較して、そ
の一致、不一致を判断することにより、メモリアレイ１
２へのデータの書き込み、読み出しを行うことなく、簡
単にしかも短時間でアドレスカウンタ１１の動作良否を
判定できるようになる。
が出力されるまでの計算上のクロック数と、メモリテス
タ２から出力された実際のクロック数とを比較して、そ
の一致、不一致を判断することにより、メモリアレイ１
２へのデータの書き込み、読み出しを行うことなく、簡
単にしかも短時間でアドレスカウンタ１１の動作良否を
判定できるようになる。
【００２２】次に、第２実施形態の説明を行う。図３は
第２実施形態を説明するブロック図である。すなわち、
第２実施形態におけるシリアルアクセスメモリ１は、ア
ドレスカウンタ１１、メモリアレイ１２、出力回路１３
を備える点で第１実施形態と同様であるが、出力回路１
３によって選択されたキャリー（ＣＡＲＲＹ）信号やメ
モリアレイ１２からのデータ（ＤＡＴＡ）を、共通のデ
ータアウト（ＤＯＵＴ）端子から出力している点で相違
する。
第２実施形態を説明するブロック図である。すなわち、
第２実施形態におけるシリアルアクセスメモリ１は、ア
ドレスカウンタ１１、メモリアレイ１２、出力回路１３
を備える点で第１実施形態と同様であるが、出力回路１
３によって選択されたキャリー（ＣＡＲＲＹ）信号やメ
モリアレイ１２からのデータ（ＤＡＴＡ）を、共通のデ
ータアウト（ＤＯＵＴ）端子から出力している点で相違
する。
【００２３】基本的な動作は第１実施形態と同様であ
り、リセット（ＲＥＳＥＴ）によってアドレスカウンタ
１１のカウント値を０番地にリセットし、クロック（Ｃ
ＬＫ）に同期してアドレスカウンタ１１のカウント値を
１づつインクリメントしていく。そして、キャリー（Ｃ
ＡＲＲＹ）信号が出力されるまでの実際のクロック数
と、予め分かっている計算上のクロック数とを比較し
て、その一致、不一致によりアドレスカウンタ１１の動
作良否を判断する。
り、リセット（ＲＥＳＥＴ）によってアドレスカウンタ
１１のカウント値を０番地にリセットし、クロック（Ｃ
ＬＫ）に同期してアドレスカウンタ１１のカウント値を
１づつインクリメントしていく。そして、キャリー（Ｃ
ＡＲＲＹ）信号が出力されるまでの実際のクロック数
と、予め分かっている計算上のクロック数とを比較し
て、その一致、不一致によりアドレスカウンタ１１の動
作良否を判断する。
【００２４】このアドレスカウンタ１１の動作検査を行
うにあたり、第２実施形態では、メモリテスタ２からシ
リアルアクセスメモリ１のテスト（ＴＥＳＴ）端子へ例
えばＬｏｗレベルの信号を送り、出力回路１３をディゼ
ーブル状態にする。これによって出力回路１３はキャリ
ー（ＣＡＲＲＹ）信号をデータアウト（ＤＯＵＴ）端子
へ出力するよう切り換えを行う。
うにあたり、第２実施形態では、メモリテスタ２からシ
リアルアクセスメモリ１のテスト（ＴＥＳＴ）端子へ例
えばＬｏｗレベルの信号を送り、出力回路１３をディゼ
ーブル状態にする。これによって出力回路１３はキャリ
ー（ＣＡＲＲＹ）信号をデータアウト（ＤＯＵＴ）端子
へ出力するよう切り換えを行う。
【００２５】したがって、動作検査時にアドレスカウン
タ１１からキャリー（ＣＡＲＲＹ）信号が出力された場
合には、出力回路１３を経てデータアウト（ＤＯＵＴ）
端子からメモリテスタ２へキャリー（ＣＡＲＲＹ）信号
が送られることになる。
タ１１からキャリー（ＣＡＲＲＹ）信号が出力された場
合には、出力回路１３を経てデータアウト（ＤＯＵＴ）
端子からメモリテスタ２へキャリー（ＣＡＲＲＹ）信号
が送られることになる。
【００２６】このデータアウト（ＤＯＵＴ）端子は、ア
ドレスカウンタ１１の動作検査を行わない場合にはメモ
リアレイ１２から出力されるデータ（ＤＡＴＡ）を外部
へ出力するための端子となる。つまり、第２実施形態で
は、アドレスカウンタ１１の動作検査時に出力されるキ
ャリー（ＣＡＲＲＹ）信号と、動作検査時以外に出力さ
れるデータ（ＤＡＴＡ）とを同じデータアウト（ＤＯＵ
Ｔ）端子から出力でき、シリアルアクセスメモリ１の全
体の端子数を削減することができるようになる。
ドレスカウンタ１１の動作検査を行わない場合にはメモ
リアレイ１２から出力されるデータ（ＤＡＴＡ）を外部
へ出力するための端子となる。つまり、第２実施形態で
は、アドレスカウンタ１１の動作検査時に出力されるキ
ャリー（ＣＡＲＲＹ）信号と、動作検査時以外に出力さ
れるデータ（ＤＡＴＡ）とを同じデータアウト（ＤＯＵ
Ｔ）端子から出力でき、シリアルアクセスメモリ１の全
体の端子数を削減することができるようになる。
【００２７】次に、第３実施形態の説明を行う。図４は
第３実施形態を説明するブロック図である。この第３実
施形態におけるシリアルアクセスメモリ１は、アドレス
カウンタ１１、メモリアレイ１２、出力回路１３を備え
ているとともに、アドレスレジスタ１４を備えている点
に特徴がある。
第３実施形態を説明するブロック図である。この第３実
施形態におけるシリアルアクセスメモリ１は、アドレス
カウンタ１１、メモリアレイ１２、出力回路１３を備え
ているとともに、アドレスレジスタ１４を備えている点
に特徴がある。
【００２８】基本的な動作は第１実施形態および第２実
施形態と同様であり、リセット（ＲＥＳＥＴ）によって
アドレスカウンタ１１（アドレスレジスタ１４を含む）
のカウント値を０番地にリセットし、クロック（ＣＬ
Ｋ）に同期してアドレスカウンタ１１のカウント値を１
づつインクリメントしていく。そして、キャリー（ＣＡ
ＲＲＹ）信号が出力されるまでの実際のクロック数と、
予め分かっている計算上のクロック数とを比較して、そ
の一致、不一致によりアドレスカウンタ１１の動作良否
を判断する。
施形態と同様であり、リセット（ＲＥＳＥＴ）によって
アドレスカウンタ１１（アドレスレジスタ１４を含む）
のカウント値を０番地にリセットし、クロック（ＣＬ
Ｋ）に同期してアドレスカウンタ１１のカウント値を１
づつインクリメントしていく。そして、キャリー（ＣＡ
ＲＲＹ）信号が出力されるまでの実際のクロック数と、
予め分かっている計算上のクロック数とを比較して、そ
の一致、不一致によりアドレスカウンタ１１の動作良否
を判断する。
【００２９】第３実施形態では、アドレスカウンタ１１
の動作検査を行うにあたり、アドレスカウンタ１１の初
期値を０番地以外にプリセットできる点に特徴がある。
すなわち、メモリテスタ２からシリアルアクセスメモリ
１のプリセット（ＰＲＥＳＥＴ）端子へ初期値となるア
ドレスが送られ、その値がアドレスレジスタ１４に入力
される。そして、アドレスカウンタ１１には、このアド
レスレジスタ１４に入力されたアドレスが初期値として
入力され、そのアドレスからクロック（ＣＬＫ）に同期
したインクリメントが始まることになる。
の動作検査を行うにあたり、アドレスカウンタ１１の初
期値を０番地以外にプリセットできる点に特徴がある。
すなわち、メモリテスタ２からシリアルアクセスメモリ
１のプリセット（ＰＲＥＳＥＴ）端子へ初期値となるア
ドレスが送られ、その値がアドレスレジスタ１４に入力
される。そして、アドレスカウンタ１１には、このアド
レスレジスタ１４に入力されたアドレスが初期値として
入力され、そのアドレスからクロック（ＣＬＫ）に同期
したインクリメントが始まることになる。
【００３０】例えば、アドレスレジスタ１４の１０Ｂｉ
ｔアドレスＡ９〜Ａ０に「１１００００００００」が入
力された場合には、アドレスカウンタ１１の１０Ｂｉｔ
アドレスＡ９〜Ａ０に「１１００００００００」が初期
値としプリセットされる。
ｔアドレスＡ９〜Ａ０に「１１００００００００」が入
力された場合には、アドレスカウンタ１１の１０Ｂｉｔ
アドレスＡ９〜Ａ０に「１１００００００００」が初期
値としプリセットされる。
【００３１】メモリテスタ２は、アドレスカウンタ１１
にプリセットされた「１１００００００００」番地から
キャリー（ＣＡＲＲＹ）信号が出力されるまでのクロッ
ク数を計算しておき（この場合、２５６回）、実際にク
ロック（ＣＬＫ）をアドレスカウンタ１１に与えてその
カウント値をインクリメントしてキャリー（ＣＡＲＲ
Ｙ）信号が出力回路１３を経てデータアウト（ＤＯＵ
Ｔ）端子から送られるまでのクロック数と比較する。
にプリセットされた「１１００００００００」番地から
キャリー（ＣＡＲＲＹ）信号が出力されるまでのクロッ
ク数を計算しておき（この場合、２５６回）、実際にク
ロック（ＣＬＫ）をアドレスカウンタ１１に与えてその
カウント値をインクリメントしてキャリー（ＣＡＲＲ
Ｙ）信号が出力回路１３を経てデータアウト（ＤＯＵ
Ｔ）端子から送られるまでのクロック数と比較する。
【００３２】そして、この比較の結果、計算上のクロッ
ク数と実際のクロック数とが一致している場合には、プ
リセットしたアドレスからキャリー（ＣＡＲＲＹ）信号
が出力されるまでのアドレスカウンタ１１の動作は正常
であると判断し、一致しなかった場合にはプリセットし
たアドレスからキャリー（ＣＡＲＲＹ）信号が出力され
るまでのアドレスカウンタ１１の動作に異常があると判
断する。
ク数と実際のクロック数とが一致している場合には、プ
リセットしたアドレスからキャリー（ＣＡＲＲＹ）信号
が出力されるまでのアドレスカウンタ１１の動作は正常
であると判断し、一致しなかった場合にはプリセットし
たアドレスからキャリー（ＣＡＲＲＹ）信号が出力され
るまでのアドレスカウンタ１１の動作に異常があると判
断する。
【００３３】このように、第３実施形態ではメモリテス
タ２からアドレスレジスタ１４を介してアドレスカウン
タ１１にアドレスのプリセットを行うことで、プリセッ
ト回路の動作検査も行うことが可能となる。
タ２からアドレスレジスタ１４を介してアドレスカウン
タ１１にアドレスのプリセットを行うことで、プリセッ
ト回路の動作検査も行うことが可能となる。
【００３４】なお、上記説明したいずれの実施形態で
も、シリアルアクセスメモリ１の外部に接続されたメモ
リテスタ２から所定の信号を入出力してメモリカウンタ
１１の動作検査を行うようにしたが、このようなメモリ
テスタ２を構成する測定回路をシリアルアクセスメモリ
１１と同一チップ内に形成したものであってもよい。
も、シリアルアクセスメモリ１の外部に接続されたメモ
リテスタ２から所定の信号を入出力してメモリカウンタ
１１の動作検査を行うようにしたが、このようなメモリ
テスタ２を構成する測定回路をシリアルアクセスメモリ
１１と同一チップ内に形成したものであってもよい。
【００３５】また、本実施形態では、主としてシリアル
アクセスメモリ１に内蔵されたアドレスカウンタ１１の
動作検査を例として説明したが、本発明のアドレスカウ
ンタ１１の動作検査方法はシリアルアクセスメモリ１１
以外であっても、キャリー（ＣＡＲＲＹ）信号を出力で
きるアドレスカウンタ１１を内蔵している装置に対して
適用可能である。
アクセスメモリ１に内蔵されたアドレスカウンタ１１の
動作検査を例として説明したが、本発明のアドレスカウ
ンタ１１の動作検査方法はシリアルアクセスメモリ１１
以外であっても、キャリー（ＣＡＲＲＹ）信号を出力で
きるアドレスカウンタ１１を内蔵している装置に対して
適用可能である。
【００３６】
【発明の効果】以上説明したように、本発明のカウンタ
の動作検査方法およびシリアルアクセスメモリによれば
次のような効果がある。すなわち、クロックに応じてカ
ウンタの値を順次インクリメントしておき、キャリーが
出力されるまでの実際のクロック数と、アドレスの初期
値からキャリーが出力されるまでの計算上のクロック数
との比較によって動作の良否を判定していることから、
メモリアレイへのデータの読み出し、書き込みを行うこ
となく簡単に、しかも短時間でカウンタの動作検査を行
うことが可能となる。
の動作検査方法およびシリアルアクセスメモリによれば
次のような効果がある。すなわち、クロックに応じてカ
ウンタの値を順次インクリメントしておき、キャリーが
出力されるまでの実際のクロック数と、アドレスの初期
値からキャリーが出力されるまでの計算上のクロック数
との比較によって動作の良否を判定していることから、
メモリアレイへのデータの読み出し、書き込みを行うこ
となく簡単に、しかも短時間でカウンタの動作検査を行
うことが可能となる。
【００３７】また、メモリアレイへのデータの読み出
し、書き込みを行う必要がないことから、アドレスカウ
ンタの動作検査で不良となった場合に、その要因を明確
に特定することができ、不良解析を容易に行うことが可
能となる。
し、書き込みを行う必要がないことから、アドレスカウ
ンタの動作検査で不良となった場合に、その要因を明確
に特定することができ、不良解析を容易に行うことが可
能となる。
【図１】第１実施形態を説明するブロック図である。
【図２】動作タイミングチャートである。
【図３】第２実施形態を説明するブロック図である。
【図４】第３実施形態を説明するブロック図である。
１ シリアルアクセスメモリ ２ メモリテスタ １１ アドレスカウンタ １２ メモリアレイ １３ 出力回路 １４ アドレスレジスタ
Claims (3)
- 【請求項１】 カウンタを所定の初期値にセットする工
程と、 前記カウンタの値をクロックに応じてインクリメントす
る工程と、 前記カウンタからキャリーが出力されるまでの前記クロ
ックの数をカウントし該カウントしたクロックの数と予
め設定された所定の値とを比較する工程と、 前記比較の結果に基づいて前記カウンタの動作を検査す
る工程とから成ることを特徴とするカウンタの動作検査
方法。 - 【請求項２】 前記予め設定された所定の値は、前記カ
ウンタの初期値から前記キャリーが出力されるまでの計
算上のクロック数であることを特徴とするカウンタの動
作検査方法。 - 【請求項３】 データを記憶するメモリアレイと、 前記メモリアレイに対するアドレスを指定するアドレス
カウンタと、 所定のクロックに応じてインクリメントされる前記アド
レスカウンタの動作検査を行うにあたり、該アドレスカ
ウンタから出力されるキャリーと、前記メモリアレイか
ら出力されるデータとを切り換えて出力する出力回路と
を備えていることを特徴とするシリアルアクセスメモ
リ。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8289463A JPH10135820A (ja) | 1996-10-31 | 1996-10-31 | カウンタの動作検査方法およびシリアルアクセスメモリ |
| TW086115364A TW443035B (en) | 1996-10-31 | 1997-10-18 | Method and apparatus for testing counter and serial access memory containing it |
| KR1019970054843A KR100336156B1 (ko) | 1996-10-31 | 1997-10-24 | 카운터검사방법및장치와시리얼억세스메모리 |
| US08/959,443 US5930186A (en) | 1996-10-31 | 1997-10-28 | Method and apparatus for testing counter and serial access memory |
| CN97121557A CN1181662A (zh) | 1996-10-31 | 1997-10-29 | 测试计数器的方法和装置及串行存储器 |
| DE1997627765 DE69727765T2 (de) | 1996-10-31 | 1997-10-31 | Verfahren und Vorrichtung zur Prüfung eines Zählers und diesen enthaltender serieller Zugriffspeicher |
| EP97119088A EP0840329B1 (en) | 1996-10-31 | 1997-10-31 | Method and apparatus for testing counter and serial access memory containing it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8289463A JPH10135820A (ja) | 1996-10-31 | 1996-10-31 | カウンタの動作検査方法およびシリアルアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135820A true JPH10135820A (ja) | 1998-05-22 |
Family
ID=17743602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8289463A Pending JPH10135820A (ja) | 1996-10-31 | 1996-10-31 | カウンタの動作検査方法およびシリアルアクセスメモリ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5930186A (ja) |
| EP (1) | EP0840329B1 (ja) |
| JP (1) | JPH10135820A (ja) |
| KR (1) | KR100336156B1 (ja) |
| CN (1) | CN1181662A (ja) |
| DE (1) | DE69727765T2 (ja) |
| TW (1) | TW443035B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5579972B2 (ja) * | 2008-08-01 | 2014-08-27 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置及び半導体記憶装置のテスト方法 |
| ES2618934T3 (es) | 2012-07-24 | 2017-06-22 | Huawei Technologies Co., Ltd | Procedimiento, aparato y sistema de comprobación y reconfiguración |
| CN103576074A (zh) * | 2012-08-06 | 2014-02-12 | 上海海尔集成电路有限公司 | 实时时钟模块测试装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4336448A (en) * | 1980-04-18 | 1982-06-22 | General Motors Corporation | Binary counter and circuit for testing same |
| US4661930A (en) * | 1984-08-02 | 1987-04-28 | Texas Instruments Incorporated | High speed testing of integrated circuit |
| US4991185A (en) * | 1990-01-03 | 1991-02-05 | Sundstrand Corporation | Method of testing n-bit programmable counters |
| JP3100622B2 (ja) * | 1990-11-20 | 2000-10-16 | 沖電気工業株式会社 | 同期型ダイナミックｒａｍ |
| US5412580A (en) * | 1991-07-03 | 1995-05-02 | Hughes Aircraft Company | Pseudo-random vector generated testable counter |
| US5473651A (en) * | 1994-12-28 | 1995-12-05 | At&T Corp. | Method and apparatus for testing large embedded counters |
-
1996
- 1996-10-31 JP JP8289463A patent/JPH10135820A/ja active Pending
-
1997
- 1997-10-18 TW TW086115364A patent/TW443035B/zh not_active IP Right Cessation
- 1997-10-24 KR KR1019970054843A patent/KR100336156B1/ko not_active IP Right Cessation
- 1997-10-28 US US08/959,443 patent/US5930186A/en not_active Expired - Fee Related
- 1997-10-29 CN CN97121557A patent/CN1181662A/zh active Pending
- 1997-10-31 EP EP97119088A patent/EP0840329B1/en not_active Expired - Lifetime
- 1997-10-31 DE DE1997627765 patent/DE69727765T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0840329A1 (en) | 1998-05-06 |
| US5930186A (en) | 1999-07-27 |
| CN1181662A (zh) | 1998-05-13 |
| EP0840329B1 (en) | 2004-02-25 |
| KR19980033154A (ko) | 1998-07-25 |
| DE69727765D1 (de) | 2004-04-01 |
| DE69727765T2 (de) | 2005-01-13 |
| KR100336156B1 (ko) | 2002-07-18 |
| TW443035B (en) | 2001-06-23 |
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