JPH08314795A - 記憶装置の読み出し回路及び記憶システム - Google Patents
記憶装置の読み出し回路及び記憶システムInfo
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- JPH08314795A JPH08314795A JP7093867A JP9386795A JPH08314795A JP H08314795 A JPH08314795 A JP H08314795A JP 7093867 A JP7093867 A JP 7093867A JP 9386795 A JP9386795 A JP 9386795A JP H08314795 A JPH08314795 A JP H08314795A
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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Abstract
(57)【要約】
【目的】 ダイナミックＲＡＭの読み出しモードにおい
て、より高速の読み出しを簡易な回路で実現する。 【構成】 ダイナミックＲＡＭ２へ行アドレス６０１及
び列アドレス６０２が、行アドレスストローブ信号２２
及び列アドレスストローブ信号２３により入力される
と、ダイナミックＲＡＭ２は列アドレスストローブ信号
２３の立ち下がりタイミングから列アドレスアクセス時
間後まで高インピーダンス状態を維持し後に、データバ
ス２６へデータを出力し、列アドレスストローブ信号２
３の立ち上がりタイミングから速やかに高インピーダン
スでデータバスに接続された状態へと遷移する。引き続
き行アドレスが同じで列アドレスがダイナミックＲＡＭ
２の異なるアドレスの読み出しが行われる場合、列アド
レスストローブ信号２３の変化のみでデータバス２６へ
読み出されたデータが出力され、その後に高インピーダ
ンスでデータバスに接続された状態へと遷移した後にも
次にダイナミックＲＡＭ２がデータを出力するまでデー
タバスにそのデータ値が保持される。
て、より高速の読み出しを簡易な回路で実現する。 【構成】 ダイナミックＲＡＭ２へ行アドレス６０１及
び列アドレス６０２が、行アドレスストローブ信号２２
及び列アドレスストローブ信号２３により入力される
と、ダイナミックＲＡＭ２は列アドレスストローブ信号
２３の立ち下がりタイミングから列アドレスアクセス時
間後まで高インピーダンス状態を維持し後に、データバ
ス２６へデータを出力し、列アドレスストローブ信号２
３の立ち上がりタイミングから速やかに高インピーダン
スでデータバスに接続された状態へと遷移する。引き続
き行アドレスが同じで列アドレスがダイナミックＲＡＭ
２の異なるアドレスの読み出しが行われる場合、列アド
レスストローブ信号２３の変化のみでデータバス２６へ
読み出されたデータが出力され、その後に高インピーダ
ンスでデータバスに接続された状態へと遷移した後にも
次にダイナミックＲＡＭ２がデータを出力するまでデー
タバスにそのデータ値が保持される。
Description
【０００１】
【産業上の利用分野】本発明は、記憶装置のデータ読み
出し技術に関し、例えばダイナミックメモリのデータ読
み出し回路に利用して有効な技術に関する。
出し技術に関し、例えばダイナミックメモリのデータ読
み出し回路に利用して有効な技術に関する。
【０００２】
【従来の技術】一般的なダイナミックメモリにおけるデ
ータ読み出し動作は、メモリ読み出し回路からメモリに
対して供給される行アドレスストローブ信号と列アドレ
スストローブ信号の２つのアドレスストローブ信号に従
ってアドレス信号が２回に分けて取り込まれることによ
って行われる。すなわち、まず行（ロウ）アドレススト
ローブ信号の立ち下がりに同期して、アドレスバスから
メモリ内へ行アドレスが取り込まれ、次に列（カラム）
アドレスストローブ信号の立ち下がりに同期して列アド
レスが取り込まれる。行アドレスはワード線方向の一列
の記憶素子を選択する。列アドレスが取り込まれてそれ
に該当する記憶素子が選択されるとデータバスへのデー
タの出力が開始され、列アドレスストローブ信号が立ち
上がるとデータ出力が停止され、次のデータ出力までは
データ出力端子が高インピーダンス状態となるようにメ
モリが設計されている。
ータ読み出し動作は、メモリ読み出し回路からメモリに
対して供給される行アドレスストローブ信号と列アドレ
スストローブ信号の２つのアドレスストローブ信号に従
ってアドレス信号が２回に分けて取り込まれることによ
って行われる。すなわち、まず行（ロウ）アドレススト
ローブ信号の立ち下がりに同期して、アドレスバスから
メモリ内へ行アドレスが取り込まれ、次に列（カラム）
アドレスストローブ信号の立ち下がりに同期して列アド
レスが取り込まれる。行アドレスはワード線方向の一列
の記憶素子を選択する。列アドレスが取り込まれてそれ
に該当する記憶素子が選択されるとデータバスへのデー
タの出力が開始され、列アドレスストローブ信号が立ち
上がるとデータ出力が停止され、次のデータ出力までは
データ出力端子が高インピーダンス状態となるようにメ
モリが設計されている。
【０００３】そのためメモリから出力されたデータのメ
モリ読み出し回路による取り込みは、列アドレスストロ
ーブ信号が立ち下がってデータ出力が保証される時間後
から列アドレスストローブ信号が立ち上がるまでに行う
必要があった。言い換えれば、設計者は列アドレススト
ローブ信号の立ち上がり後のデータ不定期間において、
メモリ読出し回路にデータを取り込むためのタイミング
信号を生成することは考えていなかった。つまり、従来
のメモリシステムでは、列アドレスストローブ信号が出
ている期間がデータが有効な期間であり、確実にデータ
を取り込むためのタイミング信号を生成することが困難
である（特開昭５６−４１５７５号の第２図参照）。と
ころが、メモリ読み出し回路が、確実にデータを取り込
むために、列アドレスストローブ信号の立ち上がりを遅
くすることにより、データが有効な時間を充分に確保す
ることは、システム全体のサイクル時間を長くし、ダイ
ナミックメモリをアクセスするデータ処理装置の高速化
を制限していた。
モリ読み出し回路による取り込みは、列アドレスストロ
ーブ信号が立ち下がってデータ出力が保証される時間後
から列アドレスストローブ信号が立ち上がるまでに行う
必要があった。言い換えれば、設計者は列アドレススト
ローブ信号の立ち上がり後のデータ不定期間において、
メモリ読出し回路にデータを取り込むためのタイミング
信号を生成することは考えていなかった。つまり、従来
のメモリシステムでは、列アドレスストローブ信号が出
ている期間がデータが有効な期間であり、確実にデータ
を取り込むためのタイミング信号を生成することが困難
である（特開昭５６−４１５７５号の第２図参照）。と
ころが、メモリ読み出し回路が、確実にデータを取り込
むために、列アドレスストローブ信号の立ち上がりを遅
くすることにより、データが有効な時間を充分に確保す
ることは、システム全体のサイクル時間を長くし、ダイ
ナミックメモリをアクセスするデータ処理装置の高速化
を制限していた。
【０００４】また、ダイナミックメモリを使用した従来
のシステムにおいては、ダイナミックメモリとメモリ読
み出し回路を接続しているデータバスに、プルアップ抵
抗またはプルダウン抵抗が接続され、高インピーダンス
時にデータバスが不定レベル値となることが防止される
ようにしていた。特開昭５６−４１５７５号の第３図に
はこのうちプルダウン抵抗を使用した例が示されてい
る。
のシステムにおいては、ダイナミックメモリとメモリ読
み出し回路を接続しているデータバスに、プルアップ抵
抗またはプルダウン抵抗が接続され、高インピーダンス
時にデータバスが不定レベル値となることが防止される
ようにしていた。特開昭５６−４１５７５号の第３図に
はこのうちプルダウン抵抗を使用した例が示されてい
る。
【０００５】
【発明が解決しようとする課題】近年、情報量の増加と
半導体技術の進歩に伴い、大容量の半導体メモリを高速
で読み書きする必要性は非常に高い。ところが、一般的
なダイナミックメモリの読み出しサイクル時間を短くし
ていく上で問題が生じる。即ち、読み出されたデータが
保証される期間は、列アドレスストローブ信号が立ち下
がった後のアクセス遅延時間経過後から列アドレススト
ローブ信号が立ち上がるまでの期間である。この期間内
にメモリ読み出し回路が確実にデータを内部へ取り込め
るようにするためには、列アドレスストローブ信号の立
ち上がりタイミングをある程度遅くしなければならない
という問題である。ここで、メモリデータ読出しサイク
ル時間は、上記アクセス遅延時間、データ取込保証期
間、及び列アドレスプリチャージ期間の和である。
半導体技術の進歩に伴い、大容量の半導体メモリを高速
で読み書きする必要性は非常に高い。ところが、一般的
なダイナミックメモリの読み出しサイクル時間を短くし
ていく上で問題が生じる。即ち、読み出されたデータが
保証される期間は、列アドレスストローブ信号が立ち下
がった後のアクセス遅延時間経過後から列アドレススト
ローブ信号が立ち上がるまでの期間である。この期間内
にメモリ読み出し回路が確実にデータを内部へ取り込め
るようにするためには、列アドレスストローブ信号の立
ち上がりタイミングをある程度遅くしなければならない
という問題である。ここで、メモリデータ読出しサイク
ル時間は、上記アクセス遅延時間、データ取込保証期
間、及び列アドレスプリチャージ期間の和である。
【０００６】本発明の目的は、ダイナミックメモリのデ
ータ読み出しのために用いられる列アドレスストローブ
信号が立ち下がってから次のサイクルの列アドレススト
ローブ信号が立ち下がるまでの時間を短くしたデータ読
出し回路を提供することである。また本発明の他の目的
は、メモリデータ読出しサイクル時間の内のデータ取込
保証期間をできるだけ簡単な回路を追加するのみで短く
したメモリデータリードライト回路装置を提供すること
である。
ータ読み出しのために用いられる列アドレスストローブ
信号が立ち下がってから次のサイクルの列アドレススト
ローブ信号が立ち下がるまでの時間を短くしたデータ読
出し回路を提供することである。また本発明の他の目的
は、メモリデータ読出しサイクル時間の内のデータ取込
保証期間をできるだけ簡単な回路を追加するのみで短く
したメモリデータリードライト回路装置を提供すること
である。
【０００７】
【課題を解決するための手段】本発明においては、前述
の課題をできるだけ簡単な回路を追加するのみで解決す
るために、メモリ読み出し回路によるデータ取込タイミ
ングとして、記憶装置がデータの出力を中止した時点か
ら次のデータ出力時点までの期間を与える信号を形成す
る手段をメモリ読み出し回路内に設けるとともに、従来
データバスに接続されていたプルアップ抵抗またはプル
ダウン抵抗の接続をやめて、記憶装置のデータ出力端子
が高インピーダンス状態にされることによりデータバス
が高インピーダンス状態になりデータバスの持つ寄生容
量によってデータが保持されるようにし、この保持され
たデータをメモリ読み出し回路の内部に読むようにし
た。
の課題をできるだけ簡単な回路を追加するのみで解決す
るために、メモリ読み出し回路によるデータ取込タイミ
ングとして、記憶装置がデータの出力を中止した時点か
ら次のデータ出力時点までの期間を与える信号を形成す
る手段をメモリ読み出し回路内に設けるとともに、従来
データバスに接続されていたプルアップ抵抗またはプル
ダウン抵抗の接続をやめて、記憶装置のデータ出力端子
が高インピーダンス状態にされることによりデータバス
が高インピーダンス状態になりデータバスの持つ寄生容
量によってデータが保持されるようにし、この保持され
たデータをメモリ読み出し回路の内部に読むようにし
た。
【０００８】また、引き続きデータ読み出しが行われず
長時間データバスが高インピーダンス状態になるときに
データバスへ別のデータを出力するデータ出力手段を設
けることができる。さらに、データバス上のデータを保
持するための帰還式レベル保持手段を設けることができ
る。また、データバス上のデータ保持を安定にするため
に電荷保持手段を設けることができる。
長時間データバスが高インピーダンス状態になるときに
データバスへ別のデータを出力するデータ出力手段を設
けることができる。さらに、データバス上のデータを保
持するための帰還式レベル保持手段を設けることができ
る。また、データバス上のデータ保持を安定にするため
に電荷保持手段を設けることができる。
【０００９】
【作用】上記した手段によれば、プリント基板上に形成
されるデータバスにプルアップ抵抗またはプルダウン抵
抗を接続していないので、記憶装置が出力を中止した時
点から次のデータ出力時点までデータバスが高インピー
ダンス状態になり、上記データバスに存在する寄生容量
に保持されている電荷に基づくデータを記憶読み出し手
段の内部に取り込むことができ、記憶装置からの読み出
し周期を記憶装置のリードアクセス能力による制限ぎり
ぎりまで短くすることができる。
されるデータバスにプルアップ抵抗またはプルダウン抵
抗を接続していないので、記憶装置が出力を中止した時
点から次のデータ出力時点までデータバスが高インピー
ダンス状態になり、上記データバスに存在する寄生容量
に保持されている電荷に基づくデータを記憶読み出し手
段の内部に取り込むことができ、記憶装置からの読み出
し周期を記憶装置のリードアクセス能力による制限ぎり
ぎりまで短くすることができる。
【００１０】また、データ出力手段をデータバスに設け
ることにより、データバスが長時間高インピーダンスを
継続し不定値を持つことを防ぐことができる。さらに、
帰還式レベル保持手段を設けることにより、高インピー
ダンス状態にあるデータバス上のデータをより安定に保
持することができる。また、電荷保持手段を設けること
により、データバスが高インピーダンスな状態において
電荷保持手段にデータ値を示す電荷がより多く蓄積され
るので、データバス上のデータをより安定に保持するこ
とができる。
ることにより、データバスが長時間高インピーダンスを
継続し不定値を持つことを防ぐことができる。さらに、
帰還式レベル保持手段を設けることにより、高インピー
ダンス状態にあるデータバス上のデータをより安定に保
持することができる。また、電荷保持手段を設けること
により、データバスが高インピーダンスな状態において
電荷保持手段にデータ値を示す電荷がより多く蓄積され
るので、データバス上のデータをより安定に保持するこ
とができる。
【００１１】
【実施例】以下、本発明の実施例を添付図面を参照して
説明する。図１は、本発明の一実施例のメモリ読み出し
回路を内蔵したメモリ制御回路とダイナミックＲＡＭと
の接続関係を示す図である。なお、図１以降、図中にお
いて使われている符号については、同じ機能あるいは同
じ信号を示すものには同じ符号を用いる。また、電源に
関しては図示を省略する。
説明する。図１は、本発明の一実施例のメモリ読み出し
回路を内蔵したメモリ制御回路とダイナミックＲＡＭと
の接続関係を示す図である。なお、図１以降、図中にお
いて使われている符号については、同じ機能あるいは同
じ信号を示すものには同じ符号を用いる。また、電源に
関しては図示を省略する。
【００１２】図１において、１はメモリ制御回路、２は
ダイナミックＲＡＭ（ランダムアクセスメモリ）であ
る。メモリ制御回路１は、例えば１８ビットのアドレス
信号１１を受けてそれを９ビットの上位アドレス信号と
９ビットの下位アドレス信号に２分割して、それぞれメ
モリアドレス信号２１として順次ダイナミックＲＡＭ２
へ供給する。また、メモリ制御回路１は、ダイナミック
ＲＡＭアクセス要求信号１２とリード／ライト識別信号
１３および書き込みデータ１４Ｗを受けて、適当なタイ
ミングの行アドレスストローブ信号（ＲＡＳ）２２、列
アドレスストローブ信号（ＣＡＳ）２３、書き込み許可
信号（ＷＥ）２４、データ出力許可信号（ＯＥ）２５を
形成してダイナミックＲＡＭ２に供給してダイナミック
ＲＡＭ２への書き込みおよびダイナミックＲＡＭ２から
の読み出しを制御する。ダイナミックＲＡＭ２の書き込
みデータ信号および読み出しデータ信号は１６ビットの
データバス２６を介して入出力される。データバス２６
は、メモリ制御回路１とダイナミックＲＡＭ２をマウン
トしているプリント基板上に形成されている。
ダイナミックＲＡＭ（ランダムアクセスメモリ）であ
る。メモリ制御回路１は、例えば１８ビットのアドレス
信号１１を受けてそれを９ビットの上位アドレス信号と
９ビットの下位アドレス信号に２分割して、それぞれメ
モリアドレス信号２１として順次ダイナミックＲＡＭ２
へ供給する。また、メモリ制御回路１は、ダイナミック
ＲＡＭアクセス要求信号１２とリード／ライト識別信号
１３および書き込みデータ１４Ｗを受けて、適当なタイ
ミングの行アドレスストローブ信号（ＲＡＳ）２２、列
アドレスストローブ信号（ＣＡＳ）２３、書き込み許可
信号（ＷＥ）２４、データ出力許可信号（ＯＥ）２５を
形成してダイナミックＲＡＭ２に供給してダイナミック
ＲＡＭ２への書き込みおよびダイナミックＲＡＭ２から
の読み出しを制御する。ダイナミックＲＡＭ２の書き込
みデータ信号および読み出しデータ信号は１６ビットの
データバス２６を介して入出力される。データバス２６
は、メモリ制御回路１とダイナミックＲＡＭ２をマウン
トしているプリント基板上に形成されている。
【００１３】なお、図１において、１４Ｒはダイナミッ
クＲＡＭ２から読み出されたデータ信号、１５はメモリ
制御回路１に入力される基本クロック、１６はメモリ制
御回路１から出力される読み出し制御クロック、１７は
メモリ制御回路１に入力されるリセット信号である。
クＲＡＭ２から読み出されたデータ信号、１５はメモリ
制御回路１に入力される基本クロック、１６はメモリ制
御回路１から出力される読み出し制御クロック、１７は
メモリ制御回路１に入力されるリセット信号である。
【００１４】図２は、図１のメモリ制御回路１の具体的
な回路構成例を示す。図２において、３０１〜３１２は
タイミング信号を形成するためのクリア入力付きＤ型フ
リップフロップ回路、３１３〜３２８は読み出しデータ
信号ラッチ用のＤ型フリップフロップ回路、３４０は反
転入力付き２入力正論理出力論理積回路、３４１は反転
入力付き２入力負論理出力論理積回路、３５０〜３５３
は２入力正論理出力論理積回路（ＡＮＤゲート）、３６
０〜３６１は２入力負論理出力論理積回路（ＮＡＮＤゲ
ート）、３７０〜３７１は２入力正論理出力論理和回路
（ＯＲゲート）、３７２は２入力負論理出力論理和回路
（ＮＯＲゲート）、３７３は非反転型出力バッファ、３
７４，３７５は反転型出力バッファ、３８０〜３９５は
上記論理和回路３７２から出力される内部制御信号１９
に従って固定値を出力するための高インピーダンス出力
制御端子付き非反転型出力バッファ、４１０〜４２５は
データ入力バッファを示す。
な回路構成例を示す。図２において、３０１〜３１２は
タイミング信号を形成するためのクリア入力付きＤ型フ
リップフロップ回路、３１３〜３２８は読み出しデータ
信号ラッチ用のＤ型フリップフロップ回路、３４０は反
転入力付き２入力正論理出力論理積回路、３４１は反転
入力付き２入力負論理出力論理積回路、３５０〜３５３
は２入力正論理出力論理積回路（ＡＮＤゲート）、３６
０〜３６１は２入力負論理出力論理積回路（ＮＡＮＤゲ
ート）、３７０〜３７１は２入力正論理出力論理和回路
（ＯＲゲート）、３７２は２入力負論理出力論理和回路
（ＮＯＲゲート）、３７３は非反転型出力バッファ、３
７４，３７５は反転型出力バッファ、３８０〜３９５は
上記論理和回路３７２から出力される内部制御信号１９
に従って固定値を出力するための高インピーダンス出力
制御端子付き非反転型出力バッファ、４１０〜４２５は
データ入力バッファを示す。
【００１５】上記フリップフロップ回路３１３〜３２８
は、フリップフロップ回路３１２から出力される読み出
しデータの取り込みタイミングを示す内部制御信号１８
に従って、データ入力バッファ４１０〜４２５を介して
入力される読み出しデータ２６を取り込む。また、上記
論理積回路３４０，３５０は論理積回路３４１によって
形成されるアドレスセレクト信号２０に従って、１８ビ
ットのアドレス信号１１の上位９ビットの行アドレス信
号または下位９ビットの列アドレス信号をメモリアドレ
ス信号２１として論理和回路３７０を介してダイナミッ
クＲＡＭ２へ出力する。
は、フリップフロップ回路３１２から出力される読み出
しデータの取り込みタイミングを示す内部制御信号１８
に従って、データ入力バッファ４１０〜４２５を介して
入力される読み出しデータ２６を取り込む。また、上記
論理積回路３４０，３５０は論理積回路３４１によって
形成されるアドレスセレクト信号２０に従って、１８ビ
ットのアドレス信号１１の上位９ビットの行アドレス信
号または下位９ビットの列アドレス信号をメモリアドレ
ス信号２１として論理和回路３７０を介してダイナミッ
クＲＡＭ２へ出力する。
【００１６】また、図２において、５１０〜５２５は書
き込みデータラッチ用のＤ型フリップフロップ回路、５
３０〜５４５は高インピーダンス出力制御端子付き非反
転型出力バッファ、５０はダイナミックＲＡＭアクセス
要求信号１２とリード／ライト識別信号１３に基づい
て、上記フリップフロップ回路５１０〜５２５に対して
書き込みデータ１４Ｗの取り込みタイミングを与える内
部制御信号３０と、出力バッファ５３０〜５４５に対し
てデータ出力タイミングを与える内部制御信号３１とを
形成する書き込み回路である。
き込みデータラッチ用のＤ型フリップフロップ回路、５
３０〜５４５は高インピーダンス出力制御端子付き非反
転型出力バッファ、５０はダイナミックＲＡＭアクセス
要求信号１２とリード／ライト識別信号１３に基づい
て、上記フリップフロップ回路５１０〜５２５に対して
書き込みデータ１４Ｗの取り込みタイミングを与える内
部制御信号３０と、出力バッファ５３０〜５４５に対し
てデータ出力タイミングを与える内部制御信号３１とを
形成する書き込み回路である。
【００１７】本明細書においては、図２に示されている
全体の回路（メモリ制御回路１）からフリップフロップ
回路５１０〜５２５と出力バッファ５３０〜５４５と書
き込み回路５０を除いた部分をメモリ読み出し回路と称
する。なお、上記実施例においては、データバス２６の
持つ電気容量によってデータに対応した電荷を保持し
て、その電荷による電圧レベル値をメモリ読み出し回路
の入力バッファ４１０〜４２５により検知するようにし
ているが、データバスの電荷を保持するための電荷保持
手段をデータバス２６に接続するようにしても良い。そ
のような電荷保持手段は、１６ビットのデータバス２６
の各信号線にそれぞれ適当なコンデンサを接続してやる
ことにより容易に実現できる。
全体の回路（メモリ制御回路１）からフリップフロップ
回路５１０〜５２５と出力バッファ５３０〜５４５と書
き込み回路５０を除いた部分をメモリ読み出し回路と称
する。なお、上記実施例においては、データバス２６の
持つ電気容量によってデータに対応した電荷を保持し
て、その電荷による電圧レベル値をメモリ読み出し回路
の入力バッファ４１０〜４２５により検知するようにし
ているが、データバスの電荷を保持するための電荷保持
手段をデータバス２６に接続するようにしても良い。そ
のような電荷保持手段は、１６ビットのデータバス２６
の各信号線にそれぞれ適当なコンデンサを接続してやる
ことにより容易に実現できる。
【００１８】図３は、上記メモリ読み出し回路における
代表的な信号の波形を示す。図３において、４００はダ
イナミックＲＡＭ２の列アドレスアクセス時間、４０１
は読み出し周期時間、４０２はダイナミックＲＡＭ２が
規定する列アドレスプリチャージ時間、信号１１〜１
６、信号１８〜２６は本発明の代表的な信号の波形、５
０１〜５０５は１８ビットの読み出しアドレス値、６０
１〜６０６は９ビットのメモリアドレス値、７０１〜７
０５はＲＡＭ２よりデータバス２６上に出力された１６
ビットの読み出しデータ値、９０１〜９０５はメモリ読
み出し回路から出力される読み出しデータ出力値を示
す。なお、図３には本発明を適用せずにデータバス２６
にプルアップ抵抗を接続した場合のデータバス２６上の
信号の波形を符号２７として示してある。８０１〜８０
５はその場合の読み出しデータ値である。以下に説明す
るようにデータ取込みタイミング信号１８はデータ７０
１〜７０５を立上がり時に入力している。信号１８はデ
ータ読込時間４０３を延長することなしにはデータ８０
１〜８０５を入力できない。
代表的な信号の波形を示す。図３において、４００はダ
イナミックＲＡＭ２の列アドレスアクセス時間、４０１
は読み出し周期時間、４０２はダイナミックＲＡＭ２が
規定する列アドレスプリチャージ時間、信号１１〜１
６、信号１８〜２６は本発明の代表的な信号の波形、５
０１〜５０５は１８ビットの読み出しアドレス値、６０
１〜６０６は９ビットのメモリアドレス値、７０１〜７
０５はＲＡＭ２よりデータバス２６上に出力された１６
ビットの読み出しデータ値、９０１〜９０５はメモリ読
み出し回路から出力される読み出しデータ出力値を示
す。なお、図３には本発明を適用せずにデータバス２６
にプルアップ抵抗を接続した場合のデータバス２６上の
信号の波形を符号２７として示してある。８０１〜８０
５はその場合の読み出しデータ値である。以下に説明す
るようにデータ取込みタイミング信号１８はデータ７０
１〜７０５を立上がり時に入力している。信号１８はデ
ータ読込時間４０３を延長することなしにはデータ８０
１〜８０５を入力できない。
【００１９】図１、図２、図３において、メモリ読み出
し回路は、信号１１〜１５の入力信号に基づいてダイナ
ミックＲＡＭ２の読み動作を行うための信号２１〜２５
を形成してダイナミックＲＡＭ２へ出力する。これによ
って、ダイナミックＲＡＭ２はアドレス信号２１により
指定された番地のメモリセルのデータを読み出してデー
タバス２６へ出力する。
し回路は、信号１１〜１５の入力信号に基づいてダイナ
ミックＲＡＭ２の読み動作を行うための信号２１〜２５
を形成してダイナミックＲＡＭ２へ出力する。これによ
って、ダイナミックＲＡＭ２はアドレス信号２１により
指定された番地のメモリセルのデータを読み出してデー
タバス２６へ出力する。
【００２０】ダイナミックＲＡＭ読み出し要求信号１２
は、基本クロック１５に基づいて作られた読み出し制御
クロック１６の立ち上がりタイミングで変化する。ダイ
ナミックＲＡＭ読み出し要求信号１２はレベル値“１”
が読み出し要求を表し、メモリ読み出し回路内のＤフリ
ップフロップ回路３０１から３０５に次々に受け渡され
て、それぞれの出力と読み出し制御クロック１６とを組
み合わせることにより、行アドレスストローブ信号２
２、列アドレスストローブ信号２３、固定値出力制御信
号１９、アドレスセレクト信号２０がつくられる。
は、基本クロック１５に基づいて作られた読み出し制御
クロック１６の立ち上がりタイミングで変化する。ダイ
ナミックＲＡＭ読み出し要求信号１２はレベル値“１”
が読み出し要求を表し、メモリ読み出し回路内のＤフリ
ップフロップ回路３０１から３０５に次々に受け渡され
て、それぞれの出力と読み出し制御クロック１６とを組
み合わせることにより、行アドレスストローブ信号２
２、列アドレスストローブ信号２３、固定値出力制御信
号１９、アドレスセレクト信号２０がつくられる。
【００２１】メモリ読み出し回路に入力された１８ビッ
トアドレス信号１１は、アドレスセレクト信号２０によ
り、上位９ビットが行アドレス信号に、また下位９ビッ
トが列アドレス信号に分割されて、メモリアドレス信号
２１として出力される。図３では、連続した５ワードの
データを読み出す場合を示しているので、１８ビットの
読み出しアドレス値５０１から５０５がそれぞれ１６進
数表記で１００００Ｈ、１０００１Ｈ、１０００２Ｈ、
１０００３Ｈ、１０００４Ｈの値を持つとき、９ビット
のメモリアドレス値６０１から６０６はそれぞれ１００
Ｈ、０００Ｈ、００１Ｈ、００２Ｈ、００３Ｈ、００４
Ｈの値を持つ。
トアドレス信号１１は、アドレスセレクト信号２０によ
り、上位９ビットが行アドレス信号に、また下位９ビッ
トが列アドレス信号に分割されて、メモリアドレス信号
２１として出力される。図３では、連続した５ワードの
データを読み出す場合を示しているので、１８ビットの
読み出しアドレス値５０１から５０５がそれぞれ１６進
数表記で１００００Ｈ、１０００１Ｈ、１０００２Ｈ、
１０００３Ｈ、１０００４Ｈの値を持つとき、９ビット
のメモリアドレス値６０１から６０６はそれぞれ１００
Ｈ、０００Ｈ、００１Ｈ、００２Ｈ、００３Ｈ、００４
Ｈの値を持つ。
【００２２】９ビットのメモリアドレス値６０１は、行
アドレスストローブ信号２２の立ち下がりタイミング
で、メモリアドレス値６０２から６０６は列アドレスス
トローブ信号２３の立ち下がりタイミングで、それぞれ
ダイナミックＲＡＭ２の内部に取り込まれる。リード／
ライト識別信号１３、書き込み許可信号２４、データ出
力許可信号２５は、読み出しモードであることを表すレ
ベル値“１”、“１”、“０”を保っている。
アドレスストローブ信号２２の立ち下がりタイミング
で、メモリアドレス値６０２から６０６は列アドレスス
トローブ信号２３の立ち下がりタイミングで、それぞれ
ダイナミックＲＡＭ２の内部に取り込まれる。リード／
ライト識別信号１３、書き込み許可信号２４、データ出
力許可信号２５は、読み出しモードであることを表すレ
ベル値“１”、“１”、“０”を保っている。
【００２３】ダイナミックＲＡＭ２内へ行アドレス６０
１及び列アドレス６０２が、行アドレスストローブ信号
２２及び列アドレスストローブ信号２３の立ち下がりに
同期してそれぞれ取り込まれると、列アドレスストロー
ブ信号２３の立ち下がりタイミングから列アドレスアク
セス時間４００経過後まで、データ出力端子を高インピ
ーダンス状態に維持する。その後に、ダイナミックＲＡ
Ｍ２は上記行アドレス値６０１及び列アドレス値６０２
により選択されたメモリセルから読み出されたデータを
１６ビットのデータバス２６上へ出力した後、列アドレ
スストローブ信号２３の立ち上がりタイミングでデータ
出力端子が高インピーダンス状態へ速やかに遷移する。
図３の読み出し動作では、上記動作に引き続き、列アド
レスストローブ信号２３のみが立ち下がりと立ち上がり
を繰り返すことで、行アドレス値が同一で列アドレス値
が異なる１又は複数のメモリセルからの読み出しが行わ
れ、読み出されたデータが１６ビットのデータバス２６
上へ次々と出力される。
１及び列アドレス６０２が、行アドレスストローブ信号
２２及び列アドレスストローブ信号２３の立ち下がりに
同期してそれぞれ取り込まれると、列アドレスストロー
ブ信号２３の立ち下がりタイミングから列アドレスアク
セス時間４００経過後まで、データ出力端子を高インピ
ーダンス状態に維持する。その後に、ダイナミックＲＡ
Ｍ２は上記行アドレス値６０１及び列アドレス値６０２
により選択されたメモリセルから読み出されたデータを
１６ビットのデータバス２６上へ出力した後、列アドレ
スストローブ信号２３の立ち上がりタイミングでデータ
出力端子が高インピーダンス状態へ速やかに遷移する。
図３の読み出し動作では、上記動作に引き続き、列アド
レスストローブ信号２３のみが立ち下がりと立ち上がり
を繰り返すことで、行アドレス値が同一で列アドレス値
が異なる１又は複数のメモリセルからの読み出しが行わ
れ、読み出されたデータが１６ビットのデータバス２６
上へ次々と出力される。
【００２４】図３において、２６は本発明の実施例にお
けるデータバス上の信号の波形で、また２７は従来のデ
ータバスにプルアップ抵抗のみを接続した場合のデータ
バス上の信号の波形である。バス上に読み出されたデー
タ信号の値７０１〜７０５と８０１〜８０５とは互いに
対応しており、対応するもの同士が同じデータ値を持
つ。従来のデータバスでは、ダイナミックＲＡＭ２のデ
ータ出力端子が高インピーダンス状態へ遷移したのちは
プルアップ抵抗によってデータバス値がすべて“１”に
保持されていた。ダイナミックＲＡＭ２がデータを出力
している間にメモリ読み出し回路がバス上の正しいデー
タを読み込むためにはデータ読込みのための時間４０３
を十分に確保することが必要であった。読み出し周期４
０１は、列アドレスアクセス時間４００、データ読み込
みための時間及び列アドレスプリチャージ時間４０２を
加算した値に等しく、その時間幅は読込時間とともに大
きくなっていた。
けるデータバス上の信号の波形で、また２７は従来のデ
ータバスにプルアップ抵抗のみを接続した場合のデータ
バス上の信号の波形である。バス上に読み出されたデー
タ信号の値７０１〜７０５と８０１〜８０５とは互いに
対応しており、対応するもの同士が同じデータ値を持
つ。従来のデータバスでは、ダイナミックＲＡＭ２のデ
ータ出力端子が高インピーダンス状態へ遷移したのちは
プルアップ抵抗によってデータバス値がすべて“１”に
保持されていた。ダイナミックＲＡＭ２がデータを出力
している間にメモリ読み出し回路がバス上の正しいデー
タを読み込むためにはデータ読込みのための時間４０３
を十分に確保することが必要であった。読み出し周期４
０１は、列アドレスアクセス時間４００、データ読み込
みための時間及び列アドレスプリチャージ時間４０２を
加算した値に等しく、その時間幅は読込時間とともに大
きくなっていた。
【００２５】これに対し、本実施例では、ダイナミック
ＲＡＭ２がデータをデータバス２６に出力し、その後列
アドレスストローブ信号の立上りによって、データバス
２６が高インピーダンス状態へと遷移しようとする時、
プルアップ抵抗又はプルダウン抵抗がデータバス２６に
接続されていないので、次のサイクルでダイナミックＲ
ＡＭ２がデータを出力するまでの期間、データバス上に
データ値が充電電荷として保持される。従って、図３に
示されるように、データを取り込むための入力取り込み
タイミング信号１８は、列アドレスストローブ信号２３
の立上がりから次のデータが出力されるまでの間に立ち
上がればよく、従来のデータバスで必要としていたデー
タ読み込み時間４０３を必要最低限まで短くできる。そ
の結果、上記読み出し周期４０１が短くなるので、シス
テム全体の高速化が実現できる。ここで、図４を参照し
て更に詳しく説明する。図４の（Ａ）は従来のメモリ読
み出し回路における代表的な信号の波形を示している。
この図からも分かるように読み出しサイクルが高速にな
ると、データを取り込むための入力取り込みタイミング
信号１８を列アドレスアクセス時間４００が経過した後
所定の時間から、列アドレスストローブ信号２３の立上
がりまでの短い期間に生成することは困難である。結
局、データを確実に取り込むためには、列アドレススト
ローブ信号２３の立上がりを遅くして、データの有効な
時間を充分に確保しなければならない。これは、システ
ム全体の高速化の妨げとなる。一方、図４の（Ｂ）は本
発明を実施したときの上記メモリ読み出し回路における
代表的な信号の波形を示している。データを取り込むた
めの入力取り込みタイミング信号１８’は、列アドレス
アクセス時間４００が経過した後、フリップフロップの
ためのセットアップタイムや電荷を与えるための時間間
隔を経て、次のデータ出力までの間に生成されればよ
く、その結果、アクセススピードを速くすることが可能
となり、本発明を適用したシステムの高速化が可能とな
る。
ＲＡＭ２がデータをデータバス２６に出力し、その後列
アドレスストローブ信号の立上りによって、データバス
２６が高インピーダンス状態へと遷移しようとする時、
プルアップ抵抗又はプルダウン抵抗がデータバス２６に
接続されていないので、次のサイクルでダイナミックＲ
ＡＭ２がデータを出力するまでの期間、データバス上に
データ値が充電電荷として保持される。従って、図３に
示されるように、データを取り込むための入力取り込み
タイミング信号１８は、列アドレスストローブ信号２３
の立上がりから次のデータが出力されるまでの間に立ち
上がればよく、従来のデータバスで必要としていたデー
タ読み込み時間４０３を必要最低限まで短くできる。そ
の結果、上記読み出し周期４０１が短くなるので、シス
テム全体の高速化が実現できる。ここで、図４を参照し
て更に詳しく説明する。図４の（Ａ）は従来のメモリ読
み出し回路における代表的な信号の波形を示している。
この図からも分かるように読み出しサイクルが高速にな
ると、データを取り込むための入力取り込みタイミング
信号１８を列アドレスアクセス時間４００が経過した後
所定の時間から、列アドレスストローブ信号２３の立上
がりまでの短い期間に生成することは困難である。結
局、データを確実に取り込むためには、列アドレススト
ローブ信号２３の立上がりを遅くして、データの有効な
時間を充分に確保しなければならない。これは、システ
ム全体の高速化の妨げとなる。一方、図４の（Ｂ）は本
発明を実施したときの上記メモリ読み出し回路における
代表的な信号の波形を示している。データを取り込むた
めの入力取り込みタイミング信号１８’は、列アドレス
アクセス時間４００が経過した後、フリップフロップの
ためのセットアップタイムや電荷を与えるための時間間
隔を経て、次のデータ出力までの間に生成されればよ
く、その結果、アクセススピードを速くすることが可能
となり、本発明を適用したシステムの高速化が可能とな
る。
【００２６】固定値出力制御信号１９は、連続してデー
タの読み出しが行われない間は、データバス上のデータ
値がすべて“１”になるように出力バッファ３８０〜３
９５を制御して固定値を出力させ、データバスが不定値
を持つことを防ぐ。データバス上に読み出されたデータ
値７０１〜７０５は、入力データ取り込みタイミング信
号１８の立ち上がりタイミングでメモリ読み出し回路の
Ｄフリップフロップ回路３１３〜３２８に取り込まれ、
１６ビットの読み出しデータ信号１４として出力され
る。したがって、図３におけるデータ値７０１〜７０５
とデータ値９０１〜９０５とは互いに対応しそれぞれが
同じ値をもつ。
タの読み出しが行われない間は、データバス上のデータ
値がすべて“１”になるように出力バッファ３８０〜３
９５を制御して固定値を出力させ、データバスが不定値
を持つことを防ぐ。データバス上に読み出されたデータ
値７０１〜７０５は、入力データ取り込みタイミング信
号１８の立ち上がりタイミングでメモリ読み出し回路の
Ｄフリップフロップ回路３１３〜３２８に取り込まれ、
１６ビットの読み出しデータ信号１４として出力され
る。したがって、図３におけるデータ値７０１〜７０５
とデータ値９０１〜９０５とは互いに対応しそれぞれが
同じ値をもつ。
【００２７】図５は、データバス２６上のデータ値を保
持するために、データバスを構成する各信号線に容量を
接続する代わりに帰還式レベル保持回路を設けるように
した実施例の具体的な回路例を示す。図５において、４
００１はデータバスを構成する信号線２６の１本、４０
０２は反転出力回路、４００３はＰチャネル型電界効果
型トランジスタ、４００４はＮチャネル型電界効果型ト
ランジスタを示す。この帰還式レベル保持回路は、図１
のメモリ制御回路１と別個の回路として構成しても良い
し、メモリ制御回路１の一部として図２の回路と共に一
つの半導体基板上に形成するようにしても良い。
持するために、データバスを構成する各信号線に容量を
接続する代わりに帰還式レベル保持回路を設けるように
した実施例の具体的な回路例を示す。図５において、４
００１はデータバスを構成する信号線２６の１本、４０
０２は反転出力回路、４００３はＰチャネル型電界効果
型トランジスタ、４００４はＮチャネル型電界効果型ト
ランジスタを示す。この帰還式レベル保持回路は、図１
のメモリ制御回路１と別個の回路として構成しても良い
し、メモリ制御回路１の一部として図２の回路と共に一
つの半導体基板上に形成するようにしても良い。
【００２８】図５において、データ信号線４００１のレ
ベル値は、反転出力回路４００２に入力され反転され
て、トランジスタ４００３と４００４のゲートに供給さ
れる。トランジスタ４００３と４００４の組み合わせに
より、データ信号線４００１は反転出力回路４００２に
入力されたレベル値に応じてＶｃｃレベルまたは接地電
位を維持するように駆動される。データ信号線４００１
がトランジスタ４００３と４００４の組み合わせによる
駆動力より強い駆動力を有するＲＡＭ側（矢印４００
８）のデータ出力バッファにより駆動された場合には、
データ信号線４００１のレベル値が変化し、トランジス
タ４００３と４００４の組み合わせは反転出力回路４０
０２の出力信号により、速やかに変化したデータ信号線
４００１のレベル値に応じて、データ信号線４００１の
レベルを確定する。
ベル値は、反転出力回路４００２に入力され反転され
て、トランジスタ４００３と４００４のゲートに供給さ
れる。トランジスタ４００３と４００４の組み合わせに
より、データ信号線４００１は反転出力回路４００２に
入力されたレベル値に応じてＶｃｃレベルまたは接地電
位を維持するように駆動される。データ信号線４００１
がトランジスタ４００３と４００４の組み合わせによる
駆動力より強い駆動力を有するＲＡＭ側（矢印４００
８）のデータ出力バッファにより駆動された場合には、
データ信号線４００１のレベル値が変化し、トランジス
タ４００３と４００４の組み合わせは反転出力回路４０
０２の出力信号により、速やかに変化したデータ信号線
４００１のレベル値に応じて、データ信号線４００１の
レベルを確定する。
【００２９】従って、データ信号線４００１は、トラン
ジスタ４００３と４００４の組み合わせにより、ＲＡＭ
側の出力バッファにより反対のレベルに駆動されるま
で、同じレベル値を保持することになる。上記トランジ
スタ４００３と４００４は、その組み合わせによる駆動
力がメモリのデータ出力バッファの駆動力よりも小さく
なるように素子定数が設計されている。駆動力の大小は
各トランジスタの持つ導通抵抗により左右され、導通抵
抗の大きいトランジスタの組合わせはより小さな駆動を
与えるので、メモリ出力バッファにより反転駆動され易
い。
ジスタ４００３と４００４の組み合わせにより、ＲＡＭ
側の出力バッファにより反対のレベルに駆動されるま
で、同じレベル値を保持することになる。上記トランジ
スタ４００３と４００４は、その組み合わせによる駆動
力がメモリのデータ出力バッファの駆動力よりも小さく
なるように素子定数が設計されている。駆動力の大小は
各トランジスタの持つ導通抵抗により左右され、導通抵
抗の大きいトランジスタの組合わせはより小さな駆動を
与えるので、メモリ出力バッファにより反転駆動され易
い。
【００３０】図６は、メモリ制御回路１とダイナミック
ＲＡＭ２のデータ入出力部の構成と出力バッファ５３０
〜５４５の具体的な回路構成例を示す。この実施例の出
力バッファ５３０〜５４５は、電源電圧端子Ｖｃｃと接
地点との間に直列形態に接続された一対のＮチャネル型
電界効果型トランジスタ５００１と５００２とからなる
プッシュプル型の出力段と、出力データ信号５００３と
出力制御信号３１とに基づいて上記トランジスタ５００
１，５００２のゲートを駆動する信号を形成する出力制
御部とから構成されている。
ＲＡＭ２のデータ入出力部の構成と出力バッファ５３０
〜５４５の具体的な回路構成例を示す。この実施例の出
力バッファ５３０〜５４５は、電源電圧端子Ｖｃｃと接
地点との間に直列形態に接続された一対のＮチャネル型
電界効果型トランジスタ５００１と５００２とからなる
プッシュプル型の出力段と、出力データ信号５００３と
出力制御信号３１とに基づいて上記トランジスタ５００
１，５００２のゲートを駆動する信号を形成する出力制
御部とから構成されている。
【００３１】この出力制御部は、上記出力データ信号５
００３を反転するインバータ５００５と、出力制御信号
３１を反転するインバータ５００６と、出力データ信号
５００３とインバータ５００６の出力信号とを入力信号
とする２入力ＮＡＮＤゲート回路５００７と、インバー
タ５００５と５００６の反転信号を入力信号とする２入
力ＮＡＮＤゲート回路５００８と、上記ＮＡＮＤゲート
回路５００７および５００８の出力信号をそれぞれ反転
して上記トランジスタ５００１，５００２のゲートに供
給するインバータ５００９および５０１０とにより構成
されている。
００３を反転するインバータ５００５と、出力制御信号
３１を反転するインバータ５００６と、出力データ信号
５００３とインバータ５００６の出力信号とを入力信号
とする２入力ＮＡＮＤゲート回路５００７と、インバー
タ５００５と５００６の反転信号を入力信号とする２入
力ＮＡＮＤゲート回路５００８と、上記ＮＡＮＤゲート
回路５００７および５００８の出力信号をそれぞれ反転
して上記トランジスタ５００１，５００２のゲートに供
給するインバータ５００９および５０１０とにより構成
されている。
【００３２】上記出力制御信号３１がハイレベルにされ
ることにより、トランジスタ５００１，５００２は共に
オフ状態とされ、出力ノードＮ１は高インピーダンスと
される。この状態において、データバス２６を構成する
信号線２６−０〜２６−１５のレベルはＧＮＤ，電源に
対して信号線と接続端子の持つ容量５０１５によって保
持される。データバス２６に接続された固定値出力用バ
ッファ３８０〜３９５も上記出力バッファ５３０〜５４
５に準じた構成とされる。固定値出力用バッファ３８０
〜３９５には、出力データ信号５００３の代わりに固定
レベル（例えばＶｃｃ）が入力され、また出力制御信号
として図２における内部制御信号１９が供給されてい
る。上述の高インピーダンスは、電源あるいはＧＮＤに
対して約４０ＫΩ以上のインピーダンスを意味し、従来
のプルアップ／プルダウン抵抗を除去してもよく、４０
ＫΩ以上の抵抗を代わりに設けてもよい。
ることにより、トランジスタ５００１，５００２は共に
オフ状態とされ、出力ノードＮ１は高インピーダンスと
される。この状態において、データバス２６を構成する
信号線２６−０〜２６−１５のレベルはＧＮＤ，電源に
対して信号線と接続端子の持つ容量５０１５によって保
持される。データバス２６に接続された固定値出力用バ
ッファ３８０〜３９５も上記出力バッファ５３０〜５４
５に準じた構成とされる。固定値出力用バッファ３８０
〜３９５には、出力データ信号５００３の代わりに固定
レベル（例えばＶｃｃ）が入力され、また出力制御信号
として図２における内部制御信号１９が供給されてい
る。上述の高インピーダンスは、電源あるいはＧＮＤに
対して約４０ＫΩ以上のインピーダンスを意味し、従来
のプルアップ／プルダウン抵抗を除去してもよく、４０
ＫΩ以上の抵抗を代わりに設けてもよい。
【００３３】ダイナミックＲＡＭ２側の出力バッファ５
０２０〜５０３５も、メモリ制御回路１の出力バッファ
５３０〜５４５と同じ回路構成を有する。５０３６は図
示しないメモリアレイ部から読み出されたデータ信号、
５０３７は出力制御信号、５０４０〜５０５５は上記出
力バッファ５３０〜５４５からデータバス２６の信号線
２６−０〜２６−１５上に出力された書き込みデータ信
号を取り込む入力バッファである。
０２０〜５０３５も、メモリ制御回路１の出力バッファ
５３０〜５４５と同じ回路構成を有する。５０３６は図
示しないメモリアレイ部から読み出されたデータ信号、
５０３７は出力制御信号、５０４０〜５０５５は上記出
力バッファ５３０〜５４５からデータバス２６の信号線
２６−０〜２６−１５上に出力された書き込みデータ信
号を取り込む入力バッファである。
【００３４】〔表１〕に、本実施例において使用される
ダイナミックＲＡＭ２の入力信号２２（ＲＡＳ），２３
（ＣＡＳ），２４（ＷＥ），２５（ＯＥ）と出力状態お
よび動作モードとの関係を示す。なお、〔表１〕におい
て、「出力制御」とは図６に示されている出力制御信号
５０３７に相当する。
ダイナミックＲＡＭ２の入力信号２２（ＲＡＳ），２３
（ＣＡＳ），２４（ＷＥ），２５（ＯＥ）と出力状態お
よび動作モードとの関係を示す。なお、〔表１〕におい
て、「出力制御」とは図６に示されている出力制御信号
５０３７に相当する。
【００３５】
【表１】
【００３６】図７は、上記実施例のメモリ制御回路を、
ＭＰＥＧ（Moving Picture ExpertGroup）と呼ばれるビ
デオ規格に準拠した動画像再生システムを構成するＭＰ
ＥＧビデオデコーダ（動画像復号化装置）ＬＳＩに適用
した実施例を示すブロック図である。
ＭＰＥＧ（Moving Picture ExpertGroup）と呼ばれるビ
デオ規格に準拠した動画像再生システムを構成するＭＰ
ＥＧビデオデコーダ（動画像復号化装置）ＬＳＩに適用
した実施例を示すブロック図である。
【００３７】この実施例の動画像再生システムは、図７
に示すようにＣＤ−ＲＯＭに圧縮、符号化して記憶され
た動画像データを読み出すＣＤ−ＲＯＭドライバ８１
と、読み出されたデータ（以下、ビットストリームと称
する）から画像データと音声データを分離するとともに
制御情報を解読するマイクロプロセッサ８２と、分離さ
れた音声データを復号化するＭＰＥＧオーディオデコー
ダ８４と、分離された動画像データを復号化するＭＰＥ
Ｇビデオデコーダ８３と、復号された画像データ（ディ
ジタル信号）をアナログ信号に変換したり画像の合成等
の処理を行なってＲ．Ｇ．Ｂ．信号としてＣＲＴのよう
なモニタ装置９０に供給する映像信号処理回路８５と、
ＭＰＥＧオーディオデコーダ８４で復号された音声デー
タをアナログ信号に変換するＤ／Ａ変換器８６、変換さ
れた音声信号を増幅してスピーカ９１を駆動するオーデ
ィオアンプ８７等から構成される。
に示すようにＣＤ−ＲＯＭに圧縮、符号化して記憶され
た動画像データを読み出すＣＤ−ＲＯＭドライバ８１
と、読み出されたデータ（以下、ビットストリームと称
する）から画像データと音声データを分離するとともに
制御情報を解読するマイクロプロセッサ８２と、分離さ
れた音声データを復号化するＭＰＥＧオーディオデコー
ダ８４と、分離された動画像データを復号化するＭＰＥ
Ｇビデオデコーダ８３と、復号された画像データ（ディ
ジタル信号）をアナログ信号に変換したり画像の合成等
の処理を行なってＲ．Ｇ．Ｂ．信号としてＣＲＴのよう
なモニタ装置９０に供給する映像信号処理回路８５と、
ＭＰＥＧオーディオデコーダ８４で復号された音声デー
タをアナログ信号に変換するＤ／Ａ変換器８６、変換さ
れた音声信号を増幅してスピーカ９１を駆動するオーデ
ィオアンプ８７等から構成される。
【００３８】なお、８８は上記マイクロコンピュータ８
２が実行するプログラムや固定データが格納された読出
し専用メモリ、８９はマイクロコンピュータ２の作業領
域を提供する随時読出し書込み可能なメモリである。上
記システムでは、ＣＤ−ＲＯＭドライバの代わりにハー
ドディスクドライバが用いられることもある。上記ＭＰ
ＥＧビデオデコーダ８３内に、上記実施例（図２）のメ
モリ制御回路１と共に、入力処理回路８０１と、内部処
理回路８０２と、出力処理回路８０３とが設けられてお
り、入力処理回路８０１、内部処理回路８０２または出
力処理回路８０３がメモリ制御回路１に対して前記メモ
リアクセス要求信号１２を出力することにより、メモリ
制御回路１がダイナミックＲＡＭ２に対する読み出し動
作もしくは書き込み動作を行うように構成されている。
２が実行するプログラムや固定データが格納された読出
し専用メモリ、８９はマイクロコンピュータ２の作業領
域を提供する随時読出し書込み可能なメモリである。上
記システムでは、ＣＤ−ＲＯＭドライバの代わりにハー
ドディスクドライバが用いられることもある。上記ＭＰ
ＥＧビデオデコーダ８３内に、上記実施例（図２）のメ
モリ制御回路１と共に、入力処理回路８０１と、内部処
理回路８０２と、出力処理回路８０３とが設けられてお
り、入力処理回路８０１、内部処理回路８０２または出
力処理回路８０３がメモリ制御回路１に対して前記メモ
リアクセス要求信号１２を出力することにより、メモリ
制御回路１がダイナミックＲＡＭ２に対する読み出し動
作もしくは書き込み動作を行うように構成されている。
【００３９】特に制限されないが、この実施例のＭＰＥ
Ｇビデオデコーダ８３は、シリコンのような１つの半導
体基板上において半導体集積回路として構成される。そ
して、このシステムにおいては、上記ＭＰＥＧビデオデ
コーダ８３に接続されたダイナミックＲＡＭ２は、復号
前および復号化された画像データを一時的に保持するバ
ッファ領域（フレームメモリ）として使用される。
Ｇビデオデコーダ８３は、シリコンのような１つの半導
体基板上において半導体集積回路として構成される。そ
して、このシステムにおいては、上記ＭＰＥＧビデオデ
コーダ８３に接続されたダイナミックＲＡＭ２は、復号
前および復号化された画像データを一時的に保持するバ
ッファ領域（フレームメモリ）として使用される。
【００４０】マイクロプロセッサ８２により読み出され
たビットストリームは、例えば１．２Ｍｂｐｓのような
一定の速度でＭＰＥＧビデオデコーダ８３に入力され
る。ここで、ＭＰＥＧビデオの符号化方式においては、
フレーム内予測符号化処理と、前方フレーム間予測符号
化処理と、双方向フレーム間予測符号化処理の３種類の
符号化が行われる。画像フレームの再生に必要なビデオ
ビットストリームの１フレーム当たりのデータ量は上記
３種類の符号化処理でそれぞれ大きく異なっているが、
符号化時には３種類の符号化処理を組み合わせてビデオ
ビットストリームの伝送速度がほぼ一定になるように制
御する。フレームの転送レートは日本や米国で普及して
いる方式の場合には約３０Ｈｚで、欧州などで普及して
いる方式の場合は２５Ｈｚとそれぞれ一定なため、３種
類の符号化が行われた画像フレームの復号化の際に必要
なビデオビットストリームの転送速度は大きく異なる。
この転送速度は対象となるフレームの内容にも依存する
が、それぞれ７Ｍｂｐｓ，２Ｍｂｐｓ，０．６Ｍｂｐｓ
のような速度となる。
たビットストリームは、例えば１．２Ｍｂｐｓのような
一定の速度でＭＰＥＧビデオデコーダ８３に入力され
る。ここで、ＭＰＥＧビデオの符号化方式においては、
フレーム内予測符号化処理と、前方フレーム間予測符号
化処理と、双方向フレーム間予測符号化処理の３種類の
符号化が行われる。画像フレームの再生に必要なビデオ
ビットストリームの１フレーム当たりのデータ量は上記
３種類の符号化処理でそれぞれ大きく異なっているが、
符号化時には３種類の符号化処理を組み合わせてビデオ
ビットストリームの伝送速度がほぼ一定になるように制
御する。フレームの転送レートは日本や米国で普及して
いる方式の場合には約３０Ｈｚで、欧州などで普及して
いる方式の場合は２５Ｈｚとそれぞれ一定なため、３種
類の符号化が行われた画像フレームの復号化の際に必要
なビデオビットストリームの転送速度は大きく異なる。
この転送速度は対象となるフレームの内容にも依存する
が、それぞれ７Ｍｂｐｓ，２Ｍｂｐｓ，０．６Ｍｂｐｓ
のような速度となる。
【００４１】上記のような入力されるビデオビットスト
リームの伝送速度と復号化に用いられるビデオビットス
トリームの転送速度の差を吸収するために、上記入力処
理回路８０１はダイナミックＲＡＭ２の一部をファース
トイン・ファーストアウト方式のバッファ領域として使
用するような処理を行う。すなわち、入力されたビデオ
ビットストリームは、入力処理回路８０１が管理するダ
イナミックＲＡＭ２内の上記バッファ領域に書き込みア
ドレスを更新しながら順番に書き込まれる。
リームの伝送速度と復号化に用いられるビデオビットス
トリームの転送速度の差を吸収するために、上記入力処
理回路８０１はダイナミックＲＡＭ２の一部をファース
トイン・ファーストアウト方式のバッファ領域として使
用するような処理を行う。すなわち、入力されたビデオ
ビットストリームは、入力処理回路８０１が管理するダ
イナミックＲＡＭ２内の上記バッファ領域に書き込みア
ドレスを更新しながら順番に書き込まれる。
【００４２】復号化のため内部処理回路８０２がビデオ
ビットストリームを要求するときには、必要とされる転
送速度を満たす速度で、入力処理回路８０１が読み出し
アドレスを形成し更新しながらダイナミックＲＡＭ２か
ら順番にビデオビットストリームを読み出して内部処理
回路８０２へ転送する。この際、入力処理回路８０１
は、上記書き込みアドレスおよび読み出しアドレスがダ
イナミックＲＡＭ２の一部に構成したファーストイン・
ファーストアウト方式のバッファ領域がオーバーフロー
もしくはアンダーフローしないようにメモリを管理す
る。
ビットストリームを要求するときには、必要とされる転
送速度を満たす速度で、入力処理回路８０１が読み出し
アドレスを形成し更新しながらダイナミックＲＡＭ２か
ら順番にビデオビットストリームを読み出して内部処理
回路８０２へ転送する。この際、入力処理回路８０１
は、上記書き込みアドレスおよび読み出しアドレスがダ
イナミックＲＡＭ２の一部に構成したファーストイン・
ファーストアウト方式のバッファ領域がオーバーフロー
もしくはアンダーフローしないようにメモリを管理す
る。
【００４３】上記内部処理回路８０２においては、入力
されたビットストリームの可変長符号復号化の後、逆量
子化および周波数変換が行われ、符号化された方式に従
ってフレームが復号化される。フレーム内予測符号化方
式で符号化されたフレームは、再生されたデータがその
ままダイナミックＲＡＭ２の一部に構成されているバッ
ファ領域に参照フレームとして格納される。前方フレー
ム間予測符号化方式で符号化されたフレームの場合には
再生されたデータと参照フレームの一部のデータとがダ
イナミックＲＡＭ２から読み出されて必要に応じて加算
され、参照フレームとしてダイナミックＲＡＭ２のバッ
ファ領域に格納される。
されたビットストリームの可変長符号復号化の後、逆量
子化および周波数変換が行われ、符号化された方式に従
ってフレームが復号化される。フレーム内予測符号化方
式で符号化されたフレームは、再生されたデータがその
ままダイナミックＲＡＭ２の一部に構成されているバッ
ファ領域に参照フレームとして格納される。前方フレー
ム間予測符号化方式で符号化されたフレームの場合には
再生されたデータと参照フレームの一部のデータとがダ
イナミックＲＡＭ２から読み出されて必要に応じて加算
され、参照フレームとしてダイナミックＲＡＭ２のバッ
ファ領域に格納される。
【００４４】双方向フレーム間予測符号化方式で符号化
されたフレームの場合には再生されたデータと２つの参
照フレームの一部のデータとをダイナミックＲＡＭ２か
ら読み出して必要に応じて加算し、参照フレームとして
バッファ領域に格納され、フレームが再生される。双方
向フレーム間予測符号化方式で符号化されたフレームを
復号する場合には最低でも２フレーム分、また再生され
たフレームを出力処理回路８０３が読み出し終わるまで
保持するために最低１フレーム分格納できるだけのバッ
ファ領域がダイナミックＲＡＭ２内に確保されている必
要がある。上記出力回路８０３は、上記バッファ領域に
蓄積された複数のフレームのデータを、符号化時に構成
されたフレームの順番と同じ順番になるように読み出し
を行なって、ビデオ信号を構成するためのタイミング信
号と共に出力する。
されたフレームの場合には再生されたデータと２つの参
照フレームの一部のデータとをダイナミックＲＡＭ２か
ら読み出して必要に応じて加算し、参照フレームとして
バッファ領域に格納され、フレームが再生される。双方
向フレーム間予測符号化方式で符号化されたフレームを
復号する場合には最低でも２フレーム分、また再生され
たフレームを出力処理回路８０３が読み出し終わるまで
保持するために最低１フレーム分格納できるだけのバッ
ファ領域がダイナミックＲＡＭ２内に確保されている必
要がある。上記出力回路８０３は、上記バッファ領域に
蓄積された複数のフレームのデータを、符号化時に構成
されたフレームの順番と同じ順番になるように読み出し
を行なって、ビデオ信号を構成するためのタイミング信
号と共に出力する。
【００４５】図８に本発明に係るメモリ読み出し回路の
他の実施例の要部が示されている。この実施例は、書き
込みデータの出力バッファ５３０〜５４５を利用して、
連続したデータの読み出しが行われない場合にフリップ
フロップ回路５１０〜５２５にラッチされている前回の
書き込みデータをデータバス２６上に出力させて、デー
タバスの信号線のレベルが不安定になるのを回避するよ
うにしたものである。この実施例と図２の実施例との違
いは、図２に示されている固定値出力用のバッファ３８
０〜３９５を設ける代わりに、２入力論理和回路３９９
を設けて、その一方の入力端子に論理和回路３７２から
出力される固定値出力制御用の内部制御信号１９を入力
させ、他方の入力端子に書き込み回路５０から出力され
る書き込み制御信号３１を入力させるようにしているで
ある。この実施例に従うと、２入力論理和回路３９９は
各バッファ３８０〜３９５に共通に１つだけ設けてやる
だけで良く、図２の実施例のようにデータバス２６の信
号線の数に対応して１６個のバッファ３８０〜３９５を
設ける必要がない。
他の実施例の要部が示されている。この実施例は、書き
込みデータの出力バッファ５３０〜５４５を利用して、
連続したデータの読み出しが行われない場合にフリップ
フロップ回路５１０〜５２５にラッチされている前回の
書き込みデータをデータバス２６上に出力させて、デー
タバスの信号線のレベルが不安定になるのを回避するよ
うにしたものである。この実施例と図２の実施例との違
いは、図２に示されている固定値出力用のバッファ３８
０〜３９５を設ける代わりに、２入力論理和回路３９９
を設けて、その一方の入力端子に論理和回路３７２から
出力される固定値出力制御用の内部制御信号１９を入力
させ、他方の入力端子に書き込み回路５０から出力され
る書き込み制御信号３１を入力させるようにしているで
ある。この実施例に従うと、２入力論理和回路３９９は
各バッファ３８０〜３９５に共通に１つだけ設けてやる
だけで良く、図２の実施例のようにデータバス２６の信
号線の数に対応して１６個のバッファ３８０〜３９５を
設ける必要がない。
【００４６】図９に本発明に係るメモリ読み出し回路の
さらに他の実施例が示されている。この実施例は、メモ
リ制御回路１’が第１の行アドレスストローブ信号ＲＡ
Ｓ１と第２の行アドレスストローブ信号ＲＡＳ２を出力
できるように構成することにより、１つのメモリ制御回
路１’に対して２個のダイナミックＲＡＭ２ａ，２ｂを
接続して制御できるようにしたものである。図１０にそ
のような行アドレスストローブ信号ＲＡＳ１，ＲＡＳ２
を形成する回路の具体例が示されている。
さらに他の実施例が示されている。この実施例は、メモ
リ制御回路１’が第１の行アドレスストローブ信号ＲＡ
Ｓ１と第２の行アドレスストローブ信号ＲＡＳ２を出力
できるように構成することにより、１つのメモリ制御回
路１’に対して２個のダイナミックＲＡＭ２ａ，２ｂを
接続して制御できるようにしたものである。図１０にそ
のような行アドレスストローブ信号ＲＡＳ１，ＲＡＳ２
を形成する回路の具体例が示されている。
【００４７】ダイナミックＲＡＭ２ａ，２ｂの記憶容量
が図１のダイナミックＲＡＭ２と同一であるとすると、
アドレス信号１１は図１の実施例よりも１ビット多い１
９ビットでメモリ制御回路１’に入力される。このアド
レス信号１１の最上位ビットＡ18の真レベルと偽レベル
をそれぞれ有効レベルとする２入力論理和回路３７６，
３７７を図２に示されている回路に付加し、上記２入力
論理和回路（ＯＲゲート）３７６，３７７の他方の入力
端子に、図２の信号ＲＡＳを形成する論理積回路３６０
の出力信号２２を入力させることで、いずれか一方が有
効レベルとなる行アドレスストローブ信号ＲＡＳ１，Ｒ
ＡＳ２を論理和回路３７６，３７７で形成して出力させ
ることができる。同様にして、３個以上（望ましくは２
の倍数）のダイナミックＲＡＭを１つのメモリ制御回路
で制御するように構成することができる。
が図１のダイナミックＲＡＭ２と同一であるとすると、
アドレス信号１１は図１の実施例よりも１ビット多い１
９ビットでメモリ制御回路１’に入力される。このアド
レス信号１１の最上位ビットＡ18の真レベルと偽レベル
をそれぞれ有効レベルとする２入力論理和回路３７６，
３７７を図２に示されている回路に付加し、上記２入力
論理和回路（ＯＲゲート）３７６，３７７の他方の入力
端子に、図２の信号ＲＡＳを形成する論理積回路３６０
の出力信号２２を入力させることで、いずれか一方が有
効レベルとなる行アドレスストローブ信号ＲＡＳ１，Ｒ
ＡＳ２を論理和回路３７６，３７７で形成して出力させ
ることができる。同様にして、３個以上（望ましくは２
の倍数）のダイナミックＲＡＭを１つのメモリ制御回路
で制御するように構成することができる。
【００４８】以上説明したように、上記実施例は、メモ
リ読み出し回路によるデータ取込タイミングとして、ダ
イナミックＲＡＭがデータの出力を中止した時点から次
のデータ出力時点までのタイミングを与える信号を形成
する手段を設けるとともに、従来データバスに接続され
ていたプルアップ抵抗またはプルダウン抵抗の接続をや
めて、ダイナミックＲＡＭのデータ出力端子が高インピ
ーダンス状態にされることによりデータバスが高インピ
ーダンス状態になりデータバスの持つ容量によってデー
タが保持されるようにしたので、データバスに存在する
寄生容量に保持されている電荷に基づくデータをメモリ
読み出し回路の内部に取り込むことができ、ダイナミッ
クＲＡＭからの読み出し周期をダイナミックＲＡＭのリ
ードアクセス能力による制限ぎりぎりまで短くすること
ができるという効果がある。
リ読み出し回路によるデータ取込タイミングとして、ダ
イナミックＲＡＭがデータの出力を中止した時点から次
のデータ出力時点までのタイミングを与える信号を形成
する手段を設けるとともに、従来データバスに接続され
ていたプルアップ抵抗またはプルダウン抵抗の接続をや
めて、ダイナミックＲＡＭのデータ出力端子が高インピ
ーダンス状態にされることによりデータバスが高インピ
ーダンス状態になりデータバスの持つ容量によってデー
タが保持されるようにしたので、データバスに存在する
寄生容量に保持されている電荷に基づくデータをメモリ
読み出し回路の内部に取り込むことができ、ダイナミッ
クＲＡＭからの読み出し周期をダイナミックＲＡＭのリ
ードアクセス能力による制限ぎりぎりまで短くすること
ができるという効果がある。
【００４９】また、データの読み出し動作状態において
所定時間以上データバスの高インピーダンス状態が継続
した場合に固定データもしくは書き込みデータ保持手段
としてのフリップフロップ回路に保持されているデータ
を出力するデータ出力手段を設けるようにしたことによ
り、データバスが長時間にわたって高インピーダンスを
継続し不定値になることを防ぐことができる。その結
果、誤ったデータを取り込みシステムが誤動作するのを
回避することが可能となる。さらに、帰還式レベル保持
手段を設けるようにしたことにより、高インピーダンス
状態にあるデータバス上のデータをより安定に保持する
ことができる。また、電荷保持手段を設けるようにした
ことにより、データバスが高インピーダンスにされてい
る状態において電荷保持手段にデータ値を示す電荷がよ
り多く蓄積されるので、データバス上のデータをより安
定に保持することができる。
所定時間以上データバスの高インピーダンス状態が継続
した場合に固定データもしくは書き込みデータ保持手段
としてのフリップフロップ回路に保持されているデータ
を出力するデータ出力手段を設けるようにしたことによ
り、データバスが長時間にわたって高インピーダンスを
継続し不定値になることを防ぐことができる。その結
果、誤ったデータを取り込みシステムが誤動作するのを
回避することが可能となる。さらに、帰還式レベル保持
手段を設けるようにしたことにより、高インピーダンス
状態にあるデータバス上のデータをより安定に保持する
ことができる。また、電荷保持手段を設けるようにした
ことにより、データバスが高インピーダンスにされてい
る状態において電荷保持手段にデータ値を示す電荷がよ
り多く蓄積されるので、データバス上のデータをより安
定に保持することができる。
【００５０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。また、以
上の説明では主として本発明者によってなされた発明を
その背景となった利用分野であるＭＰＥＧビデオシステ
ムのバッファメモリを制御するビデオデコーダに適用し
た場合について説明したが、この発明はそれに限定され
るものでなく、ダイナミックＲＡＭの制御回路一般に利
用することができる。
施例に基づき具体的に説明したが、本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。また、以
上の説明では主として本発明者によってなされた発明を
その背景となった利用分野であるＭＰＥＧビデオシステ
ムのバッファメモリを制御するビデオデコーダに適用し
た場合について説明したが、この発明はそれに限定され
るものでなく、ダイナミックＲＡＭの制御回路一般に利
用することができる。
【００５１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち本発明によれば、簡単な回路
の追加のみでダイナミックメモリからのデータ読み出し
サイクルの高速化を実現することができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち本発明によれば、簡単な回路
の追加のみでダイナミックメモリからのデータ読み出し
サイクルの高速化を実現することができる。
【図１】図１は本発明の一実施例のメモリ読み出し回路
を内蔵したメモリ制御回路とダイナミックＲＡＭとの接
続関係を示す図である。
を内蔵したメモリ制御回路とダイナミックＲＡＭとの接
続関係を示す図である。
【図２】図２は本発明の一実施例のメモリ読み出し回路
を内蔵したメモリ制御回路の回路例を示す図である。
を内蔵したメモリ制御回路の回路例を示す図である。
【図３】図３は本発明の一実施例のメモリ読み出し回路
における代表的な信号の波形を示す図である。
における代表的な信号の波形を示す図である。
【図４】図４の（Ａ）は従来のメモリ読み出し回路にお
ける代表的な信号の波形を示す図であり、（Ｂ）は本発
明を実施したときの上記メモリ読み出し回路における代
表的な信号の波形を示す図である。
ける代表的な信号の波形を示す図であり、（Ｂ）は本発
明を実施したときの上記メモリ読み出し回路における代
表的な信号の波形を示す図である。
【図５】図５は本発明の一実施例の帰還レベル保持回路
を示す図である。
を示す図である。
【図６】図６は出力バッファ５２０〜５３５の具体的な
回路構成例を示す図である。
回路構成例を示す図である。
【図７】図７は上記実施例のメモリ制御回路をＭＰＥＧ
ビデオデコーダＬＳＩに適用した実施例を示すブロック
図である。
ビデオデコーダＬＳＩに適用した実施例を示すブロック
図である。
【図８】図８は本発明に係るメモリ読み出し回路の他の
実施例の要部を示す図である。
実施例の要部を示す図である。
【図９】図９は本発明に係るメモリ読み出し回路のさら
に他の実施例を示す図である。
に他の実施例を示す図である。
【図１０】図１０は行アドレスストローブ信号ＲＡＳ
１，ＲＡＳ２を形成する回路の具体例を示す図である。
１，ＲＡＳ２を形成する回路の具体例を示す図である。
１ メモリ制御回路 ２ ダイナミックＲＡＭ １１ １８ビットアドレス信号 １２ ダイナミックＲＡＭ読み出し要求信号 １３ リード／ライト識別信号 １４ １６ビット読み出しデータ信号 １５ 基本クロック １６ 読み出し制御クロック １７ リセット入力 １８ 入力データ取り込みタイミング信号 １９ 固定値出力制御信号 ２０ アドレスセレクト信号 ２１ ダイナミックＲＡＭアドレス信号 ２２ 行アドレスストローブ信号 ２３ 列アドレスストローブ信号 ２４ 書き込み許可信号 ２５ データ出力許可信号 ２６ １６ビットのデータバス ２７ プルアップ抵抗を接続した場合の１６ビットデ
ータバス信号 ３０１〜３２８ クリア入力付きＤフリップフロップ
回路 ３４０ 反転入力付き２入力正論理出力論理積回路 ３４１ 反転入力付き２入力負論理出力論理積回路 ３５０〜３５３ ２入力正論理出力論理積回路（ＡＮ
Ｄ） ３６０〜３６１ ２入力負論理出力論理積回路（ＮＡ
ＮＤ） ３７０〜３７１ ２入力正論理出力論理和回路（Ｏ
Ｒ） ３７２ ２入力負論理出力論理和回路（ＮＯＲ） ３７３ 非反転型出力バッファ ３７４〜３７５ 反転型出力バッファ ３８０〜３９５ 高インピーダンス出力制御付き非反
転型バッファ ４００ 列アドレスアクセス時間 ４０１ 読み出し周期時間 ４０２ ダイナミックＲＡＭ２が規定する列アドレス
プリチャージ時間 ５０１〜５０５ １８ビットの読み出しアドレス値 ６０１〜６０６ ９ビットダイナミックＲＡＭアドレ
ス値 ７０１〜７０５ １６ビットデータバス値 ８０１〜８０５ １６ビット読み出しデータ信号値 ９０１〜９０５ １６ビット読み出しデータ信号値 ４００１ データ信号線 ４００２ 反転出力回路 ４００３ Ｐ型電界効果型トランジスタ ４００４ Ｎ型電界効果型トランジスタ
ータバス信号 ３０１〜３２８ クリア入力付きＤフリップフロップ
回路 ３４０ 反転入力付き２入力正論理出力論理積回路 ３４１ 反転入力付き２入力負論理出力論理積回路 ３５０〜３５３ ２入力正論理出力論理積回路（ＡＮ
Ｄ） ３６０〜３６１ ２入力負論理出力論理積回路（ＮＡ
ＮＤ） ３７０〜３７１ ２入力正論理出力論理和回路（Ｏ
Ｒ） ３７２ ２入力負論理出力論理和回路（ＮＯＲ） ３７３ 非反転型出力バッファ ３７４〜３７５ 反転型出力バッファ ３８０〜３９５ 高インピーダンス出力制御付き非反
転型バッファ ４００ 列アドレスアクセス時間 ４０１ 読み出し周期時間 ４０２ ダイナミックＲＡＭ２が規定する列アドレス
プリチャージ時間 ５０１〜５０５ １８ビットの読み出しアドレス値 ６０１〜６０６ ９ビットダイナミックＲＡＭアドレ
ス値 ７０１〜７０５ １６ビットデータバス値 ８０１〜８０５ １６ビット読み出しデータ信号値 ９０１〜９０５ １６ビット読み出しデータ信号値 ４００１ データ信号線 ４００２ 反転出力回路 ４００３ Ｐ型電界効果型トランジスタ ４００４ Ｎ型電界効果型トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 五十嵐 善信 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 緑川 由希子 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (20)
- 【請求項１】 記憶手段に接続され、前記記憶手段に対
するアドレスを出力するアドレス出力手段と、 前記アドレスのための信号タイミングを示すストローブ
信号を与える手段と、 前記記憶手段からのデータを入力する手段と、 前記データ入力手段の上のデータは前記ストローブ信号
が出ている期間と出ていない期間を通じて次のデータが
出されるまでの期間有効であるとともに、前記ストロー
ブ信号に基づいて前記記憶手段からのデータを、前記次
のデータが出されるまでの前記期間に入力するためのデ
ータ入力タイミング信号を生成するデータ入力タイミン
グ手段と、 を有することを特徴とする記憶装置の読み出し回路。 - 【請求項２】 前記アドレス及び前記ストローブ信号
は、クロック信号に基づいてタイミングが切り替えられ
ており、 前記データ入力タイミング手段は、前記クロック信号の
変化のタイミングで前記ストローブ信号のレベルを入力
する手段を有することを特徴とする請求項１に記載の記
憶装置の読み出し回路。 - 【請求項３】 前記記憶手段に接続されるデータバス
と、 前記記憶手段に前記データバスを通じてデータを出力す
るバッファ手段を有するデータ書き込み回路と、 前記データバスが前記バッファ手段により高インピーダ
ンス状態とされる間に所定のデータを前記データバスに
出力するために前記データバスに接続された所定データ
出力手段を有することを特徴とする請求項２に記載の記
憶装置の読み出し回路。 - 【請求項４】 前記データバスに接続され、互いに従属
接続されたＰ及びＮチャンネル電界効果トランジスタ
と、前記電界効果トランジスタの接続点と前記電界効果
トランジスタの両ゲートの間に接続されたインバータと
を有するレベル保持回路を備えることを特徴とする請求
項３に記載の記憶装置の読み出し回路。 - 【請求項５】 前記従属接続された電界効果トランジス
タは、その導通抵抗により決まる駆動力より強い駆動力
により保持レベルを反転することを特徴とする請求項４
に記載の記憶装置の読み出し回路。 - 【請求項６】 前記データバスに接続されるキャパシタ
をさらに有することを特徴とする請求項３に記載の記憶
装置の読み出し回路。 - 【請求項７】 前記データ入力手段は、前記記憶手段と
の接続のためのデータバスを有しており、 さらに、前記データバスに接続され、互いに従属接続さ
れたＰ及びＮチャンネル電界効果トランジスタと、前記
電界効果トランジスタの接続点と前記電界効果トランジ
スタの両ゲートの間に接続されたインバータとを有する
レベル保持回路を備えることを特徴とする請求項１に記
載の記憶装置の読み出し回路。 - 【請求項８】 前記従属接続された電界効果トランジス
タは、その導通抵抗により決まる駆動力より強い駆動力
により保持レベルを反転することを特徴とする請求項７
に記載の記憶装置の読み出し回路。 - 【請求項９】 前記データバスに接続されるキャパシタ
をさらに有することを特徴とする請求項１に記載の記憶
装置の読み出し回路。 - 【請求項１０】 前記記憶手段に接続されるデータバス
と、 書き込み制御信号に応じて、前記記憶手段に前記データ
バス通じてデータを出力するバッファ手段を有するデー
タ書き込み回路と、 前記データ書き込み回路に接続され、前記データバスが
前記バッファ手段により高インピーダンス状態とされる
間に前記データバスに前記データ書き込み回路を制御す
る制御信号に基づいて前記データ書き込み回路のデータ
を送出するデータバス安定化回路と、 を有することを特徴とする請求項２に記載の記憶装置の
読み出し回路。 - 【請求項１１】 アドレスを出力する手段と、記憶装置
へのアドレスを入力するためのストローブタイミングを
示すアドレスストローブ信号を出力する手段と、 データが前記アドレスストローブ信号に基づいて非有効
とされないデータバスへ出力されたデータ信号を入力す
る手段と、を有する記憶読み出し手段と、 前記記憶読み出し手段に接続され、入力したアドレスス
トローブ信号の立ち下がりもしくは立ち上がりタイミン
グによりアドレスを内部に取り込み、取り込んだアドレ
ス情報により内部に記憶した複数ビットの複数記憶情報
を選択するとき、選択されるまではデータバスへ高イン
ピーダンス状態で接続され選択以後からは選択された記
憶情報をデータバスへ出力しアドレスストローブ信号の
立ち上がりもしくは立ち下がりタイミング以後は選択さ
れた記憶情報の出力を中止して高インピーダンス状態で
データバスに接続される記憶手段と、 前記記憶読み出し手段のデータ入力タイミングとして記
憶手段がデータ出力以後から次のデータ出力までの間の
タイミングを与える手段と、 を設けたことを特徴とする記憶装置の読み出し回路。 - 【請求項１２】 請求項１１に記憶装置の記載の読み出
し回路において、上記記憶読み出し手段に接続され、デ
ータ出力状態と高インピーダンス状態とを切り替えてデ
ータバスに接続され、データバスが長時間に渡って高イ
ンピーダンス状態になる場合にデータ出力状態になるデ
ータ出力手段を設け、記憶手段からのデータ読み出しに
おいて、連続したデータを読み出す場合には記憶手段が
データバスへデータを出力するままに任せることにより
記憶手段が連続した読み出し動作の中でデータ出力を中
止したのち次のデータ出力までにデータバス上のデータ
を上記記憶読み出し手段の内部へ取り込み、次の読み出
しがない条件においてはデータバスの高インピーダンス
状態の保持を経た後、上記データ出力手段によりデータ
バスへ所定のデータを出力するように構成したことを特
徴とする記憶装置の読み出し回路。 - 【請求項１３】 請求項１１に記載の記憶装置の読み出
し回路において、入力したレベルによりデータバスを駆
動し、データバスが自身のドライブ能力より強いドライ
ブ能力により駆動されて入力レベルに変動が生じた場合
にはそのレベルによりデータバスを駆動する帰還式レベ
ル保持手段をデータ入力端子に接続したことを特徴とす
る記憶装置の読み出し回路。 - 【請求項１４】 請求項１１に記載の記憶装置の読み出
し回路において、データ入力端子に電荷保持手段を接続
したこと特徴とする記憶装置の読み出し回路。 - 【請求項１５】 複数ビットのアドレス信号を出力する
手段と、 記憶装置へのアドレス入力タイミングを示すストローブ
信号を出力する手段と、 データがストローブ信号により非有効とされないデータ
バス上のデータ信号を取り込むデータ取り込み手段と、 上記ストローブ信号の立ち下がりもしくは立ち上がりタ
イミングにてアドレス信号を内部に取り込み、取り込ん
だアドレス信号に応じて内部の記憶情報を読み出して出
力する際に、選択されたデータが読み出されるまではデ
ータ出力端子を高インピーダンス状態とし、上記ストロ
ーブ信号の立ち上がりもしくは立ち下がりタイミング以
後は読み出された記憶情報の出力を中止して出力端子を
再び高インピーダンス状態とするように構成された記憶
装置と、 上記記憶装置がデータの出力を開始した時点から次のデ
ータ出力時点までの間に上記データ取り込み手段に対し
てデータ取り込みタイミングを与える信号を形成する信
号形成手段を設けたことを特徴とする記憶装置の読み出
し回路。 - 【請求項１６】 データの読み出し動作状態において所
定時間以上データバスの高インピーダンス状態が継続す
る場合に所定の固定データを出力する固定データ出力手
段を有する請求項１５に記載の記憶装置の読み出し回
路。 - 【請求項１７】 上記記憶装置に対する書き込みデータ
を保持するデータ保持手段と、該データ保持手段に保持
されている書き込みデータを出力するデータ出力手段を
備えるとともに、データの読み出し動作状態において所
定時間以上データバスの高インピーダンス状態が継続す
る場合に、上記データ保持手段に保持されているデータ
を出力する請求項１５に記載の記憶装置の読み出し回
路。 - 【請求項１８】 アドレスストローブ信号の立ち下がり
もしくは立ち上がりタイミングにてアドレス信号を内部
に取り込み、取り込んだアドレス信号に応じて内部の記
憶情報を読み出して出力する際に、選択されたデータが
読み出されるまではデータ出力端子を高インピーダンス
状態とし、上記ストローブ信号の立ち上がりもしくは立
ち下がりタイミング以後は読み出された記憶情報の出力
を中止して出力端子を再び高インピーダンス状態とする
ように構成された記憶装置と、 上記記憶装置に供給する複数ビットのアドレス信号を出
力する手段と、上記記憶装置に供給するアドレス入力タ
イミングを示すストローブ信号を出力する手段と、デー
タバス上のデータ信号を取り込むデータ取り込み手段と
を有するとともに、上記記憶装置がデータの出力を開始
した時点から次のデータ出力時点までの間に上記データ
取り込み手段に対してデータ取り込みタイミングを与え
る信号を形成する信号形成手段とを有し、データバスに
よって上記記憶装置に接続された読み出し回路と、 を備えてなることを特徴とする記憶システム。 - 【請求項１９】 上記データバスを構成する信号線にそ
れぞれ電荷保持手段が接続されてなること特徴とする請
求項１８に記載の記憶システム。 - 【請求項２０】 上記データバスを構成する信号線に
は、該信号線のレベルを検出するレベル検出手段と検出
したレベルに応じて当該信号線を駆動する駆動手段とか
らなる帰還型レベル保持手段がそれぞれ接続されてなる
請求項１８に記載の記憶システム。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7093867A JPH08314795A (ja) | 1994-05-19 | 1995-04-19 | 記憶装置の読み出し回路及び記憶システム |
| US08/433,814 US5572468A (en) | 1994-05-19 | 1995-05-03 | Storage reading apparatus |
| EP95106928A EP0683492A3 (en) | 1994-05-19 | 1995-05-08 | Read memory circuit. |
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| JP10547994 | 1994-05-19 | ||
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| JP7-52822 | 1995-03-13 | ||
| JP7093867A JPH08314795A (ja) | 1994-05-19 | 1995-04-19 | 記憶装置の読み出し回路及び記憶システム |
Publications (1)
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Family
ID=27294753
Family Applications (1)
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- 1995-05-08 EP EP95106928A patent/EP0683492A3/en not_active Withdrawn
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