JP2002343081A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2002343081A
JP2002343081A JP2001148702A JP2001148702A JP2002343081A JP 2002343081 A JP2002343081 A JP 2002343081A JP 2001148702 A JP2001148702 A JP 2001148702A JP 2001148702 A JP2001148702 A JP 2001148702A JP 2002343081 A JP2002343081 A JP 2002343081A
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Takeshi Kajimoto
毅 梶本
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Abstract

(57)【要約】 【課題】 データの読出／書込動作の高速化を図ること
が可能な半導体記憶装置を提供する。 【解決手段】 ＳＤＲＡＭにおいて、アクティブコマン
ドに応答して活性化レベルになる信号ＡＣＴを一定時間
Ｔｄだけ遅延させる遅延回路３４と、内部クロック信号
ｉｎｔＣＫのレベルが変化するごとに遅延回路３４の出
力信号ＡＣＴＤをラッチし、列デコーダ活性化信号ＣＤ
Ｅを生成するラッチ回路３５とを設ける。したがって、
アクティブコマンドの入力から１．５クロックサイクル
後に信号ＣＤＥを活性化レベルにして列系の動作を開始
させることができ、無駄な待機時間を短くすることがで
きる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、クロック信号に同期して動作する半導体記
憶装置に関する。
【０００２】
【従来の技術】図１５は、従来のシンクロナスダイナミ
ックランダムアクセスメモリ（以下、ＳＤＲＡＭと称
す）のデータの読出／書込制御に関連する部分の構成を
示すブロック図である。図１５において、このＳＤＲＡ
Ｍは、入力バッファ５０〜５４、出力バッファ５５、ラ
ッチ回路５６〜６０、コマンドデコーダ６１、行系制御
信号発生回路６２、列系制御信号発生回路６３、シフト
レジスタ６４，６５、および出力系制御信号発生回路６
６を備える。
【０００３】入力バッファ５０は、外部クロック信号Ｃ
ＬＫに従って内部クロック信号ｉｎｔＣＫを生成する。
内部クロック信号ｉｎｔＣＫは、ラッチ回路５６〜６
０、シフトレジスタ６４，６５および列系制御信号発生
回路６３に与えられる。
【０００４】入力バッファ５１〜５３は、それぞれ外部
制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥをそれぞれラッチ
回路５６〜５８に伝達させる。ラッチ回路５６〜５８
は、それぞれ内部クロック信号ｉｎｔＣＫの立上がりエ
ッジに応答して外部制御信号／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅをラッチし、内部制御信号ｉｎｔＲ，ｉｎｔＣ，ｉｎ
ｔＷを生成してコマンドデコーダ６１に与える。
【０００５】入力バッファ５４およびラッチ回路５９
は、内部クロック信号ｉｎｔＣＫの立上がりエッジに応
答して外部データ信号ＤＩをラッチし、内部データ信号
ＤＩ′を生成する。内部データ信号ＤＩ′は、データバ
スを介して選択されたメモリセルに書込まれる。
【０００６】選択されたメモリセルから読出された内部
データ信号ＤＯ′は、データバスを介してラッチ回路６
０に与えられる。ラッチ回路６０および出力バッファ５
５は、内部クロック信号ｉｎｔＣＫの立上がりエッジに
応答して内部データ信号ＤＯ′をラッチし、外部データ
信号ＤＯを生成する。信号ＯＥＭが「Ｈ」レベルにされ
ると、データ信号ＤＯは外部に出力される。
【０００７】コマンドデコーダ６１は、内部制御信号ｉ
ｎｔＲ，ｉｎｔＣ，ｉｎｔＷの論理レベルの組合せに従
って行系活性化信号ＡＣＴおよび列系活性化信号ＲＥＡ
Ｄ，ＷＲＩＴＥを生成する。行系制御信号発生回路６２
は、信号ＡＣＴ，ＲＥＡＤ，ＷＲＩＴＥに従って行アド
レスラッチ信号ＲＡＬ、ワード線トリガ信号φＷＬ、ビ
ット線イコライズ信号ＢＬＥＱ、ビット線インターラプ
ト信号ＢＬＩ、センスアンプ活性化信号ＳＥなどを生成
し、行系の動作を制御する。
【０００８】シフトレジスタ６４は、内部クロック信号
ｉｎｔＣＫの各立上がりエッジに応答して信号ＡＣＴの
レベルを取り込み、内部クロック信号ｉｎｔＣＫの次の
立上がりエッジに応答して、取り込んだ信号ＡＣＴのレ
ベルを出力する。シフトレジスタ６４の出力信号ＣＤＥ
は、列系制御信号発生回路６３およびシフトレジスタ６
５に与えれる。
【０００９】列系制御信号発生回路６３は、信号ＣＤ
Ｅ，ＲＥＡＤ，ＷＲＩＴＥ，ｉｎｔＣＫに従って、列ア
ドレスラッチ回路ＣＡＬ、データ入力ラッチ信号ＤＩ
Ｌ、列選択線活性化信号φＣＳＬ、ＩＯ切換信号ＩＯＳ
Ｗ、ＩＯイコライズ信号ＩＯＥＱ、プリアンプ活性化信
号ＰＡＥ、ライトドライバ活性化信号ＷＤＥなどを生成
し、列系の動作を制御する。
【００１０】シフトレジスタ６５は、内部クロック信号
ｉｎｔＣＫの各立上がりエッジに応答して信号ＣＤＥの
レベルを取り込み、内部クロック信号ｉｎｔＣＫの次の
立上がりエッジに応答して、取り込んだ信号ＣＤＥのレ
ベルを出力する。シフトレジスタ６５の出力信号ＤＢＥ
は、出力系制御信号発生回路６６に与えられる。出力系
制御信号発生回路６６は、信号ＤＢＥ，ＲＥＡＤに従っ
て信号ＯＥＭを生成する。信号ＯＥＭは、出力バッファ
５５に与えられる。
【００１１】図１６は、クロック信号ＣＬＫの周期ＴＣ
ＬＫが比較的短い場合におけるＳＤＲＡＭの読出制御を
示すタイムチャートである。
【００１２】図１６において、クロック信号ＣＬＫ（す
なわちｉｎｔＣＫ）のある立上がりエッジ（時刻ｔ０）
に同期してアクティブコマンド（／ＲＡＬ＝Ｌ，／ＣＡ
Ｓ＝Ｈ，／ＷＥ＝Ｈ）が入力されると、内部制御信号ｉ
ｎｔＲ，ｉｎｔＣ，ｉｎｔＷがそれぞれ「Ｈ」レベル，
「Ｌ」レベル，「Ｌ」レベルになり、これに応じて信号
ＡＣＴが「Ｈ」レベルに立上げられる。信号ＡＣＴが
「Ｈ」レベルに立上げられると、ワード線トリガ信号φ
ＷＬが「Ｈ」レベルに立上げられ、選択されたワード線
ＷＬが「Ｈ」レベルに立上げられる。また、信号ＡＣＴ
が「Ｈ」レベルに立上げられてからクロック信号ＣＬＫ
の２つ目の立上がりエッジに応答して信号ＣＤＥが
「Ｈ」レベルに立上げられる。
【００１３】アクティブコマンドの入力から２クロック
サイクル後におけるクロック信号ＣＬＫの立上がりエッ
ジ（時刻ｔ２）に同期してリードコマンド（／ＲＡＳ＝
Ｈ，／ＣＡＳ＝Ｌ、／ＷＥ＝Ｈ）が入力されると、内部
制御信号ｉｎｔＲ，ｉｎｔＣ，ｉｎｔＷがそれぞれ
「Ｌ」レベル，「Ｈ」レベル，「Ｌ」レベルになり、こ
れに応じて信号ＲＥＡＤが「Ｈ」レベルに立上げられ
る。
【００１４】信号ＣＤＥ，ＲＥＡＤがともに「Ｈ」レベ
ルに立上げられると、列選択線活性化信号φＣＳＬが
「Ｈ」レベルに立上げられ、選択された列選択線ＣＳＬ
が「Ｈ」レベルに立上げられる。また、信号ＣＤＥが
「Ｈ」レベルに立上げられてからクロック信号ＣＬＫの
２つ目の立上がりエッジ（時刻ｔ４）に応答して信号Ｄ
ＢＥが「Ｈ」レベルに立上げられ、読出データ信号ＤＯ
が外部に出力される。
【００１５】
【発明が解決しようとする課題】このように、従来のＳ
ＤＲＡＭでは、アクティブコマンドの入力に応答して行
系の読出動作が実行され、アクティブコマンドの入力か
ら所定のクロックサイクル時間ｔＲＣＤ（図では２クロ
ックサイクル時間）の経過後にリードコマンドが入力さ
れる。リードコマンドが入力されると列系の読出動作が
実行され、リードコマンドの入力から所定のクロックサ
イクル時間ＣＬ（図では２クロックサイクル時間）の経
過後に読出データ信号ＤＯが外部に出力される。
【００１６】しかし、行系の読出動作はＳＤＲＡＭの実
力に応じてアクティブコマンドの入力から一定時間が経
過すれば終了し、その時間は必ずしもクロック信号ＣＬ
Ｋの周期の整数倍に一致しない。したがって、図１７に
示すように、多数のＳＤＲＡＭを安定に動作させる必要
があるシステムのように比較的長い周期のクロック信号
ＣＬＫを使用した場合は、ＲＡＳ−ＣＡＳ遅延時間ｔＲ
ＣＤが行系の読出動作に必要な時間よりもかなり長くな
り、無駄な待機時間が長くなるという問題があった。こ
れは、データの書込動作についても同様である。
【００１７】それゆえに、この発明の主たる目的は、読
出／書込動作の高速化を図ることが可能な半導体記憶装
置を提供することである。
【００１８】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、クロック信号に同期して動作する半導体記憶
装置であって、クロック信号が第１のレベルから第２の
レベルに変化したことに応じて複数の外部制御信号を取
り込む入力回路と、入力回路に取り込まれた複数の外部
制御信号に従って第１または第２の内部制御信号を選択
的に活性化レベルにするデコーダと、第１の内部制御信
号が活性化レベルにされてから予め定められた時間が経
過し、かつクロック信号のレベルが変化したことに応じ
て第３の内部制御信号を活性化レベルにする信号発生回
路と、第１の内部制御信号が活性化レベルにされたこと
に応じてデータの読出／書込動作のうちの一部の動作を
実行し、第２および第３の内部制御信号がともに活性化
レベルにされたことに応じてデータの読出／書込動作の
うちの残りの動作を実行する読出／書込回路とを備えた
ものである。
【００１９】好ましくは、信号発生回路は、第１の内部
制御信号を予め定められた時間だけ遅延させる遅延回路
と、クロック信号のレベルが変化するごとにパルス信号
を出力するパルス発生回路と、各パルス信号に応答して
遅延回路の出力信号をラッチするラッチ回路とを含み、
ラッチ回路の出力信号が第３の内部制御信号となる。
【００２０】また、この発明に係る他の半導体記憶装置
は、クロック信号に同期して動作する半導体記憶装置で
あって、クロック信号が第１のレベルから第２のレベル
に変化したことに応じて複数の外部制御信号を取り込む
入力回路と、入力回路に取り込まれた複数の外部制御信
号に従って第１または第２の内部制御信号を選択的に活
性化レベルにするデコーダと、第２の内部制御信号が活
性化レベルにされた後にクロック信号が第２のレベルか
ら第１のレベルに変化したことに応じて第３の内部制御
信号を活性化レベルにする信号発生回路と、第１の内部
制御信号が活性化レベルにされたことに応じてデータの
読出／書込動作のうちの一部の動作を実行し、第２およ
び第３の内部制御信号がともに活性化レベルにされたこ
とに応じてデータの読出／書込動作のうちの残りの動作
を実行する読出／書込回路とを備えたものである。
【００２１】好ましくは、信号発生回路は、クロック信
号を受けて反転クロック信号を出力するインバータと、
反転クロック信号が第１のレベルから第２のレベルに変
化したことに応じて第２の内部制御信号をラッチするラ
ッチ回路とを含み、ラッチ回路の出力信号が第３の内部
制御信号となる。
【００２２】また、この発明に係るさらに他の半導体記
憶装置は、クロック信号に同期して動作する半導体記憶
装置であって、クロック信号が第１のレベルから第２の
レベルに変化したことに応じて複数の外部制御信号を取
り込む入力回路と、入力回路に取り込まれた複数の外部
制御信号に従って第１または第２の内部制御信号を選択
的に活性化レベルにするデコーダと、第１の内部制御信
号が活性化レベルにされた後にクロック信号が第２のレ
ベルから第１のレベルに予め定められた回数だけ変化し
たことに応じて第３の内部制御信号を活性化レベルにす
る信号発生回路と、第１の内部制御信号が活性化レベル
にされたことに応じてデータの読出／書込動作のうちの
一部の動作を実行し、第２および第３の内部制御信号が
ともに活性化レベルにされたことに応じてデータの読出
／書込動作のうちの残りの動作を実行する読出／書込回
路とを備えたものである。
【００２３】好ましくは、信号発生回路は、クロック信
号を受けて反転クロック信号を出力するインバータと、
反転クロック信号が第１のレベルから第２のレベルに変
化するごとに、第１の内部制御信号のレベルを取り込む
とともに取り込んだ第１の内部制御信号のレベルを出力
するシフトレジスタとを含み、シフトレジスタの出力信
号が第３の内部制御信号となる。
【００２４】また好ましくは、さらに、外部から第４の
内部制御信号を活性化レベルまたは非活性化レベルに選
択的に設定するための設定回路が設けられ、信号発生回
路は、第４の内部制御信号が活性化レベルの場合はクロ
ック信号が第２のレベルから第１のレベルに予め定めら
れた回数だけ変化したことに応じて第３の内部制御信号
を活性化レベルにし、第４の内部制御信号が非活性化レ
ベルの場合はクロック信号が第１のレベルから第２のレ
ベルに予め定められた回数だけ変化したことに応じて第
３の内部制御信号を活性化レベルにする。
【００２５】また好ましくは、信号発生回路は、クロッ
ク信号を受けて反転クロック信号を出力するインバータ
と、クロック信号および反転クロック信号を受け、第４
の内部制御信号が活性化レベルの場合は反転クロック信
号を通過させ、第４の内部制御信号が非活性化レベルの
場合はクロック信号を通過させるゲート回路と、ゲート
回路を通過した反転クロック信号またはクロック信号が
第１のレベルから第２のレベルに変化するごとに、第１
の内部制御信号のレベルを取り込むとともに前回取り込
んだ第１の内部制御信号のレベルを出力するシフトレジ
スタとを含み、シフトレジスタの出力信号が第３の内部
制御信号となる。
【００２６】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるＳＤＲＡＭの全体構成を示すブ
ロック図である。図１において、このＳＤＲＡＭは、ク
ロックバッファ１、制御信号バッファ２、アドレスバッ
ファ３、モードレジスタ４、制御回路５、４つのメモリ
アレイ６〜９（バンク♯０〜♯３）、およびＩＯバッフ
ァ１０を備える。
【００２７】クロックバッファ１は、外部制御信号ＣＫ
Ｅによって活性化され、外部クロック信号ＣＬＫに従っ
て内部クロック信号ｉｎｔＣＫを生成し、その内部クロ
ック信号ｉｎｔＣＫを制御信号バッファ２、アドレスバ
ッファ３および制御回路５に与える。制御信号バッファ
２は、クロックバッファ１からの内部クロック信号ｉｎ
ｔＣＫに同期して外部制御信号／ＣＳ，／ＲＡＳ，／Ｃ
ＡＳ，／ＷＥ，ＤＱＭをラッチし、内部制御信号ｉｎｔ
Ｒ，ｉｎｔＣ，ｉｎｔＷ，…を生成して制御回路５に与
える。アドレスバッファ３は、クロックバッファ１から
の内部クロック信号ｉｎｔＣＫに同期して外部アドレス
信号Ａ０〜Ａｉ（ただし、ｉは０以上の整数である）お
よびバンク選択信号ＢＡ０，ＢＡ１をラッチし、制御回
路５に与える。
【００２８】モードレジスタ４は、外部アドレス信号Ａ
０〜Ａｉなどによって指示されたモードを記憶し、その
モードに応じた内部コマンド信号を出力する。メモリア
レイ６〜９の各々は、行列状に配列され、それぞれが１
ビットのデータを記憶する複数のメモリセルを含む。複
数のメモリセルは、予めｊ＋１個（ただし、ｊは０以上
の整数である）ずつグループ化されている。
【００２９】制御回路５は、クロックバッファ１、制御
信号バッファ２、アドレスバッファ３およびモードレジ
スタ４からの信号に従って種々の内部信号を生成し、Ｓ
ＤＲＡＭ全体を制御する。制御回路５は、書込動作時お
よび読出動作時は、バンク選択信号ＢＡ０，ＢＡ１に従
って４つのメモリアレイ６〜９のうちのいずれかのメモ
リアレイを選択し、アドレス信号Ａ０〜Ａｉに従ってそ
のメモリアレイのうちのｊ＋１個のメモリセルを選択す
る。選択されたｊ＋１個のメモリセルは、活性化されて
ＩＯバッファ１０に結合される。
【００３０】ＩＯバッファ１０は、書込動作時は外部か
ら入力されたデータＤＩ０〜ＤＩｊを選択されたｊ＋１
個のメモリセルに与え、読出動作時はｊ＋１個のメモリ
セルの読出データＤＯ０〜ＤＯｊを外部に出力する。
【００３１】図２は、図１に示したメモリアレイ６の一
部とそれに関連する部分の構成を示す回路ブロック図で
ある。図２において、メモリアレイ６は複数のメモリア
レイブロックＭＢを含み、各メモリブロックＭＢは、行
列状に配列された複数のメモリセルＭＣと、各行に対し
て設けられたワード線ＷＬと、各列に対応して設けられ
たビット線対ＢＬ，／ＢＬとを含む。メモリセルＭＣ
は、アクセス用のトランジスタと情報記憶用のキャパシ
タを含む周知のものである。
【００３２】メモリブロックＭＢに対応して行デコーダ
１１、列デコーダ１２、センスアンプ＋入出力制御回路
１３、プリアンプ１７およびライトドライバ１８が設け
られる。センスアンプ＋入出力制御回路１３は、データ
入出力線対ＩＯ，／ＩＯと、メモリブロックＭＢの各列
に対応して設けられた列選択線ＣＳＬ、列選択ゲート１
４、センスアンプ１５およびイコライザ１６とを含む。
【００３３】列選択ゲート１４は、対応の列のビット線
対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとの間
に接続された１対のＮチャネルＭＯＳトランジスタを含
む。各ＮチャネルＭＯＳトランジスタのゲートは、対応
の列の列選択線ＣＳＬを介して列デコーダ１２に接続さ
れる。列デコーダ１２によって列選択線ＣＳＬが選択レ
ベルの「Ｈ」レベルに立上げられるとＮチャネルＭＯＳ
トランジスタが導通し、ビット線対ＢＬ，／ＢＬとデー
タ入出力線対ＩＯ，／ＩＯとが結合される。
【００３４】センスアンプ１５は、センスアンプ活性化
信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」
レベルになったことに応じて、ビット線対ＢＬ，／ＢＬ
間の微小電位差を電源電圧ＶＣＣに増幅する。イコライ
ザ１６は、ビット線イコライズ信号ＢＬＥＱが活性化レ
ベルの「Ｈ」レベルにされたことに応じて、ビット線対
ＢＬ，／ＢＬの電位をビット線電位ＶＢＬにイコライズ
する。
【００３５】行デコーダ１１は、行アドレス信号ＲＡ０
〜ＲＡｉ（外部制御信号／ＲＡＳが「Ｌ」レベルのとき
のアドレス信号Ａ０〜Ａｉ）に従って、複数のワード線
ＷＬのうちのいずれかのワード線ＷＬを選択レベルの
「Ｈ」レベルに立上げる。列デコーダ１２は、アドレス
信号ＣＡ０〜ＣＡｉ（外部制御信号／ＣＡＳが「Ｌ」レ
ベルのときのアドレス信号Ａ０〜Ａｉ）に従って、複数
の列選択線ＣＳＬのうちのいずれかの列選択線ＣＳＬを
選択レベルの「Ｈ」レベルに立上げる。
【００３６】プリアンプ１７は、信号ＰＡＥが活性化レ
ベルの「Ｈ」レベルにされたことに応じて活性化され、
データ入出力線ＩＯと／ＩＯの電位を比較し、比較結果
に応じたレベルの内部データ信号ＤＯ′をデータバスＤ
Ｂを介してＩＯバッファ１０に与える。ライトドライバ
１８は、信号ＷＤＥが活性化レベルの「Ｈ」レベルにさ
れたことに応じて活性化され、ＩＯバッファ１０からデ
ータバスＤＢを介して与えられた内部データ信号ＤＩ′
に従ってデータ入出力線ＩＯ，／ＩＯのうちの一方を
「Ｈ」レベルにするとともに他方を「Ｌ」レベルにす
る。
【００３７】次に、図２に示したメモリアレイ６の一部
とそれに関連する部分の動作について説明する。読出モ
ード時においては、まずビット線イコライズ信号ＢＬＥ
Ｑが「Ｌ」レベルに立下げられ、ビット線対ＢＬ，／Ｂ
Ｌのイコライズが停止される。次いで行デコーダ１１に
よって行アドレス信号ＲＡ０〜ＲＡｉに対応する行のワ
ード線ＷＬが選択レベルの「Ｈ」レベルに立上げられ、
その行のメモリセルＭＣのＮチャネルＭＯＳトランジス
タが導通する。これにより、ビット線ＢＬ，／ＢＬの電
位は、活性化されたメモリセルＭＣのキャパシタの電荷
量に量に応じて微小量だけ変化する。
【００３８】次に、センスアンプ活性化信号ＳＥ，／Ｓ
Ｅがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとなり、
センスアンプ１５が活性化される。ビット線ＢＬの電位
がビット線／ＢＬの電位よりも微小量だけ高いときは、
ビット線ＢＬの電位が「Ｈ」レベルまで引上げられ、ビ
ット線／ＢＬの電位が「Ｌ」レベルまで引下げられる。
逆に、ビット線／ＢＬの電位がビット線ＢＬの電位より
も微小量だけ高いときは、ビット線／ＢＬの電位が
「Ｈ」レベルまで引上げられ、ビット線ＢＬの電位が
「Ｌ」レベルまで引下げられる。
【００３９】次いで列デコーダ１２によって列アドレス
信号ＣＡ０〜ＣＡｉに対応する列の列選択線ＣＳＬが選
択レベルの「Ｈ」レベルに立上げられ、その列の列選択
ゲート１４が導通する。選択された列のビット線対Ｂ
Ｌ，／ＢＬのデータが列選択ゲート１２およびデータ入
出力線対ＩＯ，／ＩＯを介してプリアンプ１７に与えら
れる。プリアンプ１７は、信号ＰＡＥに応答して、内部
データ信号ＤＯ′をデータバスＤＢに出力する。
【００４０】書込モード時においては、読出モード時と
同様にして、１本のワード線ＷＬと１本の列選択線ＣＳ
Ｌが選択レベルの「Ｈ」レベルにされ、活性化された１
つのメモリセルＭＣがビット線対ＢＬ，／ＢＬ、列選択
ゲート１４およびデータ入出力線対ＩＯ，／ＩＯを介し
てライトドライバ１８に接続される。ライトドライバ１
８は、信号ＷＤＥに応答して、データバスＤＢからの内
部データ信号ＤＩ′を選択されたメモリセルＭＣに書込
む。他のメモリアレイ７〜９も、メモリアレイ６と同じ
構成である。
【００４１】図３は、このＳＤＲＡＭのデータの読出／
書込制御に関連する部分の構成を示すブロック図であ
る。図３において、このＳＤＲＡＭは、クロックバッフ
ァ１に含まれる入力バッファ２０と、制御信号バッファ
２に含まれる入力バッファ２１〜２３およびラッチ回路
２６〜２８と、ＩＯバッファ１０に含まれる入力バッフ
ァ２４、出力バッファ２５およびラッチ回路２９，３０
と、制御回路５に含まれるコマンドデコーダ３１、行系
制御信号発生回路３２、列系制御信号発生回路３３、遅
延回路３４、ラッチ回路３５、パルス発生回路３６、シ
フトレジスタ３７および出力系制御信号発生回路３８と
を備える。
【００４２】入力バッファ２０は、外部クロック信号Ｃ
ＬＫに従って内部クロック信号ｉｎｔＣＫを生成し、そ
の内部クロック信号ｉｎｔＣＫをラッチ回路２６〜３
０、パルス発生回路３６およびシフトレジスタ３７に与
える。
【００４３】入力バッファ２１〜２３は、それぞれ外部
制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥをラッチ回路２６
〜２８に与える。ラッチ回路２６〜２８は、それぞれ内
部クロック信号ｉｎｔＣＫの立上がりエッジに応答して
外部制御信号／ＲＡＳ，／ＣＡＳ、／ＷＥをラッチし、
内部制御信号ｉｎｔＲ，ｉｎｔＣ，ｉｎｔＷを生成して
コマンドデコーダ３１に与える。
【００４４】入力バッファ２４は、外部データ信号ＤＩ
をラッチ回路２９に与える。ラッチ回路２９は、内部ク
ロック信号ｉｎｔＣＫの立上がりエッジに応答して外部
データ信号ＤＩをラッチし、内部データ信号ＤＩ′を生
成してデータバスＤＢに与える。ラッチ回路３０は、内
部クロック信号ｉｎｔＣＫの立上がりエッジに応答して
データバスＤＢからの内部データ信号ＤＯ′をラッチし
て出力バッファ２５に与える。出力バッファ２５は、信
号ＯＥＭが活性化レベルの「Ｈ」レベルにされたことに
応じて、ラッチ回路３０からのデータ信号ＤＯを外部に
出力する。
【００４５】コマンドデコーダ３１は、内部制御信号ｉ
ｎｔＲ，ｉｎｔＣ，ｉｎｔＷの論理レベルの組合せに従
って、行系活性化信号ＡＣＴおよび列系活性化信号ＲＥ
ＡＤ，ＷＲＩＴＥを生成する。行系制御信号発生回路３
２は、信号ＡＣＴ，ＲＥＡＤ，ＷＲＩＴＥに従って行ア
ドレスラッチ信号ＲＡＬ、ワード線トリガ信号φＷＬ、
ビット線イコライズ信号ＢＬＥＱ、ビット線インターラ
プト信号ＢＬＩ、センスアンプ活性化信号ＳＥなどを生
成し、行系の動作を制御する。
【００４６】遅延回路３４は、信号ＡＣＴを予め定めら
れた遅延時間Ｔｄ（たとえば１２ｎｓ）だけ遅延させて
信号ＡＣＴＤを生成し、その信号ＡＣＴＤをラッチ回路
３５に与える。遅延時間Ｔｄは、信号ＡＣＴが活性化レ
ベルの「Ｈ」レベルにされてから行系回路の動作が完了
するまでに必要十分な時間に設定される。
【００４７】パルス発生回路３６は、内部クロック信号
ｉｎｔＣＫの立上がりエッジおよび立下がりエッジに応
答して信号ＨＣＫをパルス的に「Ｈ」レベルにする。信
号ＨＣＫは、内部クロック信号ｉｎｔＣＫの２倍の周波
数を有するクロック信号となる。ラッチ回路３５は、信
号ＨＣＫの立上がりエッジに応答して遅延回路３４から
の信号ＡＣＴＤのレベルをラッチし、列デコーダ活性化
信号ＣＤＥを生成して列系制御信号発生回路３３および
シフトレジスタ３７に与える。
【００４８】列系制御信号発生回路３３は、信号ＣＤ
Ｅ，ＲＥＡＤ，ＷＲＩＴＥ，ＨＣＫに従って、列アドレ
スラッチ信号ＣＡＬ、データ入力ラッチ信号ＤＩＬ、列
選択線活性化信号φＣＳＬ、ＩＯ切換信号ＩＯＳＷ、Ｉ
Ｏイコライズ信号ＩＯＥＱ、プリアンプ活性化信号ＰＡ
Ｅ、ライトドライバ活性化信号ＷＤＥなどを生成し、列
系の動作を制御する。
【００４９】シフトレジスタ３７は、内部クロック信号
ｉｎｔＣＫの各立上がりエッジに応答して信号ＣＤＥの
レベルを取り込み、その次の立上がりエッジに応答して
前回取り込んだ信号ＣＤＥのレベルを出力する。シフト
レジスタ３７の出力信号は、データバス活性化信号ＤＢ
Ｅとなる。出力系制御信号発生回路３８は、信号ＤＢ
Ｅ，ＲＥＡＤに従って信号ＯＥＭを生成し、その信号Ｏ
ＥＭを出力バッファ２５に与える。
【００５０】図４は、クロック信号ＣＬＫの周期ＴＣＬ
Ｋが比較的短い場合（たとえばＴＣＬＫ＝８ｎｓ）にお
けるＳＤＲＡＭの読出制御を示すタイムチャートであ
る。図４において、クロック信号ＣＬＫのある立上がり
エッジ（時刻ｔ０）に同期してアクティブコマンド（／
ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｈ，／ＷＥ＝Ｈ）が入力される
と、内部制御信号ｉｎｔＲ，ｉｎｔＣ，ｉｎｔＷがそれ
ぞれ「Ｈ」レベル，「Ｌ」レベル，「Ｌ」レベルにな
り、これに応じて信号ＡＣＴが「Ｈ」レベルに立上げら
れる。
【００５１】信号ＡＣＴが「Ｈ」レベルに立上げられる
と、ビット線対ＢＬ，／ＢＬのイコライズが停止され、
行アドレス信号ＲＡ０，ＲＡｉで指定されたワード線Ｗ
Ｌが「Ｈ」レベルに立上げられ、センスアンプ１５が活
性化される。
【００５２】信号ＡＣＴが「Ｈ」レベルに立上げられて
から遅延回路３４の遅延時間Ｔｄ（１２ｎｓ）が経過す
ると信号ＡＣＴＤが「Ｈ」レベルに立上げられ、その直
後における信号ＨＣＫの立上がりエッジ（信号ＡＣＴが
「Ｈ」レベルに立上げられてからクロック信号ＣＬＫの
４つ目のエッジ；時刻ｔ２）に応答して信号ＡＣＴＤの
レベルがラッチされ、信号ＣＤＥが「Ｈ」レベルに立上
げられる。
【００５３】また、アクティブコマンドの入力から２ク
ロックサイクル後におけるクロック信号ＣＬＫの立上が
りエッジ（時刻ｔ２）に同期してリードコマンド（／Ｒ
ＡＳ＝Ｈ，／ＣＡＳ＝Ｌ，／ＷＥ＝Ｈ）が入力される
と、内部制御信号ｉｎｔＲ，ｉｎｔＣ，ｉｎｔＷがそれ
ぞれ「Ｌ」レベル，「Ｈ」レベル，「Ｌ」レベルにな
り、これに応じて信号ＲＥＡＤが「Ｈ」レベルに立上げ
られる。
【００５４】信号ＣＤＥ，ＲＥＡＤがともに「Ｈ」レベ
ルになると、列アドレス信号ＣＡ０〜ＣＡｉで指定され
た所定数（たとえば２つ）の列選択線ＣＳＬが１クロッ
クサイクルずつ順次「Ｈ」レベルに立上げられる。２つ
目以降の列選択線ＣＳＬの列アドレス信号は、１つ目の
列選択線ＣＳＬの列アドレス信号ＣＡ０〜ＣＡｉに基づ
いてＳＤＲＡＭ内部で生成される。また、信号ＣＤＥが
「Ｈ」レベルに立上げられてからクロック信号ＣＬＫの
２回目の立上がりエッジ（時刻ｔ４）に応答して信号Ｄ
ＢＥが「Ｈ」レベルに立上げられ、これに応じて所定数
の読出データ信号ＤＯがクロック信号ＣＬＫに同期して
順次出力される。
【００５５】アクティブコマンドの入力からクロック信
号ＣＬＫの６回目の立上がりエッジに同期してプリチャ
ージコマンド（／ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｈ，／ＷＥ＝
Ｌ）が入力されると、内部制御信号ｉｎｔＲ，ｉｎｔ
Ｃ，ｉｎｔＷがそれぞれ「Ｈ」レベル，「Ｌ」レベル，
「Ｈ」レベルとなり、これに応じて信号ＡＣＴが「Ｌ」
レベルに立下げられる。
【００５６】信号ＡＣＴが「Ｌ」レベルに立下げられる
と、ワード線ＷＬが「Ｌ」レベルに立下げられ、センス
アンプ１５が非活性化され、ビット線対ＢＬ，／ＢＬの
イコライズが開始され、列選択線ＣＳＬが「Ｌ」レベル
にされて読出動作が終了する。
【００５７】図５は、クロック信号ＣＬＫの周期ＴＣＬ
Ｋが比較的長い場合（たとえばＴＣＬＫ＝１２ｎｓ）に
おけるＳＤＲＡＭの読出動作を示すタイムチャートであ
る。図５において、クロック信号ＣＬＫのある立上がり
エッジ（時刻ｔ１０）に同期してアクティブコマンドが
入力され、信号ＡＣＴが「Ｈ」レベルに立上げられる。
信号ＡＣＴが「Ｈ」レベルに立上げられると、ビット線
対ＢＬ，／ＢＬのイコライズが停止され、ワード線ＷＬ
が「Ｈ」レベルに立上げられ、センスアンプ１５が活性
化される。
【００５８】信号ＡＣＴが「Ｈ」レベルに立上げられて
から遅延回路３４の遅延時間Ｔｄが経過すると信号ＡＣ
ＴＤが「Ｈ」レベルに立上げられ、その直後における信
号ＨＣＫの立上がりエッジ（信号ＡＣＴが「Ｈ」レベル
に立上げられてからクロック信号ＣＬＫの３つ目のエッ
ジ）に応答して信号ＡＣＴＤのレベルがラッチされ、信
号ＣＤＥが「Ｈ」レベルに立上げられる。
【００５９】また、アクティブコマンドの入力から１ク
ロックサイクル後におけるクロック信号ＣＬＫの立上が
りエッジ（時刻ｔ１１）に同期してリードコマンドが入
力され、信号ＲＥＡＤが「Ｈ」レベルに立上げられる。
信号ＣＤＥ，ＲＥＡＤがともに「Ｈ」レベルになると、
列アドレス信号ＣＡ０〜ＣＡｉで指定された所定数の列
選択線ＣＳＬが１クロックサイクルずつ順次「Ｈ」レベ
ルに立上げられる。また、信号ＣＤＥが「Ｈ」レベルに
立上げられてからクロック信号ＣＬＫの２回目の立上が
りエッジ（時刻ｔ１３）に応答して信号ＤＢＥが「Ｈ」
レベルに立上げられ、これに応じて所定数の読出データ
信号ＤＯがクロック信号ＣＬＫに同期して順次出力され
る。
【００６０】図６は、本発明の効果を示す図である。図
６において、このＳＤＲＡＭでは、クロック信号ＣＬＫ
の周期ＴＣＬＫが比較的短い場合（ＴＣＬＫ＝７．５〜
８ｎｓ）では、ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤは２ク
ロックサイクル時間になるので、アクティブコマンドの
入力からデータ出力が開始されるまでに４クロックサイ
クル必要となり、ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤとＣ
ＡＳレイテンシ遅延時間ＣＬの和ｔＲＣＤ＋ＣＬは従来
と同じになる。
【００６１】しかし、クロック信号ＣＬＫの周期ＴＣＬ
Ｋが比較的長い場合（ＴＣＬＫ＝１０〜２０ｎｓ）で
は、ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤを１クロックサイ
クル時間にすることができるので、アクティブコマンド
の入力からデータ出力が開始されるまでのクロックサイ
クル数が３つですみ、ｔＲＣＤ＋ＣＬは従来よりも１ク
ロックサイクル分だけ短くなる。したがって、外部クロ
ック信号ＣＬＫの周期ＴＣＬＫが比較的長い場合でもア
クティブコマンド入力からリードコマンドの入力までの
無駄な待機時間を短くすることができ、データの読出速
度の高速化を図ることができる。
【００６２】［実施の形態２］図７は、この発明の実施
の形態２によるＳＤＲＡＭのデータの読出／書込制御に
関連する部分を示す回路ブロック図であって、図３と対
比される図である。図７において、このＳＤＲＡＭが実
施の形態１のＳＤＲＡＭと異なる点は、遅延回路３４が
削除され、パルス発生回路３６がインバータ４０で置換
され、コマンドデコーダ３１が信号ＣＯＬを出力する点
である。信号ＣＯＬは、信号ＲＥＡＤ，ＷＲＩＴＥとと
もに「Ｈ」レベルに立上げられる信号である。インバー
タ４０は、内部クロック信号ｉｎｔＣＫを受けて反転ク
ロック信号／ｉｎｔＣＫを生成する。反転クロック信号
／ｉｎｔＣＫは、信号ＨＣＫの代わりにラッチ回路３５
および列系制御回路３３に与えられる。ラッチ回路３５
は、クロック信号／ｉｎｔＣＫの立上がりエッジに同期
して信号ＣＯＬのレベルをラッチし、信号ＣＤＥを生成
する。
【００６３】図８は、クロック信号ＣＬＫの周期ＴＣＬ
Ｋが比較的短い場合（たとえばＴＣＬＫ＝８ｎｓ）にお
けるこのＳＤＲＡＭの読出制御を示すタイムチャートで
ある。図８において、アクティブコマンドの入力（時刻
ｔ０）から２クロックサイクル後におけるクロック信号
ＣＬＫの立上がりエッジ（時刻ｔ２）に同期してリード
コマンドが入力され、信号ＣＯＬ，ＲＥＡＤが「Ｈ」レ
ベルに立上げられる。信号ＣＯＬの立上がりエッジの直
後におけるクロック信号／ｉｎｔＣＫの立上がりエッジ
（アクティブコマンドの入力から３つ目の立上がりエッ
ジ）に応答して信号ＣＯＬのレベルがラッチされ、信号
ＣＤＥが「Ｈ」レベルに立上げられる。
【００６４】信号ＣＤＥが「Ｈ」レベルに立上げられて
からクロック信号ＣＬＫの２回目の立上がりエッジ（時
刻ｔ４）に応答して信号ＤＢＥが「Ｈ」レベルに立上げ
られ、これに応じて所定数の読出データ信号ＤＯがクロ
ック信号ＣＬＫに同期して順次出力される。
【００６５】図９は、クロック信号ＣＬＫの周期ＴＣＬ
Ｋが比較的長い場合（たとえばＴＣＬＫ＝１２ｎｓ）に
おけるＳＤＲＡＭの読出制御を示すタイムチャートであ
る。図９において、アクティブコマンドの入力（時刻ｔ
１０）から１クロックサイクル後におけるクロック信号
ＣＬＫの立上がりエッジ（時刻ｔ１１）に同期してリー
ドコマンドが入力され、信号ＣＯＬ，ＲＥＡＤが「Ｈ」
レベルに立上げられる。信号ＣＯＬの立上がりエッジの
直後におけるクロック信号／ｉｎｔＣＫの立上がりエッ
ジ（アクティブコマンドの入力から２つ目の立上がりエ
ッジ）に応答して信号ＣＯＬのレベルがラッチされ、信
号ＣＤＥが「Ｈ」レベルに立上げられる。
【００６６】信号ＣＤＥが「Ｈ」レベルに立上げられて
からクロック信号ＣＬＫの２回目の立上がりエッジ（時
刻ｔ１３）に応答して信号ＤＢＥが「Ｈ」レベルに立上
げられ、これに応じて所定数の読出データ信号ＤＯがク
ロック信号ＣＬＫに同期して順次出力される。
【００６７】この実施の形態２でも、実施の形態１と同
じ効果が得られる。［実施の形態３］図１０は、この発
明の実施の形態３によるＳＤＲＡＭのデータの読出／書
込制御に関連する部分を示す回路ブロック図であって、
図７と対比される図である。図１０において、このＳＤ
ＲＡＭが図７のＳＤＲＡＭと異なる点は、ラッチ回路３
５がシフトレジスタ４１およびスイッチ４２で置換さ
れ、モードレジスタ４が切換信号φＳＷを出力する点で
ある。信号φＳＷは、予め外部制御信号／ＲＡＳ，／Ｃ
ＡＳ，／ＷＥ、外部アドレス信号ＡＯ〜Ａｉなどによっ
て「Ｈ」レベルまたは「Ｌ」レベルに選択的にセットさ
れる。スイッチ４２の一方切換端子４２ａは内部クロッ
ク信号ｉｎｔＣＫを受け、その他方切換端子４２ｂはイ
ンバータ４０の出力クロック信号／ｉｎｔＣＫを受け、
その共通端子４２ｃはシフトレジスタ４１のクロック端
子に接続される。
【００６８】信号φＳＷが「Ｈ」レベルの場合は、スイ
ッチ４２の端子４２ａ，４２ｃ間が導通し、内部クロッ
ク信号ｉｎｔＣＫがシフトレジスタ４１のクロック端子
に入力される。信号φＳＷが「Ｌ」レベルの場合は、ス
イッチ４２の端子４２ｂ，４２ｃ間が導通し、反転クロ
ック信号／ｉｎｔＣＫがシフトレジスタ４１のクロック
端子に入力される。
【００６９】シフトレジスタ４１は、クロック信号ｉｎ
ｔＣＫまたは／ｉｎｔＣＫの各立上がりエッジに応答し
て信号ＡＣＴのレベルを取り込み、その次の立上がりエ
ッジに応答して、取り込んだ信号ＡＣＴのレベルを出力
する。シフトレジスタ４１の出力信号が信号ＣＤＥとな
る。
【００７０】図１１は、クロック信号ＣＬＫの周期ＴＣ
ＬＫが比較的短い場合（たとえばＴＣＬＫ＝８ｎｓ）に
おけるこのＳＤＲＡＭの読出制御を示すタイムチャート
である。この場合は、信号φＳＷは「Ｈ」レベルにセッ
トされ、クロック信号ｉｎｔＣＫがシフトレジスタ４１
のクロック端子に入力される。図１１において、ある時
刻ｔ０にアクティブコマンドが入力されると、信号ＡＣ
Ｔが「Ｈ」レベルに立上げられる。信号ＡＣＴの立上が
りエッジの直後におけるクロック信号ｉｎｔＣＫの立上
がりエッジ（時刻ｔ１）に応答して信号ＡＣＴのレベル
がシフトレジスタ４１に取り込まれ、クロック信号ｉｎ
ｔＣＫの次の立上がりエッジ（時刻ｔ２）に応答して信
号ＣＤＥが「Ｈ」レベルに立上げられる。
【００７１】また、アクティブコマンドの入力から２ク
ロックサイクル後におけるクロック信号ＣＬＫの立上が
りエッジに同期してリードコマンドが入力され、信号Ｒ
ＥＡＤが「Ｈ」レベルに立上げられる。信号ＣＤＥ
「Ｈ」レベルに立上げられてからクロック信号ＣＬＫの
２回目の立上がりエッジ（時刻ｔ４）に応答して信号Ｄ
ＢＥが「Ｈ」レベルに立上げられ、所定数の読出データ
信号ＤＯがクロック信号ＣＬＫに同期して順次出力され
る。
【００７２】図１２は、クロック信号ＣＬＫの周期ＴＣ
ＬＫが比較的長い場合（たとえばＴＣＬＫ＝１２ｎｓ）
におけるＳＤＲＡＭの読出制御を示すタイムチャートで
ある。この場合は、信号φＳＷは「Ｌ」レベルにセット
され、クロック信号／ｉｎｔＣＫがシフトレジスタ４１
のクロック端子に入力される。図１２において、ある時
刻ｔ１０にアクティブコマンドが入力されると、信号Ａ
ＣＴが「Ｈ」レベルに立上げられる。信号ＡＣＴの立上
がりエッジの直後におけるクロック信号／ｉｎｔＣＫの
立上がりエッジに応答して信号ＡＣＴのレベルがシフト
レジスタ４１に取り込まれ、クロック信号／ｉｎｔＣＫ
の次の立上がりエッジに応答して信号ＣＤＥが「Ｈ」レ
ベルに立上げられる。また、アクティブコマンドの入力
から１クロックサイクル後におけるクロック信号ＣＬＫ
の立上がりエッジに同期してリードコマンドが入力さ
れ、信号ＲＥＡＤが「Ｈ」レベルに立上げられる。信号
ＣＤＥが「Ｈ」レベルに立上げられてからクロック信号
ＣＬＫの２回目の立上がりエッジ（時刻ｔ１３）に応答
して信号ＤＢＥが「Ｈ」レベルに立上げられ、所定長の
読出データ信号ＤＯはクロック信号ＣＬＫに同期して順
次出力される。
【００７３】図１３は、クロック信号ＣＬＫの周期ＴＣ
ＬＫが比較的短い場合（たとえばＴＣＬＫ＝８ｎｓ）に
おけるこのＳＤＲＡＭの書込制御を示すタイムチャート
である。この場合は、信号φＳＷが「Ｈ」レベルにセッ
トされ、クロック信号ｉｎｔＣＫがシフトレジスタ４１
のクロック端子に入力される。
【００７４】図１３において、クロック信号ＣＬＫのあ
る立上がりエッジ（時刻ｔ０）に同期してアクティブコ
マンド（／ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｈ，／ＷＥ＝Ｈ）が
入力されると、内部制御信号ｉｎｔＲ，ｉｎｔＣ，ｉｎ
ｔＷがそれぞれ「Ｈ」レベル，「Ｌ」レベル，「Ｌ」レ
ベルになり、これに応じて信号ＡＣＴが「Ｈ」レベルに
立上げられる。
【００７５】信号ＡＣＴが「Ｈ」レベルに立上げられる
と、ビット線対ＢＬＰ（ＢＬ，／ＢＬ）のイコライズが
停止され、行アドレス信号ＲＡ０〜ＲＡｉで指定された
ワード線ＷＬが「Ｈ」レベルに立上げられ、センスアン
プ１５が活性化される。
【００７６】信号ＡＣＴの立上がりエッジの直後におけ
るクロック信号ｉｎｔＣＫの立上がりエッジ（時刻ｔ
１）に応答して信号ＡＣＴのレベルがシフトレジスタ４
１に取り込まれ、クロック信号ｉｎｔＣＫの次の立上が
りエッジ（時刻ｔ２）に応答して信号ＣＤＥが「Ｈ」レ
ベルに立上げられる。
【００７７】また、アクティブコマンドの入力から２ク
ロックサイクル後におけるクロック信号ＣＬの立上がり
エッジ（時刻ｔ２）に同期してライトコマンド（／ＲＡ
Ｓ＝Ｈ，／ＣＡＳ＝Ｌ，／ＷＥ＝Ｌ）が入力され、信号
ＷＲＩＴＥが「Ｈ」レベルに立上げられる。信号ＣＤ
Ｅ，ＷＲＩＴＥがともに「Ｈ」レベルになると、列アド
レス信号ＣＡ０〜ＣＡｉで指定された所定数（たとえば
４つ）の列選択線ＣＳＬが１クロックサイクルずつ順次
「Ｈ」レベルに立上げられる。２つ目以降の列選択線Ｃ
ＳＬの列アドレス信号は、１つ目の列選択線ＣＳＬの列
アドレス信号ＣＡ０〜ＣＡｉに基づいてＳＤＲＡＭ内部
で生成される。
【００７８】また、アクティブコマンドの入力とともに
所定数（この場合は４つ）の外部データ信号ＤＩがクロ
ック信号ＣＬＫの立上がりエッジに同期して順次入力さ
れ、ラッチ回路２９によって順次ラッチされる。ラッチ
回路２９の出力信号ＤＩ′は、データバスＤＢを介して
ライトドライバ１８に与えられる。
【００７９】一方、信号ＣＤＥ，ＷＲＩＴＥが「Ｈ」レ
ベルにされる。クロック信号ｉｎｔＣＫの立上がりエッ
ジに応答してライトドライバ活性化信号ＷＤＥが所定回
数（この場合は４回）だけ）だけ「Ｈ」レベルに立上げ
られる。これにより、４つのデータ信号ＤＩ′が選択さ
れた４つのビット線対ＢＬＰ０〜ＢＬＰ３に順次書込ま
れる。
【００８０】図１４は、クロック信号ＣＬＫの周期ＴＣ
ＬＫが比較的長い場合（たとえばＴＣＬＫ＝１２ｎｓ）
におけるこのＳＤＲＡＭの書込制御を示すタイムチャー
トである。この場合は、信号φＳＷは「Ｌ」レベルにセ
ットされ、クロック信号／ｉｎｔＣＫがシフトレジスタ
４１のクロック端子に入力される。
【００８１】図１４において、クロック信号ＣＬＫのあ
る立上がりエッジ（時刻ｔ１０）に同期してアクティブ
コマンドが入力され、信号ＡＣＴが「Ｈ」レベルに立上
げられる。信号ＡＣＴが「Ｈ」レベルに立上げられる
と、ビット線対ＢＬＰ（ＢＬ，／ＢＬ）のイコライズが
停止され、ワード線ＷＬが「Ｈ」レベルに立上げられ、
センスアンプ１５が活性化される。
【００８２】信号ＡＣＴの立上がりエッジの直後におけ
るクロック信号ｉｎｔＣＫの立上がりエッジに応答して
信号ＡＣＴのレベルがシフトレジスタ４１に取り込ま
れ、クロック信号ｉｎｔＣＫの次の立上がりエッジに応
答して信号ＣＤＥが「Ｈ」レベルに立上げられる。
【００８３】また、アクティブコマンド入力から１クロ
ックサイクル後におけるクロック信号ＣＬＫの立上がり
エッジ（時刻ｔ２）に同期してライトコマンドが入力さ
れ、信号ＷＲＩＴＥが「Ｈ」レベルに立上げられる。信
号ＣＤＥ，ＷＲＩＴＥがともに「Ｈ」レベルになると、
列アドレス信号ＣＡ０〜ＣＡｉで指定された所定数の列
選択線ＣＳＬが１クロックサイクルずつ順次「Ｈ」レベ
ルに立上げられる。
【００８４】また、アクティブコマンドの入力とともに
所定数の外部データ信号ＤＩがクロック信号ＣＬＫの立
上がりエッジに同期して順次入力され、ラッチ回路２９
において順次ラッチされる。ラッチ回路２９の出力信号
ＤＩ′は、データバスＤＢを介してライトドライバ１８
に与えられる。
【００８５】一方、信号ＣＤＥ，ＷＲＩＴＥが「Ｈ」レ
ベルにされると、クロック信号ｉｎｔＣＫの立上がりエ
ッジに応答してライトドライバ活性化信号ＷＤＥが所定
回数だけパルス的に「Ｈ」レベルに立上げられる。これ
により、４つのデータ信号ＤＩ′は選択された４つのビ
ット線対ＢＬＰ０〜ＢＬＰ３に順次書込まれる。
【００８６】この実施の形態３でも、実施の形態１と同
じ効果が得られる。今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００８７】
【発明の効果】以上のように、この発明に係る半導体記
憶装置では、クロック信号が第１のレベルから第２のレ
ベルに変化したことに応じて複数の外部制御信号を取り
込む入力回路と、入力回路に取り込まれた複数の外部制
御信号に従って第１または第２の内部制御信号を選択的
に活性化レベルにするデコーダと、第１の内部制御信号
が活性化レベルにされてから予め定められた時間が経過
し、かつクロック信号のレベルが変化したことに応じて
第３の内部制御信号を活性化レベルにする信号発生回路
と、第１の内部制御信号が活性化レベルにされたことに
応じてデータの読出／書込動作のうちの一部の動作を実
行し、第２および第３の内部制御信号がともに活性化レ
ベルにされたことに応じてデータの読出／書込動作のう
ちの残りの動作を実行する読出／書込回路とが設けられ
る。したがって、クロック信号の周期が長い場合でも、
データの読出／書込動作のうちの一部の動作の実行を開
始させてから１．５クロックサイクル経過後にデータの
読出／書込動作のうちの残りの動作の実行を開始させる
ことができ、無駄な待機期間を短くして読出／書込動作
の高速化を図ることができる。
【００８８】好ましくは、信号発生回路は、第１の内部
制御信号を予め定められた時間だけ遅延させる遅延回路
と、クロック信号のレベルが変化するごとにパルス信号
を出力するパルス発生回路と、各パルス信号に応答して
遅延回路の出力信号をラッチするラッチ回路とを含み、
ラッチ回路の出力信号が第３の内部制御信号となる。こ
の場合は、信号発生回路を容易に構成できる。
【００８９】また、この発明に係る他の半導体記憶装置
では、クロック信号が第１のレベルから第２のレベルに
変化したことに応じて複数の外部制御信号を取り込む入
力回路と、入力回路に取り込まれた複数の外部制御信号
に従って第１または第２の内部制御信号を選択的に活性
化レベルにするデコーダと、第２の内部制御信号が活性
化レベルにされた後にクロック信号が第２のレベルから
第１のレベルに変化したことに応じて第３の内部制御信
号を活性化レベルにする信号発生回路と、第１の内部制
御信号が活性化レベルにされたことに応じてデータの読
出／書込動作のうちの一部の動作を実行し、第２および
第３の内部制御信号がともに活性化レベルにされたこと
に応じてデータの読出／書込動作のうちの残りの動作を
実行する読出／書込回路とが設けられる。したがって、
クロック信号の周期が長い場合でも、データの読出／書
込動作のうちの一部の動作の実行を開始させてから１．
５クロックサイクル経過後にデータの読出／書込動作の
うちの残りの動作の実行を開始させることができ、無駄
な待機時間を短くして読出／書込動作の高速化を図るこ
とができる。
【００９０】好ましくは、信号発生回路は、クロッック
を受けて反転クロック信号を出力するインバータと、反
転クロック信号が第１のレベルから第２のレベルに変化
したことに応じて第２の内部制御信号をラッチするラッ
チ回路とを含み、ラッチ回路の出力信号が第３の内部制
御信号となる。この場合は、信号発生回路を容易に構成
できる。
【００９１】また、この発明に係るさらに他の半導体記
憶装置では、クロック信号が第１のレベルから第２のレ
ベルに変化したことに応じて複数の外部制御信号を取り
込む入力回路と、入力回路に取り込まれた複数の外部制
御信号に従って第１または第２の内部制御信号を選択的
に活性化レベルにするデコーダと、第１の内部制御信号
が活性化レベルにされた後にクロック信号が第２のレベ
ルから第１のレベルに予め定められた回数だけ変化した
ことに応じて第３の内部制御信号を活性化レベルにする
信号発生回路と、第１の内部制御信号が活性化レベルに
されたことに応じてデータの読出／書込動作のうちの一
部の動作を実行し、第２および第３の内部制御信号がと
もに活性化レベルにされたことに応じてデータの読出／
書込動作のうちの残りの動作を実行する読出／書込回路
とが設けられる。したがって、クロック信号の周期が長
い場合でも、データの読出／書込動作のうちの一部の動
作の実行を開始させてから１．５クロックサイクル経過
後にデータの読出／書込動作のうちの残りの動作の実行
を開始させることができ、無駄な待機時間を短くして読
出／書込動作の高速化を図ることができる。
【００９２】好ましくは、信号発生回路は、クロック信
号を受けて反転クロック信号を出力するインバータと、
反転クロック信号が第１のレベルから第２のレベルに変
化するごとに、第１の内部制御信号のレベルを取り込む
とともに前回取り込んだ第１の内部制御信号のレベルを
出力するシフトレジスタとを含み、シフトレジスタの出
力信号が第３の内部制御信号となる。この場合は、信号
発生回路を容易に構成できる。
【００９３】また好ましくは、さらに、外部から第４の
内部制御信号を活性化レベルまたは非活性化レベルに選
択的に設定するための設定回路が設けられ、信号発生回
路は、第４の内部制御信号が活性化レベルの場合はクロ
ック信号が第２のレベルから第１のレベルに予め定めら
れた回数だけ変化したことに応じて第３の内部制御信号
を活性化レベルにし、第４の内部制御信号が非活性化レ
ベルの場合はクロック信号が第１のレベルから第２のレ
ベルに予め定められた回数だけ変化したことに応じて第
３の内部制御信号を活性化レベルにする。この場合は、
読出／書込動作のうちの残りの動作の実行をクロック信
号の立上がりエッジに応答させるかクロック信号の立下
がりエッジに応答させるかを任意に選択することができ
る。
【００９４】また好ましくは、信号発生回路は、クロッ
ク信号を受けて反転クロック信号を出力するインバータ
と、クロック信号および反転クロック信号を受け、第４
の内部制御信号が活性化レベルの場合は反転クロック信
号を通過させ、第４の内部制御信号が非活性化レベルの
場合はクロック信号を通過させるゲート回路と、ゲート
回路を通過した反転クロック信号またはクロック信号が
第１のレベルから第２のレベルに変化するごとに、第１
の内部制御信号のレベルを取り込むとともに前回取り込
んだ第１の内部制御信号のレベルを出力するシフトレジ
スタとを含み、シフトレジスタの出力信号が第３の内部
制御信号となる。この場合は、信号発生回路を容易に構
成できる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＳＤＲＡＭの
全体構成を示すブロック図である。
【図２】 図１に示したメモリアレイの一部分とそれに
関連する部分の構成を示す回路ブロック図である。
【図３】 図１に示したＳＤＲＡＭの読出／書込制御に
関連する部分の構成を詳細に示すブロック図である。
【図４】 図１〜図３に示したＳＤＲＡＭのクロック信
号の周期が比較的短い場合における読出動作を示すタイ
ムチャートである。
【図５】 図１〜図３に示したＳＤＲＡＭのクロック信
号の周期が比較的長い場合における読出動作を示すタイ
ムチャートである。
【図６】 図１〜図５に示したＳＤＲＡＭの効果を説明
するための図である。
【図７】 この発明の実施の形態２によるＳＤＲＡＭの
読出／書込制御に関連する部分の構成を示す回路ブロッ
ク図である。
【図８】 図７に示したＳＤＲＡＭのクロック信号の周
期が比較的短い場合における読出動作を示すタイムチャ
ートである。
【図９】 図７に示したＳＤＲＡＭのクロック信号の周
期が比較的長い場合における読出動作を示すタイムチャ
ートである。
【図１０】 この発明の実施の形態３によるＳＤＲＡＭ
の読出／書込制御に関連する部分の構成を示す回路ブロ
ック図である。
【図１１】 図１０に示したＳＤＲＡＭのクロック信号
の周期が比較的短い場合における読出動作を示すタイム
チャートである。
【図１２】 図１０に示したＳＤＲＡＭのクロック信号
の周期が比較的長い場合における読出動作を示すタイム
チャートである。
【図１３】 図１０に示したＳＤＲＡＭのクロック信号
の周期が比較的短い場合における書込動作を示すタイム
チャートである。
【図１４】 図１０に示したＳＤＲＡＭのクロック信号
の周期が比較的長い場合における書込動作を示すタイム
チャートである。
【図１５】 従来のＳＤＲＡＭの読出／書込制御に関連
する部分の構成を示すブロック図である。
【図１６】 図１５に示したＳＤＲＡＭのクロック信号
の周期が比較的短い場合における読出動作を示すタイム
チャートである。
【図１７】 図１５に示したＳＤＲＡＭのクロック信号
の周期が比較的長い場合における読出動作を示すタイム
チャートである。
【符号の説明】
１ クロックバッファ、２ 制御信号バッファ、３ ア
ドレスバッファ、４モードレジスタ、５ 制御回路、６
〜９ メモリアレイ、１０ ＩＯバッファ、１１ 行デ
コーダ、１２ 列デコーダ、１３ センスアンプ＋入出
力制御回路、１４ 列選択ゲート、１５ センスアン
プ、１６ イコライザ、１７ プリアンプ、１８ ライ
トドライバ、ＭＢ メモリブロック、ＭＣ メモリセ
ル、ＷＬワード線、ＢＬ，／ＢＬ ビット線対、２０〜
２４，５０〜５４ 入力バッファ、２５，５５ 出力バ
ッファ、２６〜３０，３５，５６〜６０ ラッチ回路、
３１，６１ コマンドデコーダ、３２，６２ 行系制御
信号発生回路、３３，６３列系制御信号発生回路、３４
遅延回路、３６ パルス発生回路、３７，４１，６
４，６５ シフトレジスタ、３８，６６ 出力系制御信
号発生回路、４０インバータ、４２ スイッチ。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号に同期して動作する半導体
    記憶装置であって、 前記クロック信号が第１のレベルから第２のレベルに変
    化したことに応じて複数の外部制御信号を取り込む入力
    回路、 前記入力回路に取り込まれた複数の外部制御信号に従っ
    て第１または第２の内部制御信号を選択的に活性化レベ
    ルにするデコーダ、 前記第１の内部制御信号が活性化レベルにされてから予
    め定められた時間が経過し、かつ前記クロック信号のレ
    ベルが変化したことに応じて第３の内部制御信号を活性
    化レベルにする信号発生回路、および前記第１の内部制
    御信号が活性化レベルにされたことに応じてデータの読
    出／書込動作のうちの一部の動作を実行し、前記第２お
    よび第３の内部制御信号がともに活性化レベルにされた
    ことに応じて前記データの読出／書込動作のうちの残り
    の動作を実行する読出／書込回路を備える、半導体記憶
    装置。
  2. 【請求項２】 前記信号発生回路は、 前記第１の内部制御信号を前記予め定められた時間だけ
    遅延させる遅延回路、 前記クロック信号のレベルが変化するごとにパルス信号
    を出力するパルス発生回路、および各パルス信号に応答
    して前記遅延回路の出力信号をラッチするラッチ回路を
    含み、 前記ラッチ回路の出力信号が前記第３の内部制御信号と
    なる、請求項１に記載の半導体記憶装置。
  3. 【請求項３】 クロック信号に同期して動作する半導体
    記憶装置であって、 前記クロック信号が第１のレベルから第２のレベルに変
    化したことに応じて複数の外部制御信号を取り込む入力
    回路、 前記入力回路に取り込まれた複数の外部制御信号に従っ
    て第１または第２の内部制御信号を選択的に活性化レベ
    ルにするデコーダ、 前記第２の内部制御信号が活性化レベルにされた後に前
    記クロック信号が前記第２のレベルから前記第１のレベ
    ルに変化したことに応じて第３の内部制御信号を活性化
    レベルにする信号発生回路、および前記第１の内部制御
    信号が活性化レベルにされたことに応じてデータの読出
    ／書込動作のうちの一部の動作を実行し、前記第２およ
    び第３の内部制御信号がともに活性化レベルにされたこ
    とに応じて前記データの読出／書込動作のうちの残りの
    動作を実行する読出／書込回路を備える、半導体記憶装
    置。
  4. 【請求項４】 前記信号発生回路は、 前記クロック信号を受けて反転クロック信号を出力する
    インバータ、および前記反転クロック信号が前記第１の
    レベルから前記第２のレベルに変化したことに応じて前
    記第２の内部制御信号をラッチするラッチ回路を含み、 前記ラッチ回路の出力信号が前記第３の内部制御信号と
    なる、請求項３に記載の半導体記憶装置。
  5. 【請求項５】 クロック信号に同期して動作する半導体
    記憶装置であって、 前記クロック信号が第１のレベルから第２のレベルに変
    化したことに応じて複数の外部制御信号を取り込む入力
    回路、 前記入力回路に取り込まれた複数の外部制御信号に従っ
    て第１または第２の内部制御信号を選択的に活性化レベ
    ルにするデコーダ、 前記第１の内部制御信号が活性化レベルにされた後に前
    記クロック信号が前記第２のレベルから前記第１のレベ
    ルに予め定められた回数だけ変化したことに応じて第３
    の内部制御信号を活性化レベルにする信号発生回路、お
    よび前記第１の内部制御信号が活性化レベルにされたこ
    とに応じてデータの読出／書込動作のうちの一部の動作
    を実行し、前記第２および第３の内部制御信号がともに
    活性化レベルにされたことに応じて前記データの読出／
    書込動作のうちの残りの動作を実行する読出／書込回路
    を備える、半導体記憶装置。
  6. 【請求項６】 前記信号発生回路は、 前記クロック信号を受けて反転クロック信号を出力する
    インバータ、および前記反転クロック信号が前記第１の
    レベルから前記第２のレベルに変化するごとに、前記第
    １の内部制御信号のレベルを取り込むとともに前回取り
    込んだ前記第１の内部制御信号のレベルを出力するシフ
    トレジスタを含み、 前記シフトレジスタの出力信号が前記第３の内部制御信
    号となる、請求項５に記載の半導体記憶装置。
  7. 【請求項７】 さらに、外部から第４の内部制御信号を
    活性化レベルまたは非活性化レベルに選択的に設定する
    ための設定回路を備え、 前記信号発生回路は、前記第４の内部制御信号が活性化
    レベルの場合は前記クロック信号が前記第２のレベルか
    ら前記第１のレベルに前記予め定められた回数だけ変化
    したことに応じて前記第３の内部制御信号を活性化レベ
    ルにし、前記第４の内部制御信号が非活性化レベルの場
    合は前記クロック信号が前記第１のレベルから前記第２
    のレベルに前記予め定められた回数だけ変化したことに
    応じて前記第３の内部制御信号を活性化レベルにする、
    請求項５に記載の半導体記憶装置。
  8. 【請求項８】 前記信号発生回路は、 前記クロック信号を受けて反転クロック信号を出力する
    インバータ、 前記クロック信号および前記反転クロック信号を受け、
    前記第４の内部制御信号が活性化レベルの場合は前記反
    転クロック信号を通過させ、前記第４の内部制御信号が
    非活性化レベルの場合は前記クロック信号を通過させる
    ゲート回路、および前記ゲート回路を通過した前記反転
    クロック信号または前記クロック信号が前記第１のレベ
    ルから前記第２のレベルに変化するごとに、前記第１の
    内部制御信号のレベルを取り込むとともに前回取り込ん
    だ前記第１の内部制御信号のレベルを出力するシフトレ
    ジスタを含み、 前記シフトレジスタの出力信号が前記第３の内部制御信
    号となる、請求項７に記載の半導体記憶装置。
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