JPH10199240A - 同期式メモリ装置 - Google Patents
同期式メモリ装置Info
- Publication number
- JPH10199240A JPH10199240A JP8357919A JP35791996A JPH10199240A JP H10199240 A JPH10199240 A JP H10199240A JP 8357919 A JP8357919 A JP 8357919A JP 35791996 A JP35791996 A JP 35791996A JP H10199240 A JPH10199240 A JP H10199240A
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- JP
- Japan
- Prior art keywords
- clock signal
- frequency
- signal
- memory device
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【課題】 シンクロナスＤＲＡＭの様な同期式のメモリ
装置において、メモリ装置の外部から供給されるクロッ
ク信号の周波数を可及的に低減でき、もってプリント基
板の設計や不要輻射対策を容易とし、本メモリ装置を使
用するシステム全体の小型化や低価格化を可能とする。 【解決手段】 同期信号入力端子２０に供給されるクロ
ック信号に同期して動作するメモリ本体１８と、そのメ
モリ本体１８の同期信号入力端子２０に接続され、外部
から供給されるクロック信号２６の周波数を所定の割合
で増加させる周波数の変換手段２２とを、パッケージ２
４内に一体に備える。
装置において、メモリ装置の外部から供給されるクロッ
ク信号の周波数を可及的に低減でき、もってプリント基
板の設計や不要輻射対策を容易とし、本メモリ装置を使
用するシステム全体の小型化や低価格化を可能とする。 【解決手段】 同期信号入力端子２０に供給されるクロ
ック信号に同期して動作するメモリ本体１８と、そのメ
モリ本体１８の同期信号入力端子２０に接続され、外部
から供給されるクロック信号２６の周波数を所定の割合
で増加させる周波数の変換手段２２とを、パッケージ２
４内に一体に備える。
Description
【０００１】
【発明の属する技術分野】この発明は、外部から供給さ
れるクロック信号に同期してその内部動作が規制される
シンクロナスＤＲＡＭの様な同期式メモリ装置の改良に
関する。
れるクロック信号に同期してその内部動作が規制される
シンクロナスＤＲＡＭの様な同期式メモリ装置の改良に
関する。
【０００２】
【従来の技術】従来この種のシンクロナスＤＲＡＭ４６
は、図４にその概略的な構成を示すごとく、所定のシン
クロナスＤＲＡＭ用のインターフェイス回路４８を介し
て出力されるクロック信号５０でその全体的な同期をと
りながらＣＰＵ５２との間でデータ転送を行なうことに
より、ＤＲＡＭ４６に対する連続アクセスを特に高速化
して実行可能としている。
は、図４にその概略的な構成を示すごとく、所定のシン
クロナスＤＲＡＭ用のインターフェイス回路４８を介し
て出力されるクロック信号５０でその全体的な同期をと
りながらＣＰＵ５２との間でデータ転送を行なうことに
より、ＤＲＡＭ４６に対する連続アクセスを特に高速化
して実行可能としている。
【０００３】ところで、上記メモリ装置はクロック信号
の使用が必須であるとともに、クロック信号の周波数そ
れ自体がメモリ装置に対するデータの読み書き速度を規
定している。その結果、この種メモリ装置に使用される
クロック信号の周波数は、より高速のアクセス速度を求
めて、ますます高くなる傾向にある。
の使用が必須であるとともに、クロック信号の周波数そ
れ自体がメモリ装置に対するデータの読み書き速度を規
定している。その結果、この種メモリ装置に使用される
クロック信号の周波数は、より高速のアクセス速度を求
めて、ますます高くなる傾向にある。
【０００４】
【発明が解決しようとする課題】しかしながら、メモリ
装置に対してプリント配線を介して供給されるクロック
信号の周波数が高くなると、プリント基板上におけるコ
イルやコンデンサ成分の存在が無視できなくなり、プリ
ント基板の設計が極めて難しくなるばかりか、コスト高
や基板サイズの拡大につながるばかりでなく、プリント
配線を介した不要輻射が増大し、その値を基準値以下に
抑制するために特別な工夫を要するなど不都合が大き
い。
装置に対してプリント配線を介して供給されるクロック
信号の周波数が高くなると、プリント基板上におけるコ
イルやコンデンサ成分の存在が無視できなくなり、プリ
ント基板の設計が極めて難しくなるばかりか、コスト高
や基板サイズの拡大につながるばかりでなく、プリント
配線を介した不要輻射が増大し、その値を基準値以下に
抑制するために特別な工夫を要するなど不都合が大き
い。
【０００５】かかる不都合に対し、本発明者は考察を行
った結果、上記したメモリ装置に入出力される各種信号
の内で最も周波数の高いのがクロック信号であり、その
周波数を必要最小限に抑制した状態でメモリ装置に対し
て供給する一方、メモリ装置内でその周波数を必要な値
まで増加させることにより、上記した問題が一挙に解消
されることを知見した。
った結果、上記したメモリ装置に入出力される各種信号
の内で最も周波数の高いのがクロック信号であり、その
周波数を必要最小限に抑制した状態でメモリ装置に対し
て供給する一方、メモリ装置内でその周波数を必要な値
まで増加させることにより、上記した問題が一挙に解消
されることを知見した。
【０００６】本発明は上記した知見に基づいてなされた
ものであって、メモリ装置内にクロック信号の変更手段
を一体に備えることにより、外部から供給されるクロッ
ク信号の周波数を可及的に低下させ、基板設計の容易さ
を維持したまま、不要輻射を最小限に抑制できる同期式
のメモリ装置を提供することを目的とする。
ものであって、メモリ装置内にクロック信号の変更手段
を一体に備えることにより、外部から供給されるクロッ
ク信号の周波数を可及的に低下させ、基板設計の容易さ
を維持したまま、不要輻射を最小限に抑制できる同期式
のメモリ装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明にかかる同期式メ
モリ装置１０は、図１および図２にその構成を概略的に
示す如く、同期信号入力端子２０に供給される第１クロ
ック信号２６に同期して動作するメモリ本体１８と、そ
のメモリ本体１８の同期信号入力端子２０に接続され、
外部から供給される第２クロック信号３０の周波数を予
め設定した割合で増加させ、第１クロック信号２６に変
換する手段２２とを、所定のパッケージ２４内に一体に
備えたことを特徴とする。
モリ装置１０は、図１および図２にその構成を概略的に
示す如く、同期信号入力端子２０に供給される第１クロ
ック信号２６に同期して動作するメモリ本体１８と、そ
のメモリ本体１８の同期信号入力端子２０に接続され、
外部から供給される第２クロック信号３０の周波数を予
め設定した割合で増加させ、第１クロック信号２６に変
換する手段２２とを、所定のパッケージ２４内に一体に
備えたことを特徴とする。
【０００８】なお、上記したメモリ本体１８が、第１ク
ロック信号２６の周波数が最大データ転送周波数の２倍
のシンクロナスＤＲＡＭである場合には、上記した周波
数の変換手段２２として、図３に例示する様な入力され
た第２クロック信号３０と同期をとりながらその周波数
を２倍に逓倍するＰＬＬ信号発生器を使用することがで
きる。
ロック信号２６の周波数が最大データ転送周波数の２倍
のシンクロナスＤＲＡＭである場合には、上記した周波
数の変換手段２２として、図３に例示する様な入力され
た第２クロック信号３０と同期をとりながらその周波数
を２倍に逓倍するＰＬＬ信号発生器を使用することがで
きる。
【０００９】
【発明の効果】本発明は上記の如く、メモリ装置の外部
から供給されるクロック信号の周波数を可及的に低減で
きる様に構成したので、同メモリ装置を配設するプリン
ト基板の設計や不要輻射対策が容易になり、同メモリ装
置を使用する電子機器全体の小型化や低価格化が可能と
なる。
から供給されるクロック信号の周波数を可及的に低減で
きる様に構成したので、同メモリ装置を配設するプリン
ト基板の設計や不要輻射対策が容易になり、同メモリ装
置を使用する電子機器全体の小型化や低価格化が可能と
なる。
【００１０】
【発明の実施の形態】以下本発明にかかる同期式メモリ
装置を、シンクロナスＤＲＡＭに実施した一例を示すが
これに限らず、外部から供給されるクロック信号に同期
してその内部動作が規定される各種の同期式メモリ装置
に対しても略同様に実施できることは勿論である。
装置を、シンクロナスＤＲＡＭに実施した一例を示すが
これに限らず、外部から供給されるクロック信号に同期
してその内部動作が規定される各種の同期式メモリ装置
に対しても略同様に実施できることは勿論である。
【００１１】本発明にかかる同期式メモリ装置１０は、
図１に示す如く、例えばＣＰＵ１２が接続されたプロセ
ッサバス１４とシステムコントローラ１６を介して接続
され、ＣＰＵ１２から送られる各種の命令に対応してデ
ータの読み書きを可能とする従来と略同様の動作を行な
うものであって、メモリ本体１８と、そのメモリ本体１
８の同期信号入力端子２０に接続される周波数変換手段
２２とを、従来と略同様な構成あるいは専用に構成した
パッケージ２４内に一体に収納している。
図１に示す如く、例えばＣＰＵ１２が接続されたプロセ
ッサバス１４とシステムコントローラ１６を介して接続
され、ＣＰＵ１２から送られる各種の命令に対応してデ
ータの読み書きを可能とする従来と略同様の動作を行な
うものであって、メモリ本体１８と、そのメモリ本体１
８の同期信号入力端子２０に接続される周波数変換手段
２２とを、従来と略同様な構成あるいは専用に構成した
パッケージ２４内に一体に収納している。
【００１２】メモリ本体１８は、同期信号として信号入
力端子２０に供給される第１クロック信号２６の周波数
が、データバスを介して受け渡される最大データ転送周
波数の２倍に設定されたものであるが、その具体的な構
成および動作は現在使用されているシンクロナスＤＲＡ
Ｍと同一であるので、詳細な説明は省略する。
力端子２０に供給される第１クロック信号２６の周波数
が、データバスを介して受け渡される最大データ転送周
波数の２倍に設定されたものであるが、その具体的な構
成および動作は現在使用されているシンクロナスＤＲＡ
Ｍと同一であるので、詳細な説明は省略する。
【００１３】一方、周波数の変換手段２２は、図３に例
示するＰＬＬ信号発生器が使用され、システムコントロ
ーラ１６側から送られる第２クロック信号３０に同期さ
せて、図２（ｂ）の様に第２クロック信号３０とは周波
数が２倍の第１クロック信号２６に変換する。
示するＰＬＬ信号発生器が使用され、システムコントロ
ーラ１６側から送られる第２クロック信号３０に同期さ
せて、図２（ｂ）の様に第２クロック信号３０とは周波
数が２倍の第１クロック信号２６に変換する。
【００１４】ＰＬＬ信号発生器は、外部から供給される
所定周波数の基準信号に対し、その周波数に位相同期し
た周波数を持つ出力信号を発生する信号発生器であっ
て、位相誤差信号を作成する位相比較器３２と、次段を
充放電させるための電流駆動回路であるチャージポンプ
３４と、ループフィルタ３６と、入力された制御電圧に
よって発振周波数が変化するＶＣＯ３８とを直列に備え
るとともに、出力側から入力側に向けて分周器４０でフ
ィールドバックしている。
所定周波数の基準信号に対し、その周波数に位相同期し
た周波数を持つ出力信号を発生する信号発生器であっ
て、位相誤差信号を作成する位相比較器３２と、次段を
充放電させるための電流駆動回路であるチャージポンプ
３４と、ループフィルタ３６と、入力された制御電圧に
よって発振周波数が変化するＶＣＯ３８とを直列に備え
るとともに、出力側から入力側に向けて分周器４０でフ
ィールドバックしている。
【００１５】したがって、ＰＬＬ信号発生器に入力され
た第２クロック信号３０は、図２（ａ）および（ｂ）に
示す如く、その立上がりおよび立ち下がり時期とその立
上がり位置が一致するとともに、第２クロック信号３０
とはその周波数が２倍の第１クロック信号２６が、ＰＬ
Ｌ信号発生器の出力側から取り出され、メモリ本体１８
の信号入力端子２０に向けて送られるのである。
た第２クロック信号３０は、図２（ａ）および（ｂ）に
示す如く、その立上がりおよび立ち下がり時期とその立
上がり位置が一致するとともに、第２クロック信号３０
とはその周波数が２倍の第１クロック信号２６が、ＰＬ
Ｌ信号発生器の出力側から取り出され、メモリ本体１８
の信号入力端子２０に向けて送られるのである。
【００１６】ここで、システムコントローラ１６側から
メモリ装置１０に送られる第２クロック信号３０、ＲＡ
Ｓ信号およびＣＡＳ信号の発生タイミングを図２（ｂ）
〜（ｄ）の様に設定しておくことにより、メモリ本体１
８に供給される第１クロック信号２６のタイミングはそ
のメモリ本体１８が予め規定したタイミングと一致し、
メモリ本体１８は第２クロック信号３０に同期して、従
来と略同様なデータ転送動作を行なうのである。
メモリ装置１０に送られる第２クロック信号３０、ＲＡ
Ｓ信号およびＣＡＳ信号の発生タイミングを図２（ｂ）
〜（ｄ）の様に設定しておくことにより、メモリ本体１
８に供給される第１クロック信号２６のタイミングはそ
のメモリ本体１８が予め規定したタイミングと一致し、
メモリ本体１８は第２クロック信号３０に同期して、従
来と略同様なデータ転送動作を行なうのである。
【００１７】なお、上記した実施例にあっては、メモリ
本体１８が最大データ転送周波数の２倍のクロック信号
を要求するものに基づいて説明したが、それ以外の倍数
あるいはタイミングで動作するものにあっても、周波数
変換手段２２による変換後の第１クロック信号２６がメ
モリ本体１８に規定されているものと一致させることに
よって適用できる。
本体１８が最大データ転送周波数の２倍のクロック信号
を要求するものに基づいて説明したが、それ以外の倍数
あるいはタイミングで動作するものにあっても、周波数
変換手段２２による変換後の第１クロック信号２６がメ
モリ本体１８に規定されているものと一致させることに
よって適用できる。
【００１８】また第２クロック信号３０の周波数も、最
大データ転送周波数に一致させる必要はなく、ＣＰＵ１
２側とメモリ装置１０側で受け渡される各種信号の最大
周波数と同一かそれ以下に設定すればよい。
大データ転送周波数に一致させる必要はなく、ＣＰＵ１
２側とメモリ装置１０側で受け渡される各種信号の最大
周波数と同一かそれ以下に設定すればよい。
【００１９】更に、メモリ本体１８と周波数変換手段２
２とは１チップ化することも可能であるし、複数のチッ
プで構成してパッケージ２４内に一体に収納してモジュ
ール化するなど、実装方法は適宜変更して実施できる。
２とは１チップ化することも可能であるし、複数のチッ
プで構成してパッケージ２４内に一体に収納してモジュ
ール化するなど、実装方法は適宜変更して実施できる。
【図１】本発明をシンクロナスＤＲＡＭに実施した一例
を示す概略図である。
を示す概略図である。
【図２】メモリ装置内で処理される各種信号間のタイミ
ングを示す波形図であって、（ａ）は第２クロック信号
を、（ｂ）は第１クロック信号を、（ｃ）はＲＡＳ信号
を、（ｄ）はＣＡＳ信号を、（ｅ）はデータ信号を各々
示す。
ングを示す波形図であって、（ａ）は第２クロック信号
を、（ｂ）は第１クロック信号を、（ｃ）はＲＡＳ信号
を、（ｄ）はＣＡＳ信号を、（ｅ）はデータ信号を各々
示す。
【図３】周波数変換手段の一例を示すブロック図であ
る。
る。
【図４】従来例を示す説明図であって、（ａ）は信号線
の接続状態を、（ｂ）は信号線を介して受け渡される各
種信号のタイミングを各々示す。
の接続状態を、（ｂ）は信号線を介して受け渡される各
種信号のタイミングを各々示す。
１０ 同期式メモリ装置 １２ ＣＰＵ １４ プロセッサバス １６ システムコントローラ １８ メモリ本体 ２０ 同期信号入力端子 ２２ 周波数変換手段 ２４ パッケージ ２６ 第１クロック信号 ２８ データバス ３０ 第２クロック信号 ３２ 位相比較器 ３４ チャージポンプ ３６ ループフィルタ ３８ ＶＣＯ ４０ 分周器 ４６ シンクロナスＤＲＡＭ ４８ インターフェイス回路
Claims (2)
- 【請求項１】 同期信号入力端子（２０）に供給される
第１クロック信号（２６）に同期して動作するメモリ本
体（１８）と、 該メモリ本体（１８）の同期信号入力端子（２０）に接
続され、外部から供給される第２クロック信号（３０）
の周波数を予め設定した割合で増加させ、第１クロック
信号（２６）に変換する手段（２２）とを所定のパッケ
ージ（２４）内に一体に備えた同期式メモリ装置。 - 【請求項２】 上記したメモリ本体（１８）は、第１ク
ロック信号（２６）の周波数が最大データ転送周波数の
２倍のシンクロナスＤＲＡＭであって、更に、 上記した周波数の変換手段（２２）が、入力された第２
クロック信号（３０）の周波数を２倍に逓倍するＰＬＬ
信号発生器である請求項１記載の同期式メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8357919A JPH10199240A (ja) | 1996-12-26 | 1996-12-26 | 同期式メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8357919A JPH10199240A (ja) | 1996-12-26 | 1996-12-26 | 同期式メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10199240A true JPH10199240A (ja) | 1998-07-31 |
Family
ID=18456616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8357919A Pending JPH10199240A (ja) | 1996-12-26 | 1996-12-26 | 同期式メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10199240A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456563B1 (en) | 2001-05-18 | 2002-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device that operates in sychronization with a clock signal |
| KR100396885B1 (ko) * | 2000-09-05 | 2003-09-02 | 삼성전자주식회사 | 고주파 클럭 신호의 주파수를 낮추어 어드레스 및커맨드의 동작 주파수로 사용하고 서로 다른 주파수의클럭 신호들을 수신하는 반도체 메모리 장치, 이를포함하는 메모리 모듈 및 시스템 메모리 모듈 |
| KR100732280B1 (ko) * | 2001-06-27 | 2007-06-25 | 주식회사 하이닉스반도체 | 메모리 시스템 |
| JP2010123133A (ja) * | 2003-10-09 | 2010-06-03 | Nec Corp | 情報処理装置 |
| GB2486003A (en) * | 2010-12-01 | 2012-06-06 | Advanced Risc Mach Ltd | Distributing a low frequency clock across an integrated circuit and converting it to an operational frequency |
-
1996
- 1996-12-26 JP JP8357919A patent/JPH10199240A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396885B1 (ko) * | 2000-09-05 | 2003-09-02 | 삼성전자주식회사 | 고주파 클럭 신호의 주파수를 낮추어 어드레스 및커맨드의 동작 주파수로 사용하고 서로 다른 주파수의클럭 신호들을 수신하는 반도체 메모리 장치, 이를포함하는 메모리 모듈 및 시스템 메모리 모듈 |
| US6456563B1 (en) | 2001-05-18 | 2002-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device that operates in sychronization with a clock signal |
| KR100732280B1 (ko) * | 2001-06-27 | 2007-06-25 | 주식회사 하이닉스반도체 | 메모리 시스템 |
| JP2010123133A (ja) * | 2003-10-09 | 2010-06-03 | Nec Corp | 情報処理装置 |
| GB2486003A (en) * | 2010-12-01 | 2012-06-06 | Advanced Risc Mach Ltd | Distributing a low frequency clock across an integrated circuit and converting it to an operational frequency |
| US8604831B2 (en) | 2010-12-01 | 2013-12-10 | Cambridge | Integrated circuit, clock gating circuit, and method |
| GB2486003B (en) * | 2010-12-01 | 2016-09-14 | Advanced Risc Mach Ltd | Intergrated circuit, clock gating circuit, and method |
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