JP3719831B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭ（Dynamic RAM）等の半導体記憶装置に係り、詳細には、外部入力クロックに同期してデータを取り込む同期式コントロールを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
情報処理装置等の膨大なデータ量を扱うデータ処理システムでは、大容量化とともに、より高速なデータ転送速度をもつメモリが要求されている。
【０００３】
従来、メモリには同期式コントロールのメモリと、現在広く使用されている汎用ＤＲＡＭに代表される同期式でないメモリとがある。また、ＳＲＡＭでは同期式のものは珍しくない。
【０００４】
一方、近年、ＤＲＡＭにおいても、システム設計が容易で高速化が可能な同期式コントロールを有する同期式ＤＲＡＭ（ＳＤＲＡＭ）やテレビ用の大容量ＦＩＦＯ、フィールドメモリ等が広く使われるようになってきた。
【０００５】
図１７は従来のクロック同期式コントロールメモリの構成を示すブロック図である。
【０００６】
図１７において、クロック同期式コントロールメモリ１０は、多数のメモリセルＭｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ、ｍ，ｎはともに正の整数）からなるメモリアレイ１１、メモリコントロール信号発生回路１２、アドレス発生回路１３、Ｘデコーダ１４、Ｙデコーダ１５、及び入出力回路１６を含んで構成される。
【０００７】
メモリコントロール信号発生回路１２は、メモリをコントロールするためのコントロール入力信号（例えば、チップセレクトＣＳ、リードライトコントロール信号ＲＷ、メモリコントロールクロックＣＬＫ等）を基にメモリアクセス動作を行うための全ての回路に必要なメモリコントロール信号を発生する。
【０００８】
アドレス発生回路１３は、外部アドレス信号を基に内部アドレスを発生し、内部ＸアドレスＡＸ、内部ＹアドレスＡＹを出力する。
【０００９】
Ｘデコーダ１４は、ＸアドレスＡＸが入力され、多数存在するワードラインのうち、任意のワードラインＷｌｉ（１＝１〜ｍ）を選択する。
【００１０】
Ｙデコーダ１５は、ＹアドレスＡＹが入力され、多数存在するコラムのうち、任意のコラムＣｏｌｊ（ｊ＝１〜ｎ）を選択する。
【００１１】
入出力回路１６は、Ｉ／Ｏバス１７、Ｉ／Ｏ入出力端子及びメモリコントロール信号発生回路１２に接続され、所定タイミングでＩ／Ｏ入出力端子間でデータを転送する。
【００１２】
以上の構成において、Ｘデコーダ１４とＹデコーダ１５により選択される任意のメモリセルＭｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ）に蓄えられていたデータは、Ｉ／Ｏバス１７を介して入出力端子Ｉ／Ｏが接続された入出力回路１６に転送される。すなわち、アクセス時、メモリセルＭｉｊはＩ／Ｏバス１７を介して入出力回路１６に接続される。
【００１３】
図１８は上記クロック同期コントロールメモリの動作を示すタイミングチャートであり、ライト動作の場合の例である。図中、ｔ０，ｔ１，…はクロック同期された時刻を示す。なお、リード動作もほぼ同様な動作となるためリード動作の説明は省略する。
【００１４】
時刻ｔ０：
時刻ｔ０以前にリードライトコントロール信号ＲＷはロウレベル（ここではＲＷがロウレベルでライトモードとなるとする）となり、チップセレクト信号ＣＳはハイレベル（ここではチップセレクト信号がＣＳハイレベルでチップイネーブルとなるとする）となる。
【００１５】
時刻ｔ０において、入力アドレス信号はクロックＣＬＫの立ち上がりによりメモリ１０内部に取り込まれ、アドレス発生回路１３は、内部ＸアドレスＡＸ、内部ＹアドレスＡＹ（Ｙ０）を発生させる。
【００１６】
この内部アドレスＡＸ，ＡＹは、Ｘデコーダ１４、Ｙデコーダ１５に供給され、Ｘデコーダ１４、Ｙデコーダ１５により、任意のワードラインＷｌｉ、任意のコラムＣｏｌｊが選択され、これらにより、アクセスしようとするメモリセルＭｉｊが選択される。
【００１７】
この時、同時に入出力端子Ｉ／Ｏから入出力回路１６に入力する入力データＤ０は同様にクロックＣＬＫの立ち上がりにより取り込まれ、Ｉ／Ｏバス１７を介して選択されたメモリセルＭｌｊに書き込まれる。
【００１８】
時刻ｔ１：
アドレス発生回路１３においてクロックＣＬＫに同期して次の内部ＹアドレスＹ１を発生し（例えば、時刻ｔ０で発生したＹアドレスのインクリメンタルアドレス）、時刻ｔ０で選択されたメモリセルとは異なるメモリセルを選択し、前記とまったく同様な動作で書き込み動作が行われる。
【００１９】
以降、時刻ｔ１で述べた動作を繰り返すことにより同期式メモリ動作を連続して行うことができる。
【００２０】
【発明が解決しようとする課題】
しかしながら、このような従来のクロック同期コントロールメモリにあっては、以下のような問題点があった。
【００２１】
例えば、ライト動作の場合、外部入力クロックＣＬＫの立ち上がりクロック（あるいは立ち下がりクロック）に同期して、クロックの立ち上がりエッジごとに、入力データを入出力回路１６から取り込む。このＣＬＫサイクルが高速化されるにつれ、クロックＣＬＫと入力データ信号との配線長、配線負荷の差からクロックＣＬＫの立ち上がりエッジと入力データとの間にスキュー（位相差）が発生し、動作マージンが悪くなるという問題点が発生する。
【００２２】
特に、クロックＣＬＫは他の回路をもコントロールするため配線長も長くなりがちであり、負荷も多い。すなわち、クロックＣＬＫは高速サイクルで動作させなければならない上にドライブするための負荷は大きい。このため、大きなドライバが必要となり、パターン面積を必要とし、高速クロック出力のため消費電力が大きくなるという問題点がある。
【００２３】
また、信号線長が変化するような伝送線を、クロックＣＬＫ及びデータが伝わってくる場合、常にクロックＣＬＫとデータ間の同期をとることは非常に困難となる。
【００２４】
本発明は、クロック発生回路を小型化するとともに、消費電力は小さくすることができ、クロックサイクルの高速化に対応することができる半導体記憶装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、外部入力クロックと前記外部入力クロックに続く転送データからなるシリアル転送信号を受け取り、外部入力クロックに同期して内部同期クロックを発生するとともに、転送データを受け取っているときは、コントロール信号により、外部入力クロックに関わらず、内部同期クロックを発生し続けて自走させる内部同期クロック発生手段を有し、内部同期クロック発生手段により生成した内部同期クロックによりメモリアクセスを行うことを特徴とする。
【００２６】
本発明に係る半導体記憶装置はまた、
前記内部同期クロックに基いて複数のメモリコントロール信号を発生するメモリコントロール信号発生回路と、
リセット信号、あるいは入力アドレスにより、内部アドレスを発生するアドレス発生回路と、
複数のメモリセルを有するメモリアレイと、
内部アドレスが入力され、メモリアレイを構成するメモリセルを選択するためのデコーダと、
選択されたメモリセルと入出力端子を有する入出力回路を接続するためのデータバスとを備え、
前記内部同期クロック発生手段は、
前記外部入力クロックに同期し、かつ、該外部入力クロック周波数を逓倍した内部同期クロックを発生し、
前記内部同期クロック発生手段により発生した内部同期クロックにより、メモリ動作をコントロールすることを特徴とする。
【００３０】
シリアル転送信号を受け取り、外部入力クロック数を計数し、所定のクロック数を計数するとコントロール信号を発生するクロック計数手段をさらに備え、内部同期クロック発生手段が、シリアル転送信号を受け取り、外部入力クロックに同期して内部同期クロックを発生するとともに、クロック計数手段により発生したコントロール信号により、外部入力クロックに関わらず、内部同期クロックを発生し続けて自走させるものであってもよい。
【００３１】
上記クロック計数手段は、シリアル転送信号からメモリコントロール信号発生回路を活性化するチップイネーブル信号を発生するものであってもよい。
【００３２】
シリアル転送信号の論理をデコードし、メモリコントロール回路をリセットするための内部リセット信号を発生するリセット信号発生手段をさらに備えても良い。
【００３３】
上記内部同期クロック発生手段が、外部入力クロックの周波数をホールドし、自走するＰＬＬ回路を備えていてもよく、上記ＰＬＬ回路が、位相比較器、ループフィルタ、及び電圧制御発振器を備え、ループフィルタは、前記コントロール信号により動作がホールド可能であり、動作がホールドされると、電圧制御発振器の出力を一定とし、外部入力クロックに関わらず、内部同期クロックを発生し続けるものであってもよい。
【００３４】
本発明に係る半導体記憶装置は、同期式ＤＲＡＭであってもよい。
【００３５】
【発明の実施の形態】
本発明に係る半導体記憶装置は、ＤＲＡＭ等の半導体メモリに適用することができる。
【００３６】
まず、本発明の基本的な考え方について説明する。
【００３７】
従来のクロック同期コントロールメモリでは、外部入力クロックＣＬＫに同期して、入力データを取り込んでいた。このため、ＣＬＫサイクルの高速化に伴ってＣＬＫと入力データ信号との配線長、配線負荷の影響が増え、またクロック供給のためのドライバの消費電力が増大し、さらにはＣＬＫとデータ間の同期をとるのが困難になっていた。
【００３８】
そこで本発明では、メモリ内に、例えばＰＬＬ（Phase Locked Loop）を使用した内部同期クロック発生手段を設け、メモリに直接入力するコントロールクロックをそのままメモリアクセスを行う内部クロックＣＬＫに使わず、上記内部同期クロック発生手段を用いて、メモリに直接入力するコントロールクロックを同期した内部メモリコントロールクロックＣＬＫ’を発生しメモリアクセスを行うようにする。
【００３９】
メモリに直接する入力するクロックＣＬＫの入力の仕方には以下のようにいくつかの方法が考えられる。
【００４０】
（ｉ）クロックＣＬＫが従来通り単独の伝送経路を通ってくる場合
ＰＬＬを使った内部同期クロック発生手段により、同期逓倍クロックＣＬＫ’を発生して内部クロックを発生させればメモリに入力するクロックＣＬＫの周波数を低く抑えることができるのでＣＬＫ発生回路は小型化でき、かつ、消費電力は小さくなる。
【００４１】
（ｉｉ）クロックＣＬＫが他信号経路と共通信号経路を通ってくる場合
例えば、入力データ転送配線とＣＬＫ転送配線を共有化し、データ信号転送の直前に、これから書き込もうとするデータの書き込みクロックＣＬＫをこの共有転送経路を使ってパイロットクロックとして何クロックか転送しておき、上記内部同期クロック発生手段により、この書き込みクロックと同期したクロックＣＬＫ’を発生して自走させておいた後、同じ伝送経路で入力データを転送し、ＰＬＬの自走クロックＣＬＫ’に同期してメモリに対する書き込みをする。
【００４２】
このようにした場合、クロック、入力データ伝送経路がどのように変わっても入力データとクロックの同期は確保されるため、どのような条件下においてもメモリに対する書き込みは確実に行える。
【００４３】
特に、シリアル転送システムにおいて有効であり、必ずしもクロック、入力データは伝送線を通って転送される必要はなく、電波として空間を転送されてもいいし、ＩＲＤＡシステムのように赤外線で転送されてもよい。
【００４４】
次に、上記基本的な考え方に基づいて本発明の実施形態を詳細に説明する。
【００４５】
本発明の実施形態を説明する前に、本発明の第１〜第３の参考例を説明する。
第１の参考例
図１は本発明の第１の参考例の半導体記憶装置の構成図である。図１に示す半導体記憶装置は、クロック同期式コントロールメモリに適用した例である。本参考例に係る半導体記憶装置の説明にあたり図１７に示す半導体記憶装置と同一構成部分には同一符号を付している。
【００４６】
図１において、クロック同期式コントロールメモリ２０（半導体記憶装置）は、多数のメモリセルＭｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ、ｍ，ｎはともに正の整数）からなるメモリアレイ１１、内部コントロール同期クロック信号ＣＬＫ’を発生する内部同期クロック発生回路（内部同期クロック発生手段）２１、メモリコントロール信号発生回路１２、アドレス発生回路１３、Ｘデコーダ１４、Ｙデコーダ１５、及び入出力回路１６を含んで構成される。
【００４７】
内部同期クロック発生回路２１は、ＰＬＬ（Phase Locked Loop）周波数シンセサイザ回路により構成され、メモリ２０内部で入力クロックＣＬＫから内部コントロール同期クロックＣＬＫ’を発生し、メモリコントロール信号発生回路１２に供給する。ＰＬＬ回路例については、図２〜４により後述する。
【００４８】
メモリコントロール信号発生回路１２は、メモリをコントロールするためのコントロール入力信号（例えば、チップセレクトＣＳ、リードライトコントロール信号ＲＷ、内部コントロール同期クロックＣＬＫ’等）を基にメモリアクセス動作を行うための全ての回路に必要なメモリコントロール信号を発生する。
【００４９】
アドレス発生回路１３は、外部アドレス信号を基に内部アドレスを発生し、内部ＸアドレスＡＸ、内部ＹアドレスＡＹを出力する。
【００５０】
Ｘデコーダ１４は、ＸアドレスＡＸが入力され、多数存在するワードラインのうち、任意のワードラインＷｌｉ（１＝１〜ｍ）を選択する。
【００５１】
Ｙデコーダ１５は、ＹアドレスＡＹが入力され、多数存在するコラムのうち、任意のコラムＣｏｌｊ（ｊ＝１〜ｎ）を選択する。
【００５２】
入出力回路１６は、Ｉ／Ｏバス１７、Ｉ／Ｏ入出力端子及びメモリコントロール信号発生回路１２に接続され、所定タイミングでＩ／Ｏ入出力端子間でデータを転送する。
【００５３】
また、Ｘデコーダ１４とＹデコーダ１５により選択される任意のメモリセルＭｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ）に蓄えられていたデータは、Ｉ／Ｏバス１７を介して入出力端子Ｉ／Ｏが接続された入出力回路１６に転送される。すなわち、アクセス時、メモリセルＭｉｊはＩ／Ｏバス１７を介して入出力回路１６に接続される。
【００５４】
このように、本参考例のクロック同期式コントロールメモリ２０は、内部にＰＬＬを使用した内部同期クロック発生回路２１を設け、メモリに直接入力するコントロールクロックＣＬＫをそのままメモリアクセスを行う内部クロックＣＬＫに使わず、内部同期クロック発生回路２１によりメモリ２０に直接入力するコントロールクロックＣＬＫを同期した内部メモリコントロールクロックＣＬＫ’を発生しメモリアクセスを行うようにしたものである。
【００５５】
すなわち、外部入力クロックＣＬＫが、直接、メモリのコントロールクロックとならず、内部同期クロック発生回路２１が外部入力クロックＣＬＫを基に発生する内部コントロール同期クロックＣＬＫ’がメモリのコントロールクロックとなる点が従来例と異なる。
【００５６】
図２〜図４はＰＬＬからなる内部同期クロック発生回路２１の構成例について説明する。
【００５７】
ＰＬＬは、位相比較器（ＰＤ：phase detector）、ループフィルタ（ＬＰ）、及び電圧制御発振器（ＶＣＯ：voltage controlled osilator）を備え、基準周波数のＮ倍（Ｎは整数）の基準周波数と同期した周波数を作り出す回路装置である。
【００５８】
図２は内部同期クロック発生回路２１を構成する１例として、広く用いられているＰＬＬ回路ブロックの最も簡単な構成例（Ｎ＝１の場合）を示す図である。
【００５９】
図２において、ＰＬＬ３０は、位相比較器３１、ループフィルタ３２、及び電圧制御発振器３３から構成される。
【００６０】
位相比較器３１は、クロック入力Ｆｉｎと電圧制御発振器３３の出力Ｆｏｕｔとの位相差を比較し、位相差信号Ｆａをループフィルタ３２に出力する。
【００６１】
ループフィルタ３２は、位相差信号Ｆａを積分して平均化し、位相差信号（直流）を電圧制御発振器３３に出力する。
【００６２】
電圧制御発振器３３は、位相差信号によって発振周波数を変えた出力Ｆｏｕｔを出力する。
【００６３】
上記ＰＬＬ３０の動作は以下のようなものである。
【００６４】
位相比較器３１には、クロック入力Ｆｉｎと電圧制御発振器３３の出力Ｆｏｕｔが入力され、位相比較器３１は両者の位相差を比較し、その位相差に応じた位相差信号Ｆａを発生する。
【００６５】
ループフィルタ３２では、その位相差信号Ｆａを積分して平均化し、位相差信号（直流）Ｆｂを電圧制御発振器３３に出力する。電圧制御発振器３３では、ループフィルタ３２から発生する位相差信号Ｆｂの大きさによって発振周波数（位相）を変えた出力Ｆｏｕｔを出力する。つまり、電圧制御発振器３３はＦｉｎ（周波数ｆｉｎ）とＦｏｕｔ（周波数ｆｏｕｔ）の位相差が等しくなるようにＦｏｕｔを発生する。これにより、ＦｉｎとＦｏｕｔは同期が取れた同一周波数のクロックとなる。
【００６６】
図３は内部同期クロック発生回路２１を構成する他のＰＬＬ回路ブロックの構成例を示す図であり、前記図２の電圧制御発振器３３と位相比較器３１との間に周波数を１／Ｎ倍する分周器３４を挿入したものである。
【００６７】
図３において、分周器３４は、電圧制御発振器３３の出力Ｆｏｕｔの周波数を１／Ｎにして位相比較器３１に出力する。
【００６８】
電圧制御発振器３３の出力Ｆｏｕｔは、分周器３４に入力され、分周器３４の出力Ｆｄ（周波数ｆｄ）はクロック入力Ｆｉｎとともに位相比較器３１の入力となる。
【００６９】
このようなＰＬＬ回路においては、クロック入力Ｆｉｎと分周器３４の出力Ｆｄを一致させるようなフィードバックがかかるため、ｆｄ＝ｆｉｎとなり、電圧制御発振器３３の出力Ｆｏｕｔの発振周波数ｆｏｕｔはｆｉｎのＮ倍となる。
【００７０】
図４は内部同期クロック発生回路２１を構成する他のＰＬＬ回路ブロックの構成例を示す図であり、前記図３と同一構成部分には同一符号を付している。
【００７１】
図４において、コントロール信号ＳＴ／はロウレベルで位相比較器３１に入力する信号をディスエーブルとし、ループフィルタ３２の動作をホールドすることにより、出力Ｆｄを一定出力とする。これにより、電圧制御発振器３３の発生するＦｏｕｔは一定の出力となる。
【００７２】
すなわち、クロック入力Ｆｉｎに関わらず、発生クロックＦｏｕｔはコントロール信号ＳＴ／がロウレベルになった後は一定となり、Ｆｉｎが全く止まってしまっても内部同期クロック発生回路２１は自走クロックを出力し続ける形になる。ここで、入力クロックＦｉｎと同期の取れたクロックを自走させるのみなら分周器３４は必要ない。
【００７３】
このように、図４のＰＬＬ回路は、入力クロックに関わらず、電圧制御発振器３３の発振クロック周波数をホールトし、自走させるコントロール信号ＳＴ／を入力できるタイプのＰＬＬである。
【００７４】
以下、上述のように構成されたクロック同期式コントロールメモリ２０の動作を説明する。
【００７５】
図５は上記クロック同期コントロールメモリ２０の動作を示すタイミングチャートであり、ライト動作の場合の例である。図中、ｔ０，ｔ１，…はクロック同期された時刻を示す。なお、リード動作もほぼ同様な動作となるためリード動作の説明は省略する。
【００７６】
図５において、前記図２の外部入力クロックＣＬＫと内部コントロール同期クロックＣＬＫ’の関係以外、すなわち、前記図２のＣＬＫをＣＬＫ’で置き換えただけであり、内部動作は、図１の従来のクロック同期コントロールメモリと同様である。
【００７７】
時刻ｔ０：
時刻ｔ０以前にリードライトコントロール信号ＲＷはロウレベル（ここではＲＷがロウレベルでライトモードとなるとする）となり、チップセレクト信号ＣＳはハイレベル（ここではチップセレクト信号がＣＳハイレベルでチップイネーブルとなるとする）となる。
【００７８】
時刻ｔ０において、入力アドレス信号は内部コントロール同期クロックＣＬＫ’の立ち上がりによりメモリ２０内部に取り込まれ、アドレス発生回路１３は、内部ＸアドレスＡＸ、内部ＹアドレスＡＹ（Ｙ０）を発生させる。
【００７９】
この内部アドレスＡＸ，ＡＹはＸデコーダ１４、Ｙデコーダ１５に供給され、Ｘデコーダ１４、Ｙデコーダ１５により、任意のワードラインＷｌｉ、任意のコラムＣｏｌｊが選択され、これらにより、アクセスしようとするメモリセルＭｉｊが選択される。
【００８０】
この時、同時に入出力端子Ｉ／Ｏから入出力回路１６に入力する入力データＤ０は同様に内部コントロール同期クロックＣＬＫ’の立ち上がりにより取り込まれ、Ｉ／Ｏバス１７を介して選択されたメモリセルＭｌｊに書き込まれる。
【００８１】
時刻ｔ１：
アドレス発生回路１３において内部コントロール同期クロックＣＬＫ’に同期して次の内部ＹアドレスＹ１を発生し（例えば、時刻ｔ０で発生したＹアドレスのインクリメンタルアドレス）、時刻ｔ０で選択されたメモリセルとは異なるメモリセルを選択し、前記とまったく同様な動作で書き込み動作が行われる。
【００８２】
以降、時刻ｔ１で述べた動作を繰り返すことにより同期式メモリ動作を連続して行うことができる。
【００８３】
図５に示すように、メモリ２０に入力するクロックＣＬＫは、内部同期クロック発生回路２１で逓倍され、実際にメモリアクセスに使用される内部クロックＣＬＫ’を発生する。すなわち、メモリ２０内にはＰＬＬからなる内部同期クロック発生回路２１が存在し、入力クロックを逓倍した周波数の内部同期クロックＣＬＫ’を発生してメモリアクセスをする。
【００８４】
以上説明したように、第１の参考例のクロック同期式コントロールメモリ２０は、多数のメモリセルＭｉｊからなるメモリアレイ１１、ＰＬＬ回路により構成され内部コントロール同期クロック信号ＣＬＫ’を発生する内部同期クロック発生回路２１、メモリコントロール信号発生回路１２、アドレス発生回路１３、Ｘデコーダ１４、Ｙデコーダ１５、入出力回路１６及びＩ／Ｏバス１７を備え、内部同期クロック発生回路２１は、メモリ２０内部で入力クロックＣＬＫから内部コントロール同期クロックＣＬＫ’を発生し、メモリコントロール信号発生回路１２に供給するように構成したので、同期逓倍クロックＣＬＫ’を発生して内部クロックを発生させることによりメモリに入力するクロックＣＬＫの周波数を低く抑えることができ、クロック発生回路を小型化することができ、かつ、消費電力を小さくすることができる。
【００８５】
したがって、高速なメモリアクセスができることとなり、データ処理装置等高速性を要求される情報処理装置に適用して好適である。
【００８６】
第２の参考例
図６は本発明の第２の参考例の半導体記憶装置の構成図である。本参考例の半導体記憶装置の説明にあたり図１に示すメモリと同一構成部分には同一符号を付して重複部分の説明を省略する。
【００８７】
図６において、クロック同期式コントロールメモリ４０（半導体記憶装置）は、多数のメモリセルＭｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ）からなるメモリアレイ１１、内部コントロール同期クロック信号ＣＬＫ’を発生する内部同期クロック発生回路４１（内部同期クロック発生手段）、メモリコントロール信号発生回路１２、アドレス発生回路１３、Ｘデコーダ１４、Ｙデコーダ１５、及び入出力回路１６を含んで構成される。
【００８８】
内部同期クロック発生回路４１は、ＰＬＬ回路により構成され、メモリ４０内部で入力クロックＣＬＫから内部コントロール同期クロックＣＬＫ’を発生し、メモリコントロール信号発生回路１２に供給する。本参考例では、内部同期クロック発生回路４１が、前記図４に示したような入力クロックに関わらず、電圧制御発振器３３の発振クロック周波数をホールドし、自走させるコントロール信号ＳＴ／を入力できるタイプのＰＬＬ回路により構成される。
【００８９】
内部同期クロック発生回路４１には、入力クロックに関わらず、電圧制御発振器３３（図４）の発振クロック周波数をホールドし、自走させるためのコントロール信号ＳＴ／及びクロックＣＬＫが入力される。ここで、入力クロックＦｉｎと同期の取れたクロックを自走させるのみの場合には、図４に示す分周器３４は必ずしも必要ない。
【００９０】
以下、上述のように構成されたクロック同期式コントロールメモリ４０の動作を説明する。
【００９１】
図７は上記クロック同期コントロールメモリ４０の動作を示すタイミングチャートであり、ライト動作の場合の例である。図中、ｔ０，ｔ１，…はクロック同期された時刻を示す。
【００９２】
時刻ｔ０−ｔ１：
コントロール信号ＳＴ／がハイレベルとなり、入力クロックＣＬＫが時刻ｔ１まで連続して所定数のクロックが入力する。時刻ｔ１付近になって内部同期クロック発生回路４１は、入力クロックＣＬＫを受けてＣＬＫに同期した内部コントロール同期クロックＣＬＫ’を発生しはじめる。ここでは、図４の破線で囲った分周器３４がない、すなわちＮ＝１の場合の内部同期クロック発生回路４１を考える。
【００９３】
時刻ｔ１：
コントロール信号ＳＴ／がロウレベルとなり、入力クロックＣＬＫに関わらず、内部コントロール同期クロックＣＬＫ’は内部同期クロック発生回路４１より出力され続ける（自走する）。
【００９４】
時刻ｔ２：
時刻ｔ２以前にリードライトコントロール信号ＲＷはロウレベル（ここではＲＷがロウレベルでライトモードとなるとする）となり、チップセレクト信号ＣＳはハイレベル（ここではチップセレクト信号ＣＳがハイレベルでチップイネーブルとなるとする）となる。
【００９５】
時刻ｔ２において、入力アドレス信号は内部同期クロック発生回路４１から発生する内部コントロール同期クロック（自走クロック）ＣＬＫ’の立ち上がりによりメモリ４０内部に取り込まれ、内部ＸアドレスＡＸ，内部ＹアドレスＡＹ（Ｙ０）を発生させる。この内部アドレスＡＸ，ＡＹはＸデコーダ１４、Ｙデコーダ１５に供給され、Ｘデコーダ１４、Ｙデコーダ１５により任意のワードラインＷｌｉ、任意のコラムＣｏｌｊが選択され、これらにより、アクセスしようとするメモリセルＭｌｊが選択される。
【００９６】
この時、同時に入出力端子Ｉ／Ｏから入出力回路１６に入力する入力データＤ０は、同様に内部コントロール同期クロックＣＬＫ’の立ち上がりにより取り込まれ、Ｉ／Ｏバス１７を介して選択されたメモリセルＭｌｊに書き込まれる。
【００９７】
時刻ｔ３：
アドレス発生回路１３において内部コントロール同期クロックＣＬＫ’に同期して次の内部ＹアドレスＹ１を発生し（例えば、時刻ｔ２で発生したＹアドレスのインクリメンタルアドレス）、時刻ｔ２で選択されたメモリセルとは異なるメモリセルを選択し、前記とまったく同様な動作で書き込み動作が行われる。
【００９８】
以降、時刻ｔ３で説明した動作を繰り返すことにより同期式メモリ動作を連続して行うことができる。
【００９９】
以上説明したように、第２の参考例のクロック同期式コントロールメモリ４０は、メモリ４０内部で入力クロックＣＬＫから内部コントロール同期クロックＣＬＫ’を発生し、メモリコントロール信号発生回路１２に供給する内部同期クロック発生回路４１を備え、内部同期クロック発生回路４１は、入力クロックに関わらず、電圧制御発振器３３の発振クロック周波数をホールドし、自走させるコントロール信号ＳＴ／を入力できるタイプのＰＬＬ回路により構成されているので、以下のような効果を得ることができる。
【０１００】
例えば、入力データ転送配線とＣＬＫ転送配線を共有化し、データ信号転送の直前に、これから書き込もうとするデータの書き込みクロックＣＬＫをこの共有転送経路を使って、パイロットクロックを同期信号として何クロックか転送しておき、内部同期クロック発生回路４１により、この書き込みクロックと同期した内部コントロール同期クロックＣＬＫ’を発生して自走させておいた後、同じ伝送経路で入力データを転送し、自走クロックＣＬＫ’に同期してメモリに対する書き込みをする。
【０１０１】
このようにした場合、どのようにクロック信号及び入力データ等の伝送経路が変わって信号の位相差が生じたとしても、入力データとクロックの同期は確保されるため、どのような条件下においてもメモリに対する書き込みは確実に行える。
【０１０２】
特に、シリアル転送システムにおいて有効であり、必ずしもクロック、入力データは伝送線を通って転送される必要はなく、テレビ信号のように電波として空間を転送されてもよいし、ＩＲＤＡシステムのように赤外線で転送されてもよい。
【０１０３】
次に本発明の第１〜第４の実施形態について説明する。
第１の実施形態
図８は本発明の第１の実施形態に係る半導体記憶装置の構成図である。本実施形態に係る半導体記憶装置の説明にあたり図６に示すメモリと同一構成部分には同一符号を付して重複部分の説明を省略する。
【０１０４】
図８において、クロック同期式コントロールメモリ５０（半導体記憶装置）は、多数のメモリセルＭｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ）からなるメモリアレイ１１、内部コントロール同期クロック信号ＣＬＫ’を発生する内部同期クロック発生回路４１、メモリコントロール信号発生回路１２、アドレス発生回路１３、Ｘデコーダ１４、Ｙデコーダ１５、及び入出力回路１６を含んで構成される。
【０１０５】
内部同期クロック発生回路４１は、ＰＬＬ回路により構成され、メモリ４０内部で入力クロックＣＬＫから内部コントロール同期クロックＣＬＫ’を発生し、メモリコントロール信号発生回路１２に供給する。
【０１０６】
本実施形態では、内部同期クロック発生回路４１に入力されるクロック入力ＣＬＫと、入出力回路１６への入力とを共通にし、図９に示すようなシリアル転送信号ＳＩＮとして入力する。
【０１０７】
図９は一般的なシリアル転送信号波形を示す波形図である。
【０１０８】
図９に示すように、一般的にシリアル転送信号は、まず、同期信号（パイロットクロック）を転送し、その後転送データを送る。パイロットクロックによって同期を取ることにより受取側はその後転送されてくるデータをシステム中に取り込むことができる。
【０１０９】
以下、上述のように構成されたクロック同期式コントロールメモリ５０の動作を説明する。
【０１１０】
図１０は上記クロック同期コントロールメモリ５０の動作を示すタイミングチャートであり、ライト動作の場合の例である。図中、ｔ０，ｔ１，…はクロック同期された時刻を示す。
【０１１１】
時刻ｔ０−ｔ１：
コントロール信号ＳＴ／がハイレベルとなり、ＳＴ／が時刻ｔ１でロウレベルになるまでパイロットクロックを入力する。時刻ｔ１付近になって内部同期クロック発生回路４１はシリアル転送信号ＳＩＮを受けてパイロットクロックに同期したクロックＣＬＫ’を発生しはじめる。ここでは、前記図４の破線で囲った分周器３４がない、すなわちＮ＝１の場合の内部同期クロック発生回路４１を考える。
【０１１２】
時刻ｔ１：
コントロール信号ＳＴ／がロウレベルとなり、入力されるシリアル転送信号ＳＩＮに関わらず、内部同期クロック発生回路４１から内部コントロール同期クロック信号ＣＬＫ’が出力され続ける（自走する）。
【０１１３】
時刻ｔ２：
時刻ｔ２以前にリードライトコントロール信号ＲＷはロウレベル（ここではＲＷがロウレベルでライトモードとなるとする）となり、チップセレクト信号ＣＳはハイレベル（ここではチップセレクト信号ＣＳがハイレベルでチップイネーブルとなるとする）となる。
【０１１４】
時刻ｔ２において、入力アドレス信号は内部同期クロック発生回路４１から発生する内部コントロール同期クロック（自走クロック）ＣＬＫ’の立ち上がりによりメモリ５０内部に取り込まれ、内部ＸアドレスＡＸ，内部ＹアドレスＡＹ（Ｙ０）を発生させる。この内部アドレスＡＸ，ＡＹにより、Ｘデコーダ１４、Ｙデコーダ１５により、任意のワードラインＷｌｉ、任意のコラムＣｏｌｊが選択され、これらにより、アクセスしようとするメモリセルＭｉｊが選択される。
【０１１５】
この時、同時にシリアル転送信号ＳＩＮとして入出力回路１６に入力される入力データは、同様に内部コントロール同期クロックＣＬＫ’の立ち上がりにより取り込まれ、Ｉ／Ｏバス１７を介して選択されたメモリセルＭｉｊに書き込まれる。
【０１１６】
時刻ｔ３：
アドレス発生回路１３において、内部コントロール同期クロックＣＬＫ’に同期して次の内部ＹアドレスＹ１を発生し（例えば、時刻ｔ２で発生したＹアドレスのインクリメンタルアドレス）、時刻ｔ２で選択されたメモリセルとは異なるメモリセルを選択し、前記とまったく同様な動作で書き込み動作が行われる。
【０１１７】
以降、時刻ｔ３で説明した動作を繰り返すことにより同期式メモリ動作を連続して行うことができる。
【０１１８】
以上説明したように、第１の実施形態に係るクロック同期式コントロールメモリ５０は、内部同期クロック発生回路４１は、入力クロックに関わらず、電圧制御発振器３３の発振クロック周波数をホールドし、自走させるコントロール信号ＳＴ／を入力できるタイプのＰＬＬ回路により構成し、クロック入力端子とデータ入力端子を共通にしているので、第２の参考例と同様な効果を得ることができるとともに、以下のような効果を得ることができる。
【０１１９】
図１１は本実施形態に係るクロック同期式コントロールメモリ５０の効果を説明するための図であり、図１１（ａ）は比較のための従来例を、図１１（ｂ）は本実施形態を示す。
【０１２０】
例えば、図１１（ａ）に示すように、コントロールクロックＣＬＫとデータバスＤＢが異なる場合を考える。これはコントロールクロック配線がデータバスと比較して長い、あるいは、負荷容量が大きいなどの場合であり実システムではしばしば発生する。
【０１２１】
この場合、送り側ではコントロールクロックとデータ波形との関係は、図１１（ａ）に示すようにクロックＣＬＫの立ち上がりに同期してデータＤＢをラッチできるような理想的タイミングになっていたとしても、受取側のメモリではクロックＣＬＫ’とデータＤＢ’の関係には位相差（スキュー）が発生し、正常なメモリ書き込みができなくなってしまう。
【０１２２】
これに対して本実施形態では、コントロールクロック（パイロットクロック）とメモリ５０に書き込まれるデータは同一経路を転送されるため、受取側のメモリ５０が発生するパイロットクロックＣＬＫ’に同期した自走クロックＣＬＫｉｎ’と受取側でのデータの位相遅れは、図１１（ｂ）に示すように同じになり、クロックＣＬＫｉｎとデータＤＢ’の波形のタイミングは送り側と同様なクロックＣＬＫの立ち上がりに同期してデータＤＢをラッチできるような理想的タイミングを再現できる。
【０１２３】
これにより、どのように信号転送経路が変わっても正常なメモリに対する書き込みができる。
【０１２４】
第２の実施形態
図１２は本発明の第２の実施形態に係る半導体記憶装置の構成図である。本実施形態に係る半導体記憶装置の説明にあたり図８に示すメモリと同一構成部分には同一符号を付して重複部分の説明を省略する。
【０１２５】
図１２において、クロック同期式コントロールメモリ６０（半導体記憶装置）は、多数のメモリセルＭｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ）からなるメモリアレイ１１、内部コントロール同期クロック信号ＣＬＫ’を発生する内部同期クロック発生回路４１、内部同期クロック発生回路４１にＳＴ／を出力するクロック計数回路６１（クロック計数手段）、メモリコントロール信号発生回路１２、アドレス発生回路１３、Ｘデコーダ１４、Ｙデコーダ１５、及び入出力回路１６を含んで構成される。
【０１２６】
内部同期クロック発生回路４１は、ＰＬＬ回路により構成され、メモリ４０内部で入力クロックＣＬＫから内部コントロール同期クロックＣＬＫ’を発生し、メモリコントロール信号発生回路１２に供給する。本実施形態では、内部同期クロック発生回路４１に入力されるクロック入力ＣＬＫと、入出力回路１６への入力とを共通にし、シリアル転送信号ＳＩＮとして入力する。
【０１２７】
また、クロック計数回路６１は、クロックＣＬＫ端子と書き込み入力端子を共通にしたＳＩＮ端子とリセット信号ＲＳＴが入力され、入力クロック数を計数し、内部同期クロック発生回路４１にコントロール信号ＳＴ／を出力する。
【０１２８】
このように、本実施形態に係るクロック同期式コントロールメモリ６０は、図８に示すメモリ５０に、クロックＣＬＫ端子と書き込み入力端子を共通にしたＳＩＮ端子とリセット信号ＲＳＴを入力し、入力クロック数を計数して内部同期クロック発生回路４１にコントロール信号ＳＴ／を出力するクロック計数回路６１が付加された構成となっている。
【０１２９】
以下、上述のように構成されたクロック同期式コントロールメモリ６０の動作を説明する。
【０１３０】
クロック同期コントロールメモリ６０の基本動作は、前記図８に示すメモリ５０の動作と同じである。
【０１３１】
本実施形態では、クロック計数回路６１によりシリアル転送信号ＳＩＮとして入力されるパイロットクロック数を計数し、ＳＩＮから入力する情報のどの部分からが実際のメモリに対する入力データ信号かを判断し、ＳＴ／を発生することによりメモリに書き込みデータとして取り込むかを決定する。
【０１３２】
以上説明したように、第２の実施形態に係るクロック同期式コントロールメモリ６０は、クロックＣＬＫ端子と書き込み入力端子を共通にしたＳＩＮ端子とリセット信号ＲＳＴを入力し、入力クロック数を計数して内部同期クロック発生回路４１にコントロール信号ＳＴ／を出力するクロック計数回路６１を備えて構成したので、第１の実施形態の効果に加え、第１の実施形態ではコントロール信号ＳＴ／を書き込み入力とは別個に入力していたが、本実施形態では、ＳＩＮ端子から入力するパイロットクロック数をクロック計数回路６１で数えることにより、コントロール配線を減らすことができ、また、内部的にＳＴ／を発生させているためＳＴ／のコントロールを外部でする必要がなくシステム設計が容易となる。
【０１３３】
第３の実施形態
図１３は本発明の第３の実施形態に係る半導体記憶装置の構成図である。本実施形態に係る半導体記憶装置の説明にあたり図１２に示すメモリと同一構成部分には同一符号を付して重複部分の説明を省略する。
【０１３４】
図１３において、クロック同期式コントロールメモリ７０は、多数のメモリセルＭｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ）からなるメモリアレイ１１、内部コントロール同期クロック信号ＣＬＫ’を発生する内部同期クロック発生回路４１、内部同期クロック発生回路４１にＳＴ／を、メモリコントロール信号発生回路１２に内部チップセレクト信号ＣＳ’を出力するクロック計数回路７１（クロック計数手段）、メモリコントロール信号発生回路１２、アドレス発生回路１３、Ｘデコーダ１４、Ｙデコーダ１５、及び入出力回路１６を含んで構成される。
【０１３５】
内部同期クロック発生回路４１は、ＰＬＬ回路により構成され、メモリ４０内部で入力クロックＣＬＫから内部コントロール同期クロックＣＬＫ’を発生し、メモリコントロール信号発生回路１２に供給する。本実施形態では、内部同期クロック発生回路４１に入力されるクロック入力ＣＬＫと、入出力回路１６への入力とを共通にし、シリアル転送信号ＳＩＮとして入力する。
【０１３６】
また、クロック計数回路７１は、クロックＣＬＫ端子と書き込み入力端子を共通にしたＳＩＮ端子とリセット信号ＲＳＴが入力され、入力クロック数を計数し、内部同期クロック発生回路４１にコントロール信号ＳＴ／を出力するとともに、内部チップセレクト信号ＣＳ’を発生しメモリコントロール信号発生回路１２に供給する。
【０１３７】
特に、本実施形態に係るクロック同期式コントロールメモリ７０は、クロック計数回路７１が内部チップセレクト信号ＣＳ’を発生し、そのＣＳ’がメモリコントロール信号発生回路１２に従前のチップセレクト信号と同様に入力される点が異なる。
【０１３８】
以下、上述のように構成されたクロック同期式コントロールメモリ７０の動作を説明する。
【０１３９】
図１４は上記クロック同期コントロールメモリ７０の動作を示すタイミングチャートであり、ライト動作の場合の例である。図中、ｔ０，ｔ１，…はクロック同期された時刻を示す。
【０１４０】
クロック同期コントロールメモリ７０の基本動作は、前記図１２に示すメモリ６０の動作と同じである。
【０１４１】
すなわち、クロック計数回路７１は内部チップセレクト信号ＣＳ’を発生し、そのＣＳ’がメモリコントロール信号発生回路１２に従前のチップセレクト信号同様に入力し、チップセレクト信号として働く。
【０１４２】
時刻ｔ０において、リセット信号ＲＳＴが入力され、メモリコントロール回路を初期化し、パイロットクロックの入力を待つ。
【０１４３】
時刻ｔ１〜ｔ２までにパイロットクロックが入力され、クロック計数回路７１がクロックを計数することにより時刻ｔ２近辺でコントロール信号ＳＴ／がロウレベルとなる。例えば、図１４のＳＴ／に示すように、所定のパイロットクロック数を計数すると、クロック計数回路７１はコントロール信号ＳＴ／をロウレベルとする。
【０１４４】
これにより、パイロットクロックを受け、そのパイロットクロックに同期した内部コントロール同期クロックＣＬＫ’を発生していた内部同期クロック発生回路４１は、その後、シリアル転送信号ＳＩＮからの入力に関わらずＣＬＫ’を発生し続ける（自走する）。
【０１４５】
時刻ｔ３近辺で内部チップセレクト信号ＣＳ’がハイレベルとなり、時刻ｔ３以降ＳＩＮ端子から入力するデータ信号は、内部同期クロック発生回路４１が発生する内部コントロール同期クロックＣＬＫ’に同期してメモリに対し書き込まれる。
【０１４６】
以降の動作は前述した各参考例及び実施形態と全く同様である。
【０１４７】
以上説明したように、第３の実施形態に係るクロック同期式コントロールメモリ７０は、ＳＩＮ端子から入力するパイロットクロック数を計数し、内部チップセレクト信号ＣＳ’を発生するクロック計数回路７１を備え、この内部チップセレクト信号ＣＳ’がメモリコントロール信号発生回路１２にチップセレクト信号として入力するように構成したので、第２の実施形態の効果に加え、内部チップセレクト信号ＤＣＳ’を発生させることにより、コントロール配線をより減らすことができ、ＣＳのコントロールを外部でする必要がないためシステム設計がさらに容易となる。
【０１４８】
なお、本実施形態では、所定クロック数を計数するようにしているが、パイロットクロックの終了を特定データが出現するまでとする態様でもよい。
【０１４９】
第４の実施形態
図１５は本発明の第４の実施形態に係る半導体記憶装置の構成図である。本実施形態に係る半導体記憶装置の説明にあたり図１３に示すメモリと同一構成部分には同一符号を付して重複部分の説明を省略する。
【０１５０】
図１５において、クロック同期式コントロールメモリ８０（半導体記憶装置）は、多数のメモリセルＭｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ）からなるメモリアレイ１１、内部コントロール同期クロック信号ＣＬＫ’を発生する内部同期クロック発生回路４１、内部同期クロック発生回路４１にＳＴ／を、メモリコントロール信号発生回路１２に内部チップセレクト信号ＣＳ’を出力するクロック計数回路７１、内部リセット信号ＲＳＴ’を発生するリセット信号発生回路８１（リセット信号発生手段）、メモリコントロール信号発生回路１２、アドレス発生回路１３、Ｘデコーダ１４、Ｙデコーダ１５、及び入出力回路１６を含んで構成される。
【０１５１】
内部同期クロック発生回路４１は、ＰＬＬ回路により構成され、メモリ４０内部で入力クロックＣＬＫから内部コントロール同期クロックＣＬＫ’を発生し、メモリコントロール信号発生回路１２に供給する。
【０１５２】
クロック計数回路７１は、クロックＣＬＫ端子と書き込み入力端子を共通にしたＳＩＮ端子とリセット信号ＲＳＴが入力され、入力クロック数を計数し、内部同期クロック発生回路４１にコントロール信号ＳＴ／を出力するとともに、内部チップセレクト信号ＣＳ’を発生しメモリコントロール信号発生回路１２に供給する。
【０１５３】
リセット信号発生回路８１は、シリアル転送信号ＳＩＮが入力され、ＳＩＮの論理をデコードして、内部リセット信号ＲＳＴ’を発生し、メモリコントロール信号発生回路１２及びクロック計数回路７１に供給する。
【０１５４】
このように、本実施形態に係るクロック同期式コントロールメモリ８０は、前記図１３のメモリ７０に、さらにシリアル転送信号ＳＩＮを基に内部リセット信号ＲＳＴ’を発生するリセット信号発生回路８１が付加された構成となっている。
【０１５５】
以下、上述のように構成されたクロック同期式コントロールメモリ８０の動作を説明する。
【０１５６】
図１６は上記クロック同期コントロールメモリ８０の動作を示すタイミングチャートであり、ライト動作の場合の例である。図中、ｔ０，ｔ１，…はクロック同期された時刻を示す。
【０１５７】
クロック同期コントロールメモリ８０の基本動作は、前記図１４に示すメモリ７０の時刻ｔ１以降の動作と同じである。
【０１５８】
本実施形態では、図１６に示すようにＳＩＮ端子より、時刻ｔ０〜ｔ１の間にリセット入力データ信号がリセット信号発生回路８１に入力され、リセット信号発生回路８１はこの入力データをデコードし、内部リセット信号ＲＳＴ’を発生する。
【０１５９】
例えば、時刻ｔ０〜ｔ１の間でシリアル転送信号ＳＩＮに、図１６Ａに示すようなハイ／ロウレベルのデータがある場合をリセット入力データ信号とし、リセット信号発生回路８１はＳＩＮをデコードし、このハイ／ロウレベルのデータが出現した場合には図１６のＲＳＴに示す内部リセット信号ＲＳＴ’を発生する。
【０１６０】
以降の動作は前述した各参考例及び実施形態と全く同様である。
【０１６１】
以上説明したように、第４の実施形態に係るクロック同期式コントロールメモリ８０は、シリアル転送信号ＳＩＮの論理をデコードして、内部リセット信号ＲＳＴ’を発生し、メモリコントロール信号発生回路１２及びクロック計数回路７１に供給するリセット信号発生回路８１を備えているので、ＳＩＮ端子からリセット入力データ信号が入力されると、リセット信号発生回路８１はこの入力データを判断し、内部リセット信号ＲＳＴ’を発生するため、リセット信号配線が必要なく、コントロール配線を減らすことができる効果がある。
【０１６２】
なお、上記各実施形態では、半導体記憶装置を、クロック同期式ＤＲＡＭに適用に適用した例であるが、他のＤＲＡＭ例えば、ＥＤＯ（拡張データ出力モード）、ＰＢ（パイプラインバーストモード）機能を備えたＤＲＡＭ、その他の半導体メモリ、例えばシリアル出力データ端子をもつビデオＲＡＭ、擬似スタティックＲＡＭ等にも適用することができる。
【０１６３】
また、上記各実施形態では、クロックの立ち上がりに同期して各部を動作するようにしているが、立ち下がりであってもよいことは言うまでもなく、またハイ／ロウレベルのアクティブ状態や入力波形の種類、周波数、動作タイミング、デコード形態等は上記各実施形態に限定されないことは勿論である。
【０１６４】
さらに、上記クロック同期コントロールメモリを構成する各種回路やデコーダの数、種類接続状態などは上述の実施形態に限られないことは言うまでもない。また、内部同期クロック発生回路を、ＰＬＬ回路により構成しているが、外部入力クロックからメモリアクセスに用いるメモリコントロールクロックを生成するものであれば、ＰＬＬに限定されない。また、ＰＬＬ回路を構成する位相比較器、ローパスフィルタ、電圧制御発振器及び分周器等の種類、数なども前述した上述の実施形態に限られないことは言うまでもない。
【０１６５】
【発明の効果】
本発明に係る半導体記憶装置は、外部入力クロックと前記外部入力クロックに続く転送データからなるシリアル転送信号を受け取り、前記外部入力クロックに同期して内部同期クロックを発生し、前記転送データを受け取っているときは、自走により前記内部同期クロックを発生し続ける内部同期クロック発生手段を有し、前記内部同期クロック発生手段により生成した内部同期クロックによりメモリアクセスを行うように構成したので、内部同期クロック発生回路を小型化するとともに、消費電力は小さくすることができ、クロックサイクルの高速化に対応することができる。
【図面の簡単な説明】
【図１】 本発明の第１の参考例の半導体記憶装置の構成図である。
【図２】 上記半導体記憶装置の内部同期クロック発生回路の構成例を示す回路図である。
【図３】 上記半導体記憶装置の内部同期クロック発生回路の構成例を示す回路図である。
【図４】 上記半導体記憶装置の内部同期クロック発生回路の構成例を示す回路図である。
【図５】 上記半導体記憶装置の動作を示すタイミングチャートである。
【図６】 本発明の第２の参考例の半導体記憶装置の構成図である。
【図７】 上記半導体記憶装置の動作を示すタイミングチャートである。
【図８】 本発明を適用した第１の実施形態に係る半導体記憶装置の構成図である。
【図９】 上記半導体記憶装置のシリアル転送信号波形を示す波形図である。
【図１０】 上記半導体記憶装置の動作を示すタイミングチャートである。
【図１１】 上記半導体記憶装置の効果を説明するための図である。
【図１２】 本発明を適用した第２の実施形態に係る半導体記憶装置の構成図である。
【図１３】 本発明を適用した第３の実施形態に係る半導体記憶装置の構成図である。
【図１４】 上記半導体記憶装置の動作を示すタイミングチャートである。
【図１５】 本発明を適用した第４の実施形態に係る半導体記憶装置の構成図である。
【図１６】 上記半導体記憶装置の動作を示すタイミングチャートである。
【図１７】 従来のクロック同期コントロールメモリの構成を示す図である。
【図１８】 従来のクロック同期コントロールメモリの動作を示すタイミングチャートである。
【発明の属する技術分野】
本発明は、ＤＲＡＭ（Dynamic RAM）等の半導体記憶装置に係り、詳細には、外部入力クロックに同期してデータを取り込む同期式コントロールを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
情報処理装置等の膨大なデータ量を扱うデータ処理システムでは、大容量化とともに、より高速なデータ転送速度をもつメモリが要求されている。
【０００３】
従来、メモリには同期式コントロールのメモリと、現在広く使用されている汎用ＤＲＡＭに代表される同期式でないメモリとがある。また、ＳＲＡＭでは同期式のものは珍しくない。
【０００４】
一方、近年、ＤＲＡＭにおいても、システム設計が容易で高速化が可能な同期式コントロールを有する同期式ＤＲＡＭ（ＳＤＲＡＭ）やテレビ用の大容量ＦＩＦＯ、フィールドメモリ等が広く使われるようになってきた。
【０００５】
図１７は従来のクロック同期式コントロールメモリの構成を示すブロック図である。
【０００６】
図１７において、クロック同期式コントロールメモリ１０は、多数のメモリセルＭｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ、ｍ，ｎはともに正の整数）からなるメモリアレイ１１、メモリコントロール信号発生回路１２、アドレス発生回路１３、Ｘデコーダ１４、Ｙデコーダ１５、及び入出力回路１６を含んで構成される。
【０００７】
メモリコントロール信号発生回路１２は、メモリをコントロールするためのコントロール入力信号（例えば、チップセレクトＣＳ、リードライトコントロール信号ＲＷ、メモリコントロールクロックＣＬＫ等）を基にメモリアクセス動作を行うための全ての回路に必要なメモリコントロール信号を発生する。
【０００８】
アドレス発生回路１３は、外部アドレス信号を基に内部アドレスを発生し、内部ＸアドレスＡＸ、内部ＹアドレスＡＹを出力する。
【０００９】
Ｘデコーダ１４は、ＸアドレスＡＸが入力され、多数存在するワードラインのうち、任意のワードラインＷｌｉ（１＝１〜ｍ）を選択する。
【００１０】
Ｙデコーダ１５は、ＹアドレスＡＹが入力され、多数存在するコラムのうち、任意のコラムＣｏｌｊ（ｊ＝１〜ｎ）を選択する。
【００１１】
入出力回路１６は、Ｉ／Ｏバス１７、Ｉ／Ｏ入出力端子及びメモリコントロール信号発生回路１２に接続され、所定タイミングでＩ／Ｏ入出力端子間でデータを転送する。
【００１２】
以上の構成において、Ｘデコーダ１４とＹデコーダ１５により選択される任意のメモリセルＭｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ）に蓄えられていたデータは、Ｉ／Ｏバス１７を介して入出力端子Ｉ／Ｏが接続された入出力回路１６に転送される。すなわち、アクセス時、メモリセルＭｉｊはＩ／Ｏバス１７を介して入出力回路１６に接続される。
【００１３】
図１８は上記クロック同期コントロールメモリの動作を示すタイミングチャートであり、ライト動作の場合の例である。図中、ｔ０，ｔ１，…はクロック同期された時刻を示す。なお、リード動作もほぼ同様な動作となるためリード動作の説明は省略する。
【００１４】
時刻ｔ０：
時刻ｔ０以前にリードライトコントロール信号ＲＷはロウレベル（ここではＲＷがロウレベルでライトモードとなるとする）となり、チップセレクト信号ＣＳはハイレベル（ここではチップセレクト信号がＣＳハイレベルでチップイネーブルとなるとする）となる。
【００１５】
時刻ｔ０において、入力アドレス信号はクロックＣＬＫの立ち上がりによりメモリ１０内部に取り込まれ、アドレス発生回路１３は、内部ＸアドレスＡＸ、内部ＹアドレスＡＹ（Ｙ０）を発生させる。
【００１６】
この内部アドレスＡＸ，ＡＹは、Ｘデコーダ１４、Ｙデコーダ１５に供給され、Ｘデコーダ１４、Ｙデコーダ１５により、任意のワードラインＷｌｉ、任意のコラムＣｏｌｊが選択され、これらにより、アクセスしようとするメモリセルＭｉｊが選択される。
【００１７】
この時、同時に入出力端子Ｉ／Ｏから入出力回路１６に入力する入力データＤ０は同様にクロックＣＬＫの立ち上がりにより取り込まれ、Ｉ／Ｏバス１７を介して選択されたメモリセルＭｌｊに書き込まれる。
【００１８】
時刻ｔ１：
アドレス発生回路１３においてクロックＣＬＫに同期して次の内部ＹアドレスＹ１を発生し（例えば、時刻ｔ０で発生したＹアドレスのインクリメンタルアドレス）、時刻ｔ０で選択されたメモリセルとは異なるメモリセルを選択し、前記とまったく同様な動作で書き込み動作が行われる。
【００１９】
以降、時刻ｔ１で述べた動作を繰り返すことにより同期式メモリ動作を連続して行うことができる。
【００２０】
【発明が解決しようとする課題】
しかしながら、このような従来のクロック同期コントロールメモリにあっては、以下のような問題点があった。
【００２１】
例えば、ライト動作の場合、外部入力クロックＣＬＫの立ち上がりクロック（あるいは立ち下がりクロック）に同期して、クロックの立ち上がりエッジごとに、入力データを入出力回路１６から取り込む。このＣＬＫサイクルが高速化されるにつれ、クロックＣＬＫと入力データ信号との配線長、配線負荷の差からクロックＣＬＫの立ち上がりエッジと入力データとの間にスキュー（位相差）が発生し、動作マージンが悪くなるという問題点が発生する。
【００２２】
特に、クロックＣＬＫは他の回路をもコントロールするため配線長も長くなりがちであり、負荷も多い。すなわち、クロックＣＬＫは高速サイクルで動作させなければならない上にドライブするための負荷は大きい。このため、大きなドライバが必要となり、パターン面積を必要とし、高速クロック出力のため消費電力が大きくなるという問題点がある。
【００２３】
また、信号線長が変化するような伝送線を、クロックＣＬＫ及びデータが伝わってくる場合、常にクロックＣＬＫとデータ間の同期をとることは非常に困難となる。
【００２４】
本発明は、クロック発生回路を小型化するとともに、消費電力は小さくすることができ、クロックサイクルの高速化に対応することができる半導体記憶装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、外部入力クロックと前記外部入力クロックに続く転送データからなるシリアル転送信号を受け取り、外部入力クロックに同期して内部同期クロックを発生するとともに、転送データを受け取っているときは、コントロール信号により、外部入力クロックに関わらず、内部同期クロックを発生し続けて自走させる内部同期クロック発生手段を有し、内部同期クロック発生手段により生成した内部同期クロックによりメモリアクセスを行うことを特徴とする。
【００２６】
本発明に係る半導体記憶装置はまた、
前記内部同期クロックに基いて複数のメモリコントロール信号を発生するメモリコントロール信号発生回路と、
リセット信号、あるいは入力アドレスにより、内部アドレスを発生するアドレス発生回路と、
複数のメモリセルを有するメモリアレイと、
内部アドレスが入力され、メモリアレイを構成するメモリセルを選択するためのデコーダと、
選択されたメモリセルと入出力端子を有する入出力回路を接続するためのデータバスとを備え、
前記内部同期クロック発生手段は、
前記外部入力クロックに同期し、かつ、該外部入力クロック周波数を逓倍した内部同期クロックを発生し、
前記内部同期クロック発生手段により発生した内部同期クロックにより、メモリ動作をコントロールすることを特徴とする。
【００３０】
シリアル転送信号を受け取り、外部入力クロック数を計数し、所定のクロック数を計数するとコントロール信号を発生するクロック計数手段をさらに備え、内部同期クロック発生手段が、シリアル転送信号を受け取り、外部入力クロックに同期して内部同期クロックを発生するとともに、クロック計数手段により発生したコントロール信号により、外部入力クロックに関わらず、内部同期クロックを発生し続けて自走させるものであってもよい。
【００３１】
上記クロック計数手段は、シリアル転送信号からメモリコントロール信号発生回路を活性化するチップイネーブル信号を発生するものであってもよい。
【００３２】
シリアル転送信号の論理をデコードし、メモリコントロール回路をリセットするための内部リセット信号を発生するリセット信号発生手段をさらに備えても良い。
【００３３】
上記内部同期クロック発生手段が、外部入力クロックの周波数をホールドし、自走するＰＬＬ回路を備えていてもよく、上記ＰＬＬ回路が、位相比較器、ループフィルタ、及び電圧制御発振器を備え、ループフィルタは、前記コントロール信号により動作がホールド可能であり、動作がホールドされると、電圧制御発振器の出力を一定とし、外部入力クロックに関わらず、内部同期クロックを発生し続けるものであってもよい。
【００３４】
本発明に係る半導体記憶装置は、同期式ＤＲＡＭであってもよい。
【００３５】
【発明の実施の形態】
本発明に係る半導体記憶装置は、ＤＲＡＭ等の半導体メモリに適用することができる。
【００３６】
まず、本発明の基本的な考え方について説明する。
【００３７】
従来のクロック同期コントロールメモリでは、外部入力クロックＣＬＫに同期して、入力データを取り込んでいた。このため、ＣＬＫサイクルの高速化に伴ってＣＬＫと入力データ信号との配線長、配線負荷の影響が増え、またクロック供給のためのドライバの消費電力が増大し、さらにはＣＬＫとデータ間の同期をとるのが困難になっていた。
【００３８】
そこで本発明では、メモリ内に、例えばＰＬＬ（Phase Locked Loop）を使用した内部同期クロック発生手段を設け、メモリに直接入力するコントロールクロックをそのままメモリアクセスを行う内部クロックＣＬＫに使わず、上記内部同期クロック発生手段を用いて、メモリに直接入力するコントロールクロックを同期した内部メモリコントロールクロックＣＬＫ’を発生しメモリアクセスを行うようにする。
【００３９】
メモリに直接する入力するクロックＣＬＫの入力の仕方には以下のようにいくつかの方法が考えられる。
【００４０】
（ｉ）クロックＣＬＫが従来通り単独の伝送経路を通ってくる場合
ＰＬＬを使った内部同期クロック発生手段により、同期逓倍クロックＣＬＫ’を発生して内部クロックを発生させればメモリに入力するクロックＣＬＫの周波数を低く抑えることができるのでＣＬＫ発生回路は小型化でき、かつ、消費電力は小さくなる。
【００４１】
（ｉｉ）クロックＣＬＫが他信号経路と共通信号経路を通ってくる場合
例えば、入力データ転送配線とＣＬＫ転送配線を共有化し、データ信号転送の直前に、これから書き込もうとするデータの書き込みクロックＣＬＫをこの共有転送経路を使ってパイロットクロックとして何クロックか転送しておき、上記内部同期クロック発生手段により、この書き込みクロックと同期したクロックＣＬＫ’を発生して自走させておいた後、同じ伝送経路で入力データを転送し、ＰＬＬの自走クロックＣＬＫ’に同期してメモリに対する書き込みをする。
【００４２】
このようにした場合、クロック、入力データ伝送経路がどのように変わっても入力データとクロックの同期は確保されるため、どのような条件下においてもメモリに対する書き込みは確実に行える。
【００４３】
特に、シリアル転送システムにおいて有効であり、必ずしもクロック、入力データは伝送線を通って転送される必要はなく、電波として空間を転送されてもいいし、ＩＲＤＡシステムのように赤外線で転送されてもよい。
【００４４】
次に、上記基本的な考え方に基づいて本発明の実施形態を詳細に説明する。
【００４５】
本発明の実施形態を説明する前に、本発明の第１〜第３の参考例を説明する。
第１の参考例
図１は本発明の第１の参考例の半導体記憶装置の構成図である。図１に示す半導体記憶装置は、クロック同期式コントロールメモリに適用した例である。本参考例に係る半導体記憶装置の説明にあたり図１７に示す半導体記憶装置と同一構成部分には同一符号を付している。
【００４６】
図１において、クロック同期式コントロールメモリ２０（半導体記憶装置）は、多数のメモリセルＭｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ、ｍ，ｎはともに正の整数）からなるメモリアレイ１１、内部コントロール同期クロック信号ＣＬＫ’を発生する内部同期クロック発生回路（内部同期クロック発生手段）２１、メモリコントロール信号発生回路１２、アドレス発生回路１３、Ｘデコーダ１４、Ｙデコーダ１５、及び入出力回路１６を含んで構成される。
【００４７】
内部同期クロック発生回路２１は、ＰＬＬ（Phase Locked Loop）周波数シンセサイザ回路により構成され、メモリ２０内部で入力クロックＣＬＫから内部コントロール同期クロックＣＬＫ’を発生し、メモリコントロール信号発生回路１２に供給する。ＰＬＬ回路例については、図２〜４により後述する。
【００４８】
メモリコントロール信号発生回路１２は、メモリをコントロールするためのコントロール入力信号（例えば、チップセレクトＣＳ、リードライトコントロール信号ＲＷ、内部コントロール同期クロックＣＬＫ’等）を基にメモリアクセス動作を行うための全ての回路に必要なメモリコントロール信号を発生する。
【００４９】
アドレス発生回路１３は、外部アドレス信号を基に内部アドレスを発生し、内部ＸアドレスＡＸ、内部ＹアドレスＡＹを出力する。
【００５０】
Ｘデコーダ１４は、ＸアドレスＡＸが入力され、多数存在するワードラインのうち、任意のワードラインＷｌｉ（１＝１〜ｍ）を選択する。
【００５１】
Ｙデコーダ１５は、ＹアドレスＡＹが入力され、多数存在するコラムのうち、任意のコラムＣｏｌｊ（ｊ＝１〜ｎ）を選択する。
【００５２】
入出力回路１６は、Ｉ／Ｏバス１７、Ｉ／Ｏ入出力端子及びメモリコントロール信号発生回路１２に接続され、所定タイミングでＩ／Ｏ入出力端子間でデータを転送する。
【００５３】
また、Ｘデコーダ１４とＹデコーダ１５により選択される任意のメモリセルＭｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ）に蓄えられていたデータは、Ｉ／Ｏバス１７を介して入出力端子Ｉ／Ｏが接続された入出力回路１６に転送される。すなわち、アクセス時、メモリセルＭｉｊはＩ／Ｏバス１７を介して入出力回路１６に接続される。
【００５４】
このように、本参考例のクロック同期式コントロールメモリ２０は、内部にＰＬＬを使用した内部同期クロック発生回路２１を設け、メモリに直接入力するコントロールクロックＣＬＫをそのままメモリアクセスを行う内部クロックＣＬＫに使わず、内部同期クロック発生回路２１によりメモリ２０に直接入力するコントロールクロックＣＬＫを同期した内部メモリコントロールクロックＣＬＫ’を発生しメモリアクセスを行うようにしたものである。
【００５５】
すなわち、外部入力クロックＣＬＫが、直接、メモリのコントロールクロックとならず、内部同期クロック発生回路２１が外部入力クロックＣＬＫを基に発生する内部コントロール同期クロックＣＬＫ’がメモリのコントロールクロックとなる点が従来例と異なる。
【００５６】
図２〜図４はＰＬＬからなる内部同期クロック発生回路２１の構成例について説明する。
【００５７】
ＰＬＬは、位相比較器（ＰＤ：phase detector）、ループフィルタ（ＬＰ）、及び電圧制御発振器（ＶＣＯ：voltage controlled osilator）を備え、基準周波数のＮ倍（Ｎは整数）の基準周波数と同期した周波数を作り出す回路装置である。
【００５８】
図２は内部同期クロック発生回路２１を構成する１例として、広く用いられているＰＬＬ回路ブロックの最も簡単な構成例（Ｎ＝１の場合）を示す図である。
【００５９】
図２において、ＰＬＬ３０は、位相比較器３１、ループフィルタ３２、及び電圧制御発振器３３から構成される。
【００６０】
位相比較器３１は、クロック入力Ｆｉｎと電圧制御発振器３３の出力Ｆｏｕｔとの位相差を比較し、位相差信号Ｆａをループフィルタ３２に出力する。
【００６１】
ループフィルタ３２は、位相差信号Ｆａを積分して平均化し、位相差信号（直流）を電圧制御発振器３３に出力する。
【００６２】
電圧制御発振器３３は、位相差信号によって発振周波数を変えた出力Ｆｏｕｔを出力する。
【００６３】
上記ＰＬＬ３０の動作は以下のようなものである。
【００６４】
位相比較器３１には、クロック入力Ｆｉｎと電圧制御発振器３３の出力Ｆｏｕｔが入力され、位相比較器３１は両者の位相差を比較し、その位相差に応じた位相差信号Ｆａを発生する。
【００６５】
ループフィルタ３２では、その位相差信号Ｆａを積分して平均化し、位相差信号（直流）Ｆｂを電圧制御発振器３３に出力する。電圧制御発振器３３では、ループフィルタ３２から発生する位相差信号Ｆｂの大きさによって発振周波数（位相）を変えた出力Ｆｏｕｔを出力する。つまり、電圧制御発振器３３はＦｉｎ（周波数ｆｉｎ）とＦｏｕｔ（周波数ｆｏｕｔ）の位相差が等しくなるようにＦｏｕｔを発生する。これにより、ＦｉｎとＦｏｕｔは同期が取れた同一周波数のクロックとなる。
【００６６】
図３は内部同期クロック発生回路２１を構成する他のＰＬＬ回路ブロックの構成例を示す図であり、前記図２の電圧制御発振器３３と位相比較器３１との間に周波数を１／Ｎ倍する分周器３４を挿入したものである。
【００６７】
図３において、分周器３４は、電圧制御発振器３３の出力Ｆｏｕｔの周波数を１／Ｎにして位相比較器３１に出力する。
【００６８】
電圧制御発振器３３の出力Ｆｏｕｔは、分周器３４に入力され、分周器３４の出力Ｆｄ（周波数ｆｄ）はクロック入力Ｆｉｎとともに位相比較器３１の入力となる。
【００６９】
このようなＰＬＬ回路においては、クロック入力Ｆｉｎと分周器３４の出力Ｆｄを一致させるようなフィードバックがかかるため、ｆｄ＝ｆｉｎとなり、電圧制御発振器３３の出力Ｆｏｕｔの発振周波数ｆｏｕｔはｆｉｎのＮ倍となる。
【００７０】
図４は内部同期クロック発生回路２１を構成する他のＰＬＬ回路ブロックの構成例を示す図であり、前記図３と同一構成部分には同一符号を付している。
【００７１】
図４において、コントロール信号ＳＴ／はロウレベルで位相比較器３１に入力する信号をディスエーブルとし、ループフィルタ３２の動作をホールドすることにより、出力Ｆｄを一定出力とする。これにより、電圧制御発振器３３の発生するＦｏｕｔは一定の出力となる。
【００７２】
すなわち、クロック入力Ｆｉｎに関わらず、発生クロックＦｏｕｔはコントロール信号ＳＴ／がロウレベルになった後は一定となり、Ｆｉｎが全く止まってしまっても内部同期クロック発生回路２１は自走クロックを出力し続ける形になる。ここで、入力クロックＦｉｎと同期の取れたクロックを自走させるのみなら分周器３４は必要ない。
【００７３】
このように、図４のＰＬＬ回路は、入力クロックに関わらず、電圧制御発振器３３の発振クロック周波数をホールトし、自走させるコントロール信号ＳＴ／を入力できるタイプのＰＬＬである。
【００７４】
以下、上述のように構成されたクロック同期式コントロールメモリ２０の動作を説明する。
【００７５】
図５は上記クロック同期コントロールメモリ２０の動作を示すタイミングチャートであり、ライト動作の場合の例である。図中、ｔ０，ｔ１，…はクロック同期された時刻を示す。なお、リード動作もほぼ同様な動作となるためリード動作の説明は省略する。
【００７６】
図５において、前記図２の外部入力クロックＣＬＫと内部コントロール同期クロックＣＬＫ’の関係以外、すなわち、前記図２のＣＬＫをＣＬＫ’で置き換えただけであり、内部動作は、図１の従来のクロック同期コントロールメモリと同様である。
【００７７】
時刻ｔ０：
時刻ｔ０以前にリードライトコントロール信号ＲＷはロウレベル（ここではＲＷがロウレベルでライトモードとなるとする）となり、チップセレクト信号ＣＳはハイレベル（ここではチップセレクト信号がＣＳハイレベルでチップイネーブルとなるとする）となる。
【００７８】
時刻ｔ０において、入力アドレス信号は内部コントロール同期クロックＣＬＫ’の立ち上がりによりメモリ２０内部に取り込まれ、アドレス発生回路１３は、内部ＸアドレスＡＸ、内部ＹアドレスＡＹ（Ｙ０）を発生させる。
【００７９】
この内部アドレスＡＸ，ＡＹはＸデコーダ１４、Ｙデコーダ１５に供給され、Ｘデコーダ１４、Ｙデコーダ１５により、任意のワードラインＷｌｉ、任意のコラムＣｏｌｊが選択され、これらにより、アクセスしようとするメモリセルＭｉｊが選択される。
【００８０】
この時、同時に入出力端子Ｉ／Ｏから入出力回路１６に入力する入力データＤ０は同様に内部コントロール同期クロックＣＬＫ’の立ち上がりにより取り込まれ、Ｉ／Ｏバス１７を介して選択されたメモリセルＭｌｊに書き込まれる。
【００８１】
時刻ｔ１：
アドレス発生回路１３において内部コントロール同期クロックＣＬＫ’に同期して次の内部ＹアドレスＹ１を発生し（例えば、時刻ｔ０で発生したＹアドレスのインクリメンタルアドレス）、時刻ｔ０で選択されたメモリセルとは異なるメモリセルを選択し、前記とまったく同様な動作で書き込み動作が行われる。
【００８２】
以降、時刻ｔ１で述べた動作を繰り返すことにより同期式メモリ動作を連続して行うことができる。
【００８３】
図５に示すように、メモリ２０に入力するクロックＣＬＫは、内部同期クロック発生回路２１で逓倍され、実際にメモリアクセスに使用される内部クロックＣＬＫ’を発生する。すなわち、メモリ２０内にはＰＬＬからなる内部同期クロック発生回路２１が存在し、入力クロックを逓倍した周波数の内部同期クロックＣＬＫ’を発生してメモリアクセスをする。
【００８４】
以上説明したように、第１の参考例のクロック同期式コントロールメモリ２０は、多数のメモリセルＭｉｊからなるメモリアレイ１１、ＰＬＬ回路により構成され内部コントロール同期クロック信号ＣＬＫ’を発生する内部同期クロック発生回路２１、メモリコントロール信号発生回路１２、アドレス発生回路１３、Ｘデコーダ１４、Ｙデコーダ１５、入出力回路１６及びＩ／Ｏバス１７を備え、内部同期クロック発生回路２１は、メモリ２０内部で入力クロックＣＬＫから内部コントロール同期クロックＣＬＫ’を発生し、メモリコントロール信号発生回路１２に供給するように構成したので、同期逓倍クロックＣＬＫ’を発生して内部クロックを発生させることによりメモリに入力するクロックＣＬＫの周波数を低く抑えることができ、クロック発生回路を小型化することができ、かつ、消費電力を小さくすることができる。
【００８５】
したがって、高速なメモリアクセスができることとなり、データ処理装置等高速性を要求される情報処理装置に適用して好適である。
【００８６】
第２の参考例
図６は本発明の第２の参考例の半導体記憶装置の構成図である。本参考例の半導体記憶装置の説明にあたり図１に示すメモリと同一構成部分には同一符号を付して重複部分の説明を省略する。
【００８７】
図６において、クロック同期式コントロールメモリ４０（半導体記憶装置）は、多数のメモリセルＭｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ）からなるメモリアレイ１１、内部コントロール同期クロック信号ＣＬＫ’を発生する内部同期クロック発生回路４１（内部同期クロック発生手段）、メモリコントロール信号発生回路１２、アドレス発生回路１３、Ｘデコーダ１４、Ｙデコーダ１５、及び入出力回路１６を含んで構成される。
【００８８】
内部同期クロック発生回路４１は、ＰＬＬ回路により構成され、メモリ４０内部で入力クロックＣＬＫから内部コントロール同期クロックＣＬＫ’を発生し、メモリコントロール信号発生回路１２に供給する。本参考例では、内部同期クロック発生回路４１が、前記図４に示したような入力クロックに関わらず、電圧制御発振器３３の発振クロック周波数をホールドし、自走させるコントロール信号ＳＴ／を入力できるタイプのＰＬＬ回路により構成される。
【００８９】
内部同期クロック発生回路４１には、入力クロックに関わらず、電圧制御発振器３３（図４）の発振クロック周波数をホールドし、自走させるためのコントロール信号ＳＴ／及びクロックＣＬＫが入力される。ここで、入力クロックＦｉｎと同期の取れたクロックを自走させるのみの場合には、図４に示す分周器３４は必ずしも必要ない。
【００９０】
以下、上述のように構成されたクロック同期式コントロールメモリ４０の動作を説明する。
【００９１】
図７は上記クロック同期コントロールメモリ４０の動作を示すタイミングチャートであり、ライト動作の場合の例である。図中、ｔ０，ｔ１，…はクロック同期された時刻を示す。
【００９２】
時刻ｔ０−ｔ１：
コントロール信号ＳＴ／がハイレベルとなり、入力クロックＣＬＫが時刻ｔ１まで連続して所定数のクロックが入力する。時刻ｔ１付近になって内部同期クロック発生回路４１は、入力クロックＣＬＫを受けてＣＬＫに同期した内部コントロール同期クロックＣＬＫ’を発生しはじめる。ここでは、図４の破線で囲った分周器３４がない、すなわちＮ＝１の場合の内部同期クロック発生回路４１を考える。
【００９３】
時刻ｔ１：
コントロール信号ＳＴ／がロウレベルとなり、入力クロックＣＬＫに関わらず、内部コントロール同期クロックＣＬＫ’は内部同期クロック発生回路４１より出力され続ける（自走する）。
【００９４】
時刻ｔ２：
時刻ｔ２以前にリードライトコントロール信号ＲＷはロウレベル（ここではＲＷがロウレベルでライトモードとなるとする）となり、チップセレクト信号ＣＳはハイレベル（ここではチップセレクト信号ＣＳがハイレベルでチップイネーブルとなるとする）となる。
【００９５】
時刻ｔ２において、入力アドレス信号は内部同期クロック発生回路４１から発生する内部コントロール同期クロック（自走クロック）ＣＬＫ’の立ち上がりによりメモリ４０内部に取り込まれ、内部ＸアドレスＡＸ，内部ＹアドレスＡＹ（Ｙ０）を発生させる。この内部アドレスＡＸ，ＡＹはＸデコーダ１４、Ｙデコーダ１５に供給され、Ｘデコーダ１４、Ｙデコーダ１５により任意のワードラインＷｌｉ、任意のコラムＣｏｌｊが選択され、これらにより、アクセスしようとするメモリセルＭｌｊが選択される。
【００９６】
この時、同時に入出力端子Ｉ／Ｏから入出力回路１６に入力する入力データＤ０は、同様に内部コントロール同期クロックＣＬＫ’の立ち上がりにより取り込まれ、Ｉ／Ｏバス１７を介して選択されたメモリセルＭｌｊに書き込まれる。
【００９７】
時刻ｔ３：
アドレス発生回路１３において内部コントロール同期クロックＣＬＫ’に同期して次の内部ＹアドレスＹ１を発生し（例えば、時刻ｔ２で発生したＹアドレスのインクリメンタルアドレス）、時刻ｔ２で選択されたメモリセルとは異なるメモリセルを選択し、前記とまったく同様な動作で書き込み動作が行われる。
【００９８】
以降、時刻ｔ３で説明した動作を繰り返すことにより同期式メモリ動作を連続して行うことができる。
【００９９】
以上説明したように、第２の参考例のクロック同期式コントロールメモリ４０は、メモリ４０内部で入力クロックＣＬＫから内部コントロール同期クロックＣＬＫ’を発生し、メモリコントロール信号発生回路１２に供給する内部同期クロック発生回路４１を備え、内部同期クロック発生回路４１は、入力クロックに関わらず、電圧制御発振器３３の発振クロック周波数をホールドし、自走させるコントロール信号ＳＴ／を入力できるタイプのＰＬＬ回路により構成されているので、以下のような効果を得ることができる。
【０１００】
例えば、入力データ転送配線とＣＬＫ転送配線を共有化し、データ信号転送の直前に、これから書き込もうとするデータの書き込みクロックＣＬＫをこの共有転送経路を使って、パイロットクロックを同期信号として何クロックか転送しておき、内部同期クロック発生回路４１により、この書き込みクロックと同期した内部コントロール同期クロックＣＬＫ’を発生して自走させておいた後、同じ伝送経路で入力データを転送し、自走クロックＣＬＫ’に同期してメモリに対する書き込みをする。
【０１０１】
このようにした場合、どのようにクロック信号及び入力データ等の伝送経路が変わって信号の位相差が生じたとしても、入力データとクロックの同期は確保されるため、どのような条件下においてもメモリに対する書き込みは確実に行える。
【０１０２】
特に、シリアル転送システムにおいて有効であり、必ずしもクロック、入力データは伝送線を通って転送される必要はなく、テレビ信号のように電波として空間を転送されてもよいし、ＩＲＤＡシステムのように赤外線で転送されてもよい。
【０１０３】
次に本発明の第１〜第４の実施形態について説明する。
第１の実施形態
図８は本発明の第１の実施形態に係る半導体記憶装置の構成図である。本実施形態に係る半導体記憶装置の説明にあたり図６に示すメモリと同一構成部分には同一符号を付して重複部分の説明を省略する。
【０１０４】
図８において、クロック同期式コントロールメモリ５０（半導体記憶装置）は、多数のメモリセルＭｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ）からなるメモリアレイ１１、内部コントロール同期クロック信号ＣＬＫ’を発生する内部同期クロック発生回路４１、メモリコントロール信号発生回路１２、アドレス発生回路１３、Ｘデコーダ１４、Ｙデコーダ１５、及び入出力回路１６を含んで構成される。
【０１０５】
内部同期クロック発生回路４１は、ＰＬＬ回路により構成され、メモリ４０内部で入力クロックＣＬＫから内部コントロール同期クロックＣＬＫ’を発生し、メモリコントロール信号発生回路１２に供給する。
【０１０６】
本実施形態では、内部同期クロック発生回路４１に入力されるクロック入力ＣＬＫと、入出力回路１６への入力とを共通にし、図９に示すようなシリアル転送信号ＳＩＮとして入力する。
【０１０７】
図９は一般的なシリアル転送信号波形を示す波形図である。
【０１０８】
図９に示すように、一般的にシリアル転送信号は、まず、同期信号（パイロットクロック）を転送し、その後転送データを送る。パイロットクロックによって同期を取ることにより受取側はその後転送されてくるデータをシステム中に取り込むことができる。
【０１０９】
以下、上述のように構成されたクロック同期式コントロールメモリ５０の動作を説明する。
【０１１０】
図１０は上記クロック同期コントロールメモリ５０の動作を示すタイミングチャートであり、ライト動作の場合の例である。図中、ｔ０，ｔ１，…はクロック同期された時刻を示す。
【０１１１】
時刻ｔ０−ｔ１：
コントロール信号ＳＴ／がハイレベルとなり、ＳＴ／が時刻ｔ１でロウレベルになるまでパイロットクロックを入力する。時刻ｔ１付近になって内部同期クロック発生回路４１はシリアル転送信号ＳＩＮを受けてパイロットクロックに同期したクロックＣＬＫ’を発生しはじめる。ここでは、前記図４の破線で囲った分周器３４がない、すなわちＮ＝１の場合の内部同期クロック発生回路４１を考える。
【０１１２】
時刻ｔ１：
コントロール信号ＳＴ／がロウレベルとなり、入力されるシリアル転送信号ＳＩＮに関わらず、内部同期クロック発生回路４１から内部コントロール同期クロック信号ＣＬＫ’が出力され続ける（自走する）。
【０１１３】
時刻ｔ２：
時刻ｔ２以前にリードライトコントロール信号ＲＷはロウレベル（ここではＲＷがロウレベルでライトモードとなるとする）となり、チップセレクト信号ＣＳはハイレベル（ここではチップセレクト信号ＣＳがハイレベルでチップイネーブルとなるとする）となる。
【０１１４】
時刻ｔ２において、入力アドレス信号は内部同期クロック発生回路４１から発生する内部コントロール同期クロック（自走クロック）ＣＬＫ’の立ち上がりによりメモリ５０内部に取り込まれ、内部ＸアドレスＡＸ，内部ＹアドレスＡＹ（Ｙ０）を発生させる。この内部アドレスＡＸ，ＡＹにより、Ｘデコーダ１４、Ｙデコーダ１５により、任意のワードラインＷｌｉ、任意のコラムＣｏｌｊが選択され、これらにより、アクセスしようとするメモリセルＭｉｊが選択される。
【０１１５】
この時、同時にシリアル転送信号ＳＩＮとして入出力回路１６に入力される入力データは、同様に内部コントロール同期クロックＣＬＫ’の立ち上がりにより取り込まれ、Ｉ／Ｏバス１７を介して選択されたメモリセルＭｉｊに書き込まれる。
【０１１６】
時刻ｔ３：
アドレス発生回路１３において、内部コントロール同期クロックＣＬＫ’に同期して次の内部ＹアドレスＹ１を発生し（例えば、時刻ｔ２で発生したＹアドレスのインクリメンタルアドレス）、時刻ｔ２で選択されたメモリセルとは異なるメモリセルを選択し、前記とまったく同様な動作で書き込み動作が行われる。
【０１１７】
以降、時刻ｔ３で説明した動作を繰り返すことにより同期式メモリ動作を連続して行うことができる。
【０１１８】
以上説明したように、第１の実施形態に係るクロック同期式コントロールメモリ５０は、内部同期クロック発生回路４１は、入力クロックに関わらず、電圧制御発振器３３の発振クロック周波数をホールドし、自走させるコントロール信号ＳＴ／を入力できるタイプのＰＬＬ回路により構成し、クロック入力端子とデータ入力端子を共通にしているので、第２の参考例と同様な効果を得ることができるとともに、以下のような効果を得ることができる。
【０１１９】
図１１は本実施形態に係るクロック同期式コントロールメモリ５０の効果を説明するための図であり、図１１（ａ）は比較のための従来例を、図１１（ｂ）は本実施形態を示す。
【０１２０】
例えば、図１１（ａ）に示すように、コントロールクロックＣＬＫとデータバスＤＢが異なる場合を考える。これはコントロールクロック配線がデータバスと比較して長い、あるいは、負荷容量が大きいなどの場合であり実システムではしばしば発生する。
【０１２１】
この場合、送り側ではコントロールクロックとデータ波形との関係は、図１１（ａ）に示すようにクロックＣＬＫの立ち上がりに同期してデータＤＢをラッチできるような理想的タイミングになっていたとしても、受取側のメモリではクロックＣＬＫ’とデータＤＢ’の関係には位相差（スキュー）が発生し、正常なメモリ書き込みができなくなってしまう。
【０１２２】
これに対して本実施形態では、コントロールクロック（パイロットクロック）とメモリ５０に書き込まれるデータは同一経路を転送されるため、受取側のメモリ５０が発生するパイロットクロックＣＬＫ’に同期した自走クロックＣＬＫｉｎ’と受取側でのデータの位相遅れは、図１１（ｂ）に示すように同じになり、クロックＣＬＫｉｎとデータＤＢ’の波形のタイミングは送り側と同様なクロックＣＬＫの立ち上がりに同期してデータＤＢをラッチできるような理想的タイミングを再現できる。
【０１２３】
これにより、どのように信号転送経路が変わっても正常なメモリに対する書き込みができる。
【０１２４】
第２の実施形態
図１２は本発明の第２の実施形態に係る半導体記憶装置の構成図である。本実施形態に係る半導体記憶装置の説明にあたり図８に示すメモリと同一構成部分には同一符号を付して重複部分の説明を省略する。
【０１２５】
図１２において、クロック同期式コントロールメモリ６０（半導体記憶装置）は、多数のメモリセルＭｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ）からなるメモリアレイ１１、内部コントロール同期クロック信号ＣＬＫ’を発生する内部同期クロック発生回路４１、内部同期クロック発生回路４１にＳＴ／を出力するクロック計数回路６１（クロック計数手段）、メモリコントロール信号発生回路１２、アドレス発生回路１３、Ｘデコーダ１４、Ｙデコーダ１５、及び入出力回路１６を含んで構成される。
【０１２６】
内部同期クロック発生回路４１は、ＰＬＬ回路により構成され、メモリ４０内部で入力クロックＣＬＫから内部コントロール同期クロックＣＬＫ’を発生し、メモリコントロール信号発生回路１２に供給する。本実施形態では、内部同期クロック発生回路４１に入力されるクロック入力ＣＬＫと、入出力回路１６への入力とを共通にし、シリアル転送信号ＳＩＮとして入力する。
【０１２７】
また、クロック計数回路６１は、クロックＣＬＫ端子と書き込み入力端子を共通にしたＳＩＮ端子とリセット信号ＲＳＴが入力され、入力クロック数を計数し、内部同期クロック発生回路４１にコントロール信号ＳＴ／を出力する。
【０１２８】
このように、本実施形態に係るクロック同期式コントロールメモリ６０は、図８に示すメモリ５０に、クロックＣＬＫ端子と書き込み入力端子を共通にしたＳＩＮ端子とリセット信号ＲＳＴを入力し、入力クロック数を計数して内部同期クロック発生回路４１にコントロール信号ＳＴ／を出力するクロック計数回路６１が付加された構成となっている。
【０１２９】
以下、上述のように構成されたクロック同期式コントロールメモリ６０の動作を説明する。
【０１３０】
クロック同期コントロールメモリ６０の基本動作は、前記図８に示すメモリ５０の動作と同じである。
【０１３１】
本実施形態では、クロック計数回路６１によりシリアル転送信号ＳＩＮとして入力されるパイロットクロック数を計数し、ＳＩＮから入力する情報のどの部分からが実際のメモリに対する入力データ信号かを判断し、ＳＴ／を発生することによりメモリに書き込みデータとして取り込むかを決定する。
【０１３２】
以上説明したように、第２の実施形態に係るクロック同期式コントロールメモリ６０は、クロックＣＬＫ端子と書き込み入力端子を共通にしたＳＩＮ端子とリセット信号ＲＳＴを入力し、入力クロック数を計数して内部同期クロック発生回路４１にコントロール信号ＳＴ／を出力するクロック計数回路６１を備えて構成したので、第１の実施形態の効果に加え、第１の実施形態ではコントロール信号ＳＴ／を書き込み入力とは別個に入力していたが、本実施形態では、ＳＩＮ端子から入力するパイロットクロック数をクロック計数回路６１で数えることにより、コントロール配線を減らすことができ、また、内部的にＳＴ／を発生させているためＳＴ／のコントロールを外部でする必要がなくシステム設計が容易となる。
【０１３３】
第３の実施形態
図１３は本発明の第３の実施形態に係る半導体記憶装置の構成図である。本実施形態に係る半導体記憶装置の説明にあたり図１２に示すメモリと同一構成部分には同一符号を付して重複部分の説明を省略する。
【０１３４】
図１３において、クロック同期式コントロールメモリ７０は、多数のメモリセルＭｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ）からなるメモリアレイ１１、内部コントロール同期クロック信号ＣＬＫ’を発生する内部同期クロック発生回路４１、内部同期クロック発生回路４１にＳＴ／を、メモリコントロール信号発生回路１２に内部チップセレクト信号ＣＳ’を出力するクロック計数回路７１（クロック計数手段）、メモリコントロール信号発生回路１２、アドレス発生回路１３、Ｘデコーダ１４、Ｙデコーダ１５、及び入出力回路１６を含んで構成される。
【０１３５】
内部同期クロック発生回路４１は、ＰＬＬ回路により構成され、メモリ４０内部で入力クロックＣＬＫから内部コントロール同期クロックＣＬＫ’を発生し、メモリコントロール信号発生回路１２に供給する。本実施形態では、内部同期クロック発生回路４１に入力されるクロック入力ＣＬＫと、入出力回路１６への入力とを共通にし、シリアル転送信号ＳＩＮとして入力する。
【０１３６】
また、クロック計数回路７１は、クロックＣＬＫ端子と書き込み入力端子を共通にしたＳＩＮ端子とリセット信号ＲＳＴが入力され、入力クロック数を計数し、内部同期クロック発生回路４１にコントロール信号ＳＴ／を出力するとともに、内部チップセレクト信号ＣＳ’を発生しメモリコントロール信号発生回路１２に供給する。
【０１３７】
特に、本実施形態に係るクロック同期式コントロールメモリ７０は、クロック計数回路７１が内部チップセレクト信号ＣＳ’を発生し、そのＣＳ’がメモリコントロール信号発生回路１２に従前のチップセレクト信号と同様に入力される点が異なる。
【０１３８】
以下、上述のように構成されたクロック同期式コントロールメモリ７０の動作を説明する。
【０１３９】
図１４は上記クロック同期コントロールメモリ７０の動作を示すタイミングチャートであり、ライト動作の場合の例である。図中、ｔ０，ｔ１，…はクロック同期された時刻を示す。
【０１４０】
クロック同期コントロールメモリ７０の基本動作は、前記図１２に示すメモリ６０の動作と同じである。
【０１４１】
すなわち、クロック計数回路７１は内部チップセレクト信号ＣＳ’を発生し、そのＣＳ’がメモリコントロール信号発生回路１２に従前のチップセレクト信号同様に入力し、チップセレクト信号として働く。
【０１４２】
時刻ｔ０において、リセット信号ＲＳＴが入力され、メモリコントロール回路を初期化し、パイロットクロックの入力を待つ。
【０１４３】
時刻ｔ１〜ｔ２までにパイロットクロックが入力され、クロック計数回路７１がクロックを計数することにより時刻ｔ２近辺でコントロール信号ＳＴ／がロウレベルとなる。例えば、図１４のＳＴ／に示すように、所定のパイロットクロック数を計数すると、クロック計数回路７１はコントロール信号ＳＴ／をロウレベルとする。
【０１４４】
これにより、パイロットクロックを受け、そのパイロットクロックに同期した内部コントロール同期クロックＣＬＫ’を発生していた内部同期クロック発生回路４１は、その後、シリアル転送信号ＳＩＮからの入力に関わらずＣＬＫ’を発生し続ける（自走する）。
【０１４５】
時刻ｔ３近辺で内部チップセレクト信号ＣＳ’がハイレベルとなり、時刻ｔ３以降ＳＩＮ端子から入力するデータ信号は、内部同期クロック発生回路４１が発生する内部コントロール同期クロックＣＬＫ’に同期してメモリに対し書き込まれる。
【０１４６】
以降の動作は前述した各参考例及び実施形態と全く同様である。
【０１４７】
以上説明したように、第３の実施形態に係るクロック同期式コントロールメモリ７０は、ＳＩＮ端子から入力するパイロットクロック数を計数し、内部チップセレクト信号ＣＳ’を発生するクロック計数回路７１を備え、この内部チップセレクト信号ＣＳ’がメモリコントロール信号発生回路１２にチップセレクト信号として入力するように構成したので、第２の実施形態の効果に加え、内部チップセレクト信号ＤＣＳ’を発生させることにより、コントロール配線をより減らすことができ、ＣＳのコントロールを外部でする必要がないためシステム設計がさらに容易となる。
【０１４８】
なお、本実施形態では、所定クロック数を計数するようにしているが、パイロットクロックの終了を特定データが出現するまでとする態様でもよい。
【０１４９】
第４の実施形態
図１５は本発明の第４の実施形態に係る半導体記憶装置の構成図である。本実施形態に係る半導体記憶装置の説明にあたり図１３に示すメモリと同一構成部分には同一符号を付して重複部分の説明を省略する。
【０１５０】
図１５において、クロック同期式コントロールメモリ８０（半導体記憶装置）は、多数のメモリセルＭｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ）からなるメモリアレイ１１、内部コントロール同期クロック信号ＣＬＫ’を発生する内部同期クロック発生回路４１、内部同期クロック発生回路４１にＳＴ／を、メモリコントロール信号発生回路１２に内部チップセレクト信号ＣＳ’を出力するクロック計数回路７１、内部リセット信号ＲＳＴ’を発生するリセット信号発生回路８１（リセット信号発生手段）、メモリコントロール信号発生回路１２、アドレス発生回路１３、Ｘデコーダ１４、Ｙデコーダ１５、及び入出力回路１６を含んで構成される。
【０１５１】
内部同期クロック発生回路４１は、ＰＬＬ回路により構成され、メモリ４０内部で入力クロックＣＬＫから内部コントロール同期クロックＣＬＫ’を発生し、メモリコントロール信号発生回路１２に供給する。
【０１５２】
クロック計数回路７１は、クロックＣＬＫ端子と書き込み入力端子を共通にしたＳＩＮ端子とリセット信号ＲＳＴが入力され、入力クロック数を計数し、内部同期クロック発生回路４１にコントロール信号ＳＴ／を出力するとともに、内部チップセレクト信号ＣＳ’を発生しメモリコントロール信号発生回路１２に供給する。
【０１５３】
リセット信号発生回路８１は、シリアル転送信号ＳＩＮが入力され、ＳＩＮの論理をデコードして、内部リセット信号ＲＳＴ’を発生し、メモリコントロール信号発生回路１２及びクロック計数回路７１に供給する。
【０１５４】
このように、本実施形態に係るクロック同期式コントロールメモリ８０は、前記図１３のメモリ７０に、さらにシリアル転送信号ＳＩＮを基に内部リセット信号ＲＳＴ’を発生するリセット信号発生回路８１が付加された構成となっている。
【０１５５】
以下、上述のように構成されたクロック同期式コントロールメモリ８０の動作を説明する。
【０１５６】
図１６は上記クロック同期コントロールメモリ８０の動作を示すタイミングチャートであり、ライト動作の場合の例である。図中、ｔ０，ｔ１，…はクロック同期された時刻を示す。
【０１５７】
クロック同期コントロールメモリ８０の基本動作は、前記図１４に示すメモリ７０の時刻ｔ１以降の動作と同じである。
【０１５８】
本実施形態では、図１６に示すようにＳＩＮ端子より、時刻ｔ０〜ｔ１の間にリセット入力データ信号がリセット信号発生回路８１に入力され、リセット信号発生回路８１はこの入力データをデコードし、内部リセット信号ＲＳＴ’を発生する。
【０１５９】
例えば、時刻ｔ０〜ｔ１の間でシリアル転送信号ＳＩＮに、図１６Ａに示すようなハイ／ロウレベルのデータがある場合をリセット入力データ信号とし、リセット信号発生回路８１はＳＩＮをデコードし、このハイ／ロウレベルのデータが出現した場合には図１６のＲＳＴに示す内部リセット信号ＲＳＴ’を発生する。
【０１６０】
以降の動作は前述した各参考例及び実施形態と全く同様である。
【０１６１】
以上説明したように、第４の実施形態に係るクロック同期式コントロールメモリ８０は、シリアル転送信号ＳＩＮの論理をデコードして、内部リセット信号ＲＳＴ’を発生し、メモリコントロール信号発生回路１２及びクロック計数回路７１に供給するリセット信号発生回路８１を備えているので、ＳＩＮ端子からリセット入力データ信号が入力されると、リセット信号発生回路８１はこの入力データを判断し、内部リセット信号ＲＳＴ’を発生するため、リセット信号配線が必要なく、コントロール配線を減らすことができる効果がある。
【０１６２】
なお、上記各実施形態では、半導体記憶装置を、クロック同期式ＤＲＡＭに適用に適用した例であるが、他のＤＲＡＭ例えば、ＥＤＯ（拡張データ出力モード）、ＰＢ（パイプラインバーストモード）機能を備えたＤＲＡＭ、その他の半導体メモリ、例えばシリアル出力データ端子をもつビデオＲＡＭ、擬似スタティックＲＡＭ等にも適用することができる。
【０１６３】
また、上記各実施形態では、クロックの立ち上がりに同期して各部を動作するようにしているが、立ち下がりであってもよいことは言うまでもなく、またハイ／ロウレベルのアクティブ状態や入力波形の種類、周波数、動作タイミング、デコード形態等は上記各実施形態に限定されないことは勿論である。
【０１６４】
さらに、上記クロック同期コントロールメモリを構成する各種回路やデコーダの数、種類接続状態などは上述の実施形態に限られないことは言うまでもない。また、内部同期クロック発生回路を、ＰＬＬ回路により構成しているが、外部入力クロックからメモリアクセスに用いるメモリコントロールクロックを生成するものであれば、ＰＬＬに限定されない。また、ＰＬＬ回路を構成する位相比較器、ローパスフィルタ、電圧制御発振器及び分周器等の種類、数なども前述した上述の実施形態に限られないことは言うまでもない。
【０１６５】
【発明の効果】
本発明に係る半導体記憶装置は、外部入力クロックと前記外部入力クロックに続く転送データからなるシリアル転送信号を受け取り、前記外部入力クロックに同期して内部同期クロックを発生し、前記転送データを受け取っているときは、自走により前記内部同期クロックを発生し続ける内部同期クロック発生手段を有し、前記内部同期クロック発生手段により生成した内部同期クロックによりメモリアクセスを行うように構成したので、内部同期クロック発生回路を小型化するとともに、消費電力は小さくすることができ、クロックサイクルの高速化に対応することができる。
【図面の簡単な説明】
【図１】 本発明の第１の参考例の半導体記憶装置の構成図である。
【図２】 上記半導体記憶装置の内部同期クロック発生回路の構成例を示す回路図である。
【図３】 上記半導体記憶装置の内部同期クロック発生回路の構成例を示す回路図である。
【図４】 上記半導体記憶装置の内部同期クロック発生回路の構成例を示す回路図である。
【図５】 上記半導体記憶装置の動作を示すタイミングチャートである。
【図６】 本発明の第２の参考例の半導体記憶装置の構成図である。
【図７】 上記半導体記憶装置の動作を示すタイミングチャートである。
【図８】 本発明を適用した第１の実施形態に係る半導体記憶装置の構成図である。
【図９】 上記半導体記憶装置のシリアル転送信号波形を示す波形図である。
【図１０】 上記半導体記憶装置の動作を示すタイミングチャートである。
【図１１】 上記半導体記憶装置の効果を説明するための図である。
【図１２】 本発明を適用した第２の実施形態に係る半導体記憶装置の構成図である。
【図１３】 本発明を適用した第３の実施形態に係る半導体記憶装置の構成図である。
【図１４】 上記半導体記憶装置の動作を示すタイミングチャートである。
【図１５】 本発明を適用した第４の実施形態に係る半導体記憶装置の構成図である。
【図１６】 上記半導体記憶装置の動作を示すタイミングチャートである。
【図１７】 従来のクロック同期コントロールメモリの構成を示す図である。
【図１８】 従来のクロック同期コントロールメモリの動作を示すタイミングチャートである。
Claims (8)
- 外部入力クロックと前記外部入力クロックに続く転送データからなるシリアル転送信号を受け取り、前記外部入力クロックに同期して内部同期クロックを発生するとともに、前記転送データを受け取っているときはコントロール信号により、前記外部入力クロックに関わらず、前記内部同期クロックを発生し続けて自走させる内部同期クロック発生手段を有し、
前記内部同期クロック発生手段により生成した内部同期クロックによりメモリアクセスを行う
半導体記憶装置。 - 前記内部同期クロックに基いて複数のメモリコントロール信号を発生するメモリコントロール信号発生回路と、
リセット信号、あるいは入力アドレスにより、内部アドレスを発生するアドレス発生回路と、
複数のメモリセルを有するメモリアレイと、
前記内部アドレスが入力され、前記メモリアレイを構成するメモリセルを選択するためのデコーダと、
選択されたメモリセルと入出力端子を有する入出力回路を接続するためのデータバスとを備え、
前記内部同期クロック発生手段は、
前記外部入力クロックに同期し、かつ、該外部入力クロック周波数を逓倍した内部同期クロックを発生し、
前記内部同期クロック発生手段により発生した前記内部同期クロックにより、メモリ動作をコントロールする
ことを特徴とする請求項１に記載の半導体記憶装置。 - 前記シリアル転送信号を受け取り、前記外部入力クロック数を計数し、所定のクロック数を計数すると前記コントロール信号を発生するクロック計数手段をさらに備え、
前記内部同期クロック発生手段は、前記シリアル転送信号を受け取り、
前記外部入力クロックに同期して前記内部同期クロックを発生するとともに、
前記クロック計数手段により発生した前記コントロール信号により、前記外部入力クロックに関わらず、前記内部同期クロックを発生し続けて自走させる
ことを特徴とする請求項１又は２に記載の半導体記憶装置。 - 前記クロック計数手段は、
前記シリアル転送信号から前記メモリコントロール信号発生回路を活性化するチップイネーブル信号を発生する
ことを特徴とする請求項３に記載の半導体記憶装置。 - 前記シリアル転送信号の論理をデコードし、メモリコントロール回路をリセットするための内部リセット信号を発生するリセット信号発生手段
を備えたことを特徴とする請求項１乃至４の何れかに記載の半導体記憶装置。 - 前記内部同期クロック発生手段は、前記外部入力クロックの周波数をホールドし、自走するＰＬＬ（Phase Locked Loop）回路を備えることを特徴とする請求項３に記載の半導体記憶装置。
- 前記ＰＬＬ回路は、
位相比較器、ループフィルタ、及び電圧制御発振器を備え、
前記ループフィルタは、前記コントロール信号により動作がホールド可能であり、動作がホールドされると、前記電圧制御発振器の出力を一定とし、
前記外部入力クロックに関わらず、前記内部同期クロックを発生し続ける
ことを特徴とする請求項６に記載の半導体記憶装置。 - 前記半導体記憶装置は、同期式ＤＲＡＭであることを特徴とする請求項１乃至７の何れか一項に記載の半導体記憶装置。
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