JPH11120766A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 クロック発生回路を小型化するとともに、消
費電力は小さくすることができ、クロックサイクルの高
速化に対応することができる半導体記憶装置を提供す
る。 【解決手段】 クロック同期式コントロールメモリ２０
は、多数のメモリセルＭｉｊからなるメモリアレイ１
１、ＰＬＬ回路により構成され内部コントロール同期ク
ロック信号ＣＬＫ’を発生する内部同期クロック発生回
路２１、メモリコントロール信号発生回路１２、アドレ
ス発生回路１３、Ｘデコーダ１４、Ｙデコーダ１５、入
出力回路１６及びＩ／Ｏバス１７を備え、内部同期クロ
ック発生回路２１は、メモリ２０内部で入力クロックＣ
ＬＫから内部コントロール同期クロックＣＬＫ’を発生
し、メモリコントロール信号発生回路１２に供給するよ
うに構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭ（Dynami
c RAM）等の半導体記憶装置に係り、詳細には、外部入
力クロックに同期してデータを取り込む同期式コントロ
ールを有する半導体記憶装置に関する。

【０００２】

【従来の技術】情報処理装置等の膨大なデータ量を扱う
データ処理システムでは、大容量化とともに、より高速
なデータ転送速度をもつメモリが要求されている。

【０００３】従来、メモリには同期式コントロールのメ
モリと、現在広く使用されている汎用ＤＲＡＭに代表さ
れる同期式でないメモリとがある。また、ＳＲＡＭでは
同期式のものは珍しくない。

【０００４】一方、近年、ＤＲＡＭにおいても、システ
ム設計が容易で高速化が可能な同期式コントロールを有
する同期式ＤＲＡＭ（ＳＤＲＡＭ）やテレビ用の大容量
ＦＩＦＯ、フィールドメモリ等が広く使われるようにな
ってきた。

【０００５】図１７は従来のクロック同期式コントロー
ルメモリの構成を示すブロック図である。

【０００６】図１７において、クロック同期式コントロ
ールメモリ１０は、多数のメモリセルＭｉｊ（１＝１〜
ｍ、ｊ＝１〜ｎ、ｍ，ｎはともに正の整数）からなるメ
モリアレイ１１、メモリコントロール信号発生回路１
２、アドレス発生回路１３、Ｘデコーダ１４、Ｙデコー
ダ１５、及び入出力回路１６を含んで構成される。

【０００７】メモリコントロール信号発生回路１２は、
メモリをコントロールするためのコントロール入力信号
（例えば、チップセレクトＣＳ、リードライトコントロ
ール信号ＲＷ、メモリコントロールクロックＣＬＫ等）
を基にメモリアクセス動作を行うための全ての回路に必
要なメモリコントロール信号を発生する。

【０００８】アドレス発生回路１３は、外部アドレス信
号を基に内部アドレスを発生し、内部ＸアドレスＡＸ、
内部ＹアドレスＡＹを出力する。

【０００９】Ｘデコーダ１４は、ＸアドレスＡＸが入力
され、多数存在するワードラインのうち、任意のワード
ラインＷｌｉ（１＝１〜ｍ）を選択する。

【００１０】Ｙデコーダ１５は、ＹアドレスＡＹが入力
され、多数存在するコラムのうち、任意のコラムＣｏｌ
ｊ（ｊ＝１〜ｎ）を選択する。

【００１１】入出力回路１６は、Ｉ／Ｏバス１７、Ｉ／
Ｏ入出力端子及びメモリコントロール信号発生回路１２
に接続され、所定タイミングでＩ／Ｏ入出力端子間でデ
ータを転送する。

【００１２】以上の構成において、Ｘデコーダ１４とＹ
デコーダ１５により選択される任意のメモリセルＭｉｊ
（１＝１〜ｍ、ｊ＝１〜ｎ）に蓄えられていたデータ
は、Ｉ／Ｏバス１７を介して入出力端子Ｉ／Ｏが接続さ
れた入出力回路１６に転送される。すなわち、アクセス
時、メモリセルＭｉｊはＩ／Ｏバス１７を介して入出力
回路１６に接続される。

【００１３】図１８は上記クロック同期コントロールメ
モリの動作を示すタイミングチャートであり、ライト動
作の場合の例である。図中、ｔ０，ｔ１，…はクロック
同期された時刻を示す。なお、リード動作もほぼ同様な
動作となるためリード動作の説明は省略する。

【００１４】時刻ｔ０：時刻ｔ０以前にリードライトコ
ントロール信号ＲＷはロウレベル（ここではＲＷがロウ
レベルでライトモードとなるとする）となり、チップセ
レクト信号ＣＳはハイレベル（ここではチップセレクト
信号がＣＳハイレベルでチップイネーブルとなるとす
る）となる。

【００１５】時刻ｔ０において、入力アドレス信号はク
ロックＣＬＫの立ち上がりによりメモリ１０内部に取り
込まれ、アドレス発生回路１３は、内部ＸアドレスＡ
Ｘ、内部ＹアドレスＡＹ（Ｙ０）を発生させる。

【００１６】この内部アドレスＡＸ，ＡＹは、Ｘデコー
ダ１４、Ｙデコーダ１５に供給され、Ｘデコーダ１４、
Ｙデコーダ１５により、任意のワードラインＷｌｉ、任
意のコラムＣｏｌｊが選択され、これらにより、アクセ
スしようとするメモリセルＭｉｊが選択される。

【００１７】この時、同時に入出力端子Ｉ／Ｏから入出
力回路１６に入力する入力データＤ０は同様にクロック
ＣＬＫの立ち上がりにより取り込まれ、Ｉ／Ｏバス１７
を介して選択されたメモリセルＭｌｊに書き込まれる。

【００１８】時刻ｔ１：アドレス発生回路１３において
クロックＣＬＫに同期して次の内部ＹアドレスＹ１を発
生し（例えば、時刻ｔ０で発生したＹアドレスのインク
リメンタルアドレス）、時刻ｔ０で選択されたメモリセ
ルとは異なるメモリセルを選択し、前記とまったく同様
な動作で書き込み動作が行われる。

【００１９】以降、時刻ｔ１で述べた動作を繰り返すこ
とにより同期式メモリ動作を連続して行うことができ
る。

【００２０】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のクロック同期コントロールメモリにあって
は、以下のような問題点があった。

【００２１】例えば、ライト動作の場合、外部入力クロ
ックＣＬＫの立ち上がりクロック（あるいは立ち下がり
クロック）に同期して、クロックの立ち上がりエッジご
とに、入力データを入出力回路１６から取り込む。この
ＣＬＫサイクルが高速化されるにつれ、クロックＣＬＫ
と入力データ信号との配線長、配線負荷の差からクロッ
クＣＬＫの立ち上がりエッジと入力データとの間にスキ
ュー（位相差）が発生し、動作マージンが悪くなるとい
う問題点が発生する。

【００２２】特に、クロックＣＬＫは他の回路をもコン
トロールするため配線長も長くなりがちであり、負荷も
多い。すなわち、クロックＣＬＫは高速サイクルで動作
させなければならない上にドライブするための負荷は大
きい。このため、大きなドライバが必要となり、パター
ン面積を必要とし、高速クロック出力のため消費電力が
大きくなるという問題点がある。

【００２３】また、信号線長が変化するような伝送線
を、クロックＣＬＫ及びデータが伝わってくる場合、常
にクロックＣＬＫとデータ間の同期をとることは非常に
困難となる。

【００２４】本発明は、クロック発生回路を小型化する
とともに、消費電力は小さくすることができ、クロック
サイクルの高速化に対応することができる半導体記憶装
置を提供することを目的とする。

【００２５】

【課題を解決するための回路】本発明に係る半導体記憶
装置は、外部入力クロックに同期してデータを取り込む
同期式コントロールを有する半導体記憶装置において、
外部入力クロックからメモリアクセスに用いるメモリコ
ントロールクロックを生成する内部同期クロック発生手
段を備え、内部同期クロック発生手段により生成したメ
モリコントロールクロックによりメモリアクセスを行う
ことを特徴とする。

【００２６】本発明に係る半導体記憶装置は、外部信号
により複数のメモリコントロール信号を発生するメモリ
コントロール信号発生回路と、リセット信号、あるいは
入力アドレスにより、内部アドレスを発生するアドレス
発生回路と、複数のメモリセルを有するメモリアレイ
と、内部アドレスが入力され、メモリアレイを構成する
メモリセルを選択するためのデコーダと、選択されたメ
モリセルと入出力端子を有する入出力回路を接続するた
めのデータバスとを備えた半導体記憶装置において、外
部入力クロックに同期し、かつ、該外部入力クロック周
波数を逓倍した内部同期クロックを発生する内部同期ク
ロック発生手段を備え、内部同期クロック発生手段によ
り発生した内部同期クロックにより、実際のメモリ動作
をコントロールすることを特徴とする。

【００２７】上記内部同期クロック発生手段は、入力ク
ロックに関わらず、発振クロック周波数をホールトし発
生し続ける機能を有し、外部入力クロックに同期して内
部同期クロックを発生するとともに、外部コントロール
信号により、外部入力クロックに関わらず、内部同期ク
ロックを発生し続けて自走させるものであってもよい。

【００２８】上記内部同期クロック発生手段は、パイロ
ットクロックと該パイロットクロックに続く転送データ
からなるシリアル転送信号を受け取り、パイロットクロ
ックに同期して内部同期クロックを発生するとともに、
外部コントロール信号により、パイロットクロックに関
わらず、内部同期クロックを発生し続けて自走させるも
のであってもよい。

【００２９】本発明に係る半導体記憶装置は、入力され
るクロック数を計数し、所定のクロック数を計数すると
外部コントロール信号を発生するクロック計数手段を備
え、内部同期クロック発生手段が、外部入力クロックに
同期して内部同期クロックを発生するとともに、外部コ
ントロール信号により、外部入力クロックに関わらず、
内部同期クロックを発生し続けて自走させるものであっ
てもよい。

【００３０】本発明に係る半導体記憶装置は、パイロッ
トクロックと該パイロットクロックに続く転送データか
らなるシリアル転送信号を受け取り、パイロットクロッ
ク数を計数し、所定のクロック数を計数すると外部コン
トロール信号を発生するクロック計数手段を備え、内部
同期クロック発生手段が、シリアル転送信号を受け取
り、パイロットクロックに同期して内部同期クロックを
発生するとともに、クロック計数手段により発生した外
部コントロール信号により、パイロットクロックに関わ
らず、内部同期クロックを発生し続けて自走させるもの
であってもよい。

【００３１】上記クロック計数手段は、シリアル転送信
号からメモリコントロール信号発生回路を活性化するチ
ップイネーブル信号を発生するものであってもよい。

【００３２】本発明にに係る半導体記憶装置は、シリア
ル転送信号の論理をデコードし、各メモリコントロール
回路をリセットするための内部リセット信号を発生する
リセット信号発生手段を備えたものであってもよい。

【００３３】上記内部同期クロック発生手段は、ＰＬＬ
回路から構成されていてもよく、また、上記ＰＬＬ回路
は、位相比較器、ループフィルタ、及び電圧制御発振器
を備え、ループフィルタは、外部コントロール信号によ
り動作がホールト可能であり、動作がホールトされる
と、電圧制御発振器の出力を一定とし、入力クロックに
関わらず、内部同期クロックを発生し続けるものであっ
てもよい。

【００３４】本発明に係る半導体記憶装置は、同期式Ｄ
ＲＡＭであってもよい。

【００３５】

【発明の実施の形態】本発明に係る半導体記憶装置は、
ＤＲＡＭ等の半導体メモリに適用することができる。

【００３６】まず、本発明の基本的な考え方について説
明する。

【００３７】従来のクロック同期コントロールメモリで
は、外部入力クロックＣＬＫに同期して、入力データを
取り込んでいた。このため、ＣＬＫサイクルの高速化に
伴ってＣＬＫと入力データ信号との配線長、配線負荷の
影響が増え、またクロック供給のためのドライバの消費
電力が増大し、さらにはＣＬＫとデータ間の同期をとる
のが困難になっていた。

【００３８】そこで本発明では、メモリ内に、例えばＰ
ＬＬ（Phase Locked Loop）を使用した内部同期クロッ
ク発生手段を設け、メモリに直接入力するコントロール
クロックをそのままメモリアクセスを行う内部クロック
ＣＬＫに使わず、上記内部同期クロック発生手段を用い
て、メモリに直接入力するコントロールクロックを同期
した内部メモリコントロールクロックＣＬＫ’を発生し
メモリアクセスを行うようにする。

【００３９】メモリに直接する入力するクロックＣＬＫ
の入力の仕方には以下のようにいくつかの方法が考えら
れる。

【００４０】（ｉ）クロックＣＬＫが従来通り単独の伝
送経路を通ってくる場合 ＰＬＬを使った内部同期クロック発生手段により、同期
逓倍クロックＣＬＫ’を発生して内部クロックを発生さ
せればメモリに入力するクロックＣＬＫの周波数を低く
抑えることができるのでＣＬＫ発生回路は小型化でき、
かつ、消費電力は小さくなる。

【００４１】（ｉｉ）クロックＣＬＫが他信号経路と共
通信号経路を通ってくる場合 例えば、入力データ転送配線とＣＬＫ転送配線を共有化
し、データ信号転送の直前に、これから書き込もうとす
るデータの書き込みクロックＣＬＫをこの共有転送経路
を使ってパイロットクロックとして何クロックか転送し
ておき、上記内部同期クロック発生手段により、この書
き込みクロックと同期したクロックＣＬＫ’を発生して
自走させておいた後、同じ伝送経路で入力データを転送
し、ＰＬＬの自走クロックＣＬＫ’に同期してメモリに
対する書き込みをする。

【００４２】このようにした場合、クロック、入力デー
タ伝送経路がどのように変わっても入力データとクロッ
クの同期は確保されるため、どのような条件下において
もメモリに対する書き込みは確実に行える。

【００４３】特に、シリアル転送システムにおいて有効
であり、必ずしもクロック、入力データは伝送線を通っ
て転送される必要はなく、電波として空間を転送されて
もいいし、ＩＲＤＡシステムのように赤外線で転送され
てもよい。

【００４４】次に、上記基本的な考え方に基づいて本発
明の実施形態を詳細に説明する。

【００４５】第１の実施形態 図１は本発明の第１の実施形態に係る半導体記憶装置の
構成図である。図１に示す半導体記憶装置は、クロック
同期式コントロールメモリに適用した例である。本実施
形態に係る半導体記憶装置の説明にあたり図１７に示す
半導体記憶装置と同一構成部分には同一符号を付してい
る。

【００４６】図１において、クロック同期式コントロー
ルメモリ２０（半導体記憶装置）は、多数のメモリセル
Ｍｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ、ｍ，ｎはともに正の
整数）からなるメモリアレイ１１、内部コントロール同
期クロック信号ＣＬＫ’を発生する内部同期クロック発
生回路（内部同期クロック発生手段）２１、メモリコン
トロール信号発生回路１２、アドレス発生回路１３、Ｘ
デコーダ１４、Ｙデコーダ１５、及び入出力回路１６を
含んで構成される。

【００４７】内部同期クロック発生回路２１は、ＰＬＬ
（Phase Locked Loop）周波数シンセサイザ回路により
構成され、メモリ２０内部で入力クロックＣＬＫから内
部コントロール同期クロックＣＬＫ’を発生し、メモリ
コントロール信号発生回路１２に供給する。ＰＬＬ回路
例については、図２〜４により後述する。

【００４８】メモリコントロール信号発生回路１２は、
メモリをコントロールするためのコントロール入力信号
（例えば、チップセレクトＣＳ、リードライトコントロ
ール信号ＲＷ、内部コントロール同期クロックＣＬＫ’
等）を基にメモリアクセス動作を行うための全ての回路
に必要なメモリコントロール信号を発生する。

【００４９】アドレス発生回路１３は、外部アドレス信
号を基に内部アドレスを発生し、内部ＸアドレスＡＸ、
内部ＹアドレスＡＹを出力する。

【００５０】Ｘデコーダ１４は、ＸアドレスＡＸが入力
され、多数存在するワードラインのうち、任意のワード
ラインＷｌｉ（１＝１〜ｍ）を選択する。

【００５１】Ｙデコーダ１５は、ＹアドレスＡＹが入力
され、多数存在するコラムのうち、任意のコラムＣｏｌ
ｊ（ｊ＝１〜ｎ）を選択する。

【００５２】入出力回路１６は、Ｉ／Ｏバス１７、Ｉ／
Ｏ入出力端子及びメモリコントロール信号発生回路１２
に接続され、所定タイミングでＩ／Ｏ入出力端子間でデ
ータを転送する。

【００５３】また、Ｘデコーダ１４とＹデコーダ１５に
より選択される任意のメモリセルＭｉｊ（１＝１〜ｍ、
ｊ＝１〜ｎ）に蓄えられていたデータは、Ｉ／Ｏバス１
７を介して入出力端子Ｉ／Ｏが接続された入出力回路１
６に転送される。すなわち、アクセス時、メモリセルＭ
ｉｊはＩ／Ｏバス１７を介して入出力回路１６に接続さ
れる。

【００５４】このように、本実施形態に係るクロック同
期式コントロールメモリ２０は、内部にＰＬＬを使用し
た内部同期クロック発生回路２１を設け、メモリに直接
入力するコントロールクロックＣＬＫをそのままメモリ
アクセスを行う内部クロックＣＬＫに使わず、内部同期
クロック発生回路２１によりメモリ２０に直接入力する
コントロールクロックＣＬＫを同期した内部メモリコン
トロールクロックＣＬＫ’を発生しメモリアクセスを行
うようにしたものである。

【００５５】すなわち、外部入力クロックＣＬＫが、直
接、メモリのコントロールクロックとならず、内部同期
クロック発生回路２１が外部入力クロックＣＬＫを基に
発生する内部コントロール同期クロックＣＬＫ’がメモ
リのコントロールクロックとなる点が従来例と異なる。

【００５６】図２〜図４はＰＬＬからなる内部同期クロ
ック発生回路２１の構成例について説明する。

【００５７】ＰＬＬは、位相比較器（ＰＤ：phase dete
ctor）、ループフィルタ（ＬＰ）、及び電圧制御発振器
（ＶＣＯ：voltage controlled osilator）を備え、基
準周波数のＮ倍（Ｎは整数）の基準周波数と同期した周
波数を作り出す回路装置である。

【００５８】図２は内部同期クロック発生回路２１を構
成する１例として、広く用いられているＰＬＬ回路ブロ
ックの最も簡単な構成例（Ｎ＝１の場合）を示す図であ
る。

【００５９】図２において、ＰＬＬ３０は、位相比較器
３１、ループフィルタ３２、及び電圧制御発振器３３か
ら構成される。

【００６０】位相比較器３１は、クロック入力Ｆｉｎと
電圧制御発振器３３の出力Ｆｏｕｔとの位相差を比較
し、位相差信号Ｆａをループフィルタ３２に出力する。

【００６１】ループフィルタ３２は、位相差信号Ｆａを
積分して平均化し、位相差信号（直流）を電圧制御発振
器３３に出力する。

【００６２】電圧制御発振器３３は、位相差信号によっ
て発振周波数を変えた出力Ｆｏｕｔを出力する。

【００６３】上記ＰＬＬ３０の動作は以下のようなもの
である。

【００６４】位相比較器３１には、クロック入力Ｆｉｎ
と電圧制御発振器３３の出力Ｆｏｕｔが入力され、位相
比較器３１は両者の位相差を比較し、その位相差に応じ
た位相差信号Ｆａを発生する。

【００６５】ループフィルタ３２では、その位相差信号
Ｆａを積分して平均化し、位相差信号（直流）Ｆｂを電
圧制御発振器３３に出力する。電圧制御発振器３３で
は、ループフィルタ３２から発生する位相差信号Ｆｂの
大きさによって発振周波数（位相）を変えた出力Ｆｏｕ
ｔを出力する。つまり、電圧制御発振器３３はＦｉｎ
（周波数ｆｉｎ）とＦｏｕｔ（周波数ｆｏｕｔ）の位相
差が等しくなるようにＦｏｕｔを発生する。これによ
り、ＦｉｎとＦｏｕｔは同期が取れた同一周波数のクロ
ックとなる。

【００６６】図３は内部同期クロック発生回路２１を構
成する他のＰＬＬ回路ブロックの構成例を示す図であ
り、前記図２の電圧制御発振器３３と位相比較器３１と
の間に周波数を１／Ｎ倍する分周器３４を挿入したもの
である。

【００６７】図３において、分周器３４は、電圧制御発
振器３３の出力Ｆｏｕｔの周波数を１／Ｎにして位相比
較器３１に出力する。

【００６８】電圧制御発振器３３の出力Ｆｏｕｔは、分
周器３４に入力され、分周器３４の出力Ｆｄ（周波数ｆ
ｄ）はクロック入力Ｆｉｎとともに位相比較器３１の入
力となる。

【００６９】このようなＰＬＬ回路においては、クロッ
ク入力Ｆｉｎと分周器３４の出力Ｆｄを一致させるよう
なフィードバックがかかるため、ｆｄ＝ｆｉｎとなり、
電圧制御発振器３３の出力Ｆｏｕｔの発振周波数ｆｏｕ
ｔはｆｉｎのＮ倍となる。

【００７０】図４は内部同期クロック発生回路２１を構
成する他のＰＬＬ回路ブロックの構成例を示す図であ
り、前記図３と同一構成部分には同一符号を付してい
る。

【００７１】図４において、コントロール信号ＳＴ／は
ロウレベルで位相比較器３１に入力する信号をディスエ
ーブルとし、ループフィルタ３２の動作をホールトする
ことにより、出力Ｆｄを一定出力とする。これにより、
電圧制御発振器３３の発生するＦｏｕｔは一定の出力と
なる。

【００７２】すなわち、クロック入力Ｆｉｎに関わら
ず、発生クロックＦｏｕｔはコントロール信号ＳＴ／が
ロウレベルになった後は一定となり、Ｆｉｎが全く止ま
ってしまっても内部同期クロック発生回路２１は自走ク
ロックを出力し続ける形になる。ここで、入力クロック
Ｆｉｎと同期の取れたクロックを自走させるのみなら分
周器３４は必要ない。

【００７３】このように、図４のＰＬＬ回路は、入力ク
ロックに関わらず、電圧制御発振器３３の発振クロック
周波数をホールトし、自走させるコントロール信号ＳＴ
／を入力できるタイプのＰＬＬである。

【００７４】以下、上述のように構成されたクロック同
期式コントロールメモリ２０の動作を説明する。

【００７５】図５は上記クロック同期コントロールメモ
リ２０の動作を示すタイミングチャートであり、ライト
動作の場合の例である。図中、ｔ０，ｔ１，…はクロッ
ク同期された時刻を示す。なお、リード動作もほぼ同様
な動作となるためリード動作の説明は省略する。

【００７６】図５において、前記図２の外部入力クロッ
クＣＬＫと内部コントロール同期クロックＣＬＫ’の関
係以外、すなわち、前記図２のＣＬＫをＣＬＫ’で置き
換えただけであり、内部動作は、図１の従来のクロック
同期コントロールメモリと同様である。

【００７７】時刻ｔ０：時刻ｔ０以前にリードライトコ
ントロール信号ＲＷはロウレベル（ここではＲＷがロウ
レベルでライトモードとなるとする）となり、チップセ
レクト信号ＣＳはハイレベル（ここではチップセレクト
信号がＣＳハイレベルでチップイネーブルとなるとす
る）となる。

【００７８】時刻ｔ０において、入力アドレス信号は内
部コントロール同期クロックＣＬＫ’の立ち上がりによ
りメモリ２０内部に取り込まれ、アドレス発生回路１３
は、内部ＸアドレスＡＸ、内部ＹアドレスＡＹ（Ｙ０）
を発生させる。

【００７９】この内部アドレスＡＸ，ＡＹはＸデコーダ
１４、Ｙデコーダ１５に供給され、Ｘデコーダ１４、Ｙ
デコーダ１５により、任意のワードラインＷｌｉ、任意
のコラムＣｏｌｊが選択され、これらにより、アクセス
しようとするメモリセルＭｉｊが選択される。

【００８０】この時、同時に入出力端子Ｉ／Ｏから入出
力回路１６に入力する入力データＤ０は同様に内部コン
トロール同期クロックＣＬＫ’の立ち上がりにより取り
込まれ、Ｉ／Ｏバス１７を介して選択されたメモリセル
Ｍｌｊに書き込まれる。

【００８１】時刻ｔ１：アドレス発生回路１３において
内部コントロール同期クロックＣＬＫ’に同期して次の
内部ＹアドレスＹ１を発生し（例えば、時刻ｔ０で発生
したＹアドレスのインクリメンタルアドレス）、時刻ｔ
０で選択されたメモリセルとは異なるメモリセルを選択
し、前記とまったく同様な動作で書き込み動作が行われ
る。

【００８２】以降、時刻ｔ１で述べた動作を繰り返すこ
とにより同期式メモリ動作を連続して行うことができ
る。

【００８３】図５に示すように、メモリ２０に入力する
クロックＣＬＫは、内部同期クロック発生回路２１で逓
倍され、実際にメモリアクセスに使用される内部クロッ
クＣＬＫ’を発生する。すなわち、メモリ２０内にはＰ
ＬＬからなる内部同期クロック発生回路２１が存在し、
入力クロックを逓倍した周波数の内部同期クロックＣＬ
Ｋ’を発生してメモリアクセスをする。

【００８４】以上説明したように、第１の実施形態に係
るクロック同期式コントロールメモリ２０は、多数のメ
モリセルＭｉｊからなるメモリアレイ１１、ＰＬＬ回路
により構成され内部コントロール同期クロック信号ＣＬ
Ｋ’を発生する内部同期クロック発生回路２１、メモリ
コントロール信号発生回路１２、アドレス発生回路１
３、Ｘデコーダ１４、Ｙデコーダ１５、入出力回路１６
及びＩ／Ｏバス１７を備え、内部同期クロック発生回路
２１は、メモリ２０内部で入力クロックＣＬＫから内部
コントロール同期クロックＣＬＫ’を発生し、メモリコ
ントロール信号発生回路１２に供給するように構成した
ので、同期逓倍クロックＣＬＫ’を発生して内部クロッ
クを発生させることによりメモリに入力するクロックＣ
ＬＫの周波数を低く抑えることができ、クロック発生回
路を小型化することができ、かつ、消費電力を小さくす
ることができる。

【００８５】したがって、高速なメモリアクセスができ
ることとなり、データ処理装置等高速性を要求される情
報処理装置に適用して好適である。

【００８６】第２の実施形態 図６は本発明の第２の実施形態に係る半導体記憶装置の
構成図である。本実施形態に係る半導体記憶装置の説明
にあたり図１に示すメモリと同一構成部分には同一符号
を付して重複部分の説明を省略する。

【００８７】図６において、クロック同期式コントロー
ルメモリ４０（半導体記憶装置）は、多数のメモリセル
Ｍｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ）からなるメモリアレ
イ１１、内部コントロール同期クロック信号ＣＬＫ’を
発生する内部同期クロック発生回路４１（内部同期クロ
ック発生手段）、メモリコントロール信号発生回路１
２、アドレス発生回路１３、Ｘデコーダ１４、Ｙデコー
ダ１５、及び入出力回路１６を含んで構成される。

【００８８】内部同期クロック発生回路４１は、ＰＬＬ
回路により構成され、メモリ４０内部で入力クロックＣ
ＬＫから内部コントロール同期クロックＣＬＫ’を発生
し、メモリコントロール信号発生回路１２に供給する。
本実施形態では、内部同期クロック発生回路４１が、前
記図４に示したような入力クロックに関わらず、電圧制
御発振器３３の発振クロック周波数をホールトし、自走
させるコントロール信号ＳＴ／を入力できるタイプのＰ
ＬＬ回路により構成される。

【００８９】内部同期クロック発生回路４１には、入力
クロックに関わらず、電圧制御発振器３３（図４）の発
振クロック周波数をホールトし、自走させるためのコン
トロール信号ＳＴ／及びクロックＣＬＫが入力される。
ここで、入力クロックＦｉｎと同期の取れたクロックを
自走させるのみの場合には、図４に示す分周器３４は必
ずしも必要ない。

【００９０】以下、上述のように構成されたクロック同
期式コントロールメモリ４０の動作を説明する。

【００９１】図７は上記クロック同期コントロールメモ
リ４０の動作を示すタイミングチャートであり、ライト
動作の場合の例である。図中、ｔ０，ｔ１，…はクロッ
ク同期された時刻を示す。

【００９２】時刻ｔ０−ｔ１：コントロール信号ＳＴ／
がハイレベルとなり、入力クロックＣＬＫが時刻ｔ１ま
で連続して所定数のクロックが入力する。時刻ｔ１付近
になって内部同期クロック発生回路４１は、入力クロッ
クＣＬＫを受けてＣＬＫに同期した内部コントロール同
期クロックＣＬＫ’を発生しはじめる。ここでは、図４
の破線で囲った分周器３４がない、すなわちＮ＝１の場
合の内部同期クロック発生回路４１を考える。

【００９３】時刻ｔ１：コントロール信号ＳＴ／がロウ
レベルとなり、入力クロックＣＬＫに関わらず、内部コ
ントロール同期クロックＣＬＫ’は内部同期クロック発
生回路４１より出力され続ける（自走する）。

【００９４】時刻ｔ２：時刻ｔ２以前にリードライトコ
ントロール信号ＲＷはロウレベル（ここではＲＷがロウ
レベルでライトモードとなるとする）となり、チップセ
レクト信号ＣＳはハイレベル（ここではチップセレクト
信号ＣＳがハイレベルでチップイネーブルとなるとす
る）となる。

【００９５】時刻ｔ２において、入力アドレス信号は内
部同期クロック発生回路４１から発生する内部コントロ
ール同期クロック（自走クロック）ＣＬＫ’の立ち上が
りによりメモリ４０内部に取り込まれ、内部Ｘアドレス
ＡＸ，内部ＹアドレスＡＹ（Ｙ０）を発生させる。この
内部アドレスＡＸ，ＡＹはＸデコーダ１４、Ｙデコーダ
１５に供給され、Ｘデコーダ１４、Ｙデコーダ１５によ
り任意のワードラインＷｌｉ、任意のコラムＣｏｌｊが
選択され、これらにより、アクセスしようとするメモリ
セルＭｌｊが選択される。

【００９６】この時、同時に入出力端子Ｉ／Ｏから入出
力回路１６に入力する入力データＤ０は、同様に内部コ
ントロール同期クロックＣＬＫ’の立ち上がりにより取
り込まれ、Ｉ／Ｏバス１７を介して選択されたメモリセ
ルＭｌｊに書き込まれる。

【００９７】時刻ｔ３：アドレス発生回路１３において
内部コントロール同期クロックＣＬＫ’に同期して次の
内部ＹアドレスＹ１を発生し（例えば、時刻ｔ２で発生
したＹアドレスのインクリメンタルアドレス）、時刻ｔ
２で選択されたメモリセルとは異なるメモリセルを選択
し、前記とまったく同様な動作で書き込み動作が行われ
る。

【００９８】以降、時刻ｔ３で説明した動作を繰り返す
ことにより同期式メモリ動作を連続して行うことができ
る。

【００９９】以上説明したように、第２の実施形態に係
るクロック同期式コントロールメモリ４０は、メモリ４
０内部で入力クロックＣＬＫから内部コントロール同期
クロックＣＬＫ’を発生し、メモリコントロール信号発
生回路１２に供給する内部同期クロック発生回路４１を
備え、内部同期クロック発生回路４１は、入力クロック
に関わらず、電圧制御発振器３３の発振クロック周波数
をホールトし、自走させるコントロール信号ＳＴ／を入
力できるタイプのＰＬＬ回路により構成されているの
で、以下のような効果を得ることができる。

【０１００】例えば、入力データ転送配線とＣＬＫ転送
配線を共有化し、データ信号転送の直前に、これから書
き込もうとするデータの書き込みクロックＣＬＫをこの
共有転送経路を使って、パイロットクロックを同期信号
として何クロックか転送しておき、内部同期クロック発
生回路４１により、この書き込みクロックと同期した内
部コントロール同期クロックＣＬＫ’を発生して自走さ
せておいた後、同じ伝送経路で入力データを転送し、自
走クロックＣＬＫ’に同期してメモリに対する書き込み
をする。

【０１０１】このようにした場合、どのようになクロッ
ク信号及び入力データ等の伝送経路が変わって信号の位
相差が生じたとしても、入力データとクロックの同期は
確保されるため、どのような条件下においてもメモリに
対する書き込みは確実に行える。

【０１０２】特に、シリアル転送システムにおいて有効
であり、必ずしもクロック、入力データは伝送線を通っ
て転送される必要はなく、テレビ信号のように電波とし
て空間を転送されてもよいし、ＩＲＤＡシステムのよう
に赤外線で転送されてもよい。

【０１０３】第３の実施形態 図８は本発明の第３の実施形態に係る半導体記憶装置の
構成図である。本実施形態に係る半導体記憶装置の説明
にあたり図６に示すメモリと同一構成部分には同一符号
を付して重複部分の説明を省略する。

【０１０４】図８において、クロック同期式コントロー
ルメモリ５０（半導体記憶装置）は、多数のメモリセル
Ｍｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ）からなるメモリアレ
イ１１、内部コントロール同期クロック信号ＣＬＫ’を
発生する内部同期クロック発生回路４１、メモリコント
ロール信号発生回路１２、アドレス発生回路１３、Ｘデ
コーダ１４、Ｙデコーダ１５、及び入出力回路１６を含
んで構成される。

【０１０５】内部同期クロック発生回路４１は、ＰＬＬ
回路により構成され、メモリ４０内部で入力クロックＣ
ＬＫから内部コントロール同期クロックＣＬＫ’を発生
し、メモリコントロール信号発生回路１２に供給する。

【０１０６】本実施形態では、内部同期クロック発生回
路４１に入力されるクロック入力ＣＬＫと、入出力回路
１６への入力とを共通にし、図９に示すようなシリアル
転送信号ＳＩＮとして入力する。

【０１０７】図９は一般的なシリアル転送信号波形を示
す波形図である。

【０１０８】図９に示すように、一般的にシリアル転送
信号は、まず、同期信号（パイロットクロック）を転送
し、その後転送データを送る。パイロットクロックによ
って同期を取ることにより受取側はその後転送されてく
るデータをシステム中に取り込むことができる。

【０１０９】以下、上述のように構成されたクロック同
期式コントロールメモリ５０の動作を説明する。

【０１１０】図１０は上記クロック同期コントロールメ
モリ５０の動作を示すタイミングチャートであり、ライ
ト動作の場合の例である。図中、ｔ０，ｔ１，…はクロ
ック同期された時刻を示す。

【０１１１】時刻ｔ０−ｔ１：コントロール信号ＳＴ／
がハイレベルとなり、ＳＴ／が時刻ｔ１でロウレベルに
なるまでパイロットクロックを入力する。時刻ｔ１付近
になって内部同期クロック発生回路４１はシリアル転送
信号ＳＩＮを受けてパイロットクロックに同期したクロ
ックＣＬＫ’を発生しはじめる。ここでは、前記図４の
破線で囲った分周器３４がない、すなわちＮ＝１の場合
の内部同期クロック発生回路４１を考える。

【０１１２】時刻ｔ１：コントロール信号ＳＴ／がロウ
レベルとなり、入力されるシリアル転送信号ＳＩＮに関
わらず、内部同期クロック発生回路４１から内部コント
ロール同期クロック信号ＣＬＫ’が出力され続ける（自
走する）。

【０１１３】時刻ｔ２：時刻ｔ２以前にリードライトコ
ントロール信号ＲＷはロウレベル（ここではＲＷがロウ
レベルでライトモードとなるとする）となり、チップセ
レクト信号ＣＳはハイレベル（ここではチップセレクト
信号ＣＳがハイレベルでチップイネーブルとなるとす
る）となる。

【０１１４】時刻ｔ２において、入力アドレス信号は内
部同期クロック発生回路４１から発生する内部コントロ
ール同期クロック（自走クロック）ＣＬＫ’の立ち上が
りによりメモリ５０内部に取り込まれ、内部Ｘアドレス
ＡＸ，内部ＹアドレスＡＹ（Ｙ０）を発生させる。この
内部アドレスＡＸ，ＡＹにより、Ｘデコーダ１４、Ｙデ
コーダ１５により、任意のワードラインＷｌｉ、任意の
コラムＣｏｌｊが選択され、これらにより、アクセスし
ようとするメモリセルＭｉｊが選択される。

【０１１５】この時、同時にシリアル転送信号ＳＩＮと
して入出力回路１６に入力される入力データは、同様に
内部コントロール同期クロックＣＬＫ’の立ち上がりに
より取り込まれ、Ｉ／Ｏバス１７を介して選択されたメ
モリセルＭｉｊに書き込まれる。

【０１１６】時刻ｔ３：アドレス発生回路１３におい
て、内部コントロール同期クロックＣＬＫ’に同期して
次の内部ＹアドレスＹ１を発生し（例えば、時刻ｔ２で
発生したＹアドレスのインクリメンタルアドレス）、時
刻ｔ２で選択されたメモリセルとは異なるメモリセルを
選択し、前記とまったく同様な動作で書き込み動作が行
われる。

【０１１７】以降、時刻ｔ３で説明した動作を繰り返す
ことにより同期式メモリ動作を連続して行うことができ
る。

【０１１８】以上説明したように、第３の実施形態に係
るクロック同期式コントロールメモリ５０は、内部同期
クロック発生回路４１は、入力クロックに関わらず、電
圧制御発振器３３の発振クロック周波数をホールトし、
自走させるコントロール信号ＳＴ／を入力できるタイプ
のＰＬＬ回路により構成し、クロック入力端子とデータ
入力端子を共通にしているので、第２の実施形態と同様
な効果を得ることができるとともに、以下のような効果
を得ることができる。

【０１１９】図１１は本実施形態に係るクロック同期式
コントロールメモリ５０の効果を説明するための図であ
り、図１１（ａ）は比較のための従来例を、図１１
（ｂ）は本実施形態を示す。

【０１２０】例えば、図１１（ａ）に示すように、コン
トロールクロックＣＬＫとデータバスＤＢが異なる場合
を考える。これはコントロールクロック配線がデータバ
スと比較して長い、あるいは、負荷容量が大きいなどの
場合であり実システムではしばしば発生する。

【０１２１】この場合、送り側ではコントロールクロッ
クとデータ波形との関係は、図１１（ａ）に示すように
クロックＣＬＫの立ち上がりに同期してデータＤＢをラ
ッチできるような理想的タイミングになっていたとして
も、受取側のメモリではクロックＣＬＫ’とデータＤ
Ｂ’の関係には位相差（スキュー）が発生し、正常なメ
モリ書き込みができなくなってしまう。

【０１２２】これに対して本実施形態では、コントロー
ルクロック（パイロットクロック）とメモリ５０に書き
込まれるデータは同一経路を転送されるため、受取側の
メモリ５０が発生するパイロットクロックＣＬＫ’に同
期した自走クロックＣＬＫｉｎ’と受取側でのデータの
位相遅れは、図１１（ｂ）に示すように同じになり、ク
ロックＣＬＫｉｎとデータＤＢ’の波形のタイミングは
送り側と同様なクロックＣＬＫの立ち上がりに同期して
データＤＢをラッチできるような理想的タイミングを再
現できる。

【０１２３】これにより、どのように信号転送経路が変
わっても正常なメモリに対する書き込みができる。

【０１２４】第４の実施形態 図１２は本発明の第４の実施形態に係る半導体記憶装置
の構成図である。本実施形態に係る半導体記憶装置の説
明にあたり図８に示すメモリと同一構成部分には同一符
号を付して重複部分の説明を省略する。

【０１２５】図１２において、クロック同期式コントロ
ールメモリ６０（半導体記憶装置）は、多数のメモリセ
ルＭｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ）からなるメモリア
レイ１１、内部コントロール同期クロック信号ＣＬＫ’
を発生する内部同期クロック発生回路４１、内部同期ク
ロック発生回路４１にＳＴ／を出力するクロック計数回
路６１（クロック計数手段）、メモリコントロール信号
発生回路１２、アドレス発生回路１３、Ｘデコーダ１
４、Ｙデコーダ１５、及び入出力回路１６を含んで構成
される。

【０１２６】内部同期クロック発生回路４１は、ＰＬＬ
回路により構成され、メモリ４０内部で入力クロックＣ
ＬＫから内部コントロール同期クロックＣＬＫ’を発生
し、メモリコントロール信号発生回路１２に供給する。
本実施形態では、内部同期クロック発生回路４１に入力
されるクロック入力ＣＬＫと、入出力回路１６への入力
とを共通にし、シリアル転送信号ＳＩＮとして入力す
る。

【０１２７】また、クロック計数回路６１は、クロック
ＣＬＫ端子と書き込み入力端子を共通にしたＳＩＮ端子
とリセット信号ＲＳＴが入力され、入力クロック数を計
数し、内部同期クロック発生回路４１にコントロール信
号ＳＴ／を出力する。

【０１２８】このように、本実施形態に係るクロック同
期式コントロールメモリ６０は、図８に示すメモリ５０
に、クロックＣＬＫ端子と書き込み入力端子を共通にし
たＳＩＮ端子とリセット信号ＲＳＴを入力し、入力クロ
ック数を計数して内部同期クロック発生回路４１にコン
トロール信号ＳＴ／を出力するクロック計数回路６１が
付加された構成となっている。

【０１２９】以下、上述のように構成されたクロック同
期式コントロールメモリ６０の動作を説明する。

【０１３０】クロック同期コントロールメモリ６０の基
本動作は、前記図８に示すメモリ５０の動作と同じであ
る。

【０１３１】本実施形態では、クロック計数回路６１に
よりシリアル転送信号ＳＩＮとして入力されるパイロッ
トクロック数を計数し、ＳＩＮから入力する情報のどの
部分からが実際のメモリに対する入力データ信号かを判
断し、ＳＴ／を発生することによりメモリに書き込みデ
ータとして取り込むかを決定する。

【０１３２】以上説明したように、第４の実施形態に係
るクロック同期式コントロールメモリ６０は、クロック
ＣＬＫ端子と書き込み入力端子を共通にしたＳＩＮ端子
とリセット信号ＲＳＴを入力し、入力クロック数を計数
して内部同期クロック発生回路４１にコントロール信号
ＳＴ／を出力するクロック計数回路６１を備えて構成し
たので、第３の実施形態の効果に加え、第３の実施形態
ではコントロール信号ＳＴ／を書き込み入力とは別個に
入力していたが、本実施形態では、ＳＩＮ端子から入力
するパイロットクロック数をクロック計数回路６１で数
えることにより、コントロール配線を減らすことがで
き、また、内部的にＳＴ／を発生させているためＳＴ／
のコントロールを外部でする必要がなくシステム設計が
容易となる。

【０１３３】第５の実施形態 図１３は本発明の第５の実施形態に係る半導体記憶装置
の構成図である。本実施形態に係る半導体記憶装置の説
明にあたり図１２に示すメモリと同一構成部分には同一
符号を付して重複部分の説明を省略する。

【０１３４】図１３において、クロック同期式コントロ
ールメモリ７０は、多数のメモリセルＭｉｊ（１＝１〜
ｍ、ｊ＝１〜ｎ）からなるメモリアレイ１１、内部コン
トロール同期クロック信号ＣＬＫ’を発生する内部同期
クロック発生回路４１、内部同期クロック発生回路４１
にＳＴ／を、メモリコントロール信号発生回路１２に内
部チップセレクト信号ＣＳ’を出力するクロック計数回
路７１（クロック計数手段）、メモリコントロール信号
発生回路１２、アドレス発生回路１３、Ｘデコーダ１
４、Ｙデコーダ１５、及び入出力回路１６を含んで構成
される。

【０１３５】内部同期クロック発生回路４１は、ＰＬＬ
回路により構成され、メモリ４０内部で入力クロックＣ
ＬＫから内部コントロール同期クロックＣＬＫ’を発生
し、メモリコントロール信号発生回路１２に供給する。
本実施形態では、内部同期クロック発生回路４１に入力
されるクロック入力ＣＬＫと、入出力回路１６への入力
とを共通にし、シリアル転送信号ＳＩＮとして入力す
る。

【０１３６】また、クロック計数回路７１は、クロック
ＣＬＫ端子と書き込み入力端子を共通にしたＳＩＮ端子
とリセット信号ＲＳＴが入力され、入力クロック数を計
数し、内部同期クロック発生回路４１にコントロール信
号ＳＴ／を出力するとともに、内部チップセレクト信号
ＣＳ’を発生しメモリコントロール信号発生回路１２に
供給する。

【０１３７】特に、本実施形態に係るクロック同期式コ
ントロールメモリ７０は、クロック計数回路７１が内部
チップセレクト信号ＣＳ’を発生し、そのＣＳ’がメモ
リコントロール信号発生回路１２に従前のチップセレク
ト信号と同様に入力される点が異なる。

【０１３８】以下、上述のように構成されたクロック同
期式コントロールメモリ７０の動作を説明する。

【０１３９】図１４は上記クロック同期コントロールメ
モリ７０の動作を示すタイミングチャートであり、ライ
ト動作の場合の例である。図中、ｔ０，ｔ１，…はクロ
ック同期された時刻を示す。

【０１４０】クロック同期コントロールメモリ７０の基
本動作は、前記図１２に示すメモリ６０の動作と同じで
ある。

【０１４１】すなわち、クロック計数回路７１は内部チ
ップセレクト信号ＣＳ’を発生し、そのＣＳ’がメモリ
コントロール信号発生回路１２に従前のチップセレクト
信号同様に入力し、チップセレクト信号として働く。

【０１４２】時刻ｔ０において、リセット信号ＲＳＴが
入力され、各メモリコントロール回路を初期化し、パイ
ロットクロックの入力を待つ。

【０１４３】時刻ｔ１〜ｔ２までにパイロットクロック
が入力され、クロック計数回路７１がクロックを計数す
ることにより時刻ｔ２近辺でコントロール信号ＳＴ／が
ロウレベルとなる。例えば、図１４のＳＴ／に示すよう
に、所定のパイロットクロック数を計数すると、クロッ
ク計数回路７１はコントロール信号ＳＴ／をロウレベル
とする。

【０１４４】これにより、パイロットクロックを受け、
そのパイロットクロックに同期した内部コントロール同
期クロックＣＬＫ’を発生していた内部同期クロック発
生回路４１は、その後、シリアル転送信号ＳＩＮからの
入力に関わらずＣＬＫ’を発生し続ける（自走する）。

【０１４５】時刻ｔ３近辺で内部チップセレクト信号Ｃ
Ｓ’がハイレベルとなり、時刻ｔ３以降ＳＩＮ端子から
入力するデータ信号は、内部同期クロック発生回路４１
が発生する内部コントロール同期クロックＣＬＫ’に同
期してメモリに対し書き込まれる。

【０１４６】以降の動作は前述した各実施形態と全く同
様である。

【０１４７】以上説明したように、第５の実施形態に係
るクロック同期式コントロールメモリ７０は、ＳＩＮ端
子から入力するパイロットクロック数を計数し、内部チ
ップセレクト信号ＣＳ’を発生するクロック計数回路７
１を備え、この内部チップセレクト信号ＣＳ’がメモリ
コントロール信号発生回路１２にチップセレクト信号と
して入力するように構成したので、第４の実施形態の効
果に加え、内部チップセレクト信号ＤＣＳ’を発生させ
ることにより、コントロール配線をより減らすことがで
き、ＣＳのコントロールを外部でする必要がないためシ
ステム設計がさらに容易となる。

【０１４８】なお、本実施形態では、所定クロック数を
計数するようにしているが、パイロットクロックの終了
を特定データが出現するまでとする態様でもよい。

【０１４９】第６の実施形態 図１５は本発明の第６の実施形態に係る半導体記憶装置
の構成図である。本実施形態に係る半導体記憶装置の説
明にあたり図１３に示すメモリと同一構成部分には同一
符号を付して重複部分の説明を省略する。

【０１５０】図１５において、クロック同期式コントロ
ールメモリ８０（半導体記憶装置）は、多数のメモリセ
ルＭｉｊ（１＝１〜ｍ、ｊ＝１〜ｎ）からなるメモリア
レイ１１、内部コントロール同期クロック信号ＣＬＫ’
を発生する内部同期クロック発生回路４１、内部同期ク
ロック発生回路４１にＳＴ／を、メモリコントロール信
号発生回路１２に内部チップセレクト信号ＣＳ’を出力
するクロック計数回路７１、内部リセット信号ＲＳＴ’
を発生するリセット信号発生回路８１（リセット信号発
生手段）、メモリコントロール信号発生回路１２、アド
レス発生回路１３、Ｘデコーダ１４、Ｙデコーダ１５、
及び入出力回路１６を含んで構成される。

【０１５１】内部同期クロック発生回路４１は、ＰＬＬ
回路により構成され、メモリ４０内部で入力クロックＣ
ＬＫから内部コントロール同期クロックＣＬＫ’を発生
し、メモリコントロール信号発生回路１２に供給する。

【０１５２】クロック計数回路７１は、クロックＣＬＫ
端子と書き込み入力端子を共通にしたＳＩＮ端子とリセ
ット信号ＲＳＴが入力され、入力クロック数を計数し、
内部同期クロック発生回路４１にコントロール信号ＳＴ
／を出力するとともに、内部チップセレクト信号ＣＳ’
を発生しメモリコントロール信号発生回路１２に供給す
る。

【０１５３】リセット信号発生回路８１は、シリアル転
送信号ＳＩＮが入力され、ＳＩＮの論理をデコードし
て、内部リセット信号ＲＳＴ’を発生し、メモリコント
ロール信号発生回路１２及びクロック計数回路７１に供
給する。

【０１５４】このように、本実施形態に係るクロック同
期式コントロールメモリ８０は、前記図１３のメモリ７
０に、さらにシリアル転送信号ＳＩＮを基に内部リセッ
ト信号ＲＳＴ’を発生するリセット信号発生回路８１が
付加された構成となっている。

【０１５５】以下、上述のように構成されたクロック同
期式コントロールメモリ８０の動作を説明する。

【０１５６】図１６は上記クロック同期コントロールメ
モリ８０の動作を示すタイミングチャートであり、ライ
ト動作の場合の例である。図中、ｔ０，ｔ１，…はクロ
ック同期された時刻を示す。

【０１５７】クロック同期コントロールメモリ８０の基
本動作は、前記図１４に示すメモリ７０の時刻ｔ１以降
の動作と同じである。

【０１５８】本実施形態では、図１６に示すようにＳＩ
Ｎ端子より、時刻ｔ０〜ｔ１の間にリセット入力データ
信号がリセット信号発生回路８１に入力され、リセット
信号発生回路８１はこの入力データをデコードし、内部
リセット信号ＲＳＴ’を発生する。

【０１５９】例えば、時刻ｔ０〜ｔ１の間でシリアル転
送信号ＳＩＮに、図１６Ａに示すようなハイ／ロウレベ
ルのデータがある場合をリセット入力データ信号とし、
リセット信号発生回路８１はＳＩＮをデコードし、この
ハイ／ロウレベルのデータが出現した場合には図１６の
ＲＳＴに示す内部リセット信号ＲＳＴ’を発生する。

【０１６０】以降の動作は前述した各実施形態と全く同
様である。

【０１６１】以上説明したように、第６の実施形態に係
るクロック同期式コントロールメモリ８０は、シリアル
転送信号ＳＩＮの論理をデコードして、内部リセット信
号ＲＳＴ’を発生し、メモリコントロール信号発生回路
１２及びクロック計数回路７１に供給するリセット信号
発生回路８１を備えているので、ＳＩＮ端子からリセッ
ト入力データ信号が入力されると、リセット信号発生回
路８１はこの入力データを判断し、内部リセット信号Ｒ
ＳＴ’を発生するため、リセット信号配線が必要なく、
コントロール配線を減らすことができる効果がある。

【０１６２】なお、上記各実施形態では、半導体記憶装
置を、クロック同期式ＤＲＡＭに適用に適用した例であ
るが、他のＤＲＡＭ例えば、ＥＤＯ（拡張データ出力モ
ード）、ＰＢ（パイプラインバーストモード）機能を備
えたＤＲＡＭ、その他の半導体メモリ、例えばシリアル
出力データ端子をもつビデオＲＡＭ、擬似スタティック
ＲＡＭ等にも適用することができる。

【０１６３】また、上記各実施形態では、クロックの立
ち上がりに同期して各部を動作するようにしているが、
立ち下がりであってもよいことは言うまでもなく、また
ハイ／ロウレベルのアクティブ状態や入力波形の種類、
周波数、動作タイミング、デコード形態等は上記各実施
形態に限定されないことは勿論である。

【０１６４】さらに、上記クロック同期コントロールメ
モリを構成する各種回路やデコーダの数、種類接続状態
などは上述の実施形態に限られないことは言うまでもな
い。また、内部同期クロック発生回路を、ＰＬＬ回路に
より構成しているが、外部入力クロックからメモリアク
セスに用いるメモリコントロールクロックを生成するも
のであれば、ＰＬＬに限定されない。また、ＰＬＬ回路
を構成する位相比較器、ローパスフィルタ、電圧制御発
振器及び分周器等の種類、数なども前述した上述の実施
形態に限られないことは言うまでもない。

【０１６５】

【発明の効果】本発明に係る半導体記憶装置では、外部
入力クロックからメモリアクセスに用いるメモリコント
ロールクロックを生成する内部同期クロック発生手段を
備え、内部同期クロック発生手段により生成したメモリ
コントロールクロックによりメモリアクセスを行うよう
に構成したので、クロック発生回路を小型化するととも
に、消費電力は小さくすることができ、クロックサイク
ルの高速化に対応することができる。

【図面の簡単な説明】

【図１】本発明を適用した第１の実施形態に係る半導体
記憶装置の構成図である。

【図２】上記半導体記憶装置の内部同期クロック発生回
路の構成例を示す回路図である。

【図３】上記半導体記憶装置の内部同期クロック発生回
路の構成例を示す回路図である。

【図４】上記半導体記憶装置の内部同期クロック発生回
路の構成例を示す回路図である。

【図５】上記半導体記憶装置の動作を示すタイミングチ
ャートである。

【図６】本発明を適用した第２の実施形態に係る半導体
記憶装置の構成図である。

【図７】上記半導体記憶装置の動作を示すタイミングチ
ャートである。

【図８】本発明を適用した第３の実施形態に係る半導体
記憶装置の構成図である。

【図９】上記半導体記憶装置のシリアル転送信号波形を
示す波形図である。

【図１０】上記半導体記憶装置の動作を示すタイミング
チャートである。

【図１１】上記半導体記憶装置の効果を説明するための
図である。

【図１２】本発明を適用した第４の実施形態に係る半導
体記憶装置の構成図である。

【図１３】本発明を適用した第５の実施形態に係る半導
体記憶装置の構成図である。

【図１４】上記半導体記憶装置の動作を示すタイミング
チャートである。

【図１５】本発明を適用した第６の実施形態に係る半導
体記憶装置の構成図である。

【図１６】上記半導体記憶装置の動作を示すタイミング
チャートである。

【図１７】従来のクロック同期コントロールメモリの構
成を示す図である。

【図１８】従来のクロック同期コントロールメモリの動
作を示すタイミングチャートである。

【符号の説明】

１１ メモリセル、１２ メモリコントロール信号発生
回路、１３ アドレス発生回路、１４ Ｘデコーダ、１
５ Ｙデコーダ、１６ 入出力回路、１７ Ｉ／Ｏバ
ス、２０，４０，５０，６０，７０，８０ クロック同
期式コントロールメモリ２０（半導体記憶装置）、２
１，４１ 内部同期クロック発生回路（内部同期クロッ
ク発生手段）、３０ ＰＬＬ、３１ 位相比較器、３２
ループフィルタ、３３ 電圧制御発振器、３４ 分周
器、６１，７１ クロック計数回路（クロック計数手
段）、８１ リセット信号発生回路（リセット信号発生
手段）

Claims (11)

【特許請求の範囲】
1. 【請求項１】 外部入力クロックに同期してデータを取
   り込む同期式コントロールを有する半導体記憶装置にお
   いて、 前記外部入力クロックからメモリアクセスに用いるメモ
   リコントロールクロックを生成する内部同期クロック発
   生手段を備え、 前記内部同期クロック発生手段により生成したメモリコ
   ントロールクロックによりメモリアクセスを行うことを
   特徴とする半導体記憶装置。
2. 【請求項２】 外部信号により複数のメモリコントロー
   ル信号を発生するメモリコントロール信号発生回路と、 リセット信号、あるいは入力アドレスにより、内部アド
   レスを発生するアドレス発生回路と、 複数のメモリセルを有するメモリアレイと、 前記内部アドレスが入力され、前記メモリアレイを構成
   するメモリセルを選択するためのデコーダと、 選択されたメモリセルと入出力端子を有する入出力回路
   を接続するためのデータバスとを備えた半導体記憶装置
   において、 外部入力クロックに同期し、かつ、該外部入力クロック
   周波数を逓倍した内部同期クロックを発生する内部同期
   クロック発生手段を備え、 前記内部同期クロック発生手段により発生した内部同期
   クロックにより、実際のメモリ動作をコントロールする
   ことを特徴とする半導体記憶装置。
3. 【請求項３】 前記内部同期クロック発生手段は、入力
   クロックに関わらず、発振クロック周波数をホールトし
   発生し続ける機能を有し、 外部入力クロックに同期して内部同期クロックを発生す
   るとともに、 外部コントロール信号により、前記外部入力クロックに
   関わらず、内部同期クロックを発生し続けて自走させる
   ことを特徴とする請求項１又は２の何れかに記載の半導
   体記憶装置。
4. 【請求項４】 前記内部同期クロック発生手段は、 パイロットクロックと該パイロットクロックに続く転送
   データからなるシリアル転送信号を受け取り、 前記パイロットクロックに同期して内部同期クロックを
   発生するとともに、 外部コントロール信号により、前記パイロットクロック
   に関わらず、内部同期クロックを発生し続けて自走させ
   ることを特徴とする請求項１又は２の何れかに記載の半
   導体記憶装置。
5. 【請求項５】 入力されるクロック数を計数し、所定の
   クロック数を計数すると外部コントロール信号を発生す
   るクロック計数手段を備え、 前記内部同期クロック発生手段は、 外部入力クロックに同期して内部同期クロックを発生す
   るとともに、 前記外部コントロール信号により、前記外部入力クロッ
   クに関わらず、内部同期クロックを発生し続けて自走さ
   せることを特徴とする請求項１、２、３又は４の何れか
   に記載の半導体記憶装置。
6. 【請求項６】 パイロットクロックと該パイロットクロ
   ックに続く転送データからなるシリアル転送信号を受け
   取り、パイロットクロック数を計数し、所定のクロック
   数を計数すると外部コントロール信号を発生するクロッ
   ク計数手段を備え、 前記内部同期クロック発生手段は、前記シリアル転送信
   号を受け取り、 パイロットクロックに同期して内部同期クロックを発生
   するとともに、 前記クロック計数手段により発生した外部コントロール
   信号により、前記パイロットクロックに関わらず、内部
   同期クロックを発生し続けて自走させることを特徴とす
   る請求項１、２、３又は４の何れかに記載の半導体記憶
   装置。
7. 【請求項７】 前記クロック計数手段は、 前記シリアル転送信号から前記メモリコントロール信号
   発生回路を活性化するチップイネーブル信号を発生する
   ことを特徴とする請求項２、５又は６の何れかに記載の
   半導体記憶装置。
8. 【請求項８】 上記請求項４又は６の何れかに記載の半
   導体記憶装置において、前記シリアル転送信号の論理を
   デコードし、各メモリコントロール回路をリセットする
   ための内部リセット信号を発生するリセット信号発生手
   段を備えたことを特徴とする半導体記憶装置。
9. 【請求項９】 前記内部同期クロック発生手段は、 ＰＬＬ（Phase Locked Loop）回路からなることを特徴
   とする請求項１、２、３、４、５又は６の何れかに記載
   の半導体記憶装置。
10. 【請求項１０】 前記ＰＬＬ回路は、位相比較器、ルー
    プフィルタ、及び電圧制御発振器を備え、 前記ループフィルタは、外部コントロール信号により動
    作がホールト可能であり、動作がホールトされると、前
    記電圧制御発振器の出力を一定とし、 入力クロックに関わらず、内部同期クロックを発生し続
    けることを特徴とする請求項９記載の半導体記憶装置。
11. 【請求項１１】 前記半導体記憶装置は、同期式ＤＲＡ
    Ｍであることを特徴とする請求項１、２、３、４、６、
    ７、８、９又は１０の何れかに記載の半導体記憶装置。