JPH10187592A - メモリバスシステム - Google Patents
メモリバスシステムInfo
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- JPH10187592A JPH10187592A JP8342140A JP34214096A JPH10187592A JP H10187592 A JPH10187592 A JP H10187592A JP 8342140 A JP8342140 A JP 8342140A JP 34214096 A JP34214096 A JP 34214096A JP H10187592 A JPH10187592 A JP H10187592A
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- memory
- line
- bus
- memory bus
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Abstract
(57)【要約】
【課題】 バス遅延の影響を取り除き、コントローラ端
で書き込みと読み出しのデータの位相を簡単に一致させ
ることができるメモリバスシステムを提供する。 【解決手段】 メモリコントローラ１はデータ等の信号
線３と、第１のクロック信号線４、第２のクロック信号
線５で構成されたメモリバス６に接続されている。メモ
リバス６のメモリ接続部２ａ、２ｂ、２ｃ、３ｄにメモ
リが接続される。第１のクロック信号線４に対して第２
のクロック信号線５は配線長が２倍になるように屈曲し
て配置されている。従って第２のクロック信号線５は第
１のクロック信号線４に対して倍の伝送遅延時間を持つ
事になる。メモリはクロック１とクロック２間の位相の
ずれを求め、メモリが自己の位置からコントローラ１ま
での信号遅延時間を知る。求めた信号遅延時間Ｔ１だけ
メモリの内部動作クロックを進めておけばコントローラ
１端でのデータの衝突が回避できる。
で書き込みと読み出しのデータの位相を簡単に一致させ
ることができるメモリバスシステムを提供する。 【解決手段】 メモリコントローラ１はデータ等の信号
線３と、第１のクロック信号線４、第２のクロック信号
線５で構成されたメモリバス６に接続されている。メモ
リバス６のメモリ接続部２ａ、２ｂ、２ｃ、３ｄにメモ
リが接続される。第１のクロック信号線４に対して第２
のクロック信号線５は配線長が２倍になるように屈曲し
て配置されている。従って第２のクロック信号線５は第
１のクロック信号線４に対して倍の伝送遅延時間を持つ
事になる。メモリはクロック１とクロック２間の位相の
ずれを求め、メモリが自己の位置からコントローラ１ま
での信号遅延時間を知る。求めた信号遅延時間Ｔ１だけ
メモリの内部動作クロックを進めておけばコントローラ
１端でのデータの衝突が回避できる。
Description
【０００１】
【発明の属する技術分野】本発明はプリント基板上に実
現される高速のクロック同期メモリバスシステムに関す
る。
現される高速のクロック同期メモリバスシステムに関す
る。
【０００２】
【従来の技術】一般的には、バスは、一つのメモリコン
トローラと複数のメモリデバイス間をつなぐ配線と考え
られ、多くはプリント基板上に実現されている。バス上
を伝送される信号は光速より若干遅い有限の速度を持つ
ので、実用的な長さのバスでも信号の伝送速度が上がる
と、バスの遅延の影響が顕著になる。
トローラと複数のメモリデバイス間をつなぐ配線と考え
られ、多くはプリント基板上に実現されている。バス上
を伝送される信号は光速より若干遅い有限の速度を持つ
ので、実用的な長さのバスでも信号の伝送速度が上がる
と、バスの遅延の影響が顕著になる。
【０００３】クロックに同期してデータを転送するバス
の場合、同期のためのクロックをデータとともにバス上
を同一経路で伝送する事により、データとクロックの位
相関係を一定に保っている。メモリーバスの場合、デー
タの流れはコントローラからデバイスへとデバイスから
コントローラへの二つの方向がある。よってクロック
も、この二つの方向を必要とする。
の場合、同期のためのクロックをデータとともにバス上
を同一経路で伝送する事により、データとクロックの位
相関係を一定に保っている。メモリーバスの場合、デー
タの流れはコントローラからデバイスへとデバイスから
コントローラへの二つの方向がある。よってクロック
も、この二つの方向を必要とする。
【０００４】一般的にクロックはコントローラが生成す
るので、デバイスからコントローラの方向へのデータ転
送のためのクロックは、コントローラからデバイスへデ
ータを送る為のクロックをバスの最遠端で折り返して使
用したり、実際にデータを出力するデバイスがその都度
クロックラインを駆動するようになっている場合が多
い。
るので、デバイスからコントローラの方向へのデータ転
送のためのクロックは、コントローラからデバイスへデ
ータを送る為のクロックをバスの最遠端で折り返して使
用したり、実際にデータを出力するデバイスがその都度
クロックラインを駆動するようになっている場合が多
い。
【０００５】
【発明が解決しようとする課題】バスの最遠端で折り返
したクロックやデバイスで折り返したクロックを使用す
ると、コントローラ側からみたクロックやデータの位相
が、バスの長さやデバイスの速度でまちまちになってし
まう。フルトランジスタのカスタム設計をされるメモリ
と違い、論理合成などのASIC手法で作られるコントロー
ラはこうした複雑なタイミング処理に向かない。
したクロックやデバイスで折り返したクロックを使用す
ると、コントローラ側からみたクロックやデータの位相
が、バスの長さやデバイスの速度でまちまちになってし
まう。フルトランジスタのカスタム設計をされるメモリ
と違い、論理合成などのASIC手法で作られるコントロー
ラはこうした複雑なタイミング処理に向かない。
【０００６】また、メモリーにはRead-Modify-Write と
よばれる、データを読み出して、必要な変更を加え同一
箇所に書き戻すという動作がある。読み出しクロックの
位相が書き込みクロックより遅れているバスの場合、読
み出し直後の書き込みは、バス上でデータの衝突が起こ
るので、バスの往復時間以上の待ち時間が必要となる。
よばれる、データを読み出して、必要な変更を加え同一
箇所に書き戻すという動作がある。読み出しクロックの
位相が書き込みクロックより遅れているバスの場合、読
み出し直後の書き込みは、バス上でデータの衝突が起こ
るので、バスの往復時間以上の待ち時間が必要となる。
【０００７】本発明の目的はバス遅延の影響を取り除い
たメモリバスシステムを提供することにある。本発明の
他の目的は、コントローラ端で書き込みと読み出しのデ
ータの位相を簡単に一致させることができるメモリバス
システムを提供することにある。
たメモリバスシステムを提供することにある。本発明の
他の目的は、コントローラ端で書き込みと読み出しのデ
ータの位相を簡単に一致させることができるメモリバス
システムを提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明のメモリバスシステムは、第１のクロック線
および第２のクロック線と第１のクロック線または第２
のクロック線によるクロックに同期して情報を伝送する
信号線を有するメモリバスと、メモリバス上に設けられ
た複数のメモリ接続手段と、メモリバスに接続されたメ
モリコントローラとを備えたメモリバスシステムにおい
て、第１または第２のクロック線の一方のクロック信号
線にメモリバスのバス長に応じて予め定められたクロッ
ク遅延を発生させる遅延手段を有する。
に、本発明のメモリバスシステムは、第１のクロック線
および第２のクロック線と第１のクロック線または第２
のクロック線によるクロックに同期して情報を伝送する
信号線を有するメモリバスと、メモリバス上に設けられ
た複数のメモリ接続手段と、メモリバスに接続されたメ
モリコントローラとを備えたメモリバスシステムにおい
て、第１または第２のクロック線の一方のクロック信号
線にメモリバスのバス長に応じて予め定められたクロッ
ク遅延を発生させる遅延手段を有する。
【０００９】遅延手段は例えば第２のクロック線の配線
長を前記第１のクロック線に対して予め定められた倍数
だけ長くする事により達成される。例えば、第２のクロ
ック線に供給される第２のクロック信号は第１のクロッ
クと２倍又は３倍の配線長又は伝達時間をもつ。メモリ
接続手段に接続されるメモリは、クロック以外の信号と
同一の配線経路をとる第１のクロックに対して、第２の
クロックを用いて補正を掛けて、補正されたクロックを
用いてデータ取り込み、データ出力を行う。この様にす
ることによりコントローラ端で信号の位相を統一するこ
とができる。
長を前記第１のクロック線に対して予め定められた倍数
だけ長くする事により達成される。例えば、第２のクロ
ック線に供給される第２のクロック信号は第１のクロッ
クと２倍又は３倍の配線長又は伝達時間をもつ。メモリ
接続手段に接続されるメモリは、クロック以外の信号と
同一の配線経路をとる第１のクロックに対して、第２の
クロックを用いて補正を掛けて、補正されたクロックを
用いてデータ取り込み、データ出力を行う。この様にす
ることによりコントローラ端で信号の位相を統一するこ
とができる。
【００１０】例えば第２のクロック線の配線長を第１の
クロック線の配線長の２倍にしたとすると、メモリ接続
手段に入力される第２のクロックの或エッジが到着した
時には同時にコントローラから出力された第１のクロッ
クの同一エッジはメモリ接続手段で反射されちょうどコ
ントローラに戻った場合と同じ距離を進むことになる。
従って各メモリはメモリバス上の任意の位置に配置され
ても第１のクロックと第２のクロックを比較することに
よりその位置でのバス遅延量を知ることができ、バス遅
延量に応じたタイミング補正を行ってデータ取り込み、
データ出力を行うことによりコントローラ端でのバス遅
延に起因するデータの衝突を防止することができる。
クロック線の配線長の２倍にしたとすると、メモリ接続
手段に入力される第２のクロックの或エッジが到着した
時には同時にコントローラから出力された第１のクロッ
クの同一エッジはメモリ接続手段で反射されちょうどコ
ントローラに戻った場合と同じ距離を進むことになる。
従って各メモリはメモリバス上の任意の位置に配置され
ても第１のクロックと第２のクロックを比較することに
よりその位置でのバス遅延量を知ることができ、バス遅
延量に応じたタイミング補正を行ってデータ取り込み、
データ出力を行うことによりコントローラ端でのバス遅
延に起因するデータの衝突を防止することができる。
【００１１】コントローラ端で位相が統一されているの
で、コントローラは単純な一系統のクロックのみで動作
可能で、位相調整手段を必要としたり、メタステーブル
などの問題が起きない。メモリに必要な回路は、単純な
ＤＬＬ／ＰＬＬ（Delay Locked Loop ／ PhaseLocked L
oop）で、実測された遅延量を基準に動作するので、温
度や電圧の変動による問題がない。
で、コントローラは単純な一系統のクロックのみで動作
可能で、位相調整手段を必要としたり、メタステーブル
などの問題が起きない。メモリに必要な回路は、単純な
ＤＬＬ／ＰＬＬ（Delay Locked Loop ／ PhaseLocked L
oop）で、実測された遅延量を基準に動作するので、温
度や電圧の変動による問題がない。
【００１２】従来の方式では、バス全体のクロックの変
動は、折り返しクロックの場合、コントローラの出力ク
ロックの位相の変動＋バスの遅延×２だったのに対し
て、本発明ではバス全体のクロックの変動はコントロー
ラの出力クロックの位相の変動±バスの遅延となり、実
用的な速度およびバス長の範囲で、基準クロックから前
後一クロックの範囲におさまり、扱いやすい（バス長２
０ｃｍで遅延約1.2ns 800MHzは、1.25ns。条件によっ
て、１クロックを越えたり越えなかったりするのは扱い
づらい。）。
動は、折り返しクロックの場合、コントローラの出力ク
ロックの位相の変動＋バスの遅延×２だったのに対し
て、本発明ではバス全体のクロックの変動はコントロー
ラの出力クロックの位相の変動±バスの遅延となり、実
用的な速度およびバス長の範囲で、基準クロックから前
後一クロックの範囲におさまり、扱いやすい（バス長２
０ｃｍで遅延約1.2ns 800MHzは、1.25ns。条件によっ
て、１クロックを越えたり越えなかったりするのは扱い
づらい。）。
【００１３】クロックをデバイスで折り返す場合のよう
に、バースト的に切り替えないので、クロックのスター
ト、ストップに起因する高調波の発生が無い。バースト
波形の最初の立ち上がりは位相が（多量に含む高調波成
分が有限の伝送路や入力回路でフィルターされるため）
乱れやすい。
に、バースト的に切り替えないので、クロックのスター
ト、ストップに起因する高調波の発生が無い。バースト
波形の最初の立ち上がりは位相が（多量に含む高調波成
分が有限の伝送路や入力回路でフィルターされるため）
乱れやすい。
【００１４】
【発明の実施の形態】本発明の実施の形態を図面を用い
て説明する。図１は本発明のメモリバスシステムの構成
を示すブロック図である。図１においてメモリコントロ
ーラ１はアドレス、データ、コマンドの各データを伝達
する信号線３と、第１のクロック信号線４、第２のクロ
ック信号線５に接続されている。信号線３と、第１のク
ロック信号線４、第２のクロック信号線５でメモリバス
６を構成している。メモリバス６には所定間隔毎にメモ
リ接続部２ａ、２ｂ、２ｃ、３ｄが設けられており、メ
モリ接続部２ａ、２ｂ、２ｃ、３ｄに直接またはスロッ
トを介してメモリが接続される。以下第１のクロック信
号線４を流れるクロックをクロック１、第２のクロック
信号線５を流れるクロックをクロック２と呼ぶ。
て説明する。図１は本発明のメモリバスシステムの構成
を示すブロック図である。図１においてメモリコントロ
ーラ１はアドレス、データ、コマンドの各データを伝達
する信号線３と、第１のクロック信号線４、第２のクロ
ック信号線５に接続されている。信号線３と、第１のク
ロック信号線４、第２のクロック信号線５でメモリバス
６を構成している。メモリバス６には所定間隔毎にメモ
リ接続部２ａ、２ｂ、２ｃ、３ｄが設けられており、メ
モリ接続部２ａ、２ｂ、２ｃ、３ｄに直接またはスロッ
トを介してメモリが接続される。以下第１のクロック信
号線４を流れるクロックをクロック１、第２のクロック
信号線５を流れるクロックをクロック２と呼ぶ。
【００１５】第１のクロック信号線４に対して第２のク
ロック信号線５は配線長が２倍になるように屈曲して配
置されている。従って第２のクロック信号線５は第１の
クロック信号線４に対して倍の伝送遅延時間を持つ事に
なる。第１のクロック信号線４はアドレス、データ、コ
マンドの各データを伝達する信号線３と同一の配線長を
持つ。
ロック信号線５は配線長が２倍になるように屈曲して配
置されている。従って第２のクロック信号線５は第１の
クロック信号線４に対して倍の伝送遅延時間を持つ事に
なる。第１のクロック信号線４はアドレス、データ、コ
マンドの各データを伝達する信号線３と同一の配線長を
持つ。
【００１６】第２のクロック信号線５の配線長は第１の
クロック信号線４の２倍に限らず３倍でも良いし、屈曲
させた配線長以外の遅延手段でもよい。尚、配線は、な
るべくＣやＬ成分を持たないように配置に注意する必要
がある。図２にＴ１で示す遅延時間がバス最終端で第１
のクロック信号線４およびアドレス、データ、コマンド
の各データを伝達する信号線３に発生する。一方第２の
クロック信号線５の最終端ではＴ１の２倍のＴ２の遅延
時間が発生する。
クロック信号線４の２倍に限らず３倍でも良いし、屈曲
させた配線長以外の遅延手段でもよい。尚、配線は、な
るべくＣやＬ成分を持たないように配置に注意する必要
がある。図２にＴ１で示す遅延時間がバス最終端で第１
のクロック信号線４およびアドレス、データ、コマンド
の各データを伝達する信号線３に発生する。一方第２の
クロック信号線５の最終端ではＴ１の２倍のＴ２の遅延
時間が発生する。
【００１７】従来のバスシステムとの比較を行う為に従
来のバスシステムの構成を図３に示し、そのタイミング
を図４に示す。従来ではクロックは１つのクロック信号
線４によって伝送されていた。図４に示すように、バス
の長さによる遅延時間Ｔ１が発生するために、コントロ
ーラ端部からタイミングＴａで発生した読み出しクロッ
クは、バスの最終端のメモリではタイミングＴａ’でメ
モリに読み取られ実際の読み出しはクロックの立ち上が
りから少し遅れて開始する（タイミングＴｂ）。この読
み出されたデータがコントローラ１に到達するのにまた
遅延時間Ｔ１かかり、コントローラ１に到達するタイミ
ングはＴｃとなる。次の書き込みはタイミングＴｄで始
まるので、図に示すように次の書き込みが実際に行われ
るタイミングＴｅではメモリからの読み出しデータと、
コントローラ１からの書き込みデータがデータバス上で
ぶつかり上書きされてしまう事になる。
来のバスシステムの構成を図３に示し、そのタイミング
を図４に示す。従来ではクロックは１つのクロック信号
線４によって伝送されていた。図４に示すように、バス
の長さによる遅延時間Ｔ１が発生するために、コントロ
ーラ端部からタイミングＴａで発生した読み出しクロッ
クは、バスの最終端のメモリではタイミングＴａ’でメ
モリに読み取られ実際の読み出しはクロックの立ち上が
りから少し遅れて開始する（タイミングＴｂ）。この読
み出されたデータがコントローラ１に到達するのにまた
遅延時間Ｔ１かかり、コントローラ１に到達するタイミ
ングはＴｃとなる。次の書き込みはタイミングＴｄで始
まるので、図に示すように次の書き込みが実際に行われ
るタイミングＴｅではメモリからの読み出しデータと、
コントローラ１からの書き込みデータがデータバス上で
ぶつかり上書きされてしまう事になる。
【００１８】一方本発明によれば、図２に示すようにク
ロック１とクロック２間の位相のずれを求める事により
メモリが自己の位置からコントローラ１までの信号遅延
時間を知る事ができるので、求めた信号遅延時間Ｔ１だ
けメモリの内部動作クロックを進めておけばコントロー
ラ１端でのデータの衝突が回避できる。図５を用いてそ
の詳細を説明する。コントローラ１端での立ち上がりエ
ッジ（例えばＴｆ）に対してバスの最遠端でのクロック
の立ち上がりエッジは遅延時間Ｔ１だけ進んでいる（例
えばＴｇ）。従って、タイミングＴｈでバスの最遠端の
メモリから読み出されたデータはタイミングＴｉでコン
トローラ１に取り込まれ、コントローラ１での次のクロ
ック立ち上がりタイミングＴｊまでには処理が終了し、
タイミングＴｋからの次回の書き込みデータと衝突する
ことは無い。
ロック１とクロック２間の位相のずれを求める事により
メモリが自己の位置からコントローラ１までの信号遅延
時間を知る事ができるので、求めた信号遅延時間Ｔ１だ
けメモリの内部動作クロックを進めておけばコントロー
ラ１端でのデータの衝突が回避できる。図５を用いてそ
の詳細を説明する。コントローラ１端での立ち上がりエ
ッジ（例えばＴｆ）に対してバスの最遠端でのクロック
の立ち上がりエッジは遅延時間Ｔ１だけ進んでいる（例
えばＴｇ）。従って、タイミングＴｈでバスの最遠端の
メモリから読み出されたデータはタイミングＴｉでコン
トローラ１に取り込まれ、コントローラ１での次のクロ
ック立ち上がりタイミングＴｊまでには処理が終了し、
タイミングＴｋからの次回の書き込みデータと衝突する
ことは無い。
【００１９】以上の説明では各メモリはコントローラ１
端までの遅延時間Ｔ１を求めるとして説明した。もちろ
ん、クロック１を遅延させてクロック２に一致させるこ
とで遅延量を計測することも可能だが、遅延ゼロの遅延
回路は設計できないので、現実的でない。また、書き込
み用のクロックの入力回路等の遅延の補正のために、別
の位相調整回路が必要となる。
端までの遅延時間Ｔ１を求めるとして説明した。もちろ
ん、クロック１を遅延させてクロック２に一致させるこ
とで遅延量を計測することも可能だが、遅延ゼロの遅延
回路は設計できないので、現実的でない。また、書き込
み用のクロックの入力回路等の遅延の補正のために、別
の位相調整回路が必要となる。
【００２０】そこで、本実施の形態では、この補正量の
遅延と等しい遅延を持つ可変遅延回路を二段使用し、ク
ロック１を遅延させている。図６にその具体的な回路ブ
ロックを示す。このタイミングコントローラはメモリバ
スに接続されるメモリ内に設けられ、内部クロックを発
生させる回路である。この回路は第１のクロックと可変
遅延回路６１で遅延された第２のクロックを入力とする
位相比較器６４と、クロック１を遅延する２段に直列接
続された可変遅延回路６２、６３および制御回路６５を
備える。可変遅延回路６１、６２、６３は制御回路６５
からの同一の制御信号によって遅延量が制御される。
遅延と等しい遅延を持つ可変遅延回路を二段使用し、ク
ロック１を遅延させている。図６にその具体的な回路ブ
ロックを示す。このタイミングコントローラはメモリバ
スに接続されるメモリ内に設けられ、内部クロックを発
生させる回路である。この回路は第１のクロックと可変
遅延回路６１で遅延された第２のクロックを入力とする
位相比較器６４と、クロック１を遅延する２段に直列接
続された可変遅延回路６２、６３および制御回路６５を
備える。可変遅延回路６１、６２、６３は制御回路６５
からの同一の制御信号によって遅延量が制御される。
【００２１】図７にタイミングチャートを示す。コント
ローラ１の端部ではクロック１、２共に図７（１）に示
す様になっている。これに対してメモリに入力されるク
ロック１、２は図７（２）、（３）に示すようにバスの
長さに応じてＴ１、Ｔ２の遅れを持って入力される。ク
ロック２は可変遅延回路６１によってクロック１と位相
が一致するように遅延される（図７（４）参照）。タイ
ミングＴｍでクロック１とクロック２の位相が一致して
いるのが図７から読みとれる。このクロックを書き込み
ようクロックとして用いれば、バスを伝送されてきたデ
ータと同一の遅れを持ったタイミングでメモリへの書き
込みが行える。これに対してクロック１は可変遅延回路
６２、６３によってクロック２の２倍の時間遅延され、
図７（５）に示すように、コントローラ端でのクロック
１の立ち上がりに対してＴ１早いタイミングで立ち上が
るクロックとなる。図７でタイミングＴｎはＴｏに対し
てＴ１進んでいる。従って、この可変遅延回路６３の出
力を用いれば、タイミングＴｎで読み出されたデータは
タイミングＴｏでコントローラ１端に到着することにな
り、コントローラ端で書き込みと読み出しのデータの位
相が一致し、バスの長さに起因するクロックの遅れの問
題が解決される。
ローラ１の端部ではクロック１、２共に図７（１）に示
す様になっている。これに対してメモリに入力されるク
ロック１、２は図７（２）、（３）に示すようにバスの
長さに応じてＴ１、Ｔ２の遅れを持って入力される。ク
ロック２は可変遅延回路６１によってクロック１と位相
が一致するように遅延される（図７（４）参照）。タイ
ミングＴｍでクロック１とクロック２の位相が一致して
いるのが図７から読みとれる。このクロックを書き込み
ようクロックとして用いれば、バスを伝送されてきたデ
ータと同一の遅れを持ったタイミングでメモリへの書き
込みが行える。これに対してクロック１は可変遅延回路
６２、６３によってクロック２の２倍の時間遅延され、
図７（５）に示すように、コントローラ端でのクロック
１の立ち上がりに対してＴ１早いタイミングで立ち上が
るクロックとなる。図７でタイミングＴｎはＴｏに対し
てＴ１進んでいる。従って、この可変遅延回路６３の出
力を用いれば、タイミングＴｎで読み出されたデータは
タイミングＴｏでコントローラ１端に到着することにな
り、コントローラ端で書き込みと読み出しのデータの位
相が一致し、バスの長さに起因するクロックの遅れの問
題が解決される。
【００２２】クロック１は、（コントローラのクロック
出力＋バスの遅延量）だから上記の処理をすると（コン
トローラのクロック出力＋バスの遅延量）＋（クロック
周期−バスの遅延量）＋（クロック周期−バスの遅延
量）となり、結果は、（コントローラのクロック出力−
バスの遅延量）というクロックを得ることができる。も
ちろん実際には２クロック周期分の遅延が有るが、連続
したクロックなので問題はない。
出力＋バスの遅延量）だから上記の処理をすると（コン
トローラのクロック出力＋バスの遅延量）＋（クロック
周期−バスの遅延量）＋（クロック周期−バスの遅延
量）となり、結果は、（コントローラのクロック出力−
バスの遅延量）というクロックを得ることができる。も
ちろん実際には２クロック周期分の遅延が有るが、連続
したクロックなので問題はない。
【００２３】もちろん、バス上の違う位置にあるデバイ
スの連続的な読み出しや、書き込みに引き続く読み出し
はデータの衝突がおこる。こういった場合は、バスの遅
延時間分程度の待ち時間が必要となる。たとえば、クロ
ックの立ち上がりと立ち下がりの両方のエッジを利用し
てデータを転送している場合などは１クロック遅らせる
とバスの利用効率が大きく悪化するので、クロックの立
ち上がりから転送を開始する命令と、立ち下がりから転
送を開始する命令を用意して必要に応じて使い分ける。
スの連続的な読み出しや、書き込みに引き続く読み出し
はデータの衝突がおこる。こういった場合は、バスの遅
延時間分程度の待ち時間が必要となる。たとえば、クロ
ックの立ち上がりと立ち下がりの両方のエッジを利用し
てデータを転送している場合などは１クロック遅らせる
とバスの利用効率が大きく悪化するので、クロックの立
ち上がりから転送を開始する命令と、立ち下がりから転
送を開始する命令を用意して必要に応じて使い分ける。
【００２４】また、違うバス上の位置にあるデバイスの
連続的な読み出しの場合には、インターフェースのレベ
ルをプラスマイナスで信号のＨ／Ｌを決めるタイプや、
どちらかのレベルを０Ｖにしたタイプを使うことで、転
送時間の何割かに衝突が有っても十分データの判別可能
なバスシステムが構成できる。次に、図８を用いて本発
明の第２の実施の形態を説明する。図８の回路は第１の
クロック信号線を終端器８を用いて折り返してコントロ
ーラ１に返す様に構成した例である。終端器８には、コ
ントローラ１から出力されたクロックが第１のクロック
信号線、終端器８および第２のクロック信号線を経由し
てコントローラ１に戻ったクロックがちょうど１周期ず
れる様にするための遅延回路を備えている。尚、この遅
延回路は第１のクロック信号線、終端器８および第２の
クロック信号線の配線長を調整することにより特別な遅
延回路を設けなくても実現できる。但し、基板の大きさ
レイアウトによっては図のような回線レイアウトによっ
て遅延回路を設ける事が必要になる場合もある。
連続的な読み出しの場合には、インターフェースのレベ
ルをプラスマイナスで信号のＨ／Ｌを決めるタイプや、
どちらかのレベルを０Ｖにしたタイプを使うことで、転
送時間の何割かに衝突が有っても十分データの判別可能
なバスシステムが構成できる。次に、図８を用いて本発
明の第２の実施の形態を説明する。図８の回路は第１の
クロック信号線を終端器８を用いて折り返してコントロ
ーラ１に返す様に構成した例である。終端器８には、コ
ントローラ１から出力されたクロックが第１のクロック
信号線、終端器８および第２のクロック信号線を経由し
てコントローラ１に戻ったクロックがちょうど１周期ず
れる様にするための遅延回路を備えている。尚、この遅
延回路は第１のクロック信号線、終端器８および第２の
クロック信号線の配線長を調整することにより特別な遅
延回路を設けなくても実現できる。但し、基板の大きさ
レイアウトによっては図のような回線レイアウトによっ
て遅延回路を設ける事が必要になる場合もある。
【００２５】この実施の形態では、メモリは第１のクロ
ック信号線からのクロック１にもとづいてデータ取り込
みを行い、第２のクロック信号線からのクロック２に基
づいてデータ読み出しを行う。この様にすることにより
コントローラ端から見たクロックの位相を合わせる事が
できるのでデータバス上でのデータの衝突が起こらな
い。
ック信号線からのクロック１にもとづいてデータ取り込
みを行い、第２のクロック信号線からのクロック２に基
づいてデータ読み出しを行う。この様にすることにより
コントローラ端から見たクロックの位相を合わせる事が
できるのでデータバス上でのデータの衝突が起こらな
い。
【００２６】以上の説明では、信号線３はアドレス、デ
ータ、コマンドの各データを伝達する信号線として説明
したが、アドレス、データ、コマンドのそれぞれに信号
線を割り当てる事もできるし、信号線は共有しパケット
的にアドレス、データ、コマンドを伝送する場合であっ
ても本発明は適用可能である。
ータ、コマンドの各データを伝達する信号線として説明
したが、アドレス、データ、コマンドのそれぞれに信号
線を割り当てる事もできるし、信号線は共有しパケット
的にアドレス、データ、コマンドを伝送する場合であっ
ても本発明は適用可能である。
【００２７】
【発明の効果】以上の様に本発明によれば、メモリバス
システムにおいて、コントローラ端で書き込みと読み出
しのデータの位相を簡単に一致させることができる。
システムにおいて、コントローラ端で書き込みと読み出
しのデータの位相を簡単に一致させることができる。
【図１】本発明のメモリバスシステムの第１の実施の形
態の構成を示すブロック図である。
態の構成を示すブロック図である。
【図２】図１のメモリバスシステムの動作を説明するタ
イミング図である。
イミング図である。
【図３】従来のメモリバスシステムの構成を示すブロッ
ク図である。
ク図である。
【図４】図３のメモリバスシステムの動作を説明するタ
イミング図である。
イミング図である。
【図５】図１のメモリバスシステムの動作を説明するタ
イミング図である。
イミング図である。
【図６】本発明のメモリバスシステムでのメモリ内での
タイミング発生回路の構成を示すブロック図である。
タイミング発生回路の構成を示すブロック図である。
【図７】図６の回路の動作を説明するタイミング図であ
る。
る。
【図８】本発明のメモリバスシステムの第２の実施の形
態の構成を示すブロック図である。
態の構成を示すブロック図である。
１ メモリコントローラ ２ａ、２ｂ、２ｃ、３ｄ メモリ接続部 ３ アドレス・データ・コマンド信号線 ４ 第１のクロック信号線 ５ 第２のクロック信号線 ６ メモリバス ６１、６２、６３ 可変遅延回路 ６４ 位相比較器 ６５ 制御回路
Claims (7)
- 【請求項１】 第１のクロック線および第２のクロック
線と前記第１のクロック線または第２のクロック線によ
るクロックに同期して情報を伝送する信号線を有するメ
モリバスと、 前記メモリバス上に設けられた複数のメモリ接続手段
と、 前記メモリバスに接続されたメモリコントローラと、 前記第１または第２のクロック線の一方のクロック信号
線に前記メモリバスのバス長に応じて予め定められたク
ロック遅延を発生させる遅延手段と、 を設けた事を特徴とするメモリバスシステム。 - 【請求項２】 請求項１において、前記遅延手段は前記
第１または第２のクロック線の一方のクロック線の線路
長を他方のクロック線の線路長よりも長くする事により
クロック遅延を発生させる事を特徴とするメモリバスシ
ステム。 - 【請求項３】 請求項１において、前記メモリ接続手段
に接続されるメモリは、前記第２のクロック線からの第
２のクロックが入力される第１の可変遅延回路と、 前記第１のクロック線からの第１のクロックが入力され
る直列接続された第２、第３の可変遅延回路と、 前記第１のクロックと前記第１の可変遅延回路の出力の
位相を比較する位相比較手段と、 前記位相比較手段の出力に応じて前記第１、第２、第３
の可変遅延回路の遅延量を制御する制御手段を備えた事
を特徴とするメモリバスシステム。 - 【請求項４】 第１のクロック線と前記第１のクロック
線上のクロックに同期して情報を伝送する信号線を有す
るメモリバスと、前記メモリバス上に設けられた複数の
メモリ接続手段と、前記メモリバスに接続されたメモリ
コントローラとを備えたメモリバスシステムにおいて、 前記第１のクロック線に供給される第１のクロック信号
に対して前記メモリバスのバス長に応じて予め定められ
たクロック遅延を有する第２のクロックが供給される第
２のクロック線を設えた事を特徴とするメモリバスシス
テム。 - 【請求項５】 請求項４において、前記メモリ接続手段
に接続されるメモリは、前記第２のクロック線からの第
２のクロックよって前記第１のクロック線からの第１の
クロックの位相を補正する位相補正手段を有し、位相補
正されたクロックにもとづいてメモリへのデータの書き
込み／読み出しを制御する事を特徴とするメモリバスシ
ステム。 - 【請求項６】 第１のクロック線と前記第１のクロック
線上のクロックに同期して情報を伝送する信号線を有す
るメモリバスと、前記メモリバス上に設けられた複数の
メモリ接続手段と、前記メモリバスに接続されたメモリ
コントローラとを備えたメモリバスシステムにおいて、 前記複数のメモリ接続手段の各メモリ接続手段と前記メ
モリコントローラとの距離が前記第１のクロック線に対
して予め定められた倍数だけ長く設定された第２のクロ
ック線を設えた事を特徴とするメモリバスシステム。 - 【請求項７】 請求項６において、前記メモリ接続手段
に接続されるメモリは、前記第２のクロック線からの第
２のクロックよって前記第１のクロック線からの第１の
クロックの位相を補正する位相補正手段を有し、位相補
正されたクロックにもとづいてメモリへのデータの書き
込み／読み出しを制御する事を特徴とするメモリバスシ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8342140A JPH10187592A (ja) | 1996-12-20 | 1996-12-20 | メモリバスシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8342140A JPH10187592A (ja) | 1996-12-20 | 1996-12-20 | メモリバスシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10187592A true JPH10187592A (ja) | 1998-07-21 |
Family
ID=18351442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8342140A Withdrawn JPH10187592A (ja) | 1996-12-20 | 1996-12-20 | メモリバスシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10187592A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6330627B1 (en) * | 1998-01-20 | 2001-12-11 | Kabushiki Kaisha Toshiba | System for fast data transfer between memory modules and controller using two clock lines each having a go line portion and a return line portion |
| JP2009033617A (ja) * | 2007-07-30 | 2009-02-12 | Yokogawa Electric Corp | 通信システム |
-
1996
- 1996-12-20 JP JP8342140A patent/JPH10187592A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6330627B1 (en) * | 1998-01-20 | 2001-12-11 | Kabushiki Kaisha Toshiba | System for fast data transfer between memory modules and controller using two clock lines each having a go line portion and a return line portion |
| US6745271B2 (en) | 1998-01-20 | 2004-06-01 | Kabushiki Kaisha Toshiba | Fast data transfer system with multiple memory modules and controller |
| JP2009033617A (ja) * | 2007-07-30 | 2009-02-12 | Yokogawa Electric Corp | 通信システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040302 |