JPH10143424A - メモリシステム - Google Patents
メモリシステムInfo
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- JPH10143424A JPH10143424A JP8301850A JP30185096A JPH10143424A JP H10143424 A JPH10143424 A JP H10143424A JP 8301850 A JP8301850 A JP 8301850A JP 30185096 A JP30185096 A JP 30185096A JP H10143424 A JPH10143424 A JP H10143424A
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- memory
- data bus
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- 230000015654 memory Effects 0.000 title claims abstract description 183
- 230000004044 response Effects 0.000 claims abstract description 15
- 239000000872 buffer Substances 0.000 claims description 34
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 11
- 230000000630 rising effect Effects 0.000 description 6
- 230000004913 activation Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1689—Synchronisation and timing concerns
Landscapes
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 クロック信号に同期して動作する既存のメモ
リシステムにおいて、クロック信号とデータのタイミン
グスキューを低減する。 【解決手段】 折返されたデータバス１４と、データバ
ス１４に並走して配線されクロック信号を転送するクロ
ック信号線１２と、データバス１４とクロック信号線１
２とに接続されるメモリ１から４と、メモリ１から４を
制御するメモリコントローラ５を備え、メモリコントロ
ーラ５は、クロック信号をＣｋ０を生成してクロック信
号線の一端１２ａに供給するとともに、クロック信号線
の他端１２ｂから入力されるクロック信号Ｃｋｉに応答
してメモリから出力されたデータをデータバス１４の他
端Ｃｉより入力する。
リシステムにおいて、クロック信号とデータのタイミン
グスキューを低減する。 【解決手段】 折返されたデータバス１４と、データバ
ス１４に並走して配線されクロック信号を転送するクロ
ック信号線１２と、データバス１４とクロック信号線１
２とに接続されるメモリ１から４と、メモリ１から４を
制御するメモリコントローラ５を備え、メモリコントロ
ーラ５は、クロック信号をＣｋ０を生成してクロック信
号線の一端１２ａに供給するとともに、クロック信号線
の他端１２ｂから入力されるクロック信号Ｃｋｉに応答
してメモリから出力されたデータをデータバス１４の他
端Ｃｉより入力する。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号に同
期して動作するメモリを備えたメモリシステムに関する
ものである。
期して動作するメモリを備えたメモリシステムに関する
ものである。
【０００２】
【従来の技術】図８は、従来のメモリシステムの構成を
示す。図８に示されるように、メモリコントローラ５に
含まれるクロック発生器５０は、クロック信号Ｃｋ０を
発生する。このクロック信号Ｃｋ０は、クロック信号線
７により転送され、メモリ１へクロック信号Ｃｋ１とし
て、メモリ２へクロック信号Ｃｋ２として、メモリ３へ
クロック信号Ｃｋ３として、メモリ４へクロック信号Ｃ
ｋ４として入力される。そして、メモリ１からメモリ４
は、対応するクロック信号Ｃｋ１からＣｋ４に同期して
動作する。
示す。図８に示されるように、メモリコントローラ５に
含まれるクロック発生器５０は、クロック信号Ｃｋ０を
発生する。このクロック信号Ｃｋ０は、クロック信号線
７により転送され、メモリ１へクロック信号Ｃｋ１とし
て、メモリ２へクロック信号Ｃｋ２として、メモリ３へ
クロック信号Ｃｋ３として、メモリ４へクロック信号Ｃ
ｋ４として入力される。そして、メモリ１からメモリ４
は、対応するクロック信号Ｃｋ１からＣｋ４に同期して
動作する。
【０００３】また、データバス９は、メモリコントロー
ラ５から出力された書込データをメモリ１ないしメモリ
４へ転送し、また、メモリ１ないしメモリ４より出力さ
れた読出データをメモリコントローラ５へ転送する。つ
まり、データバス９は双方向にデータを転送する。
ラ５から出力された書込データをメモリ１ないしメモリ
４へ転送し、また、メモリ１ないしメモリ４より出力さ
れた読出データをメモリコントローラ５へ転送する。つ
まり、データバス９は双方向にデータを転送する。
【０００４】また、メモリ１から４に対する制御信号
は、メモリコントローラ５から出力され、コントロール
シグナルバス１１により転送されてメモリ１ないしメモ
リ４へ供給される。
は、メモリコントローラ５から出力され、コントロール
シグナルバス１１により転送されてメモリ１ないしメモ
リ４へ供給される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ような同期動作を行なうメモリシステムでは、クロック
信号の周波数が高くなるにつれてクロック信号とデータ
のスキューが生じ、誤動作を生じることになる。
ような同期動作を行なうメモリシステムでは、クロック
信号の周波数が高くなるにつれてクロック信号とデータ
のスキューが生じ、誤動作を生じることになる。
【０００６】また、さらに、メモリコントローラとメモ
リとの距離が遠くなる大規模なシステムほどクロック信
号とデータのスキューが大きくなる。
リとの距離が遠くなる大規模なシステムほどクロック信
号とデータのスキューが大きくなる。
【０００７】図９は、図８に示されるメモリ１から４へ
入力されるクロック信号Ｃｋ１からＣｋ４のタイミング
を示すタイミング図である。
入力されるクロック信号Ｃｋ１からＣｋ４のタイミング
を示すタイミング図である。
【０００８】メモリコントローラ５から出力されたクロ
ック信号Ｃｋ０は、クロック信号線７を伝わる際遅延す
る。よって、クロック信号の発生源であるメモリコント
ローラ５から離れているメモリほど、遅れてクロック信
号Ｃｋ０が入力される。このため、図９に示されるよう
に、クロック信号Ｃｋ１からＣｋ４のクロック信号Ｃｋ
０に対する遅延時間は、順次大きくなる。したがって、
たとえばメモリ１とメモリ４が、メモリコントローラ５
から出力されたクロック信号Ｃｋ０の同じタイミングエ
ッジを動作のトリガとしても、これら２つのメモリ１，
４の動作開始時間に差が生じる。
ック信号Ｃｋ０は、クロック信号線７を伝わる際遅延す
る。よって、クロック信号の発生源であるメモリコント
ローラ５から離れているメモリほど、遅れてクロック信
号Ｃｋ０が入力される。このため、図９に示されるよう
に、クロック信号Ｃｋ１からＣｋ４のクロック信号Ｃｋ
０に対する遅延時間は、順次大きくなる。したがって、
たとえばメモリ１とメモリ４が、メモリコントローラ５
から出力されたクロック信号Ｃｋ０の同じタイミングエ
ッジを動作のトリガとしても、これら２つのメモリ１，
４の動作開始時間に差が生じる。
【０００９】図１０は、メモリ１とメモリ４におけるデ
ータ転送を説明するためのタイミング図である。なお、
ここでメモリ１とメモリ４は同一性能を有するものとす
る。
ータ転送を説明するためのタイミング図である。なお、
ここでメモリ１とメモリ４は同一性能を有するものとす
る。
【００１０】図１０（ｂ），（ｃ）に示されるように、
メモリ１からは、クロック信号Ｃｋ１の立上がりエッジ
ｔ１，ｔ２のそれぞれ時間ｔａ後からクロック信号Ｃｋ
１のクロックエッジ（この場合立上がりエッジ）ｔ２，
ｔ３に合わせて、連続的にデータＤ１−１，Ｄ１−２が
データバス９に出力される。
メモリ１からは、クロック信号Ｃｋ１の立上がりエッジ
ｔ１，ｔ２のそれぞれ時間ｔａ後からクロック信号Ｃｋ
１のクロックエッジ（この場合立上がりエッジ）ｔ２，
ｔ３に合わせて、連続的にデータＤ１−１，Ｄ１−２が
データバス９に出力される。
【００１１】また、図１０（ｄ），（ｅ）に示されるよ
うに、メモリ４からは、クロック信号Ｃｋ４の立上がり
エッジｔ５，ｔ６のそれぞれ時間ｔａ後からクロック信
号Ｃｋ４のクロックエッジ（この場合立上がりエッジ）
ｔ６，ｔ７に合わせて、連続的にデータＤ４−１，Ｄ４
−２がデータバス９に出力される。
うに、メモリ４からは、クロック信号Ｃｋ４の立上がり
エッジｔ５，ｔ６のそれぞれ時間ｔａ後からクロック信
号Ｃｋ４のクロックエッジ（この場合立上がりエッジ）
ｔ６，ｔ７に合わせて、連続的にデータＤ４−１，Ｄ４
−２がデータバス９に出力される。
【００１２】ただし、クロック信号Ｃｋ１とクロック信
号Ｃｋ４は、ともにクロック発生器５０で発生された同
一のクロック信号Ｃｋ０がそれぞれメモリ１とメモリ４
へ入力されたものである。また、時間ｔｃ１はメモリコ
ントローラ５とメモリ１間の信号の遅延時間を表わし、
時間ｔａはクロックエッジからのメモリのデータアクセ
ス時間を表わす。また、時間ｔｃ４は、メモリコントロ
ーラ５とメモリ４との間の信号の遅延時間を表わしてい
る。
号Ｃｋ４は、ともにクロック発生器５０で発生された同
一のクロック信号Ｃｋ０がそれぞれメモリ１とメモリ４
へ入力されたものである。また、時間ｔｃ１はメモリコ
ントローラ５とメモリ１間の信号の遅延時間を表わし、
時間ｔａはクロックエッジからのメモリのデータアクセ
ス時間を表わす。また、時間ｔｃ４は、メモリコントロ
ーラ５とメモリ４との間の信号の遅延時間を表わしてい
る。
【００１３】図１０（ｂ），（ｃ）に示されるように、
クロック信号Ｃｋ１のクロックエッジ（この場合立上が
りエッジ）ｔ１に応答してメモリ１から出力されたデー
タＤ１−１は、図１０（ａ），（ｆ）に示されるよう
に、時間（ｔｃ１＋ｔａ＋ｔｃ１）の遅延後に図８の地
点Ｃに到着し、メモリコントローラ５へ入力される。こ
こで、メモリ１はメモリコントローラ５に近いので、メ
モリコントローラ５はクロック信号Ｃｋ０のクロックエ
ッジ（立上がりエッジ）ｔ２をトリガにしてデータＤ１
−１を取込むことができる。しかし、メモリ４はメモリ
コントローラ５から遠いので、時間ｔｃ４は時間ｔｃ１
より大きくなる。したがって、メモリコントローラ５
は、図１０（ｄ），（ｅ）に示されるクロック信号Ｃｋ
４のクロックエッジｔ５に応答してメモリ４から出力さ
れたデータＤ４−１を、クロック信号Ｃｋ０のクロック
エッジｔ６をトリガにして取込むことができなくなる。
クロック信号Ｃｋ１のクロックエッジ（この場合立上が
りエッジ）ｔ１に応答してメモリ１から出力されたデー
タＤ１−１は、図１０（ａ），（ｆ）に示されるよう
に、時間（ｔｃ１＋ｔａ＋ｔｃ１）の遅延後に図８の地
点Ｃに到着し、メモリコントローラ５へ入力される。こ
こで、メモリ１はメモリコントローラ５に近いので、メ
モリコントローラ５はクロック信号Ｃｋ０のクロックエ
ッジ（立上がりエッジ）ｔ２をトリガにしてデータＤ１
−１を取込むことができる。しかし、メモリ４はメモリ
コントローラ５から遠いので、時間ｔｃ４は時間ｔｃ１
より大きくなる。したがって、メモリコントローラ５
は、図１０（ｄ），（ｅ）に示されるクロック信号Ｃｋ
４のクロックエッジｔ５に応答してメモリ４から出力さ
れたデータＤ４−１を、クロック信号Ｃｋ０のクロック
エッジｔ６をトリガにして取込むことができなくなる。
【００１４】以上より、高速なメモリシステムにおける
メモリコントローラ５は、各メモリから出力されたデー
タを一定のタイミングで入力することが困難となる。す
なわち、クロック信号の発生源であるメモリコントロー
ラ５とメモリ間の信号の遅延時間をｔｃｍ、メモリにお
けるデータアクセスのための時間をｔａ、クロック信号
の周期をｔｃｌｋとすると、時間ｔｃｌｋ＜時間（ｔｃ
ｍ＋ｔａ＋ｔｃｍ）が成り立つメモリシステムでは、各
メモリから出力されるデータのメモリコントローラ５に
入力するタイミングスキューがクロック信号の１周期を
超えてしまう。したがって、メモリコントローラ５は、
メモリからデータを出力させるためのクロックエッジの
次のクロックエッジによって常にデータを取込むことは
できない。
メモリコントローラ５は、各メモリから出力されたデー
タを一定のタイミングで入力することが困難となる。す
なわち、クロック信号の発生源であるメモリコントロー
ラ５とメモリ間の信号の遅延時間をｔｃｍ、メモリにお
けるデータアクセスのための時間をｔａ、クロック信号
の周期をｔｃｌｋとすると、時間ｔｃｌｋ＜時間（ｔｃ
ｍ＋ｔａ＋ｔｃｍ）が成り立つメモリシステムでは、各
メモリから出力されるデータのメモリコントローラ５に
入力するタイミングスキューがクロック信号の１周期を
超えてしまう。したがって、メモリコントローラ５は、
メモリからデータを出力させるためのクロックエッジの
次のクロックエッジによって常にデータを取込むことは
できない。
【００１５】高いデータ転送速度が要求され、クロック
信号の周波数が高くなるにつれて、このように、従来の
メモリシステムでは各メモリから出力されるデータとク
ロック信号とのタイミングスキューが問題となってく
る。
信号の周波数が高くなるにつれて、このように、従来の
メモリシステムでは各メモリから出力されるデータとク
ロック信号とのタイミングスキューが問題となってく
る。
【００１６】ここで、クロック信号とデータのスキュー
をなくすために、メモリのデータ出力時に、出力された
データに同期したクロック信号をメモリから出力させる
ことが考えられる。しかし、この場合では、メモリを新
たに設計して、メモリにクロック信号生成回路および出
力バッファを備えるようにする必要があり、チップ面積
も大きくなる。
をなくすために、メモリのデータ出力時に、出力された
データに同期したクロック信号をメモリから出力させる
ことが考えられる。しかし、この場合では、メモリを新
たに設計して、メモリにクロック信号生成回路および出
力バッファを備えるようにする必要があり、チップ面積
も大きくなる。
【００１７】また、データ入力用とデータ出力用の２種
類のクロック信号を用いることにより、クロック信号と
データのタイミングスキューを低減することも考えられ
る。しかし、この場合はメモリを新たに設計して、メモ
リデバイスに入力用クロックピンと出力用クロックピン
を独立に備えるようにする必要があり、チップ面積も増
大する。
類のクロック信号を用いることにより、クロック信号と
データのタイミングスキューを低減することも考えられ
る。しかし、この場合はメモリを新たに設計して、メモ
リデバイスに入力用クロックピンと出力用クロックピン
を独立に備えるようにする必要があり、チップ面積も増
大する。
【００１８】さらに、図８に示されるように、従来のメ
モリシステムにおけるデータバス９は、双方向にデータ
を転送するものであり、動作周波数が高くなると異なっ
た方向に進むデータが衝突してしまうおそれがある。
モリシステムにおけるデータバス９は、双方向にデータ
を転送するものであり、動作周波数が高くなると異なっ
た方向に進むデータが衝突してしまうおそれがある。
【００１９】図１１は、データバス９におけるデータの
衝突を示すタイミング図である。図１１（ｂ），（ｃ）
に示されるように、読出動作としてクロック信号Ｃｋ４
のクロックエッジｔ２によってメモリ４からデータバス
９上の地点ｍ４へ読出データＤ４−１が出力され、同様
にクロックエッジｔ３によって読出データＤ４−２が出
力される。そして、図１１（ｄ）に示されるように、こ
れらの読出データＤ４−１，Ｄ４−２は、図８に示され
るデータバス９上の地点ｍ４から時間ｔｃ４後に地点Ｃ
へ転送され、メモリコントローラ５へ入力される。
衝突を示すタイミング図である。図１１（ｂ），（ｃ）
に示されるように、読出動作としてクロック信号Ｃｋ４
のクロックエッジｔ２によってメモリ４からデータバス
９上の地点ｍ４へ読出データＤ４−１が出力され、同様
にクロックエッジｔ３によって読出データＤ４−２が出
力される。そして、図１１（ｄ）に示されるように、こ
れらの読出データＤ４−１，Ｄ４−２は、図８に示され
るデータバス９上の地点ｍ４から時間ｔｃ４後に地点Ｃ
へ転送され、メモリコントローラ５へ入力される。
【００２０】一方、図１１（ａ），（ｄ）に示されるよ
うに、クロック信号Ｃｋ０のクロックエッジｔ４，ｔ５
に応答して、メモリコントローラ５からデータバス９上
の地点Ｃへ書込データＤＣ１，ＤＣ２が出力される。
うに、クロック信号Ｃｋ０のクロックエッジｔ４，ｔ５
に応答して、メモリコントローラ５からデータバス９上
の地点Ｃへ書込データＤＣ１，ＤＣ２が出力される。
【００２１】ここで、図１１（ｄ）に示されるように、
データバス９上の地点Ｃ付近で、読出データＤ４−２と
書込データＤＣ１の衝突を生じる。そして、この衝突に
よりデータは破壊されるため、読出データＤ４−２と書
込データＤＣ１の適正な期間（有効値時間）が短くな
り、システムの誤動作を招くことになる。
データバス９上の地点Ｃ付近で、読出データＤ４−２と
書込データＤＣ１の衝突を生じる。そして、この衝突に
よりデータは破壊されるため、読出データＤ４−２と書
込データＤＣ１の適正な期間（有効値時間）が短くな
り、システムの誤動作を招くことになる。
【００２２】このようなデータの衝突を避けるために
は、異なった方向のデータ転送において、データの読出
と書込の動作の間に１クロック周期以上の待ち時間を入
れる対策が取られる。しかし、これによりデータ転送の
効率が下がってしまう。
は、異なった方向のデータ転送において、データの読出
と書込の動作の間に１クロック周期以上の待ち時間を入
れる対策が取られる。しかし、これによりデータ転送の
効率が下がってしまう。
【００２３】本発明は、上記のような問題点を解消する
ためになされたもので、クロック信号に同期して動作す
る既存のメモリシステムにおいて、クロック信号とデー
タのタイミングスキューを低減することを目的とする。
ためになされたもので、クロック信号に同期して動作す
る既存のメモリシステムにおいて、クロック信号とデー
タのタイミングスキューを低減することを目的とする。
【００２４】また、本発明は、データ転送の効率を上げ
ることをも目的とする。
ることをも目的とする。
【００２５】
【課題を解決するための手段】請求項１に係るメモリシ
ステムは、データバスと、データバスに接続され、書込
データを入力するとともに読出データを出力するメモリ
と、メモリを制御するメモリ制御手段とを備え、メモリ
制御手段は、データバスの一端に書込データを出力する
とともに、データバスの他端から読出データを入力する
ものである。
ステムは、データバスと、データバスに接続され、書込
データを入力するとともに読出データを出力するメモリ
と、メモリを制御するメモリ制御手段とを備え、メモリ
制御手段は、データバスの一端に書込データを出力する
とともに、データバスの他端から読出データを入力する
ものである。
【００２６】請求項２に係るメモリシステムは、データ
バスと、データバスに並走して配線され、クロック信号
を転送するクロック信号線と、データバスとクロック信
号線とに接続され、クロック信号に応答してデータバス
へ読出データを出力するメモリと、クロック信号を生成
してクロック信号線の一端に供給するとともに、クロッ
ク信号線の他端から入力されるクロック信号に応答して
読出データを入力するメモリ制御手段とを備えるもので
ある。
バスと、データバスに並走して配線され、クロック信号
を転送するクロック信号線と、データバスとクロック信
号線とに接続され、クロック信号に応答してデータバス
へ読出データを出力するメモリと、クロック信号を生成
してクロック信号線の一端に供給するとともに、クロッ
ク信号線の他端から入力されるクロック信号に応答して
読出データを入力するメモリ制御手段とを備えるもので
ある。
【００２７】請求項３に係るメモリシステムは、請求項
２に記載のメモリシステムであって、メモリ制御手段
は、クロック信号生成手段と、出力バッファと、入力バ
ッファとを含み、クロック信号生成手段はクロック信号
を生成してクロック信号線の一端に供給するとともに、
出力バッファに供給し、出力バッファはクロック信号に
応答してデータバスへ書込データを出力し、入力バッフ
ァはクロック信号線の他端から入力されるクロック信号
に応答して読出データを入力するものである。
２に記載のメモリシステムであって、メモリ制御手段
は、クロック信号生成手段と、出力バッファと、入力バ
ッファとを含み、クロック信号生成手段はクロック信号
を生成してクロック信号線の一端に供給するとともに、
出力バッファに供給し、出力バッファはクロック信号に
応答してデータバスへ書込データを出力し、入力バッフ
ァはクロック信号線の他端から入力されるクロック信号
に応答して読出データを入力するものである。
【００２８】請求項４に係るメモリシステムは、請求項
１から請求項３のいずれかに記載のメモリシステムであ
って、データバスは折返されたものである。
１から請求項３のいずれかに記載のメモリシステムであ
って、データバスは折返されたものである。
【００２９】請求項５に係るメモリシステムは、折返さ
れたデータバスと、データバスに並走して配線されクロ
ック信号を転送するクロック信号線と、データバスとク
ロック信号線とに接続され、データバスおよびクロック
信号線の両側に配置される複数のメモリと、クロック信
号を生成してクロック信号線の一端に供給するととも
に、クロック信号線の他端から入力されるクロック信号
に応答して読出データを入力するメモリ制御手段とを備
えるものである。
れたデータバスと、データバスに並走して配線されクロ
ック信号を転送するクロック信号線と、データバスとク
ロック信号線とに接続され、データバスおよびクロック
信号線の両側に配置される複数のメモリと、クロック信
号を生成してクロック信号線の一端に供給するととも
に、クロック信号線の他端から入力されるクロック信号
に応答して読出データを入力するメモリ制御手段とを備
えるものである。
【００３０】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
【００３１】［実施の形態１］図１は、本発明の実施の
形態１に係るメモリシステムの構成を示すブロック図で
ある。
形態１に係るメモリシステムの構成を示すブロック図で
ある。
【００３２】この実施の形態１に係るメモリシステム
は、データを転送するデータバス１４と、データバス１
４に並走して配線されクロック信号を転送するクロック
信号線１２と、データバス１４と平行に配線されメモリ
を制御する制御信号を転送するコントロールシグナルバ
ス１１と、クロック信号線１２とデータバス１４および
コントロールシグナルバス１１に接続される４つのメモ
リ１から４とを備える。
は、データを転送するデータバス１４と、データバス１
４に並走して配線されクロック信号を転送するクロック
信号線１２と、データバス１４と平行に配線されメモリ
を制御する制御信号を転送するコントロールシグナルバ
ス１１と、クロック信号線１２とデータバス１４および
コントロールシグナルバス１１に接続される４つのメモ
リ１から４とを備える。
【００３３】ここで、クロック信号線１２とデータバス
１４は折返され、さらに、クロック信号線１２の一端１
２ａと他端１２ｂ、データバス１４の一端Ｃｏと他端Ｃ
ｉ、およびコントロールシグナルバス１１に接続される
メモリコントローラ５を備える。
１４は折返され、さらに、クロック信号線１２の一端１
２ａと他端１２ｂ、データバス１４の一端Ｃｏと他端Ｃ
ｉ、およびコントロールシグナルバス１１に接続される
メモリコントローラ５を備える。
【００３４】図２は、図１に示されるメモリシステムの
具体的構成を示した図である。図２に示されるように、
メモリコントローラ５は、クロック発生器５０と、出力
バッファ５１と、入力バッファ５２とを含む。ここで、
クロック発生器５０はクロック信号Ｃｋ０を生成してク
ロック信号線の一端１２ａおよび出力バッファ５１へ供
給する。また、出力バッファ５１は、出力バッファ活性
化信号ＯＥが入力されることにより、データＲｃをデー
タバス１４上の一端Ｃｏへ出力する。また、入力バッフ
ァ５２は、クロック信号線１２の他端１２ｂより入力し
たクロック信号Ｃｋｉに応答してデータバスの他端Ｃｉ
よりデータを入力し、内部回路（図示していない）へデ
ータＤｃを出力する。
具体的構成を示した図である。図２に示されるように、
メモリコントローラ５は、クロック発生器５０と、出力
バッファ５１と、入力バッファ５２とを含む。ここで、
クロック発生器５０はクロック信号Ｃｋ０を生成してク
ロック信号線の一端１２ａおよび出力バッファ５１へ供
給する。また、出力バッファ５１は、出力バッファ活性
化信号ＯＥが入力されることにより、データＲｃをデー
タバス１４上の一端Ｃｏへ出力する。また、入力バッフ
ァ５２は、クロック信号線１２の他端１２ｂより入力し
たクロック信号Ｃｋｉに応答してデータバスの他端Ｃｉ
よりデータを入力し、内部回路（図示していない）へデ
ータＤｃを出力する。
【００３５】一方メモリ４は、出力バッファ５１と入力
バッファ５２を含む。この出力バッファ５１と入力バッ
ファ５２は、それぞれメモリコントローラ５に含まれる
出力バッファ５１や入力バッファ５２と同様な構成を有
する。メモリ４に含まれる出力バッファ５１と入力バッ
ファ５２は、クロック信号線１２から入力される１つの
クロック信号ＣｋＮに同期して動作する。そして、出力
バッファ５１は、出力バッファ活性化信号ＯＥｍによっ
て活性化され、データＲｄをクロック信号ＣｋＮに同期
してデータバス１４へ出力する。また、入力バッファ５
２は、クロック信号ＣｋＮに同期してデータバス１４よ
りデータを入力し内部回路（図示していない）へデータ
Ｄｍを出力する。
バッファ５２を含む。この出力バッファ５１と入力バッ
ファ５２は、それぞれメモリコントローラ５に含まれる
出力バッファ５１や入力バッファ５２と同様な構成を有
する。メモリ４に含まれる出力バッファ５１と入力バッ
ファ５２は、クロック信号線１２から入力される１つの
クロック信号ＣｋＮに同期して動作する。そして、出力
バッファ５１は、出力バッファ活性化信号ＯＥｍによっ
て活性化され、データＲｄをクロック信号ＣｋＮに同期
してデータバス１４へ出力する。また、入力バッファ５
２は、クロック信号ＣｋＮに同期してデータバス１４よ
りデータを入力し内部回路（図示していない）へデータ
Ｄｍを出力する。
【００３６】図３は、図２に示される入力バッファ５２
の構成を示す回路図である。図３に示されるように入力
バッファ５２は、ＮＡＮＤ回路５２０とインバータ５２
１とを含む。
の構成を示す回路図である。図３に示されるように入力
バッファ５２は、ＮＡＮＤ回路５２０とインバータ５２
１とを含む。
【００３７】図４は、図２に示される出力バッファ５１
の構成を示す回路図である。図４に示されるように、出
力バッファ５１は、ＮＡＮＤ回路５１０，５１２，５１
３と、インバータ５１１，５１４と、ＮＭＯＳトランジ
スタＮＴ１，ＮＴ２とを含む。
の構成を示す回路図である。図４に示されるように、出
力バッファ５１は、ＮＡＮＤ回路５１０，５１２，５１
３と、インバータ５１１，５１４と、ＮＭＯＳトランジ
スタＮＴ１，ＮＴ２とを含む。
【００３８】なお、以上のメモリシステムは、１個以上
のメモリと、複数のメモリコントローラ５から構成され
るものが同様に考えられる。
のメモリと、複数のメモリコントローラ５から構成され
るものが同様に考えられる。
【００３９】また、メモリ１から４はクロック信号に同
期してデータの読出または書込を行なうものであり、具
体的にはダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）や、スタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）や、読出専用メモリ（ＲＯＭ）などが該当し、シス
テムを構成する複数のメモリが特性の異なるものであっ
てもよい。
期してデータの読出または書込を行なうものであり、具
体的にはダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）や、スタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）や、読出専用メモリ（ＲＯＭ）などが該当し、シス
テムを構成する複数のメモリが特性の異なるものであっ
てもよい。
【００４０】次に、この実施の形態１に係るメモリシス
テムの動作を図５に示されるタイミング図を参照して説
明する。
テムの動作を図５に示されるタイミング図を参照して説
明する。
【００４１】メモリコントローラ５は、クロック信号Ｃ
ｋ０を生成するクロック発生器５０を含み、クロック発
生器５０で生成された図５（ａ）に示されるクロック信
号Ｃｋ０をクロック信号線の一端１２ａに供給する。
ｋ０を生成するクロック発生器５０を含み、クロック発
生器５０で生成された図５（ａ）に示されるクロック信
号Ｃｋ０をクロック信号線の一端１２ａに供給する。
【００４２】このクロック信号Ｃｋ０は、クロック信号
線１２を一端１２ａから他端１２ｂへ伝わり、メモリｎ
（ｎ＝１〜４）へクロック信号Ｃｋｎ（ｎ＝１〜４）と
して入力される。
線１２を一端１２ａから他端１２ｂへ伝わり、メモリｎ
（ｎ＝１〜４）へクロック信号Ｃｋｎ（ｎ＝１〜４）と
して入力される。
【００４３】たとえば、メモリ１へ入力されるクロック
信号Ｃｋ１は、図５（ａ），（ｂ）に示されるように、
クロック信号Ｃｋ０に対して時間ｔｃ１だけ遅延する。
そして、メモリ１は、データの読出動作において、図５
（ｃ）に示されるように、クロック信号Ｃｋ１のクロッ
クエッジｔ１に応答してデータアクセスのための時間ｔ
ａ後にデータＤ１−１を出力する。また、メモリ１は、
クロック信号Ｃｋ１のクロックエッジｔ２に応答して、
データＤ１−１と連続的にデータＤ１−２を出力する。
信号Ｃｋ１は、図５（ａ），（ｂ）に示されるように、
クロック信号Ｃｋ０に対して時間ｔｃ１だけ遅延する。
そして、メモリ１は、データの読出動作において、図５
（ｃ）に示されるように、クロック信号Ｃｋ１のクロッ
クエッジｔ１に応答してデータアクセスのための時間ｔ
ａ後にデータＤ１−１を出力する。また、メモリ１は、
クロック信号Ｃｋ１のクロックエッジｔ２に応答して、
データＤ１−１と連続的にデータＤ１−２を出力する。
【００４４】一方、図５（ｄ）に示されるように、クロ
ック信号Ｃｋ０は時間ｔｃ４だけ遅れてメモリ４に入力
する。そして、メモリ４は図５（ｄ）に示されるクロッ
ク信号Ｃｋ４に同期して動作し、データの読出動作にお
いてクロック信号Ｃｋ４のクロックエッジｔ５から時間
ｔａ後にデータＤ４−１を出力する。また、メモリ４は
クロック信号Ｃｋ４のクロックエッジｔ６に応答して、
データＤ４−１と連続的にデータＤ４−２を出力する。
ック信号Ｃｋ０は時間ｔｃ４だけ遅れてメモリ４に入力
する。そして、メモリ４は図５（ｄ）に示されるクロッ
ク信号Ｃｋ４に同期して動作し、データの読出動作にお
いてクロック信号Ｃｋ４のクロックエッジｔ５から時間
ｔａ後にデータＤ４−１を出力する。また、メモリ４は
クロック信号Ｃｋ４のクロックエッジｔ６に応答して、
データＤ４−１と連続的にデータＤ４−２を出力する。
【００４５】そして、このようにメモリから出力された
データは、データバス１４上をクロック信号Ｃｋ０の転
送方向と同一方向に転送される。
データは、データバス１４上をクロック信号Ｃｋ０の転
送方向と同一方向に転送される。
【００４６】さらには、クロック信号線１２とデータバ
ス１４はともに折返されているため、クロック信号Ｃｋ
０とデータはそれぞれ一定の方向にのみ転送される。
ス１４はともに折返されているため、クロック信号Ｃｋ
０とデータはそれぞれ一定の方向にのみ転送される。
【００４７】ここで、クロック信号線１２の一端１２ａ
に供給されたクロック信号Ｃｋ０はクロック信号線１２
上で転送され、クロック信号線１２の他端１２ｂからメ
モリコントローラ５へクロック信号Ｃｋｉとして入力さ
れる。
に供給されたクロック信号Ｃｋ０はクロック信号線１２
上で転送され、クロック信号線１２の他端１２ｂからメ
モリコントローラ５へクロック信号Ｃｋｉとして入力さ
れる。
【００４８】そして、メモリコントローラ５は、クロッ
ク信号Ｃｋｉに応答して、メモリｎ（ｎ＝１〜４）より
出力されたデータをデータバス１４上の地点Ｃｉで取込
む。
ク信号Ｃｋｉに応答して、メモリｎ（ｎ＝１〜４）より
出力されたデータをデータバス１４上の地点Ｃｉで取込
む。
【００４９】以上のことから、クロック信号Ｃｋ０とデ
ータは、並走して配線されたクロック信号線１２または
データバス１４上を転送されるため、図５（ｆ），
（ｇ）に示されるクロック信号ＣｋｉとデータＤ１−
１，Ｄ１−２の位相関係は、図５（ｂ），（ｃ）に示さ
れるクロック信号Ｃｋ１とデータＤ１−１，Ｄ１−２の
位相関係と同じものとなる。また、図５（ｆ），（ｇ）
に示されるクロック信号ＣｋｉとデータＤ４−１，Ｄ４
−２の位相関係は、図５（ｄ），（ｅ）に示されるクロ
ック信号Ｃｋ４とデータＤ４−１，Ｄ４−２の位相関係
と同じものとなる。
ータは、並走して配線されたクロック信号線１２または
データバス１４上を転送されるため、図５（ｆ），
（ｇ）に示されるクロック信号ＣｋｉとデータＤ１−
１，Ｄ１−２の位相関係は、図５（ｂ），（ｃ）に示さ
れるクロック信号Ｃｋ１とデータＤ１−１，Ｄ１−２の
位相関係と同じものとなる。また、図５（ｆ），（ｇ）
に示されるクロック信号ＣｋｉとデータＤ４−１，Ｄ４
−２の位相関係は、図５（ｄ），（ｅ）に示されるクロ
ック信号Ｃｋ４とデータＤ４−１，Ｄ４−２の位相関係
と同じものとなる。
【００５０】したがって、クロック信号と各メモリから
出力されたデータのタイミングスキューが低減される。
また、スキューの低減を目的とするクロック信号を新た
に増やさずにタイミングスキューを低減できる。さらに
は、メモリデバイスに入力用クロックピンと出力用クロ
ックピンを付加することなく、従来のメモリインタフェ
ースでタイミングスキューを低減することができる。
出力されたデータのタイミングスキューが低減される。
また、スキューの低減を目的とするクロック信号を新た
に増やさずにタイミングスキューを低減できる。さらに
は、メモリデバイスに入力用クロックピンと出力用クロ
ックピンを付加することなく、従来のメモリインタフェ
ースでタイミングスキューを低減することができる。
【００５１】次に、データバス１４上のデータ転送につ
いて図６のタイミング図を参照して説明する。
いて図６のタイミング図を参照して説明する。
【００５２】図６（ｃ），（ｄ）に示されるように、メ
モリ４は、入力されたクロック信号Ｃｋ４のクロックエ
ッジｔ２，ｔ３に応答して、データＤ４−１，Ｄ４−２
をデータバス１４上の地点ｍ４に出力する。また、図６
（ａ），（ｂ）に示されるように、クロック信号Ｃｋ０
のクロックエッジｔ４，ｔ５に、メモリ４へ書込むため
のデータＤＣ−１，ＤＣ−２がメモリコントローラ５か
らデータバス１４上の一端Ｃｏに出力される。
モリ４は、入力されたクロック信号Ｃｋ４のクロックエ
ッジｔ２，ｔ３に応答して、データＤ４−１，Ｄ４−２
をデータバス１４上の地点ｍ４に出力する。また、図６
（ａ），（ｂ）に示されるように、クロック信号Ｃｋ０
のクロックエッジｔ４，ｔ５に、メモリ４へ書込むため
のデータＤＣ−１，ＤＣ−２がメモリコントローラ５か
らデータバス１４上の一端Ｃｏに出力される。
【００５３】ここで、データバス１４は折返され、デー
タを１方向にのみ転送するため、図６（ｄ），（ｆ）に
示されるように、データＤ４−１，Ｄ４−２はデータバ
ス１４上の地点ｍ４からデータバス１４上の他端Ｃｉに
転送される。したがって、図６（ｄ）に示されるよう
に、メモリ４から出力されたデータＤ４−２と、メモリ
コントローラ５から出力されメモリ４へ入力されるデー
タＤＣ−１の衝突が回避される。
タを１方向にのみ転送するため、図６（ｄ），（ｆ）に
示されるように、データＤ４−１，Ｄ４−２はデータバ
ス１４上の地点ｍ４からデータバス１４上の他端Ｃｉに
転送される。したがって、図６（ｄ）に示されるよう
に、メモリ４から出力されたデータＤ４−２と、メモリ
コントローラ５から出力されメモリ４へ入力されるデー
タＤＣ−１の衝突が回避される。
【００５４】このことから、データバス１４上のデータ
の転送方向を１方向とすることにより、メモリｎ（ｎ＝
１〜４）からメモリコントローラ５へのデータ読出とメ
モリコントローラ５からメモリｎ（ｎ＝１〜４）へのデ
ータ書込動作間に待ち時間を入れる必要がなくなるた
め、データ転送の効率を上げることができる。
の転送方向を１方向とすることにより、メモリｎ（ｎ＝
１〜４）からメモリコントローラ５へのデータ読出とメ
モリコントローラ５からメモリｎ（ｎ＝１〜４）へのデ
ータ書込動作間に待ち時間を入れる必要がなくなるた
め、データ転送の効率を上げることができる。
【００５５】［実施の形態２］図７は、本発明の実施の
形態２に係るメモリシステムの構成を示すブロック図で
ある。
形態２に係るメモリシステムの構成を示すブロック図で
ある。
【００５６】この実施の形態２に係るメモリシステム
は、メモリ１から４の配置を除き、上記実施の形態１に
係るメモリシステムと同様の構成を有する。
は、メモリ１から４の配置を除き、上記実施の形態１に
係るメモリシステムと同様の構成を有する。
【００５７】すなわち、本実施の形態２に係るメモリシ
ステムは、データを転送する折返されたデータバス１４
と、データバス１４に並走して配線され、クロック信号
を転送するクロック信号線１２と、データバス１４とク
ロック信号線１２とに接続され、データバス１４および
クロック信号線１２の両側に配置されるメモリ１から４
と、クロック信号Ｃｋ０を生成してクロック信号線１２
の一端１２ａに供給するとともに、クロック信号線１２
の他端１２ｂから入力されるクロック信号Ｃｋｉに応答
してメモリから読出されたデータをデータバス１４上の
他端Ｃｉより入力するメモリコントローラ５と、メモリ
コントローラ５から出力された制御信号をメモリへ転送
するコントロールシグナルバス１１とを備える。
ステムは、データを転送する折返されたデータバス１４
と、データバス１４に並走して配線され、クロック信号
を転送するクロック信号線１２と、データバス１４とク
ロック信号線１２とに接続され、データバス１４および
クロック信号線１２の両側に配置されるメモリ１から４
と、クロック信号Ｃｋ０を生成してクロック信号線１２
の一端１２ａに供給するとともに、クロック信号線１２
の他端１２ｂから入力されるクロック信号Ｃｋｉに応答
してメモリから読出されたデータをデータバス１４上の
他端Ｃｉより入力するメモリコントローラ５と、メモリ
コントローラ５から出力された制御信号をメモリへ転送
するコントロールシグナルバス１１とを備える。
【００５８】本実施の形態２に係るメモリシステムは、
図７に示されるように、クロック信号線１２とデータバ
ス１４およびコントロールシグナルバス１１に対してメ
モリ３，４がメモリ１，２と反対側に配置されるもので
ある。
図７に示されるように、クロック信号線１２とデータバ
ス１４およびコントロールシグナルバス１１に対してメ
モリ３，４がメモリ１，２と反対側に配置されるもので
ある。
【００５９】したがって、本実施の形態２に係るメモリ
システムによれば、クロック信号線１２とデータバス１
４およびコントロールシグナルバス１１の片側にメモリ
１から４が配置された実施の形態１に係るメモリシステ
ムに比べ、クロック信号線１２とデータバス１４の配線
長を短くすることができる。
システムによれば、クロック信号線１２とデータバス１
４およびコントロールシグナルバス１１の片側にメモリ
１から４が配置された実施の形態１に係るメモリシステ
ムに比べ、クロック信号線１２とデータバス１４の配線
長を短くすることができる。
【００６０】本実施の形態２に係るメモリシステムにお
いては、メモリ１とメモリ２はクロック信号線の一端１
２ａからクロック信号線の折返し点までの間に転送され
たクロック信号Ｃｋ０を入力するとともに、メモリ３と
メモリ４は、クロック信号線１２の折返し点からクロッ
ク信号線１２の他端１２ｂの間にまで転送されたクロッ
ク信号Ｃｋ０を入力する。また、メモリ１とメモリ２は
データバス１４上の一端Ｃｏとデータバス１４の折返し
点の間でデータを入出力し、メモリ３とメモリ４は、デ
ータバス１４の折返し点からデータバス１４の他端Ｃｉ
までの間でデータを入出力することになるが、本実施の
形態２に係るメモリシステムの動作は、上記実施の形態
１に係るメモリシステムの動作と同様なものとなる。
いては、メモリ１とメモリ２はクロック信号線の一端１
２ａからクロック信号線の折返し点までの間に転送され
たクロック信号Ｃｋ０を入力するとともに、メモリ３と
メモリ４は、クロック信号線１２の折返し点からクロッ
ク信号線１２の他端１２ｂの間にまで転送されたクロッ
ク信号Ｃｋ０を入力する。また、メモリ１とメモリ２は
データバス１４上の一端Ｃｏとデータバス１４の折返し
点の間でデータを入出力し、メモリ３とメモリ４は、デ
ータバス１４の折返し点からデータバス１４の他端Ｃｉ
までの間でデータを入出力することになるが、本実施の
形態２に係るメモリシステムの動作は、上記実施の形態
１に係るメモリシステムの動作と同様なものとなる。
【００６１】なお、上記実施の形態１および実施の形態
２においてメモリの代わりにメモリモジュールに置き換
えたものも、それぞれ同様に考えることができる。
２においてメモリの代わりにメモリモジュールに置き換
えたものも、それぞれ同様に考えることができる。
【００６２】
【発明の効果】請求項１に係るメモリシステムによれ
ば、データバス上でのデータの衝突を回避でき、データ
転送の効率を上げることができる。
ば、データバス上でのデータの衝突を回避でき、データ
転送の効率を上げることができる。
【００６３】請求項２または請求項３に係るメモリシス
テムによれば、読出データとクロック信号のスキューを
低減できる。
テムによれば、読出データとクロック信号のスキューを
低減できる。
【００６４】請求項４に係るメモリシステムによれば、
レイアウト面積を削減することができる。
レイアウト面積を削減することができる。
【００６５】請求項５に係るメモリシステムによれば、
読出データとクロック信号のスキューを低減できるとと
もに、データバスとクロック信号線の配線長を短くする
ことができる。
読出データとクロック信号のスキューを低減できるとと
もに、データバスとクロック信号線の配線長を短くする
ことができる。
【図１】 本発明の実施の形態１に係るメモリシステム
の構成を示す図である。
の構成を示す図である。
【図２】 図１に示されるメモリシステムの具体的構成
を示した図である。
を示した図である。
【図３】 図２に示される入力バッファの構成を示す図
である。
である。
【図４】 図２に示される出力バッファの構成を示す図
である。
である。
【図５】 図１に示されるメモリシステムの動作におけ
るスキューの低減を説明するためのタイミング図であ
る。
るスキューの低減を説明するためのタイミング図であ
る。
【図６】 図１に示されるメモリシステムにおけるデー
タ衝突の回避を説明するためのタイミング図である。
タ衝突の回避を説明するためのタイミング図である。
【図７】 本発明の実施の形態２に係るメモリシステム
の構成を示す図である。
の構成を示す図である。
【図８】 従来のメモリシステムの構成を示す図であ
る。
る。
【図９】 図８に示されるメモリシステムにおけるクロ
ック信号の遅延を説明するためのタイミング図である。
ック信号の遅延を説明するためのタイミング図である。
【図１０】 図８に示されるメモリシステムの動作を説
明するためのタイミング図である。
明するためのタイミング図である。
【図１１】 図８に示されるメモリシステムでのデータ
転送におけるデータの衝突を説明するためのタイミング
図である。
転送におけるデータの衝突を説明するためのタイミング
図である。
１〜４ メモリ、５ メモリコントローラ、１２ クロ
ック信号線、１４ データバス、５０ クロック発生
器、５１ 出力バッファ、５２ 入力バッファ。
ック信号線、１４ データバス、５０ クロック発生
器、５１ 出力バッファ、５２ 入力バッファ。
Claims (5)
- 【請求項１】 データバスと、 前記データバスに接続され、書込データを入力するとと
もに、読出データを出力するメモリと、 前記メモリを制御するメモリ制御手段とを備え、 前記メモリ制御手段は、前記データバスの一端に前記書
込データを出力するとともに、前記データバスの他端か
ら前記読出データを入力するメモリシステム。 - 【請求項２】 データバスと、 前記データバスに並走して配線され、クロック信号を転
送するクロック信号線と、 前記データバスと前記クロック信号線とに接続され、前
記クロック信号に応答して前記データバスへ読出データ
を出力するメモリと、 前記クロック信号を生成して前記クロック信号線の一端
に供給するとともに、前記クロック信号線の他端から入
力される前記クロック信号に応答して前記読出データを
入力するメモリ制御手段とを備えるメモリシステム。 - 【請求項３】 前記メモリ制御手段は、 クロック信号生成手段と、 出力バッファと、 入力バッファとを含み、 前記クロック信号生成手段は、前記クロック信号を生成
して前記クロック信号線の一端に供給するとともに前記
出力バッファに供給し、 前記出力バッファは、前記クロック信号に応答して前記
データバスへ書込データを出力し、 前記入力バッファは、前記クロック信号線の他端から入
力される前記クロック信号に応答して前記読出データを
入力する、請求項２に記載のメモリシステム。 - 【請求項４】 前記データバスは折返されたものであ
る、請求項１から請求項３のいずれかに記載のメモリシ
ステム。 - 【請求項５】 折返されたデータバスと、 前記データバスに並走して配線され、クロック信号を転
送するクロック信号線と、 前記データバスと前記クロック信号線とに接続され、前
記データバスおよび前記クロック信号線の両側に配置さ
れる複数のメモリと、 前記クロック信号を生成して前記クロック信号線の一端
に供給するとともに、前記クロック信号線の他端から入
力される前記クロック信号に応答して前記読出データを
入力するメモリ制御手段とを備えるメモリシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8301850A JPH10143424A (ja) | 1996-11-13 | 1996-11-13 | メモリシステム |
| US08/815,989 US5926837A (en) | 1996-11-13 | 1997-03-10 | Memory system capable of reducing timing skew between clock signal and data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8301850A JPH10143424A (ja) | 1996-11-13 | 1996-11-13 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10143424A true JPH10143424A (ja) | 1998-05-29 |
Family
ID=17901918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8301850A Pending JPH10143424A (ja) | 1996-11-13 | 1996-11-13 | メモリシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5926837A (ja) |
| JP (1) | JPH10143424A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100391990B1 (ko) * | 2001-06-14 | 2003-07-22 | 삼성전자주식회사 | 직렬 버스 구조의 메모리 모듈들을 구비한 정보 처리 시스템 |
| US7173877B2 (en) * | 2004-09-30 | 2007-02-06 | Infineon Technologies Ag | Memory system with two clock lines and a memory device |
| JP2008306695A (ja) * | 2007-05-10 | 2008-12-18 | Sony Corp | データ転送回路、固体撮像素子、およびカメラシステム |
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| US6647506B1 (en) | 1999-11-30 | 2003-11-11 | Integrated Memory Logic, Inc. | Universal synchronization clock signal derived using single forward and reverse direction clock signals even when phase delay between both signals is greater than one cycle |
| US6275068B1 (en) | 1999-12-22 | 2001-08-14 | Lucent Technologies Inc. | Programmable clock delay |
| DE10148878B4 (de) * | 2001-10-04 | 2006-03-02 | Siemens Ag | System und Verfahren zum Übertragen digitaler Daten |
| JP2003140962A (ja) * | 2001-10-30 | 2003-05-16 | Mitsubishi Electric Corp | 信号送受信システム |
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| US7375738B2 (en) * | 2004-03-24 | 2008-05-20 | Lexmark International, Inc. | Electronic systems and methods for reducing laser beam process direction position errors |
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|---|---|---|---|---|
| IT1179081B (it) * | 1984-08-28 | 1987-09-16 | Cselt Centro Studi Lab Telecom | Sistema di comunicazione integrato a larga banda in ambito locale |
| US5210750A (en) * | 1989-03-23 | 1993-05-11 | International Business Machines Corporation | Method and apparatus for distributed queue multiple access in a communication system |
| JP3517237B2 (ja) * | 1992-03-06 | 2004-04-12 | ラムバス・インコーポレーテッド | 同期バス・システムおよびそのためのメモリ装置 |
| US5268656A (en) * | 1992-11-05 | 1993-12-07 | At&T Bell Laboratories | Programmable clock skew adjustment circuit |
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-
1996
- 1996-11-13 JP JP8301850A patent/JPH10143424A/ja active Pending
-
1997
- 1997-03-10 US US08/815,989 patent/US5926837A/en not_active Expired - Fee Related
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