JPH10254579A

JPH10254579A - クロック信号分配方法

Info

Publication number: JPH10254579A
Application number: JP10046429A
Authority: JP
Inventors: Leith L Johnson; レイス・エル・ジョンソン; David A Fotland; デビッド・エー・フォトランド
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1997-02-27
Filing date: 1998-02-27
Publication date: 1998-09-25
Anticipated expiration: 2018-02-27
Also published as: KR100571338B1; EP0862119B1; US5987576A; JP4001670B2; DE69737013D1; EP0862119A3; EP0862119A2; DE69737013T2; KR19980071747A

Abstract

(57)【要約】【課題】スキューを最小限に抑えて、クロック信号を発
生し、分配するための方法及び装置を提供する。【解決手段】本発明には、クロック・スキューを最小限
に抑えて、高転送速度でデータの交換を行う、メモリ・
コントローラと、少なくとも１つのメモリ・モジュール
が含まれている。データの読み取り時には、第２のクロ
ック・ライン・セグメントにおいてクロック信号のコピ
ーが供給されると、ループを辿って、メモリ・モジュー
ルから第１のクロック・ライン・セグメントを逆に進
み、第２のクロック・ライン・セグメントに沿ってメモ
リ・コントローラに達する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル・システ
ムにおけるクロック信号の発生及び分配に関するもので
ある。とりわけ、本発明は、こうしたクロック信号のス
キューを最小限に抑えることに関するものである。

【０００２】

【従来の技術】デジタル・システムでは、クロック信号
のエッジによって指定される時間に、バスにおけるデー
タが妥当になるように、クロック信号と調和させて、バ
スにデータを送り出すことによって、データの送受信を
行うのが普通である。もちろん、データの伝送はできる
だけ高速であることも望ましいので、可能性のある最高
周波数でクロックを動作させることが望ましい。

【０００３】バスからデータを読み取るコンポーネント
を備えたデジタル・システムにおいて、クロック信号の
動作可能な最高周波数は、主として、３つの要素、すな
わち、クロック信号に対するデータのセット・アップ時
間、クロック信号に対するデータのホールド時間、及
び、クロック・スキューによって制限される。クロック
・スキューには、クロック信号のエッジが、回路の異な
る部分において前記クロック信号の同じエッジに対して
スキューを生じるクロック間スキューと、クロックのエ
ッジがバスのデータに対してスキューを生じるクロック
・データ間スキューが含まれる可能性がある。

【０００４】デジタル・システムでは、多くのコンポー
ネントが単一クロック信号に結合されるのが普通であ
り、単一の駆動回路で、全コンポーネントのクロック入
力を駆動するのは非現実的である。従って、クロック信
号のコピーを作成して、クロック信号を必要とする全コ
ンポーネントに分配されるようにするために、クロック
・バッファが用いられる。しかし、クロック・バッファ
によって、クロック・スキューがもたらされることにな
る。クロック・スキューを最小限に抑えようとして、先
行技術の構成では、クロック・バッファが木状クロック
分配ネットワークをなすように構成されるので、各コン
ポーネントに供給されるクロック信号は、同じ数のクロ
ック・バッファを移動することになる。こうした構成は
役に立つが、クロック・バッファ間に大幅なスキューの
偏差が生じる可能性がある。

【０００５】計算分野においては、コンピュータ・シス
テムに主メモリ記憶装置を設けるために、同期ダイナミ
ック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）を利
用する場合が多い。一般に、コンピュータ・システムに
用いられるＳＤＲＡＭは、シングル・イン−ライン・メ
モリ・モジュール（ＳＩＭＭ）またはデュアル・イン−
ライン・モジュール（ＤＩＭＭ）に取り付けられ、さら
に、コンピュータ・システムのボードのＤＩＭＭまたは
ＳＩＭＭソケットに挿入される。発明の実施の形態と題
するセクションにおいて後述するように、先行技術によ
るＳＩＭＭ及びＤＩＭＭ構成に見受けられるクロック・
スキューによって、ＳＤＲＡＭにアクセスするクロック
周波数が約１００ＭＨｚに制限されるという影響が生じ
る。こうした構成の場合、各クロック・パルスに関連し
た論理状態は、論理状態がスイッチされる前に、クロッ
ク分配ネットワーク全体に完全に伝搬する。

【０００６】ＳＤＲＡＭにアクセスするクロック周波
数が１００ＭＨｚに制限されるので、コンピュータの設
計者は、メモリ・システムのデータ経路幅の拡大に焦点
を絞って、メモリ帯域幅を拡大させてきた。しかし、こ
のアプローチは、コストが高くつく。データ経路幅が、
６４ビットから、１２８ビット、２５６ビット、及び、
それを超えて拡大するにつれて、必要な回路基板スペー
スに加えて、回路基板のトレース数も法外なものにな
る。

【０００７】Ｇａｓｂａｒｒｏ他に対する米国特許第
５，４３２，８２３号のタイトルは「Method and Circu
itry for Minimizing Clock-Data Skew in a Bus Syste
m」であり、Ｒａｍｂｕｓ，Ｉｎｃ(Ｒａｍｂｕｓという
呼称は、Ｒａｍｂｕｓ，Ｉｎｃの登録商標)に譲渡され
ている。Ｇａｓｂａｒｒｏ他による教示のスキュー最小
化技法に加えて、他のいくつかの技法も利用することに
よって、Ｒａｍｂｕｓは、ＳＤＲＡＭに用いられている
のと同じタイプのダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）・コアを利用して、５００ＭＨｚま
での速度で動作するメモリ・サブシステムを市販用に生
産することが可能になった。こうした周波数の場合、ク
ロック分配ネットワークにおいて、該ネットワークに結
合されたコンポーネントに対し同時に２つ以上のクロッ
ク・パルスが「伝送される」ようにすることも可能にな
る。Ｒａｍｂｕｓの設計によれば、データ・バスの幅を
極度に増すことなく、メモリ帯域幅が大幅に拡大され
る。

【０００８】図１は、Ｇａｓｂａｒｒｏ他の明細書の図
３に手を加えたブロック図であり、Ｒａｍｂｕｓメモリ
・システムにおいてクロック・スキューを最小限に抑え
る方法が示されている。図１において、デジタル・シス
テム１０は、マスタ受信器／送信器１２とスレーブ受信
器／送信器１４、１６、１８、及び、２０から構成され
る。マスタ受信器／送信器１２及びスレーブ受信器／送
信器１４、１６、１８、及び、２０は、データ・バス２
２及びクロック分配システム２４に結合されている。ク
ロック分配システム２４は、クロック発生源２５及びク
ロック・ライン２７から構成される。

【０００９】クロック分配システム２４の動作周波数が
高いため、クロック・ライン２７には、所定の時間に２
つ以上のクロック・パルスが含まれている可能性があ
る。従って、ある受信器／送信器に生じるクロック・パ
ルスが、別の受信器／送信器に生じるパルスと一致しな
い場合がある。この問題に対処するため、Ｇａｓｂａｒ
ｒｏ他の特許では、クロック・ライン２７の２つの独立
したセグメントを使用することが開示されている。第１
のセグメントは、ＣｌｏｃｋＴｏＭａｓｔｅｒ２８であ
り、第２のセグメントは、ＣｌｏｃｋＦｒｏｍＭａｓｔ
ｅｒ２６である。２つのセグメントは、端部２９で結合
されている。各セグメントは、データ・バス２２のほぼ
同じ長さ及び電気特性を備えた導体である。

【００１０】セグメント２６は、データがマスタ受信器
／送信器１２からスレーブ受信器／送信器の１つに伝送
される場合に用いられる。例えば、マスタ受信器／送信
器１２からスレーブ受信器／送信器２０への書き込み操
作について考察する。クロック・パルスは、クロック発
生源２５において発生し、第１のセグメント２８及び端
部２９を通る。パルスが第２のセグメント２６を通り始
めると、すぐに、マスタ受信器／送信器１２のＴＣＬＫ
₀に入り、この結果、マスタ受信器／送信器１２によっ
てデータ・バス２２にデータが送り込まれることにな
る。データは、ＴＣＬＫ₀入力に入ったクロック・パル
スがスレーブ受信器／送信器２０のＲＣＬＫ₃入力に達
するまで、クロックパルスとほぼ並行してデータ・バス
２２を伝搬し、その時点において、スレーブ受信器／送
信器２０にはそのデータで刻時する。クロック・パルス
が通るセグメント２６の部分とデータが通るデータ・バ
ス２２の部分が一致するので、もたらされるクロック・
スキューが最小限で済む。セグメント２８は、スレーブ
受信器／送信器の１つからマスタ受信器／送信器１２に
読み取り操作を実施する場合に、同様に用いられる。

【００１１】従って、各受信器／送信器１２、１４、１
６、１８、及び、２０は、そのアクティブ・クロックが
通過する瞬間に、データ・バス２２にデータを結合する
ことが可能でなければならない。Ｇａｓｂａｒｒｏ他
は、これについて、サーファが、波頭を注視して、待ち
かまえ、波頭を捕らえて、それに乗って進む、サーフィ
ンに似ていると説明している。

【００１２】２つの独立したクロックを各受信器／送信
器に結合することによって、各受信器／送信器内に同期
問題が生じることになる。端部２９に近接して結合され
る装置の場合、送信クロックと受信クロックの位相差は
最小になる。しかし、スレーブ受信器／送信器２０のよ
うな、もう一方の端部にある装置には、送信クロックと
受信クロックの間にかなりの位相差が生じる可能性があ
る。従って、受信器／送信器が、交換可能であって、端
部２９に対して任意の位置につくことが可能であれば、
各受信器／送信器毎に、送信クロックと受信クロックの
間の異なる位相関係に対処することが可能な同期回路要
素を含んでいなければならない。

【００１３】図２は、Ｒａｍｂｕｓ６４メガビットＤＲ
ＡＭ３０のブロック図であり、１９９５年１１月２９日
に発行されたRambus 64-Megabit Rambus DRAM Product
Summaryからの図に手を加えたものである。ＤＲＡＭ３
０は、スレーブ受信器／送信器として構成され、Ｒａｍ
ｂｕｓコントローラは、マスタ受信器／送信器として構
成されている。ＤＲＡＭ３０は、ＣｌｏｃｋＦｒｏｍＭ
ａｓｔｅｒセグメント２６及びＣｌｏｃｋＴｏＭａｓｔ
ｅｒセグメント２８、並びに、各種制御信号及びデータ
信号に結合される。図２の目的は、ＤＲＡＭ３０の相対
的複雑さを明示することにある。Ｇａｓｂａｒｒｏ他に
よる開示のように、各受信器／送信器は、送信クロック
のシフトした位相のバージョンを発生する位相ロック・
ループを備えなければならない。さらに、各受信器／送
信器内において、各データ・ラインは、遅延素子、位相
コンパレータ、マルチプレクサ、ラッチ、及び、いくつ
かの追加ステージを備えていなければならない。

【００１４】Ｒａｍｂｕｓメモリ・システムは、うまく
高転送周波数を実現したが、この設計は、極めて複雑で
あり、先行技術によるメモリ・サブシステムとは全く異
なっている。位相ロック・ループは、高密度ＣＭＯＳ実
施例における実施が困難になる可能性があり、ＣＭＯＳ
メモリ・サブシステムにしばしば生じるスイッチング・
ノイズの影響を受けやすい。さらに重要なのは、位相ロ
ック・ループが、信号にロックするための起動期間を必
要とするため、電力の減少及び待ち時間の短縮に用いら
れるクロック停止技法に適合しないという点である。計
算分野において必要とされるのは、先行技術によるＳＩ
ＭＭ及びＤＩＭＭ構成に似ているが、Ｒａｍｂｕｓメモ
リ・システムによって実現されるのと同様の転送周波数
を実現するメモリ設計である。

【００１５】

【発明が解決しようとする課題】本発明の目的は、上記
の問題点を解決し、スキューを最小限に抑えて、クロッ
ク信号を発生し、分配するための方法及び装置を提供す
ることである。

【００１６】

【課題を解決するための手段】本発明の実施態様の１つ
において、本発明には、クロック・スキューを最小限に
抑えて、高転送速度でデータの交換を行う、メモリ・コ
ントローラと、少なくとも１つのメモリ・モジュールが
含まれている。メモリ・モジュールに書き込みを行う場
合、メモリ・コントローラは、第１のクロック・ライン
・セグメントに沿って伝搬するクロック信号を発生す
る。データ・バスは、書き込みデータを伝送し、データ
・バスと第１のクロック・ライン・セグメントの電気特
性は、データ・バス及びクロック信号の入射波面が、互
いに一定の関係をなしてメモリ・モジュールに到達する
ように整合がとられる。データの読み取り時には、第２
のクロック・ライン・セグメントにおいてクロック信号
のコピーが供給されると、ループを辿って、メモリ・モ
ジュールから第１のクロック・ライン・セグメントを逆
に進み、第２のクロック・ライン・セグメントに沿って
メモリ・コントローラに達することになる。データ・バ
スは、読み取りデータを伝送し、データ・バスと第２の
クロック・ライン・セグメントの電気特性は、データ・
バス及びクロック信号の入射波面が、互いに一定の関係
をなしてメモリ・コントローラに到達するように整合が
とられる。

【００１７】ある構成の場合、メモリ・モジュールに
は、第２のクロック・セグメントに結合されたダミー負
荷が設けられる。このダミー負荷によって、メモリ・モ
ジュールの挿入及び除去時に、第２のクロック・セグメ
ントの電気特性が、データ・バスの電気特性に追随する
という保証が得られる。

【００１８】本発明によれば、先行技術のモジュールに
最小限の設計変更を施すだけで、メモリの帯域幅が大幅
に拡大される。ある実施態様の場合、メモリ・モジュー
ルのクロック・バッファからメモリ・モジュールの未使
用ピンに出力を結合することによって、先行技術による
メモリ・モジュールが本発明に従って動作するように構
成することが可能になる。

【００１９】

【発明の実施の形態】図３は、先行技術によるメモリ・
システム３２のブロック図である。メモリ・システム３
２には、メモリ・コントローラ専用集積回路（ＡＳＩ
Ｃ）３４、デュアル・イン−ライン・メモリ・モジュー
ル（ＤＩＭＭ）３６、３８、及び、４０、グローバル・
システム・クロック・バッファ４２、及び、メモリ・サ
ブシステム・クロック・バッファ４４が含まれている。
各ＤＩＭＭモジュールには、１つ以上の同期ダイナミッ
ク・ランダム・アクセス・メモリ（ＳＤＲＡＭ）回路、
及び、低スキュー・クロック・バッファが含まれてい
る。例えば、ＤＩＭＭ４０には、ＳＤＲＡＭ４６Ａ、４
６Ｂ、４６Ｃ、４６Ｄ、及び、４６Ｅと、低スキュー・
クロック・バッファ４８が含まれている。

【００２０】メモリ・コントローラＡＳＩＣ３４には、
内部クロック・バッファ５０、データ・バス・ドライバ
５２、データ受信器５４、及び、データ・レジスタ５６
が含まれている。データ・バス５８は、メモリ・コント
ローラＡＳＩＣ３４と、ＤＩＭＭモジュール３６、３
８、及び、４０のそれぞれに結合されている。クロック
信号は、クロック・バッファ４２及び４４から構成され
るクロック分配ネットワークによってＡＳＩＣに分配さ
れる。バッファ４２は、マスタ・クロック信号をライン
６０で受信し、該信号を、それぞれ、ライン６２を介し
てＡＳＩＣ３４に、ライン６４を介してバッファ４４に
送る。バッファ４４は、クロック信号を、それぞれ、ラ
イン６６、６８、及び、７０を介してＤＩＭＭ３６、３
８、及び、４０に対して送り出す。

【００２１】従来の技術と題するセクションにおいて上
述したように、クロック信号の動作可能周波数は、主と
して３つの要素、すなわち、クロック信号に対するデー
タのセット・アップ時間、クロック信号に対するデータ
のホールド時間、及び、スキューによって制限される。
スキューは、計算技術において周知の用語である。要す
るに、スキューとは、ある事象が生じるのに要する最短
時間と最長時間の差である。スキューは、加法性であ
り、従って、信号が２つのゲートを通り、各ゲートのス
キューが１．０ｎｓの場合、全スキューは、２．０ｎｓ
になる。回路の全スキューを計算するため、例えば、ク
ロック及びデータが、共通装置によってゲートされる
か、あるいは、出力ドライブ及びクロック・バッファの
両方を駆動するクロック・ネットまたはクロック・バッ
ファのようなネットの共通ポイントに存在する、あるポ
イントから開始する。そのポイントから、信号がレジス
タまたは出力ピンのような刻時装置に再収束するまで、
通過する全ての装置のスキューを加算する。最短の許容
可能サイクル時間を計算する場合には、セット・アップ
及びホールド時間も含まなければならない。こうした計
算例について、以下で述べることにする。

【００２２】あるタイプのスキューは、信号が装置の入
力から装置の出力に伝搬する際における、装置の総伝搬
遅延（ＴＰＤ）時間から生じる。本明細書では、このタ
イプのスキューをＴＰＤスキューと呼ぶことにする。別
のタイプのスキューは、装置の独立した出力において観
測される潜在的な時間差間において生じる。本書では、
このタイプのスキューを出力間スキューと呼ぶことにす
る。

【００２３】出力間スキューは、そのトランジスタが基
本的に整合している単一の半導体装置の作用であるた
め、制御が容易である。単一の装置は、温度及び電圧が
共通しており、製作の異常によって変動が生じると、全
ての出力に影響し、従って、相殺される。一方、ＴＰＤ
スキューは、個別の半導体装置の潜在的な時間差を反映
したものであるため、はるかに大きくなる。例えば、メ
モリ・サブシステムのクロック・バッファ４４の典型的
なＴＰＤスキューは、１．０００ｎｓであるが、典型的
な出力間スキューは、０．１７５ｎｓである。一般に、
装置のＴＰＤスキューには、装置の出力間スキューが含
まれるので、ＴＰＤスキューが関連していなければ、装
置の出力間スキューが唯一の要素になる。

【００２４】先行技術によるＳＤＲＡＭＩＣは、セッ
ト・アップ時間が約２．５ｎｓ、ホールド時間が約１．
０ｎｓ、クロック・データ間のＴＰＤスキューが約３．
０ｎｓである。しかし、本発明の発明者の信ずるところ
によれば、これらの時間は、ＳＤＲＡＭ出力バッファの
遅延を補償して、スキューを短縮するといった、さまざ
まな技法を利用することによって大幅に改善される可能
性があるし、改善されることになるであろう。発明者の
予測では、ＳＤＲＡＭの将来のバージョンは、セット・
アップ時間が約０．５ｎｓ、ホールド時間が約０．２５
ｎｓ、ＴＰＤスキューが約０．７５ｎｓになる。

【００２５】後述するように、本発明では、先行技術に
よるＳＤＲＡＭＩＣを利用して、ＳＤＲＡＭから構成
されたメモリ・システムの最高動作周波数をほぼ２倍に
高める。しかし、発明者が予測するものと同様のタイミ
ング特性を備えたＳＤＲＡＭを利用すれば、本発明によ
って、最高動作周波数は約３〜４倍に高められる。

【００２６】以下のタイミング・バジェット（タイミン
グの内訳）は、先行技術のＳＤＲＡＭによる時間を利用
して計算されたものである。このバジェットは、読み取
り及び書き込み操作の実施時におけるメモリ３２のセッ
ト・アップ時間及びホールド時間とスキュー時間を示
し、システム３２の最短許容可能サイクル時間を規定し
ている。全てのバジェットは、クロック・パルスの最初
の波面が出力バッファに到達すると、即座に、データ・
バスにデータが送り出される、データ・バス５８におけ
る最初の入射波面のスイッチングを想定している。最初
の入射波面のスイッチングは、ＳＤＲＡＭ及びＡＳＩＣ
装置に利用される高性能のＣＭＯＳＦＥＴトランジス
タを利用して簡単に実施される。下記の時間は、こうし
た装置の時間を表している。

【００２７】

【表１】

【００２８】

【表２】

【００２９】回路３２の読み取りバジェットの計算は、
バッファ４２から開始される。バッファ４２の出力は、
ライン６０から導き出されるので、遅延（番号）１に
は、バッファ４２の出力間スキューだけしか含まれてい
ない。遅延２及び３は、それぞれ、クロック・バッファ
４４とＤＩＭＭバッファ（例えば、バッファ４８）のＴ
ＰＤスキューによって生じる。遅延４は、各ＳＤＡＲＡ
Ｍにおいて見受けられるクロック及びバス・ドライバに
よってもたらされるスキューである。

【００３０】多くのコンピュータ・システムにおいて
は、メモリは、Ｎのメモリ・サブシステムに編成され、
各メモリ・サブシステム毎に、ＭのＤＩＭＭが駆動され
るので、全体ではＮ×ＭのＤＩＭＭが駆動されることに
なる。従って、図の場合、Ｍは３に等しい。信号がＤＩ
ＭＭ間のデータ・バスを渡るのに約０．２５０ｎｓかか
るので、３つのＤＩＭＭサブシステムの場合、メモリ・
コントローラＡＳＩＣに最も近いＤＩＭＭが、最も遠い
ＤＩＭＭより約０．７５００ｎｓ先にデータを受信す
る。さらに、図３に示すようなバスは、約０．２５０ｎ
ｓの伝搬変動を生じることになる。データは、両方向に
流れなければならないので、クロック・ラインの長さを
利用して、この遅延を補償することはできない。従っ
て、設計者は、読み取り操作と書き込み操作の両方にク
ロックを利用することができるように、ＤＩＭＭに流れ
るクロック長を等化させようとしなければならない。遅
延５は、０．２５０ｎｓの伝搬変動と、異なるＤＩＭＭ
に伝搬するデータは、異なる長さのデータ・バス５８を
通るが、クロック信号はほぼ同じ長さを伝搬するという
事実によってもたらされるスキューを考慮したものであ
る。もちろん、遅延５は、メモリ・サブシステムにおけ
るＤＩＭＭ数に従って変動することになる。

【００３１】遅延６は、ＡＳＩＣ３４におけるクロック
・バッファ５０のＴＰＤスキューである。遅延６には、
ＡＳＩＣ３４のクロック・データ間スキューも含まれて
いる。遅延７は、ＡＳＩＣ３４のセット・アップ時間で
あり、遅延８は、ＡＳＩＣ３４のホールド時間である。
上述のように、回路３２の読み取りバジェットによっ
て、１１５．３ＭＨｚの最高読み取りサイクル周波数が
得られる。

【００３２】回路３２の書き込みバジェットの計算も、
バッファ４２から開始される。遅延９は、クロック・バ
ッファ４２の出力間スキューであり、読み取りバジェッ
トにおける遅延１に対応する。遅延１０は、ＡＳＩＣ３
４のクロック・バッファ５０のＴＰＤスキューを表して
おり、読み取りバジェットの遅延６に対応する。遅延１
１は、ＡＳＩＣ３４のバス・ドライバ５２のＴＰＤスキ
ューである。遅延１２は、ＤＩＭＭのバック・プレーン
に関連した遅延であり、書き込みバジェットの遅延５に
対応する。遅延１４及び１５は、それぞれ、ＳＤＲＡＭ
４６ＡのようなＳＤＲＡＭＩＣのセット・アップ時間
及びホールド時間である。遅延１６は、クロック・バッ
ファ４４のＴＰＤスキューであり、遅延１７は、バッフ
ァ４８のようなＤＩＭＭクロック・バッファのＴＰＤス
キューである。以上から明らかなように、回路３２の書
き込みバジェットによって、回路３２の動作可能な最高
周波数である１０６．１ＭＨｚの最高書き込みサイクル
周波数が得られる。

【００３３】図４は、本発明によるメモリ・システム７
２のブロック図である。メモリ・システム７２には、メ
モリ・コントローラＡＳＩＣ７４、ＤＩＭＭ７６、７
８、及び、８０、グローバル・システム・クロック・バ
ッファ８２、データ・バス８４、クロック・ライン８
６、及び、遅延線９８、１０４、１０６、及び、１０８
が含まれている。各クロック・ラインには、遅延線の１
つが設けられている。各ＤＩＭＭには、クロック・バッ
ファと、少なくとも１つのＳＤＲＡＭが含まれている。
例えば、ＤＩＭＭ８０は、ＳＤＲＡＭ１１０Ａ、１１０
Ｂ、１１０Ｃ、１１０Ｄ、及び、１１０Ｅと、バッファ
１２０を備えている。各ＤＩＭＭクロック・バッファ
は、ＳＤＲＡＭのクロック入力に結合された出力を備え
ている。さらに、各クロック・バッファの１つのライン
が、クロック・ラインを介してＡＳＩＣ７４に送り返さ
れる。各ＤＩＭＭは、さらに詳細に後述するダミー負荷
のための接続も備えている。

【００３４】メモリ・コントローラＡＳＩＣ７４には、
クロック・ドライバ１２２、データ・バス・ドライバ１
３０、データ・バス受信器１３２、及び、レジスタ１３
４、１３６、及び、１３８が含まれている。レジスタ１
３４、１３６、及び、１３８は、ＤＩＭＭのクロック・
バッファによって供給されるクロック信号によって刻時
される。

【００３５】図３の先行技術によるメモリ・システム３
２と本発明のメモリ・システムの基本的な相違は、ＤＩ
ＭＭからの読み取りデータを記録するためにＡＳＩＣ７
４によって用いられる用いられるクロックが、ＤＩＭＭ
のクロック・バッファによって供給されるという点であ
る。従って、クロック・パルスは、必ず、データと同じ
方向に進行する。本発明は、データ・バス８４に対応す
る電気特性を備えたクロック・ラインを設計することに
よって、メモリ・サブシステムの最高許容可能サイクル
周波数に大幅な改良を加えることが可能である。これら
の技法については、回路７２のＳＤＲＡＭ読み取り及び
書き込みバジェットを考慮して、詳述する。下記のタイ
ミング・バジェットは、読み取り及び書き込み操作の実
施時におけるメモリ回路７２のセット・アップ及びホー
ルド時間とスキュー時間を示している。全てのバジェッ
トは、データ・バス８４における最初の入射波面のスイ
ッチングを想定している。本発明の利点を示すため、タ
イミング・バジェットは、図３に示すものと同一のタイ
ミング特性を備えた先行技術によるクロック・バッフ
ァ、ＳＤＲＡＭ、及び、ＡＳＩＣを用いて計算されてい
る。しかし、クロック・バッファ、ＳＤＲＡＭ、及び、
ＡＳＩＣを接続する、回路基板のクロック経路とデータ
経路は、後述するようにきっちりと一致しなければなら
ない。本発明と図１の先行技術によるメモリ・サブシス
テム３２の比較を助けるため、下記に用いられる遅延参
照番号は、上記で用いられたものと統一されている。

【００３６】

【表３】

【００３７】

【表４】

【００３８】図３のメモリ・サブシステムの場合、読み
取りバジェットの計算は、グローバル・システム・クロ
ック・バッファ４２から開始された。図４の本発明の場
合、読み取りデータの妥当性を検査するためＡＳＩＣ７
４によって利用されるクロックは、ＤＩＭＭクロック・
バッファによって供給される。これによって得られる利
点の１つは、読み取りバジェットの計算が、ＤＩＭＭク
ロック・バッファにおいて開始されるということであ
る。これによって、グローバル・システム・クロック・
バッファ及びメモリ・サブシステム・クロック・バッフ
ァからスキューが除去され、ＤＩＭＭクロック・バッフ
ァのスキューがＴＰＤスキューから出力間スキューに変
換される。上述のように、出力間スキューは、ＴＰＤス
キューよりはるかに小さい。従って、遅延１８は、バッ
ファ１２０のようなＤＩＭＭクロック・バッファの出力
間スキューである。

【００３９】遅延１９は、ＳＤＲＡＭＴＰＤスキュー
である。この遅延は、システム３２の遅延４に対応す
る。

【００４０】図３に関連して上述のように、先行技術に
よるメモリ・システム３２は、かなりのバック・プレー
ン・スキューを有している。しかし、図４の場合、各Ｄ
ＩＭＭからＡＳＩＣ７４に延びるクロック・ラインは、
バス８４の対応するデータ・ラインとぴったりと一致す
る。さらに、各ＤＩＭＭからのデータは、ＡＳＩＣ７４
の対応する独立したレジスタに記録される。例えば、Ｄ
ＩＭＭ７８からのデータは、レジスタ１３６に記録され
る。その結果、ＤＩＭＭ間のバック・プレーン接続によ
る伝搬遅延は最小限に抑えられ、ＤＩＭＭ数によって変
化することはない。従って、遅延２０は、バス８４に関
連した０．２５０ｎｓの伝搬変動を表しているが、デー
タ・バス５８の異なる長さを通るデータによってもたら
されるスキューは含まれていない。

【００４１】遅延２１は、ＡＳＩＣ７４のデータ−クロ
ック間スキューである。回路３２の場合、この時間はＡ
ＳＩＣ３４の内部クロック・バッファ５０のＴＰＤスキ
ューに含まれていた（遅延６）。本発明では、一致した
ラインに沿ってＤＩＭＭからクロック及びデータを供給
することによって、ＴＰＤスキューがはるかに小さいデ
ータ・クロック間スキューに置き換えられる。

【００４２】遅延２２及び２３は、それぞれ、ＡＳＩＣ
７４のデータ・セット・アップ時間及びデータ・ホール
ド時間である。これらの時間は、システム３２の遅延７
及び８に対応する。以上から明らかなように、回路７２
の読み取りバジェットによって、２３９．５ＭＨｚの最
高読み取りサイクル周波数が得られる。これは、回路３
２によって得られる１１５．３ＭＨｚの最高読み取りサ
イクル周波数に対して極めて大幅な改善である。しか
し、両回路とも、同様のタイミング特性を備えたコンポ
ーネントを利用している。

【００４３】本発明の場合、ＤＩＭＭからデータを読み
取る場合、クロック及びデータが、ＤＩＭＭから生じ、
一致したラインに沿って伝搬する。同様に、ＤＩＭＭに
データを書き込む場合、クロック及びデータがＡＳＩＣ
７４から生じ、一致したラインに沿って伝搬する。

【００４４】図３のメモリ・システム３２の場合、書き
込みバジェットの計算は、グローバル・システム・クロ
ック・バッファ４２から開始された。図４の本発明のメ
モリ・システム７２の場合、書き込みバジェットの計算
は、ＡＳＩＣ７４のクロック及びデータ出力から開始さ
れる。クロックをＡＳＩＣ７４に送り込む経路選択とＡ
ＳＩＣ７４から送り出す経路選択を行うことによって、
グローバル・システム・クロック・バッファによって発
生するスキューは、除去され、ＡＳＩＣの内部クロック
・バッファのスキューは、ＡＳＩＣ７４が単一装置であ
るため、はるかに小さいクロック・ドライバ−データ・
ドライバ間スキューに置き換えられる。遅延２４は、Ａ
ＳＩＣ７４のクロック・ドライバ−データ・ドライバ間
スキューである。

【００４５】上述のように、本発明は、バック・プレー
ン・スキューを最小限に抑える。遅延２５は、バック・
プレーン・スキューである。

【００４６】遅延２７及び２８は、ＳＤＲＡＭ１１０Ａ
のようなＳＤＲＡＭのセット・アップ時間及びホールド
時間である。遅延２７及び２８は、それぞれ、メモリ・
システム３２の遅延１４及び１５に対応する。

【００４７】遅延２９は、ＤＩＭＭクロック・バッファ
（バッファ１２０のような）のＴＰＤスキューであり、
システム３２の遅延１７に対応する。上記から明らかな
ように、回路７２の書き込みバジェットによって、１９
０．５ＭＨＺの最高読み取りサイクル周波数が得られる
が、これは、システム３２によって得られる１０６．１
ＭＨｚの最高読み取りサイクル周波数に比べて大幅な改
善である。従って、本発明のメモリ・システムは、１９
０．５ＭＨｚで動作するが、先行技術のメモリ・システ
ムは、１０６．１ＭＨｚで動作する。従って、本発明に
よれば、先行技術のコンポーネントを利用して、最高動
作周波数が８０％向上する。

【００４８】システム７２の読み取り及び書き込みバジ
ェットの計算に用いられたコンポーネントは、図３の先
行技術によるシステム３２のものと同じタイミング特性
を備えている。しかし、こうしたコンポーネントの場
合、メモリ・システム７２の読み取りサイクルのタイミ
ング（２３９．５ＭＨｚ）と書き込みサイクルのタイミ
ング（１９０．５ＭＨｚ）の間にかなりの相違がある。
わずかなコンポーネントの取り替えにとどめて、この相
違を大幅に減少させることが可能である。

【００４９】システム３２及び７２におけるＤＩＭＭに
用いられるクロック・バッファのＴＰＤスキュー値は
１．０００ｎｓである。これは、ＤＩＭＭにおいて一般
に用いられている低電圧ＴＴＬクロック・バッファに相
当する。しかし、各ＤＩＭＭに、よりコストの高いＥＣ
Ｌクロック・バッファを用いると、バッファのＴＰＤス
キューは、０．２００ｎｓに短縮される。これによっ
て、全最短許容可能書き込みサイクル時間は４．４５ｎ
ｓに短縮され、従って、最高許容可能書き込み周波数は
２２４．７ＭＨｚにまで上昇し、この結果、書き込み周
波数は読み取り周波数に近づくことになる。この取り替
えの場合、より小幅ではあるが、ＤＩＭＭクロック・バ
ッファの出力間スキューも短縮されるので、最高許容可
能読み取り周波数も多少上昇する。

【００５０】次に、先行技術によるメモリ・システム３
２と本発明のメモリ・システム７２は、本発明の予測に
従い、セット・アップ時間が約０．５ｎｓ、ホールド時
間が約０．２５ｎｓ、ＴＰＤスキューが約０．７５ｎｓ
のＳＤＲＡＭの将来のバージョンを利用して構成される
ものと仮定する。読み取りバジェット及び書き込みバジ
ェットは、下記の通りである：

【００５１】

【表５】

【００５２】

【表６】

【００５３】従って、当業者には予想が付くように、先
行技術によるメモリ・システム３２は将来のＳＤＲＡＭ
を用いる時は１４９．８ＭＨｚで動作する。

【００５４】

【表７】

【００５５】

【表８】

【００５６】従って、メモリ・システム７２は、発明者
の予測によれば、将来のＳＤＲＡＭを利用する場合、４
００．０ＭＨｚで動作することになる。これは、先行技
術による回路３２に比べて１６７％の向上である。ＥＣ
ＬＤＩＭＭクロック・バッファが回路３２及び７２の
両方に用いられる場合、周波数は、１７０ＭＨｚ及び５
８８ＭＨｚに急上昇する。ＥＣＬバッファと将来のＳＤ
ＲＡＭによって、メモリ・システム７２は、先行技術に
よるメモリ・システム３２よりも２４６％速くなる。

【００５７】先行技術によるＳＩＭＭ及びＤＩＭＭの利
点の１つは、メモリの取り付け及び取り外しが容易に行
えるということである。各ＤＩＭＭのダミー負荷接続に
よって、本発明は、性能を犠牲にすることなく、この利
点を継承することが可能である。基本的に、ダミー負荷
は、追加ＤＩＭＭを加えることによってデータ・バスに
生じる効果をクロック・ラインにおいて再現しようとす
る。例えば、ＡＳＩＣ７４からＤＩＭＭ８０にデータが
書き込まれており、ＤＩＭＭ７６及び７８が取り付けら
れているものと仮定する。データ・バス・ドライバ１３
０は、ＤＩＭＭ７６及び７８内に延びるデータ・バス８
４の一部のキャパシタンスを駆動し、ダミー負荷１４０
及び１４２は、これらの部分の電気的効果を再現するこ
とによって、ＤＩＭＭ８０とＡＳＩＣ７４の間における
クロック・ライン９２とデータ・バス８４の電気特性を
一致した状態に保つ。次に、ＤＩＭＭ７８が取り除かれ
るものと仮定する。ＤＩＭＭ７８が取り除かれると、デ
ータ・バス８４の一部を取り除かれる。しかし、それに
よって、ダミー負荷１４２も取り除かれるので、クロッ
ク・ライン９２の電気的特性は、データ・バスの電気的
特性と一致したままである。各ＤＩＭＭ毎に設けなけれ
ばならないダミー負荷数は、メモリ・サブシステムに配
置することが可能なＤＩＭＭ数から１つ引いた数に等し
い。

【００５８】ＳＤＲＡＭへの書き込み時に、ＳＤＲＡＭ
よって必要とされるセット・アップ時間をつくり出すた
めに、遅延線９８が必要になる可能性がある。遅延線
は、当該技術において既知のように、単純に経路長を延
長したタイプ、または、他の何らかのタイプの遅延線と
することが可能である。代替案として、遅延線９８をＡ
ＳＩＣ７４に送り込むことが可能であり、その場合、遅
延線９８の遅延を簡単に変更することができる。

【００５９】同様に、ＳＤＲＡＭ伝搬遅延を補償し、Ａ
ＳＩＣ７４が必要とするセット・アップ時間をつくり出
すために、遅延線１０４、１０６、及び、１０８が必要
になる可能性がある。やはり、遅延線１０４、１０６、
及び、１０８をＡＳＩＣ７４に送り込むことが可能であ
り、その場合、遅延線の遅延を簡単に変更することがで
きる。

【００６０】遅延線９８が必要とする遅延は、ＤＩＭＭ
クロック・バッファの伝搬遅延とＳＤＲＡＭが必要とす
るセット・アップ時間によって決まる。遅延線９８、１
０４、１０６、及び、１０８は、有効データ・ウインド
ウの中央にクロックの中心がくるように調整することが
可能であり、この結果、クロックとデータは、適正な位
相関係をなして、ＤＩＭＭ及びＡＳＩＣ７４に到着す
る。

【００６１】本発明によれば、先行技術のＤＩＭＭ及び
ＳＩＭＭ設計に最小限の変更を加えることによって、Ｄ
ＩＭＭ及びＳＩＭＭをベースにした先行技術のメモリ・
サブシステムに対して大幅に性能が向上する。先行技術
のＤＩＭＭ設計は、上述のように、ただ単にＤＩＭＭの
クロック・バッファの出力をＤＩＭＭの未使用のピンに
対して経路指定し、他の未使用ピンにダミー負荷を設け
るだけで、修正することが可能である。性能のかなりの
追加利得は、ただ単にＤＩＭＭの低電圧ＴＴＬクロック
・バッファをＥＣＬクロック・バッファに置き換えるだ
けで実現することが可能である。

【００６２】現行メモリ構成に適用すると、本発明によ
って、かなりの利点が得られるが、本明細書に開示の概
念は、ＳＤＲＡＭが本発明によって機能するように設計
される場合、いっそう多くの利点をもたらすことが可能
になる。例えば、ＳＤＲＡＭパッケージ数を減らして、
ＤＩＭＭクロック・バッファが除去され、クロックが直
接ＳＤＲＡＭに供給されるようになっている、また、Ｓ
ＤＲＡＭに、データと共にメモリ・コントローラＡＳＩ
Ｃに送ることが可能なクロックの出力ピンが設けられて
いる小システムの場合、メモリ・システムの周波数は、
さらに上昇させることが可能である。こうした構成の場
合、読み取りバジェットから、ＳＤＲＡＭＴＰＤスキ
ュー（０．７５０ｎｓ）が除去され、ＤＩＭＭクロック
・バッファ出力間スキューが、ＳＤＲＡＭの出力におけ
る出力間スキューに置き換えられる。これによって、読
み取りサイクル時間が１．１７５ｎｓに短縮され、最高
読み取りサイクル周波数が８５１．０ＭＨｚに上昇す
る。同様に、こうした構成によって、ＤＩＭＭクロック
・バッファＴＰＤスキュー（１．０００ｎｓ）が書き込
みバジェットから除去され、この結果、書き込みサイク
ル時間が１．５ｎｓに短縮され、最高読み取りサイクル
周波数が６６６．７ＭＨｚに上昇する。

【００６３】本発明の説明は、メモリ・コントローラ及
びメモリ・モジュールに関連して行われてきた。しか
し、当該技術の技術者には明らかなように、本発明は、
データが第１と第２のデータ・ブロック間において送ら
れ、クロック信号によって妥当性が検査される多くの他
のタイプのデジタル・システムにおける利用に適応させ
ることも可能である。さらに、本発明の利点のいくつか
は、ただ単にシャドー・クロック・バッファをＤＩＭＭ
ソケットに近接して配置するだけで実現することが可能
であり、シャドー・クロック・バッファは戻りクロック
を発生する。この構成の場合、本発明の利点の多くは、
先行技術のＤＩＭＭを用いることによって実現すること
が可能である。

【００６４】本発明によれば、先行技術によるＤＩＭＭ
及びＳＩＭＭメモリ構成に比べて性能が大幅に向上する
が、本発明には、Ｒａｍｂｕｓ，Ｉｎｃ．製のような先
行技術による高速メモリ・システムに対してもいくつか
の利点がある。こうした先行技術による高速メモリ・シ
ステムは、５００ＭＨｚを超える周波数で動作するが、
クロック・スキューを取り扱うためには、複雑な位相検
出器、位相ロック・ループ、遅延線等を必要とする。本
発明では、こうした技法を用いなくても、少なくとも同
じ速度が得られる。必要とされるのは、いくつかの追加
相互接続を行い、クロック・ライン及びデータ・ライン
に入念な注意を払って、それらの電気特性が適正に一致
するという保証が得られるようにすることと、（オプシ
ョンにより）各ＤＩＭＭ毎に高速クロック・バッファを
利用することだけである。最後に、本発明は、位相ロッ
ク・ループに左右されないので、電力に減少及び待ち時
間の短縮に利用されるクロック停止技法を用いるのが容
易である。位相ロック・ループは、信号にロックするの
に起動期間を必要とする。

【００６５】本発明の説明は、望ましい実施態様に関連
して行われてきたが、当該技術の技術者には明らかなよ
うに、本発明の精神及び範囲を逸脱することなく、形態
及び細部に変更を施すことが可能である。

【００６６】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。

【００６７】（実施態様１）メモリ・モジュールからデ
ータを読み取る際、クロックとデータ信号のスキューを
最小限に抑える方法であって、メモリ・コントローラか
らメモリ・モジュールにクロック信号を転送すること
と、メモリ・モジュールにおいて、データ・バスにデー
タを送り出すことと、メモリ・モジュールからメモリ・
コントローラにクロック信号のコピーを送ることと、ク
ロック信号のコピーを利用して、メモリ・コントローラ
において、データ・バスのデータの妥当性を検査するこ
ととを含む方法。

【００６８】（実施態様２）メモリ・モジュールにデー
タを書き込む際、クロックとデータ信号のスキューを最
小限に抑える方法であって、メモリ・コントローラから
メモリ・モジュールにクロック信号を転送することと、
メモリ・コントローラにおいて、データ・バスにデータ
を送り出すことと、メモリ・コントローラからメモリ・
モジュールにクロック信号のコピーを送ることと、クロ
ック信号のコピーを利用して、メモリ・モジュールにお
いて、データ・バスのデータの妥当性を検査することと
を含む方法。

【００６９】

【発明の効果】以上のように、本発明によれば、数百メ
ガヘルツの速度で動作するプロセッサが将来発生するこ
とによって生じる問題に対処する、低コストで高性能の
メモリ・システムによる解決策が得られる。

【図面の簡単な説明】

【図１】Ｇａｓｂａｒｒｏ他に対する米国特許第５，４
３２，８２３号の図３に手を加えたものであり、Ｒａｍ
ｂｕｓメモリ・システムにおいてクロック・スキューを
最小限に抑える方法を明らかにするブロック図である。

【図２】Ｒａｍｂｕｓ６４メガ・ビットＤＲＡＭのブロ
ック図であり、１９９５年１１月２９日に発行されたＲ
ａｍｂｕｓ６４−ＭｅｇａｂｉｔＲａｍｂｕｓＤ
ＲＡＭＰｒｏｄｕｃｔＳｕｍｍａｒｙの図に手を加
えた図である。

【図３】デュアル・イン−ライン・メモリ・モジュール
（ＤＩＭＭ）を用いた先行技術によるメモリ・システム
のブロック図である。

【図４】本発明によるメモリ・システムのブロック図で
ある。

【符号の説明】

３２：メモリ・システム３４：メモリ・コントローラＡＳＩＣ３６、３８、４０：ＤＩＭＭ４２：グローバル・システム・クロック・バッファ４４：メモリ・サブシステム・クロック・バッファ４６：ＳＤＲＡＭ４８：クロック・バッファ５０：内部クロック・バッファ５２：データ・バス・ドライバ５４：データ受信器５６：データ・レジスタ５８：データ・バス６０、６２、６４、６６、７０：ライン７２：メモリ・システム７４：メモリ・コントローラＡＳＩＣ７６、７８、８０：ＤＩＭＭ８２：グローバル・システム・クロック・バッファ８４：データ・バス８６、９２：クロック・ライン９８、１０４、１０６、１０８：遅延線１１０：ＳＤＲＡＭ１２０：ＤＩＭＭクロック・バッファ１２２：クロック・ドライバ１３０：データ・バス・ドライバ１３２：データ・バス受信器１３４、１３６、１３８：レジスタ１４０、１４２：ダミー負荷

Claims

【特許請求の範囲】

【請求項１】メモリ・モジュールからデータを読み取る
際、クロックとデータ信号のスキューを最小限に抑える
方法であって、メモリ・コントローラからメモリ・モジュールにクロッ
ク信号を転送することと、メモリ・モジュールにおいて、データ・バスにデータを
送り出すことと、メモリ・モジュールからメモリ・コントローラにクロッ
ク信号のコピーを送ることと、クロック信号のコピーを利用して、メモリ・コントロー
ラにおいて、データ・バスのデータの妥当性を検査する
こととを含む方法。