JPH11345053A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 転送周波数を高くした場合においても受信デ
ータを確実に取り込むことができ、高スループットかつ
低レイテンシなデータ転送を、小さい回路規模で実現で
きる情報処理装置を提供する。 【解決手段】 送信装置（１００ａ）からデータとクロ
ックとを受信装置（１００ｂ）に送信する情報処理装置
において、受信装置が、送信装置から送信され当該受信
装置で受信した受信クロックに同期して、送信装置から
送信され当該受信装置で受信した受信データを保持する
第一のラッチ手段と、送信装置からデータあるいはクロ
ックを送信してから所定の転送サイクル数後に、クロッ
ク発生手段からのクロック信号に同期して、受信データ
を保持する第二のラッチ手段（６０６）と、第一のラッ
チ手段において、受信クロックに同期して前記受信デー
タが保持できるように、前記受信データの位相を調整す
る位相調整手段とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置に係
わり、特に、高スループット、かつ低レイテンシなデー
タ転送を行うことが可能な情報処理装置に関する。

【０００２】

【従来の技術】計算機等の情報処理装置では、半導体集
積回路装置（以下、ＬＳＩと称する。）間のデータ転送
周波数の向上に伴い、１サイクルでのデータ転送ができ
なくなり、複数サイクルでのデータ転送方式を採用して
いる。複数サイクルでデータ転送を行う転送方式の１つ
として、ソース同期転送方式がある。このソース同期転
送方式では、送信装置からデータとクロックを送信し、
受信装置は、送信装置から送信されるクロックとデータ
とを受信し、この受信クロックのタイミングで受信デー
タをラッチする。なお、このような技術は、例えば、イ
ンターナショナル・ソリッド・ステート・サーキット・
コンファレンス（International Solid-State Circuits
Conference ）９４のダイジェスト・オブ・テクニカル
・ペーパーズ（Digest of Technical Papers、１９９４
年２月発行）の２９６〜２９７ページに記載されてい
る。

【０００３】

【発明が解決しようとする課題】前記文献に開示されて
いる転送方式は、ソース同期転送方式を用いて高速デー
タ転送を実現することを目的としている。この場合に、
前記文献に開示されている方式では、受信クロックを、
複数ビットの受信データのアイのほぼ中央となるように
位相調整している。しかしながら、伝送線路の長さの違
い等による伝搬遅延時間ばらつきにより、データの受信
装置に届くタイミングはビット間で異なる。そのため、
転送周波数を高くした場合に、複数ビットの受信データ
のアイが狭くなり、周波数の向上が困難であるという問
題点があった。また、受信装置の装置内部のクロックに
同期させるためには、受信クロックに同期してラッチし
た受信データを、一旦、ＦＩＦＯに取り込む必要があ
り、ＦＩＦＯへの書き込み、読み出しに要する時間だけ
データ転送に要する時間、すなわちレイテンシが増大し
てしまうという問題点があった。

【０００４】前記問題点を解決するために、受信データ
の位相を調整し、受信装置の装置内部のクロックに同期
させる方式が知られている（特開平９−８７９６号公報
参照） しかしながら、時間経過とともにＬＳＩの温度、電源電
圧が変化し、受信データの位相が変化するため、前記公
報（特開平９−８７９６号）に記載されている方式で
は、通常動作中も位相調整を行う必要がある。そして、
通常動作中に位相調整を行う場合、位相を変化させる可
変遅延回路の遅延量を変化させる必要があるが、可変遅
延回路の遅延量を切り替える際にグリッチが発生し、誤
動作の要因となる等、前記公報（特開平９−８７９６
号）に記載されている方式では、信頼性上の問題点があ
った。

【０００５】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、情報処
理装置において、転送周波数を高くした場合においても
受信データを確実に取り込むことが可能となる技術を提
供することにある。

【０００６】また、本発明の他の目的は、情報処理装置
において、高スループット、かつ低レイテンシなデータ
転送を小さい回路規模で実現することが可能となる技術
を提供することにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
にする。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。

【０００９】即ち、本発明は、送信装置と、受信手段
と、前記送信装置および受信手段にクロックを供給する
クロック発生手段とを備え、前記クロック発生手段から
のクロック信号に同期して、前記送信装置からデータと
クロックとを、伝送線路を介して前記受信装置に送信す
る情報処理装置において、前記受信装置は、前記送信装
置から送信され当該受信装置で受信した受信クロックに
同期して、前記送信装置から送信され当該受信装置で受
信した受信データを保持する第一のラッチ手段と、前記
送信装置からデータあるいはクロックを送信してから所
定の転送サイクル数後に、前記クロック発生手段からの
クロック信号に同期して、前記受信データを保持する第
二のラッチ手段と、前記第一のラッチ手段において、前
記受信クロックに同期して前記受信データが保持できる
ように、前記受信データの位相を調整する位相調整手段
とを備えることを特徴とする。

【００１０】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００１１】なお、実施の形態を説明するための全図に
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。

【００１２】［実施の形態１］図１は、本発明の実施の
形態１の情報処理装置のデータ転送方式を説明するため
のブロック図である。同図に示すように、送信装置１０
０ａは、内部論理１０ａから成るＬＳＩ（半導体集積回
路装置）（１ａ）を含み、また、受信装置１００ｂは、
内部論理１０ｂから成るＬＳＩ（１ｂ）を含んでいる。
ＬＳＩ（１ａ）は、ＬＳＩ（１ｂ）に対して、クロック
発生回路４が供給するクロック（ＲＥＦ）に同期してデ
ータおよびクロックを転送する。このＬＳＩ（１ａ）か
ら送信されるデータおよびクロックは、プリント基板上
の配線等の伝送線路（２，３）を介して、ＬＳＩ（１
ａ）からＬＳＩ（１ｂ）に伝送される。この場合に、Ｌ
ＳＩ（１ａ）とＬＳＩ（１ｂ）とは、同一のプリント基
板上に配置されていてもよく、あるいは、ＬＳＩ（１
ａ）とＬＳＩ（１ｂ）とは、それぞれ異なるプリント基
板上に配置されていてもよい。

【００１３】逓倍回路１１ａ、およびは逓倍回路１１ｂ
はＰＬＬ等で構成され、逓倍回路１１ａは、ＬＳＩ（１
ａ）で使用するクロック（ＣＫａ）を、逓倍回路１１ｂ
は、ＬＳＩ（１ｂ）で使用するクロック（ＣＫｂ）を生
成する。データ転送制御回路５は、ＬＳＩ（１ａ）の調
整制御回路１０５とＬＳＩ（１ｂ）の判定回路４００に
対し、位相調整モード／通常動作モードのどちらのモー
ドであるかを通知する。本実施の形態のデータ転送方式
では、システムのパワーオンリセット後、あるいは、活
線挿入等によりＬＳＩ（１ａ）とＬＳＩ（１ｂ）間の接
続を開始した後に、位相調整モードとし、位相調整終了
後に通常動作モードとする。また、データ転送制御回路
５は、ＬＳＩ（１ｂ）のクロック分配回路５００とカウ
ンタ６０７とに転送サイクル数を通知する。ここで、転
送サイクル数とは、ＬＳＩ（１ａ）からＬＳＩ（１ｂ）
に対して、データおよびクロックを送信してから、当該
送信されたデータおよびクロックが、ＬＳＩ（１ｂ）の
ラッチ６０６にラッチされるまでのサイクル数である。
特に、後述する図８ないし図１１のような複数のＬＳＩ
間でデータ転送を行う装置において、ＬＳＩ間の伝送線
路の長さが異なる場合、図１のようにＬＳＩ外部から最
適な転送サイクル数を通知することにより、レイテンシ
の最適化を図ることが可能となる。

【００１４】セレクタ１０１は、調整制御回路１０５か
らの選択制御信号により、位相調整モードでは調整制御
回路１０５からの調整用データを出力し、通常動作モー
ドでは内部論理１０ａからのデータを出力する。ラッチ
回路（以下、単にラッチと称する、）１０２は、出力回
路１０３を介して送信データ（ＤＯ）を出力する。セレ
クタ１０７は、調整制御回路１０５からの選択制御信号
により、情報処理装置のパワーオンから位相調整モード
までは論理値’０’を、位相調整モードではクロック
（ＣＫａ）を、通常動作モードではインバータ１０６の
出力を出力する。ラッチ１０８は、セレクタ１０７の出
力を１／２分周し、出力回路１０４を介して送信クロッ
ク（ＣＫＯ）として出力する。ＬＳＩ（１ａ）から送信
されるデータは、ＬＳＩ（１ｂ）の入力回路１１０で受
信され、この受信データは、可変遅延回路２００で遅延
される。また、ＬＳＩ（１ａ）から送信されるクロック
は、入力回路１１１で受信される。ラッチ（６０１〜６
０４）は、可変遅延回路２００で遅延された受信データ
をクロック分配回路５００が出力するクロックのタイミ
ングでラッチする。セレクタ６０５は、クロック（ＣＫ
ｂ）に同期して動作するカウンタ６０７の出力（ＣＮ
Ｔ）により、ラッチ（６０１〜６０４）の出力を選択
し、このセレクタ６０５の出力は、クロック（ＣＫｂ）
に同期して動作するラッチ６０６により保持される。

【００１５】判定回路４００は、ラッチ６０１の出力
（Ｌ０Ｏ）が入力され、調整モード時に、ラッチ６０１
で受信データが正しく保持（ラッチ）されているか否か
を判定し、正しく保持されている場合に、カウンタ３０
０にインクリメント信号を発行する。なお、図１では、
１ビットのデータとクロックの転送例を示したが、一般
に、計算機等の情報処理装置の転送データは数バイトあ
り、各データビット毎に、セレクタ１０１、ラッチ１０
２、出力回路１０３、伝送線路２、入力回路１１０、可
変遅延回路２００、カウンタ３００、判定回路４００、
ラッチ（６０１〜６０４）、セレクタ６０５、ラッチ６
０６を用意し、その他の回路は、１以上用意し、データ
ビット間で共有する。また、図１では、データ転送制御
回路５をＬＳＩ（１ａ）、ＬＳＩ（１ｂ）以外の部品と
したが、データ転送制御回路５は、ＬＳＩ（１ａ）、Ｌ
ＳＩ（１ｂ）のどちらかに含んでいてもよい。さらに、
送信クロックは、ラッチ１０８で１／２分周した後に送
信するようにしたが、分周せずに送信してもよい。

【００１６】図２は、図１に示す可変遅延回路２００の
一例を示す回路図である。同図において、ＶＤＩは、図
１に示す入力回路１１０の出力であり、この入力回路１
１０の出力（ＶＤＩ）は、インバータを直列に接続した
インバータ列２０４に入力される。ＶＤＣは、図１に示
すカウンタ３００の出力であり、このカウンタ３００の
出力（ＶＤＣ）により、セレクタ２０５は、入力回路１
１０の出力（ＶＤＩ）あるいはインバータ列２０４のイ
ンバータ２段毎の出力を選択する。セレクタ２０５の出
力（ＶＤＯ）は、図１に示すラッチ（６０１〜６０４）
に入力される。

【００１７】図３は、図１に示すクロック分配回路５０
０の一例を示す回路図である。同図において、ＲＣＫは
入力回路１１１から出力される受信クロックであり、３
０３〜３０５はインバータである。ラッチ３０１は、入
力回路１１１から出力される受信クロック（ＲＣＫ）の
反転クロックを１／２分周し、ラッチ３０２は、入力回
路１１１から出力される受信クロック（ＲＣＫ）を１／
２分周する。ＡＮＤ回路（３０６〜３０９）は、図１に
示すラッチ（６０１〜６０４）に、それぞれクロック
（ＲＣＫ０〜ＲＣＫ３）を出力する。

【００１８】本実施の形態の情報処理装置のデータ転送
方式は、データ位相調整モードと、通常動作モードを持
っている。情報処理装置のパワーオンリセット後、ある
いは、活線挿入等によりＬＳＩ（１ａ）とＬＳＩ（１
ｂ）間の接続を開始した後に、データ位相調整モードが
起動され、受信クロックが受信データの位相とほぼ一致
するようにデータの位相調整を行った後、通常動作モー
ドとなる。以下、図４を用いて、本実施の形態の情報処
理装置のデータ転送方式における、データ位相調整モー
ドの動作について説明する。なお、図４中の信号名は、
図１〜図３の信号名と一致している。ＬＳＩ（１ａ）
は、クロック発生回路４からのクロック（ＲＥＦ）をＰ
ＬＬ（１１ａ）を用い４逓倍しクロック（ＣＫａ）を生
成する。また、ＬＳＩ（１ｂ）は、クロック発生回路４
からのクロック（ＲＥＦ）をＰＬＬ（１１ｂ）を用い４
逓倍しクロック（ＣＫｂ）を生成する。ここで、クロッ
ク（ＣＫａ，ＣＫｂ）の立ち上がりエッジが、クロック
（ＲＥＦ）の立ち上がりエッジに対して、０度、９０
度、１８０度、２７０度の位相関係にあるサイクルを、
サイクル０〜３とする。

【００１９】ＬＳＩ（１ａ）は、セレクタ１０１を用い
調整制御回路１０５が出力する調整用データを選択し、
また、セレクタ１０７を用いクロック（ＣＫａ）を選択
し、所定のサイクル（図４では０サイクル）で送信デー
タ（ＤＯ）と送信クロック（ＣＫＯ）をＬＳＩ（１ｂ）
に送信する。送信データ（ＤＯ）と送信クロック（ＣＫ
Ｏ）とは、出力回路（１０３，１０４）、伝送線路
（２，３）、入力回路（１１０，１１１）を伝搬し、Ｌ
ＳＩ（１ｂ）に入力される。クロック分配回路５００
は、入力回路１１１から出力される受信クロック（ＲＣ
Ｋ）およびその反転クロックを１／２分周し、１サイク
ルずつ位相の異なるクロック（ＲＣＫ０〜ＲＣＫ３）を
出力する。入力回路１１０から出力される受信データ
は、可変遅延回路２００により遅延され、出力（ＶＤ
Ｏ）としてラッチ（６０１〜６０４）に入力される。

【００２０】可変遅延回路２００の出力（ＶＤＯ）の位
相がクロック（ＲＣＫ０）より早い場合、ラッチ６０１
は、可変遅延回路２００の出力（ＶＤＯ）を正しく保持
でき、ラッチ６０１の出力（Ｌ０Ｏ）は４サイクルの間
ハイレベルとなる。そのため、判定回路４００は、カウ
ンタ３００の出力（ＶＤＣ）をｎから（ｎ＋１）にイン
クリメントし、可変遅延回路２００の遅延量を増加させ
る。前記した動作を繰り返し、可変遅延回路２００の出
力（ＶＤＯ）の位相がクロック（ＲＣＫ０）より遅くな
ると、ラッチ６０１は受信データを正しくラッチでき
ず、ラッチ６０１の出力（Ｌ０Ｏ）はローレベルのまま
となり、可変遅延回路２００のインクリメントが停止す
る。

【００２１】以上の動作を行うことにより、位相調整モ
ードで、可変遅延回路２００の出力（ＶＤＯ）の位相が
クロック（ＲＣＫ０）の位相とほぼ同じとなる。その後
の通常動作モードで、ＬＳＩ（１ａ）のセレクタ１０７
を用いインバータ１０６の出力を選択する。即ち、クロ
ック（ＣＫＯ）の位相を１／２サイクルずらすことによ
り、クロック（ＲＣＫ０）が可変遅延回路２００の出力
（ＶＤＯ）のほぼ中心となる。特開平９ー８７９６号に
記載のデータ転送方式では、データの立ち上がり、立ち
下がりの両エッジを検出するため、１サイクル以上、デ
ータの位相を変化させる必要があるが、本実施の形態の
データ転送方式では、前記したような位相調整方法を採
用することにより、データの立ち上がりエッジのみ検出
すればよく、可変遅延回路２００、カウンタ３００等の
論理規模を低減できる。

【００２２】ここで、ＬＳＩ（１ａ）が、クロック（Ｃ
ＫＯ）を送信するサイクルに対応して、クロック（ＲＣ
Ｋ０〜ＲＣＫ３）がラッチ（６０１〜６０４）に対して
正しいタイミングで出力されるように、クロック分配回
路５００のラッチ（３０１，３０２）の初期値を設定し
ておく必要がある。例えば、ＬＳＩ（１ａ）が０サイク
ルからクロック（ＣＫＯ）の出力を開始する場合、ラッ
チ３０１の初期値をハイレベル、ラッチ３０２の初期値
をローレベルとすれば、ＬＳＩ（１ａ）が０〜３サイク
ルで送信したデータが、それぞれクロック（ＲＣＫ０〜
ＲＣＫ３）のタイミングでラッチされることになる。

【００２３】次に、図５を用いて、本実施の形態の情報
処理装置のデータ転送方式における、通常動作モードの
動作について説明する。図中、Ｌ１Ｏ〜Ｌ４Ｏは、それ
ぞれ、ラッチ（６０２〜６０４，６０６）の出力、Ｌ４
Ｉはラッチ６０６の入力であり、また、その他の信号名
は図１〜図３の信号名と一致する。ＬＳＩ（１ａ）は、
セレクタ１０１を用い内部論理１０ａが出力するデータ
を選択し、また、セレクタ１０７を用いインバータ１０
６の出力を選択し、送信データ（ＤＯ）と送信クロック
（ＣＫＯ）をＬＳＩ（１ｂ）に送信する。予め、データ
位相調整モードで、受信クロックが受信データの中心と
なるよう、データの位相調整を行っているため、図５に
示すラッチ（６０１〜６０４）の出力（Ｌ０Ｏ〜Ｌ３
Ｏ）のように、ラッチ（６０１〜６０４）はデータを正
しく受信し、４サイクルの間保持する。

【００２４】カウンタ６０７は、ＬＳＩ（１ａ）からサ
イクル（０〜３）で送信したデータを、それぞれ、４サ
イクル後のサイクル（０〜３）のタイミングでラッチ６
０６がラッチできるように、セレクタ６０５に制御信号
（ＣＮＴ）を出力する。例えば、ＬＳＩ（１ａ）が０サ
イクルで送信したデータに対し、サイクル３でセレクタ
６０５がラッチ６０１の出力（Ｌ０Ｏ）を選択し、次の
サイクル０でラッチ６０６がデータをラッチするよう
に、カウンタ６０７はセレクタ６０５に制御信号（ＣＮ
Ｔ）を出力する。ここで、ラッチ６０６がデータを正し
くラッチするためには、データを取り込むクロック（Ｃ
Ｋｂ）のエッジに対してセットアップ時間（ｔｓｕ）、
ホールド時間（ｔｈ）、データが確定している必要があ
る。即ち、本実施の形態の情報処理装置のデータ転送方
式では、下記（１）ないし（３）式を満足する必要があ
る。

【００２５】

【数１】 ４ｔｃｙｃ−（ｔｐｄ＋ｔｐｄ＿ｓｅｌ＋０．５ｔｃｙｃ） ≧ｔｓｕ＋ｔｓｋｅｗ ・・・・・・・・・・ （１）

【００２６】

【数２】 ｔｐｄ＋ｔｐｄ＿ｓｅｌ＋０．５ｔｃｙｃ ≧ｔｈ＋ｔｓｋｅｗ ・・・・・・・・・・・ （２）

【００２７】

【数３】 ｔｃｙｃ−ｔｓｋｅｗ’−ｔｓｕ ≧ｔｐｄ＿ｓｅｌ＋ｔｐｄ＿ｃｎｔ ≧ｔｓｋｅｗ’＋ｔｈ ・・・・・・・・・・ （３） ここで、ｔｃｙｃは転送周期、ｔｐｄは、ＬＳＩ（１
ａ）のラッチ１０２からＬＳＩ（１ｂ）のラッチ６０１
までの伝搬遅延時間、ｔｐｄ＿ｓｅｌはセレクタ６０５
の遅延時間、ｔｐｄ＿ｃｎｔはカウンタ６０７の遅延時
間、ｔｓｋｅｗはＬＳＩ（１ａ）とＬＳＩ（１ｂ）間の
クロックスキュー、ｔｓｋｅｗ’はＬＳＩ（１ｂ）内の
クロックスキューである。

【００２８】前記（１）式は、データの伝搬遅延時間
（ｔｐｄ＋ｔｐｄ＿ｓｅｌ＋０．５ｔｃｙｃ）の最大伝
搬遅延時間に対する制限であり、（２）式は、最小伝搬
遅延時間に対する制限である。例えば、転送周期（ｔｃ
ｙｃ）を１０ｎｓ、ＬＳＩ（１ａ）とＬＳＩ（１ｂ）間
のクロックスキュー（ｔｓｋｅｗ）を２ｎｓ、ラッチ６
０６のセットアップ時間（ｔｓｕ）およびホールド時間
（ｔｈ）を、それぞれ１ｎｓとすると、前記（１）式か
ら、（ｔｐｄ＋ｔｐｄ＿ｓｅｌ）は３２ｎｓ以下であれ
ばよい。また、前記（２）式から、（ｔｐｄ＋ｔｐｄ＿
ｓｅｌ）は−２ｎｓ以上であればよいことになり、伝搬
遅延時間は正の値であることから、最小伝搬遅延時間を
考慮する必要がないことになる。これは、ＬＳＩ（１
ａ）のラッチ１０２の送信タイミングから、ＬＳＩ（１
ｂ）のラッチ６６の受信タイミングまでの転送サイクル
数（＝４）だけ、ラッチ（６０１〜６０４）がデータを
保持しているためである。これにより、転送サイクル数
は、転送するデータの最大伝搬遅延時間のみで決めるこ
とができることになる。前記（３）式は、カウンタ６０
７の出力（ＣＮＴ）の伝搬遅延時間（ｔｐｄ＿ｓｅｌ＋
ｔｐｄ＿ｃｎｔ）の最大、最小伝搬遅延時間に対する制
限である。これは、ＬＳＩ（１ｂ）内の設計に関するた
め、通常の論理設計と同様の手法で制限を守ればよい。

【００２９】なお、本実施の形態の情報処理装置のデー
タ転送方式では、転送サイクル数が４の場合を説明した
が、転送サイクル数がｎ（ｎは２以上の正整数）の場合
は、４個のラッチ（６０１〜６０４）をｎ個のラッチ
（６０１〜（６００＋ｎ））とし、このｎ個のラッチ
（６０１〜（６００＋ｎ））に、クロック分配回路５０
０が出力する１サイクルづつ位相が異なる（ＲＣＫ０〜
ＲＣＫｎ）を入力し、ｎサイクルの間データを保持する
ようにし、また、カウンタ６０７は、ＬＳＩ（１ａ）が
データを送信するサイクルからｎサイクル後に、ラッチ
６０６で受信データをラッチできるようにセレクタ６０
５を制御すればよい。また、ＬＳＩ（１ｂ）がｎ個のラ
ッチを持ち、データ転送制御回路５が出力する転送サイ
クル数（ｍ）がラッチの数（ｎ）より小さい場合は、ラ
ッチ（６０１〜（６００＋ｍ））に、クロック分配回路
５００が出力する１サイクルづつ位相のずれた（ＲＣＫ
０〜ＲＣＫｍ）を入力し、ｍサイクルの間データを保持
するようにし、また、カウンタ６０７は、ＬＳＩ（１
ａ）がデータを送信するサイクルからｍサイクル後に、
ラッチ６０６で受信データをラッチできるようにセレク
タ６０５を制御すればよい。

【００３０】このように、本実施の形態の情報処理装置
のデータ転送方式では、小規模な論理で受信データの位
相調整を行うことにより高速なデータ転送が可能とな
る。また、最大伝搬遅延時間に合わせて最適な転送サイ
クル数を設定できるため、低レイテンシなデータ転送が
可能である。さらに、ソース同期転送方式であることか
ら、時間経過とともにＬＳＩの温度、電源電圧が変化し
ても、受信データと受信クロックの位相の変化量がほぼ
同じ、即ち、常に、受信クロックのエッジの位相が受信
データの中心となるため、通常動作中に位相調整を行う
必要がなく、信頼性が高いデータ転送方式を実現するこ
とができる。

【００３１】［実施の形態２］図６は、本発明の実施の
形態２の情報処理のデータ転送方式を説明するためのブ
ロック図である。また、図７は、本発明の実施の形態２
の情報処理のデータ転送方式における、通常動作モード
の動作について説明する図である。なお、本実施の形態
の情報処理のデータ転送方式における、データ位相調整
モードの動作は、前記実施の形態１とほぼ同じであるた
め、その詳細な説明を省略する。また、図中の符号、信
号名は前記実施の形態１と同じである。さらに、本実施
の形態の情報処理のデータ転送方式でも、前記実施の形
態１と同様、転送サイクル数が４サイクルである場合に
ついて説明する。前記実施の形態１では、ＬＳＩ（１
ｂ）が、転送サイクル数と同じ数のラッチ（６０１〜６
０４）を持つのに対し、本実施の形態の情報処理のデー
タ転送方式では、ＬＳＩ（１ｂ）は、転送サイクルの半
分の数のラッチ（６０１，６０２）を持っている。

【００３２】クロック分配回路５００は、入力回路１１
１から出力される受信クロック（ＲＣＫ）と同じ位相、
同じ周波数のクロック（ＲＣＫ０）と、ＲＣＫを反転し
たクロック（ＲＣＫ１）とを出力し、それぞれ、ラッチ
６０１、ラッチ６０２に入力する。図７に示すラッチ
（６０１，６０２）の出力（Ｌ０Ｏ，Ｌ１Ｏ）から分か
るように、本実施の形態では、ラッチ（６０１，６０
２）は、受信データを２サイクル保持する。カウンタ６
０７は、ＬＳＩ（１ａ）からサイクル（０〜３）で送信
されたデータを、それぞれ、４サイクル後のサイクル
（０〜３）のタイミングでラッチ６０６がラッチできる
ように、セレクタ６０５に制御信号（ＣＮＴ）を出力す
る。例えば、ＬＳＩ（１ａ）が０サイクルで送信したデ
ータに対し、サイクル３でセレクタ６０５がラッチ６０
１の出力（Ｌ０Ｏ）を選択し、次のサイクル０でラッチ
６０６がデータをラッチするように、カウンタ６０７は
セレクタ６０５に制御信号（ＣＮＴ）を出力する。ここ
で、データを正しくラッチするためには、本実施の形態
の情報処理装置のデータ転送方式では、前記（１）式、
（３）式、および下記（４）を満足する必要がある。

【００３３】

【数４】 （ｔｐｄ＋ｔｐｄ＿ｓｅｌ＋０．５ｔｃｙｃ）−２ｔｃｙｃ ≧ｔｈ＋ｔｓｋｅｗ ・・・・・・・・・・・ （４） 前記（１）式のデータの伝搬遅延時間（ｔｐｄ＋ｔｐｄ
＿ｓｅｌ＋０．５ｔｃｙｃ）の最大伝搬遅延時間に対す
る制限は、前記実施の形態と同じであるが、データの最
小伝搬遅延時間に対する制限は前記（４）式となる。前
記実施の形態と同様、転送周期（ｔｃｙｃ）を１０ｎ
ｓ、ＬＳＩ（１ａ）とＬＳＩ（１ｂ）間のクロックスキ
ュー（ｔｓｋｅｗ）を２ｎｓ、ラッチ６０６のセットア
ップ時間（ｔｓｕ）およびホールド時間（ｔｈ）を、そ
れぞれ１ｎｓとすると、前記（４）式から、（ｔｐｄ＋
ｔｐｄ＿ｓｅｌ）は１８ｎｓ以上が必要となる。カウン
タ６０７の出力（ＣＮＴ）の伝搬遅延時間（ｔｐｄ＿ｓ
ｅｌ＋ｔｐｄ＿ｃｎｔ）の最大、最小伝搬遅延時間に対
する制限である前記（３）式に関しては、前記実施の形
態１と同様である。

【００３４】本実施の形態においても、前記実施の形態
１と同様な効果を奏する。さらに、本実施の形態では、
前記実施の形態１に比して、データの最小伝搬遅延時間
を考慮する必要が生じるが、ラッチの数を低減すること
ができるため、より小規模な論理で、高スループットか
つ低レイテンシなデータ転送が可能となる。

【００３５】［実施の形態３］図８は、本発明の実施の
形態３の情報処理装置の概略構成を示すブロック図であ
る。本実施の形態の情報処理装置は、送信装置１００ａ
と受信装置１００ｂとがスイッチ接続方式で互いに接続
されている場合の実施の形態である。同図において、４
はクロック発生回路、５はデータ転送制御回路、２０
ａ，２０ｎはプロセッサ（ＣＰＵ）、２１はメモリ、２
２はＩ／Ｏ制御回路、８１０はスイッチである。ここ
で、データ転送制御回路５は、いずれかのプロセッサ
（２０ａ，２０ｎ）、メモリ２１、Ｉ／Ｏ制御回路２
２、あるいはスイッチ８１０内に配置することも可能で
ある。

【００３６】図９は、本発明の実施の形態３の情報処理
装置のデータ転送方式を説明するためのブロック図であ
る。同図において、８００ａ，８００ｂは、図８に示す
プロセッサ（ＣＰＵ）（２０ａ〜２０ｎ）、メモリ２
１、Ｉ／Ｏ制御回路２２等の論理装置であり、スイッチ
８１０は、論理装置（８００ａ，８００ｂ）間のデータ
を中継する。８００ａ，８００ｂ、および８１０は、そ
れぞれ、ＬＳＩ（１ａ）、ＬＳＩ（１ｂ）、およびＬＳ
Ｉ（１ｄ）を含み、このＬＳＩ（１ａ，１ｂ，１ｄ）
は、それぞれ、図１あるいは図６の送信装置１００ａと
受信装置１００ｂの両方の機能を有している。ここで、
論理装置（８００ａ，８００ｂ）が、メモリ２１あるい
はＩ／Ｏ制御回路２２の場合には、ＬＳＩ（１ａ，１
ｂ）は、チップセットとなる。

【００３７】なお、図９において、８０１，８０２は、
それぞれ、ＬＳＩ（１ａ）からＬＳＩ（１ｄ）へ転送す
るデータとクロック、８０３，８０４は、それぞれ、Ｌ
ＳＩ（１ｄ）からＬＳＩ（１ａ）へ転送するデータとク
ロックである。また、８０５，８０６は、それぞれ、Ｌ
ＳＩ（１ｂ）からＬＳＩ（１ｄ）へ転送するデータとク
ロック、８０７，８０８は、それぞれ、ＬＳＩ（１ｄ）
からＬＳＩ（１ｂ）へ転送するデータとクロックであ
る。ＬＳＩ（１ａ）、ＬＳＩ（１ｂ）、ＬＳＩ（１ｄ）
は、クロック発生回路４が供給するクロック（ＲＥＦ）
に同期して、データおよびクロックを転送する。データ
転送制御回路５は、ＬＳＩ（１ａ）とＬＳＩ（１ｄ）と
の間、ＬＳＩ（１ｂ）とＬＳＩ（１ｄ）との間の、それ
ぞれの転送に対する、位相調整モード／通常動作モード
のどちらのモードであるかを通知する信号（８１０ａ，
８１０ｂ）と、転送サイクル数を通知する信号（８１１
ａ，８１１ｂ）を出力する。ＬＳＩ（１ａ）とＬＳＩ
（１ｄ）との間、ＬＳＩ（１ｂ）とＬＳＩ（１ｄ）との
間、それぞれの転送に対して、前記各実施の形態で説明
したデータ転送方式を採用することにより、前記各実施
の形態と同様な効果を得ることができる。

【００３８】［実施の形態４］図１０は、本発明の実施
の形態４の情報処理装置の概略構成を示すブロック図で
ある。本実施の形態の情報処理装置は、送信装置１００
ａと受信装置１００ｂとがバス接続方式で互いに接続さ
れている場合の実施の形態である。同図において、４は
クロック発生回路、５はデータ転送制御回路、２０ａ，
２０ｎはプロセッサ（ＣＰＵ）、２１はメモリ、２２は
Ｉ／Ｏ制御回路、２３はバスラインである。ここで、デ
ータ転送制御回路５は、いずれかのプロセッサ（２０
ａ，２０ｎ）、メモリ２１、あるいはＩ／Ｏ制御回路２
２内に配置することも可能である。

【００３９】図１１は、本発明の実施の形態４の情報処
理装置のデータ転送方式を説明するためのブロック図で
ある。同図において、８００ａ，８００ｂ，８００ｃ
は、図１０に示すプロセッサ（ＣＰＵ）（２０ａ〜２０
ｎ）、メモリ２１、Ｉ／Ｏ制御回路２２等の論理装置で
ある。８００ａ，８００ｂ、および８００ｃは、それぞ
れ、ＬＳＩ（１ａ）、ＬＳＩ（１ｂ）、およびＬＳＩ
（１ｃ）を含み、このＬＳＩ（１ａ，１ｂ，１ｃ）は、
それぞれ、図１あるいは図６の送信装置１００ａと受信
装置１００ｂの両方の機能を有している。ここで、論理
装置（８００ａ，８００ｂ，８００ｃ）が、メモリ２１
あるいはＩ／Ｏ制御回路２２の場合には、ＬＳＩ（１
ａ，１ｂ，１ｃ）は、チップセットとなる。

【００４０】なお、図１１において、９０１は、ＬＳＩ
（１ａ）／ＬＳＩ（１ｂ）／ＬＳＩ（１ｃ）との間を転
送するデータである。また、９０２〜９０７は、それぞ
れ、ＬＳＩ（１ａ）からＬＳＩ（１ｂ）、ＬＳＩ（１
ｂ）からＬＳＩ（１ａ）、ＬＳＩ（１ｂ）からＬＳＩ
（１ｃ）、ＬＳＩ（１ｃ）からＬＳＩ（１ｂ）、ＬＳＩ
（１ａ）からＬＳＩ（１ｃ）、ＬＳＩ（１ｃ）からＬＳ
Ｉ（１ａ）へ転送するクロックである。ＬＳＩ（１
ａ）、ＬＳＩ（１ｂ）、ＬＳＩ（１ｃ）は、クロック発
生回路４が供給するクロック（ＲＥＦ）に同期してデー
タおよびクロックを転送する。

【００４１】データ転送制御回路５は、ＬＳＩ（１ａ）
とＬＳＩ（１ｂ）との間、ＬＳＩ（１ｂ）とＬＳＩ（１
ｃ）との間、ＬＳＩ（１ａ）とＬＳＩ（１ｃ）との間、
それぞれの転送に対する、位相調整モード／通常動作モ
ードのどちらのモードであるかを通知する信号（９１０
ａ，９１０ｂ，９１０ｃ）と、転送サイクル数を通知す
る信号（９１１ａ、９１１ｂ、９１１ｃ）を出力する。
ここで、ＬＳＩ（１ａ）とＬＳＩ（１ｂ）との間、ＬＳ
Ｉ（１ｂ）とＬＳＩ（１ｃ）との間、ＬＳＩ（１ａ）と
ＬＳＩ（１ｃ）との間で、データ９０１は共通のバスラ
イン２３を介して転送されるため、通常動作モード時と
同様に位相調整モード時においても、時分割でバスライ
ン２３を使用して、各転送間の位相調整を行う。ＬＳＩ
（１ａ）は、ＬＳＩ（１ａ）とＬＳＩ（１ｂ）との間、
ＬＳＩ（１ａ）とＬＳＩ（１ｃ）との間の転送用に、ま
た、ＬＳＩ（１ｂ）は、ＬＳＩ（１ａ）とＬＳＩ（１
ｂ）との間、ＬＳＩ（１ｂ）とＬＳＩ（１ｃ）との間の
転送用に、また、ＬＳＩ（１ｃ）は、ＬＳＩ（１ｂ）と
ＬＳＩ（１ｃ）との間、ＬＳＩ（１ａ）とＬＳＩ（１
ｃ）との間の転送用に、それぞれ、図１あるいは図６の
送信装置１００ａと受信装置１００ｂの機能を持ってい
る。そして、ＬＳＩ（１ａ）、ＬＳＩ（１ｂ）およびＬ
ＳＩ（１ｃ）は、転送対象となるＬＳＩ毎に位相調整を
行う。

【００４２】この位相調整により求められたデータを受
信するＬＳＩの可変遅延回路２００の遅延量は、データ
転送制御回路５に記憶される。通常動作モードでは、デ
ータ転送制御回路５からの転送サイクル数、可変遅延回
路２００の遅延量に基づき、データを送信するＬＳＩに
対応して、データを受信するＬＳＩの可変遅延回路２０
０の遅延量、転送サイクル数等を選択し、データを受信
する。このように、本実施の形態においても、ＬＳＩ
（１ａ）とＬＳＩ（１ｂ）との間、ＬＳＩ（１ｂ）とＬ
ＳＩ（１ｃ）との間、および、ＬＳＩ（１ａ）とＬＳＩ
（１ｃ）との間、それぞれの転送に対して、前記各実施
の形態のデータ転送方式を採用することにより、前記実
施の形態１、２と同様な効果を得ることができる。な
お、図１０に示す論理装置（８００ａ，８００ｂ，８０
０ｃ）の間を、バスライン方式で接続する代わりに、論
理装置（８００ａ，８００ｂ，８００ｃ）の間を直接専
用ケ−ブルで接続することも可能である。以上、本発明
者によってなされた発明を、前記実施の形態に基づき具
体的に説明したが、本発明は、前記実施の形態に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変更可能であることは勿論である。

【００４３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。本発明によれば、転送周波数を高くし
た場合においても受信データを確実に取り込むことがで
き、高スループットかつ低レイテンシなデータ転送を、
小さい回路規模で実現することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の情報処理装置のデータ
転送方式を説明するためのブロック図である。

【図２】図１に示す可変遅延回路の一例を示す回路図で
ある。

【図３】図１に示すクロック分配回路の一例を示す回路
図である。

【図４】本実施の形態１の情報処理装置のデータ転送方
式における、データ位相調整モードの動作を説明するた
めの図である。

【図５】本実施の形態１の情報処理装置のデータ転送方
式における、通常動作モードの動作を説明するための図
である。

【図６】本発明の実施の形態２の情報処理のデータ転送
方式を説明するためのブロック図である。

【図７】本発明の実施の形態２の情報処理のデータ転送
方式における、通常動作モードの動作について説明する
図である。

【図８】本発明の実施の形態３の情報処理装置の概略構
成を示すブロック図である。

【図９】本発明の実施の形態３の情報処理装置のデータ
転送方式を説明するためのブロック図である。

【図１０】本発明の実施の形態４の情報処理装置の概略
構成を示すブロック図である。

【図１１】本発明の実施の形態４の情報処理装置のデー
タ転送方式を説明するためのブロック図である。

【符号の説明】

１，１ａ，１ｂ，１ｃ，１ｄ…半導体集積回路（ＬＳ
Ｉ）、２，３…伝送線路、４…クロック発生回路、５…
データ転送制御回路、１０ａ，１０ｂ…内部論理、１１
ａ，１１ｂ…ＰＬＬ回路、２０，２０ａ，２０ｎ…プロ
セッサ（ＣＰＵ）、２１…メモリ、２２…Ｉ／Ｏ制御回
路、２３…システムバス、１００ａ…送信装置、１００
ｂ…受信装置、１０１，１０７，２０５，６０５…セレ
クタ、１０５…調整制御回路、１０２，１０８，３０
１，３０２，６０１〜６０４，６０６…ラッチ回路、１
０３，１０４…出力回路、１０６，３０３，３０４，３
０５…インバ−タ、１１０，１１１…入力回路、２００
…可変遅延回路、２０４…インバ−タ列、３００，６０
７…カウンタ、３０６〜３０９…ＡＮＤ回路、４００…
判定回路、５００…クロック分配回路、６０５…セレク
タ、８００ａ，８００ｂ，８００ｃ…論理装置、８１０
…スイッチ。

フロントページの続き (72)発明者 山際 明 神奈川県海老名市下今泉810番地 株式会 社日立製作所ＰＣ事業部内 (72)発明者 石山 明 神奈川県海老名市下今泉810番地 株式会 社日立製作所サーバ開発本部内

Claims (14)

【特許請求の範囲】
1. 【請求項１】 送信装置と、受信装置と、前記送信装置
   および受信装置にクロックを供給するクロック発生手段
   とを備え、前記クロック発生手段からのクロック信号に
   同期して、前記送信装置からデータとクロックとを、伝
   送線路を介して前記受信装置に送信する情報処理装置に
   おいて、 前記送信装置は、前記受信装置に対して、データとクロ
   ックとを送信するデータ・クロック送信手段を備え、 前記受信装置は、前記送信装置から送信され当該受信装
   置で受信した受信クロックに同期して、前記送信装置か
   ら送信され当該受信装置で受信した受信データを保持す
   る第一のラッチ手段と、 前記送信装置からデータあるいはクロックを送信してか
   ら所定の転送サイクル数後に、前記クロック発生手段か
   らのクロック信号に同期して、前記受信データを保持す
   る第二のラッチ手段と、 前記第一のラッチ手段において、前記受信クロックに同
   期して前記受信データが保持できるように、前記受信デ
   ータの位相を調整する位相調整手段とを備えることを特
   徴とする情報処理装置。
2. 【請求項２】 前記送信装置は、データの位相調整時
   に、前記データ・クロック送信手段から前記受信装置に
   対して、データ位相調整用の調整用データと、調整用ク
   ロックとを送信し、 前記受信装置の位相調整手段は、前記送信装置から送信
   され当該受信装置で受信した受信調整用データを遅延す
   る可変遅延回路と、 前記第一のラッチ手段において、前記送信装置から送信
   され当該受信装置で受信した受信調整用クロックに同期
   して、前記可変遅延回路から出力される前記受信調整用
   データが正しくラッチできたか否かを判定する判定回路
   と、 前記判定回路の判定結果に基づき、前記可変遅延回路の
   遅延量を変化させるカウンタとを備えることを特徴とす
   る請求項１に記載の情報処理装置。
3. 【請求項３】 前記受信装置の判定回路は、前記第一の
   ラッチ手段において、前記受信調整用データを正しく保
   持できた場合に、前記可変遅延回路の遅延量を増加する
   ように前記カウンタを制御することを特徴とする請求項
   ２に記載の情報処理装置。
4. 【請求項４】 前記送信装置は、データの位相調整時
   に、前記データ・クロック送信手段から前記受信装置に
   対して、前記調整用データと同位相の前記調整用クロッ
   クを送信し、また、データの位相調整後に、前記データ
   ・クロック送信手段から前記受信装置に対して、前記受
   信装置に送信するデータに対し半サイクル位相が異なる
   クロックを送信することを特徴とする請求項２または請
   求項３に記載の情報処理装置。
5. 【請求項５】 前記受信装置の第一のラッチ手段は、ｎ
   個のラッチ回路で構成され、 前記ｎ個のラッチ回路は、ｎサイクル期間内のｎ個の受
   信データをそれぞれ保持し、前記所定の転送サイクル数
   後に、前記ｎ個のラッチ回路のそれぞれの出力を、前記
   第二のラッチ手段で保持することを特徴とする請求項１
   ないし請求項４のいずれか１項に記載の情報処理装置。
6. 【請求項６】 前記ｎは、前記所定の転送サイクル数で
   あることを特徴とする請求項５に記載の情報処理装置。
7. 【請求項７】 前記受信装置は、 前記受信クロック、あるいは、前記受信データを受信し
   た時点から動作を開始し、前記受信クロックに基づき、
   互いに位相が異なるｎ個のクロックを、前記ｎ個のラッ
   チ回路に出力するクロック分配回路と、 前記所定の転送サイクル数後に、前記第二のラッチ手段
   において、前記ｎ個のラッチ回路のそれぞれの出力を保
   持できるように、前記ｎ個のラッチ回路の出力を選択す
   るセレクタとを備えることを特徴とする請求項５または
   請求項６のいずれか１項に記載の情報処理装置。
8. 【請求項８】 前記転送サイクル数の情報を、前記受信
   装置に対して出力するデータ転送制御回路を備えること
   を特徴とする請求項１ないし請求項７のいずれか１項に
   記載の情報処理装置。
9. 【請求項９】 前記データ転送制御回路は、前記送信装
   置および受信装置に、受信データの位相を調整中である
   ことを通知することを特徴とする請求項８に記載の情報
   処理装置。
10. 【請求項１０】 前記送信装置と、前記受信装置とは、
    スイッチ接続方式で互いに接続されていることを特徴と
    する請求項１ないし請求項９のいずれか１項に記載の情
    報処理装置。
11. 【請求項１１】 前記送信装置と、前記受信装置とは、
    バス接続方式で互いに接続されていることを特徴とする
    請求項１ないし請求項９のいずれか１項に記載の情報処
    理装置。
12. 【請求項１２】 前記スイッチ接続方式、あるいは前記
    バス接続方式で互いに接続される送信装置および受信装
    置とを複数対備え、 前記複数対の送信装置および受信装置毎に、前記位相調
    整手段と、前記第一のラッチ手段と、前記第二のラッチ
    手段とを備えることを特徴とする請求項１０または請求
    項１１に記載の情報処理装置。
13. 【請求項１３】 前記スイッチ接続方式、あるいは前記
    バス接続方式で互いに接続される送信装置および受信装
    置とを複数対備え、 前記複数対の送信装置および受信装置毎に、転送サイク
    ル数およびデータの遅延量を記憶する記憶手段を備える
    ことを特徴とする請求項１０または請求項１１に記載の
    情報処理装置。
14. 【請求項１４】 前記送信装置および受信装置は、論理
    装置を構成する半導体集積回路であることを特徴とする
    請求項１ないし請求項１３のいずれか１項に記載の情報
    処理装置。