JP3475857B2 - ソースシンクロナス転送方式 - Google Patents
ソースシンクロナス転送方式Info
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Description
【０００１】
【発明の属する技術分野】本発明はソースシンクロナス
転送方式に関し、特にＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ
ｄ Ｉｎｔｅｇｒａｔｉｏｎ）間におけるデータの高速
転送を実現するソースシンクロナス転送方式に関する。
転送方式に関し、特にＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ
ｄ Ｉｎｔｅｇｒａｔｉｏｎ）間におけるデータの高速
転送を実現するソースシンクロナス転送方式に関する。
【０００２】
【従来の技術】一般的なＬＳＩ間におけるパラレルデー
タ転送方式としては、各ＬＳＩに同じオシレータ(発振
器)から発生させたクロックを分配し、データのみを転
送する同期転送方式がある。
タ転送方式としては、各ＬＳＩに同じオシレータ(発振
器)から発生させたクロックを分配し、データのみを転
送する同期転送方式がある。
【０００３】図５は、同期転送方式が適用された回路系
の一例を示す回路ブロック図である。この回路系は、送
り側ＬＳＩ５１と受け側ＬＳＩ５２とが伝送経路５５を
介して接続されている。送り側ＬＳＩ５１には、フリッ
プフロップ（以下、Ｆ／Ｆと略記する）５３と、入出力
バッファ（以下、Ｉ／Ｏと略記する）５４とが設けられ
ている。受け側ＬＳＩ５２には、Ｉ／Ｏ５６と、Ｆ／Ｆ
５７とが設けられている。Ｆ／Ｆ５３にはＬＳＩ外部ク
ロックが送り側クロックとして、Ｆ／Ｆ５７にはＬＳＩ
外部クロックが受け側クロックとして入力されている。
なお、図５には、Ｆ／Ｆ５３，Ｉ／Ｏ５４，伝送経路５
５，Ｉ／Ｏ５６，およびＦ／Ｆ５７が１つずつしか図示
されていないが、パラレルデータのビット数だけそれぞ
れ設けられているものとする。
の一例を示す回路ブロック図である。この回路系は、送
り側ＬＳＩ５１と受け側ＬＳＩ５２とが伝送経路５５を
介して接続されている。送り側ＬＳＩ５１には、フリッ
プフロップ（以下、Ｆ／Ｆと略記する）５３と、入出力
バッファ（以下、Ｉ／Ｏと略記する）５４とが設けられ
ている。受け側ＬＳＩ５２には、Ｉ／Ｏ５６と、Ｆ／Ｆ
５７とが設けられている。Ｆ／Ｆ５３にはＬＳＩ外部ク
ロックが送り側クロックとして、Ｆ／Ｆ５７にはＬＳＩ
外部クロックが受け側クロックとして入力されている。
なお、図５には、Ｆ／Ｆ５３，Ｉ／Ｏ５４，伝送経路５
５，Ｉ／Ｏ５６，およびＦ／Ｆ５７が１つずつしか図示
されていないが、パラレルデータのビット数だけそれぞ
れ設けられているものとする。
【０００４】ところで、パラレルデータ転送方式では、
シリアルデータ転送方式とは異なり、伝送経路がデータ
のビット幅の複数本分必要になるために、それらの遅延
ばらつきが高速転送時に問題となってくる。そのため、
一度に転送するデータのかたまりは、同一線長および同
一転送回路を用いて転送する必要が出てくる。ある程度
の転送周波数まではこれだけでも有効であるが、さらに
高速になると、転送にかかる遅延時間と受け側ＬＳＩの
クロックとの関係により、有効なデータが取れなくなる
場合が出てくる。これを避けるには、送り側ＬＳＩと受
け側ＬＳＩとのクロックスキューを一定値以下(限りな
く零)にすること，伝送経路のばらつきを限りなく零に
抑えること，および伝送経路の遅延時間を完全に把握す
ることにより対応できるが、事実上不可能である。たと
えば、伝送経路の遅延時間などは、温度，ノイズ，ＬＳ
Ｉのプロセスの出来具合，ケーブルの出来具合等によっ
て変化する。
シリアルデータ転送方式とは異なり、伝送経路がデータ
のビット幅の複数本分必要になるために、それらの遅延
ばらつきが高速転送時に問題となってくる。そのため、
一度に転送するデータのかたまりは、同一線長および同
一転送回路を用いて転送する必要が出てくる。ある程度
の転送周波数まではこれだけでも有効であるが、さらに
高速になると、転送にかかる遅延時間と受け側ＬＳＩの
クロックとの関係により、有効なデータが取れなくなる
場合が出てくる。これを避けるには、送り側ＬＳＩと受
け側ＬＳＩとのクロックスキューを一定値以下(限りな
く零)にすること，伝送経路のばらつきを限りなく零に
抑えること，および伝送経路の遅延時間を完全に把握す
ることにより対応できるが、事実上不可能である。たと
えば、伝送経路の遅延時間などは、温度，ノイズ，ＬＳ
Ｉのプロセスの出来具合，ケーブルの出来具合等によっ
て変化する。
【０００５】このように、従来の同期転送方式では、転
送周期が長い場合は問題ないが、転送周期が短くなる
と、クロックスキュー，ＬＳＩ内遅延時間ばらつき，メ
ディア(プリント配線基板，ケーブル，コネクタ等)の遅
延時間ばらつき，ノイズ等の絶対値が転送周期に比べて
大きくなり、許容できなくなるため、実現不可能にな
る。特に、近年では、転送周波数が５００ＭＨｚを越え
るような高速転送を行うことが要求されてきている。
送周期が長い場合は問題ないが、転送周期が短くなる
と、クロックスキュー，ＬＳＩ内遅延時間ばらつき，メ
ディア(プリント配線基板，ケーブル，コネクタ等)の遅
延時間ばらつき，ノイズ等の絶対値が転送周期に比べて
大きくなり、許容できなくなるため、実現不可能にな
る。特に、近年では、転送周波数が５００ＭＨｚを越え
るような高速転送を行うことが要求されてきている。
【０００６】なお、通信系では、高速データ転送方式と
して、非同期シリアル転送方式が主に使われている。た
とえば、特開平０５−０２８１０６号公報に開示された
「データ転送方式」は、マイクロプロセッサがデータを
相手方に送信する場合、送信用ＦＩＦＯメモリに送信デ
ータを書き込んでデータ書き込み信号をアクティブに
し、データ送信回路が送信用ＦＩＦＯメモリのデータを
順次読み出しパラレル／シリアル変換して送信するもの
である。
して、非同期シリアル転送方式が主に使われている。た
とえば、特開平０５−０２８１０６号公報に開示された
「データ転送方式」は、マイクロプロセッサがデータを
相手方に送信する場合、送信用ＦＩＦＯメモリに送信デ
ータを書き込んでデータ書き込み信号をアクティブに
し、データ送信回路が送信用ＦＩＦＯメモリのデータを
順次読み出しパラレル／シリアル変換して送信するもの
である。
【０００７】
【発明が解決しようとする課題】上述した従来の同期転
送方式では、等長配線をした場合でも、転送されたデー
タと受け側ＬＳＩ５２のクロックとの間のタイミング関
係は回路的にはなんの保証もされていないため、遅延時
間に比べて転送周期の方が遙かに長い場合には問題ない
が、転送周期が短くなると、転送されてきたデータを初
めて受け取る受け側ＬＳＩ５２のＦ／Ｆ５７のセットア
ップタイムおよびホールドタイムを満足できなくなり、
正確な転送ができなくなる可能性があった。つまり、高
速転送時にはＬＳＩ間のクロックスキューの調整や転送
による遅延時間をばらつきやノイズの影響も考慮して正
確に見積もり、受け側ＬＳＩ５２側のＦ／Ｆ５７でのセ
ットアップタイムおよびホールドタイムを満足するよう
に調整しなくては転送ができないという問題点があっ
た。
送方式では、等長配線をした場合でも、転送されたデー
タと受け側ＬＳＩ５２のクロックとの間のタイミング関
係は回路的にはなんの保証もされていないため、遅延時
間に比べて転送周期の方が遙かに長い場合には問題ない
が、転送周期が短くなると、転送されてきたデータを初
めて受け取る受け側ＬＳＩ５２のＦ／Ｆ５７のセットア
ップタイムおよびホールドタイムを満足できなくなり、
正確な転送ができなくなる可能性があった。つまり、高
速転送時にはＬＳＩ間のクロックスキューの調整や転送
による遅延時間をばらつきやノイズの影響も考慮して正
確に見積もり、受け側ＬＳＩ５２側のＦ／Ｆ５７でのセ
ットアップタイムおよびホールドタイムを満足するよう
に調整しなくては転送ができないという問題点があっ
た。
【０００８】また、従来の非同期シリアル転送方式で
は、データ転送が常時行われていないことから、転送開
始時に転送開始信号を送ることを前提に考えているた
め、データ転送前のシリアルデータへのエンコード，デ
ータ受信時の転送開始信号検出，シリアル信号のデコー
ド，同期化等の処理が必要になり、レイテンシ(応答時
間)が悪くなるという問題点があった。コンピュータ系
のＬＳＩ間転送では入出力系の転送を除けば常時転送が
行われており、このレイテンシが性能を決める重要な要
素となっているため、非同期シリアル転送方式を採用す
ることはできない。
は、データ転送が常時行われていないことから、転送開
始時に転送開始信号を送ることを前提に考えているた
め、データ転送前のシリアルデータへのエンコード，デ
ータ受信時の転送開始信号検出，シリアル信号のデコー
ド，同期化等の処理が必要になり、レイテンシ(応答時
間)が悪くなるという問題点があった。コンピュータ系
のＬＳＩ間転送では入出力系の転送を除けば常時転送が
行われており、このレイテンシが性能を決める重要な要
素となっているため、非同期シリアル転送方式を採用す
ることはできない。
【０００９】本発明の目的は、パラレルデータの高速転
送時にデータの遅延時間のばらつきを抑え、正確かつ高
速、高応答性でデータ転送を行えるソースシンクロナス
転送方式を提供することにある。
送時にデータの遅延時間のばらつきを抑え、正確かつ高
速、高応答性でデータ転送を行えるソースシンクロナス
転送方式を提供することにある。
【００１０】
【００１１】
【課題を解決するための手段】
本発明のソースシンクロ
ナス転送方式は、送り側ＬＳＩ（ソース）と受け側ＬＳ
Ｉ（レシーブ）とが伝送経路を介して接続された回路系
において、前記送り側ＬＳＩが、データの１ビットを送
り側クロックに同期して保持する複数のＦ／Ｆと、送り
側クロックからクロック（以下、ソースクロックとい
う）を生成するＦ／Ｆとを有し、前記受け側ＬＳＩが、
ソースクロックを入力して分配するソースクロック分配
回路と、ソースクロックからライトアドレス信号を生成
するライトアドレス生成回路と、ライトアドレス信号に
応じてデータの１ビットをセレクトする複数のライトセ
レクタと、ライトアドレス信号に応じて前記ライトセレ
クタでセレクトされたデータの１ビットをソースクロッ
クでサンプリングする複数のデータ保持回路と、ライト
アドレス信号を入力し受け側クロックに同期化した同期
化信号を生成する同期化回路と、同期化信号を入力し受
け側クロックに同期化されたリードアドレス信号を生成
するリードアドレス生成回路と、リードアドレス信号に
応じて前記データ保持回路からのデータの１ビットをセ
レクトする複数のリードセレクタと、前記リードセレク
タでセレクトされたデータの１ビットを送出する複数の
Ｆ／Ｆとを有することを特徴とする。
ナス転送方式は、送り側ＬＳＩ（ソース）と受け側ＬＳ
Ｉ（レシーブ）とが伝送経路を介して接続された回路系
において、前記送り側ＬＳＩが、データの１ビットを送
り側クロックに同期して保持する複数のＦ／Ｆと、送り
側クロックからクロック（以下、ソースクロックとい
う）を生成するＦ／Ｆとを有し、前記受け側ＬＳＩが、
ソースクロックを入力して分配するソースクロック分配
回路と、ソースクロックからライトアドレス信号を生成
するライトアドレス生成回路と、ライトアドレス信号に
応じてデータの１ビットをセレクトする複数のライトセ
レクタと、ライトアドレス信号に応じて前記ライトセレ
クタでセレクトされたデータの１ビットをソースクロッ
クでサンプリングする複数のデータ保持回路と、ライト
アドレス信号を入力し受け側クロックに同期化した同期
化信号を生成する同期化回路と、同期化信号を入力し受
け側クロックに同期化されたリードアドレス信号を生成
するリードアドレス生成回路と、リードアドレス信号に
応じて前記データ保持回路からのデータの１ビットをセ
レクトする複数のリードセレクタと、前記リードセレク
タでセレクトされたデータの１ビットを送出する複数の
Ｆ／Ｆとを有することを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１３】図１は、本発明の一実施の形態に係るソー
スシンクロナス転送方式が適用された回路系を示す回路
ブロック図である。この回路系は、送り側ＬＳＩ１と、
受け側ＬＳＩ２とが伝送経路６を介して接続されて、そ
の主要部が構成されている。
スシンクロナス転送方式が適用された回路系を示す回路
ブロック図である。この回路系は、送り側ＬＳＩ１と、
受け側ＬＳＩ２とが伝送経路６を介して接続されて、そ
の主要部が構成されている。
【００１４】送り側ＬＳＩ１は、ｎ（正整数）ビットの
データの各ビットに対応して設けられたｎ個のＦ／Ｆ３
と、ソースクロックを生成するＦ／Ｆ４と、Ｆ／Ｆ３お
よびＦ／Ｆ４の出力に接続された（ｎ＋１）個のＩ／Ｏ
５とを備えている。
データの各ビットに対応して設けられたｎ個のＦ／Ｆ３
と、ソースクロックを生成するＦ／Ｆ４と、Ｆ／Ｆ３お
よびＦ／Ｆ４の出力に接続された（ｎ＋１）個のＩ／Ｏ
５とを備えている。
【００１５】Ｆ／Ｆ３は、内部論理からのデータの１ビ
ットを、送り側クロックとして入力されたＬＳＩ外部ク
ロックに同期して保持する。
ットを、送り側クロックとして入力されたＬＳＩ外部ク
ロックに同期して保持する。
【００１６】Ｆ／Ｆ４は、負の出力を入力に繋いだ１／
２分周回路を構成しており、ＬＳＩ外部クロックが送り
側クロックとして入力されていて、送り側クロックを逆
位相で１／２分周することによりソースクロックを生成
する。ソースクロックは、データ信号波形の有効なポイ
ントでサンプリングをするために、データに対して半周
期ずらして送られる。
２分周回路を構成しており、ＬＳＩ外部クロックが送り
側クロックとして入力されていて、送り側クロックを逆
位相で１／２分周することによりソースクロックを生成
する。ソースクロックは、データ信号波形の有効なポイ
ントでサンプリングをするために、データに対して半周
期ずらして送られる。
【００１７】Ｉ／Ｏ５は、その出力を伝送経路６にそれ
ぞれ接続されている。
ぞれ接続されている。
【００１８】受け側ＬＳＩ２は、伝送経路６にそれぞれ
接続された（ｎ＋１）個のＩ／Ｏ７と、Ｉ／Ｏ７からソ
ースクロックを入力して分配するソースクロック分配回
路９と、ライトアドレス信号に応じてＩ／Ｏ７からのデ
ータの１ビットをセレクトするｎ個のライトセレクタ１
０と、データ保持回路１２に書き込む順番を決めるため
にソースクロックからライトアドレス信号を生成するラ
イトアドレス生成回路１１と、ライトアドレス信号に応
じてライトセレクタ１０でセレクトされたデータの１ビ
ットをソースクロックでサンプリングするｎ個のデータ
保持回路１２と、リードアドレス信号に応じてデータ保
持回路１２からのデータの１ビットをセレクトするｎ個
のリードセレクタ１３と、ライトアドレス信号を入力し
受け側クロックに同期化した同期化信号を生成する同期
化回路１４と、同期化信号を入力し受け側クロックに同
期化されたリードアドレス信号を生成するリードアドレ
ス生成回路１５と、リードセレクタ１３でセレクトされ
たデータの１ビットを内部論理に送出するｎ個のＦ／Ｆ
１７とを備えている。
接続された（ｎ＋１）個のＩ／Ｏ７と、Ｉ／Ｏ７からソ
ースクロックを入力して分配するソースクロック分配回
路９と、ライトアドレス信号に応じてＩ／Ｏ７からのデ
ータの１ビットをセレクトするｎ個のライトセレクタ１
０と、データ保持回路１２に書き込む順番を決めるため
にソースクロックからライトアドレス信号を生成するラ
イトアドレス生成回路１１と、ライトアドレス信号に応
じてライトセレクタ１０でセレクトされたデータの１ビ
ットをソースクロックでサンプリングするｎ個のデータ
保持回路１２と、リードアドレス信号に応じてデータ保
持回路１２からのデータの１ビットをセレクトするｎ個
のリードセレクタ１３と、ライトアドレス信号を入力し
受け側クロックに同期化した同期化信号を生成する同期
化回路１４と、同期化信号を入力し受け側クロックに同
期化されたリードアドレス信号を生成するリードアドレ
ス生成回路１５と、リードセレクタ１３でセレクトされ
たデータの１ビットを内部論理に送出するｎ個のＦ／Ｆ
１７とを備えている。
【００１９】ライトセレクタ１０，データ保持回路１２
およびリードセレクタ１３の組み合わせにより、ＦＩＦ
Ｏ（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ）の機能が
実現されている。
およびリードセレクタ１３の組み合わせにより、ＦＩＦ
Ｏ（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ）の機能が
実現されている。
【００２０】次に、このように構成された第１の実施の
形態に係るソースシンクロナス転送方式について、回路
系の動作とともに説明する。
形態に係るソースシンクロナス転送方式について、回路
系の動作とともに説明する。
【００２１】Ｆ／Ｆ３は、内部論理からのデータの１ビ
ットを送り側クロックに同期して保持し、Ｉ／Ｏ５およ
び伝送経路６を介して受け側ＬＳＩ２に転送する。
ットを送り側クロックに同期して保持し、Ｉ／Ｏ５およ
び伝送経路６を介して受け側ＬＳＩ２に転送する。
【００２２】また、Ｆ／Ｆ４は、送り側クロックを１／
２分周するとともに半周期ずらすことによりソースクロ
ックを生成し、Ｉ／Ｏ５および伝送経路６を介して受け
側ＬＳＩ２に転送する。
２分周するとともに半周期ずらすことによりソースクロ
ックを生成し、Ｉ／Ｏ５および伝送経路６を介して受け
側ＬＳＩ２に転送する。
【００２３】ソースクロックはＩ／Ｏ７を介してソース
クロック分配回路９に入力され、ソースクロック分配回
路９は、ソースクロックをライトアドレス生成回路１１
およびデータ保持回路１２に分配する。
クロック分配回路９に入力され、ソースクロック分配回
路９は、ソースクロックをライトアドレス生成回路１１
およびデータ保持回路１２に分配する。
【００２４】ライトアドレス生成回路１１は、ソースク
ロックからライトアドレス信号を生成し、ライトアドレ
ス信号をセレクト信号としてライトセレクタ１０に出力
する。
ロックからライトアドレス信号を生成し、ライトアドレ
ス信号をセレクト信号としてライトセレクタ１０に出力
する。
【００２５】データの１ビットはＩ／Ｏ７を介してライ
トセレクタ１０に入力され、ライトセレクタ１０は、ラ
イトアドレス信号が”ＨＩ”状態でそのパスが活性化さ
れ、Ｉ／Ｏ７からのデータの１ビットをデータ保持回路
１２に出力する。
トセレクタ１０に入力され、ライトセレクタ１０は、ラ
イトアドレス信号が”ＨＩ”状態でそのパスが活性化さ
れ、Ｉ／Ｏ７からのデータの１ビットをデータ保持回路
１２に出力する。
【００２６】データ保持回路１２は、ライトセレクタ１
０が出力するデータの１ビットをソースクロックでサン
プリングして保持する。
０が出力するデータの１ビットをソースクロックでサン
プリングして保持する。
【００２７】一方、同期化回路１４は、ライトアドレス
生成回路１１からのライトアドレス信号を入力し受け側
クロックに同期化させて同期化信号を生成し、リードア
ドレス生成回路１５に出力する。
生成回路１１からのライトアドレス信号を入力し受け側
クロックに同期化させて同期化信号を生成し、リードア
ドレス生成回路１５に出力する。
【００２８】リードアドレス生成回路１５は、同期化信
号を入力して受け側クロックに同期化されたリードアド
レス信号を生成し、リードアドレス信号をセレクト信号
としてリードセレクタ１３に出力する。
号を入力して受け側クロックに同期化されたリードアド
レス信号を生成し、リードアドレス信号をセレクト信号
としてリードセレクタ１３に出力する。
【００２９】リードセレクタ１３は、リードアドレス信
号が”ＨＩ”状態でそのパスが活性化され、データ保持
回路１２に保持されたデータの１ビットを出力する。
号が”ＨＩ”状態でそのパスが活性化され、データ保持
回路１２に保持されたデータの１ビットを出力する。
【００３０】Ｆ／Ｆ１７は、リードセレクタ１３から出
力されたデータの１ビットを受け側クロックでサンプリ
ングし、その結果を受け側クロックに同期化されたデー
タの１ビットとして内部論理に送る。
力されたデータの１ビットを受け側クロックでサンプリ
ングし、その結果を受け側クロックに同期化されたデー
タの１ビットとして内部論理に送る。
【００３１】このように、本実施の形態に係るソースシ
ンクロナス転送方式によれば、送り側ＬＳＩ１(ソース)
からパラレルデータと同時にソースクロックを同じ伝送
経路６で転送し、受け側ＬＳＩ２ (レシーブ)で、その
データをサンプリング後に受け側クロックに同期化させ
ることにより、伝送経路の遅延時間のばらつきやクロッ
クスキューを抑え、コンピュータのＬＳＩ間転送等に用
いられるパラレルデータの高速転送を実現することがで
きる。
ンクロナス転送方式によれば、送り側ＬＳＩ１(ソース)
からパラレルデータと同時にソースクロックを同じ伝送
経路６で転送し、受け側ＬＳＩ２ (レシーブ)で、その
データをサンプリング後に受け側クロックに同期化させ
ることにより、伝送経路の遅延時間のばらつきやクロッ
クスキューを抑え、コンピュータのＬＳＩ間転送等に用
いられるパラレルデータの高速転送を実現することがで
きる。
【００３２】
【実施例】次に、本発明のソースシンクロナス転送方式
の一実施例について説明する。
の一実施例について説明する。
【００３３】図２は、図１に示した本発明の一実施の形
態に係るソースシンクロナス転送方式が適用された回路
系をより詳細にした実施例の回路ブロック図を示す。こ
の回路系は、送り側ＬＳＩ１と、受け側ＬＳＩ２とが伝
送経路６を介して接続されて、その主要部が構成されて
いる。
態に係るソースシンクロナス転送方式が適用された回路
系をより詳細にした実施例の回路ブロック図を示す。こ
の回路系は、送り側ＬＳＩ１と、受け側ＬＳＩ２とが伝
送経路６を介して接続されて、その主要部が構成されて
いる。
【００３４】送り側ＬＳＩ１は、内部論理からのデータ
の１ビットを保持するＦ／Ｆ３と、ソースクロックを生
成するＦ／Ｆ４と、Ｆ／Ｆ３およびＦ／Ｆ４の出力に接
続されたＩ／Ｏ５とを備えている。
の１ビットを保持するＦ／Ｆ３と、ソースクロックを生
成するＦ／Ｆ４と、Ｆ／Ｆ３およびＦ／Ｆ４の出力に接
続されたＩ／Ｏ５とを備えている。
【００３５】Ｆ／Ｆ３は、内部論理からのデータの１ビ
ットを、送り側クロックとして入力されたＬＳＩ外部ク
ロックに同期して保持する。なお、図２には、Ｆ／Ｆ３
が１つしか図示されていないが、内部論理からデータの
ビット数だけ設けられているものとする。
ットを、送り側クロックとして入力されたＬＳＩ外部ク
ロックに同期して保持する。なお、図２には、Ｆ／Ｆ３
が１つしか図示されていないが、内部論理からデータの
ビット数だけ設けられているものとする。
【００３６】Ｆ／Ｆ４は、負の出力を入力に繋いだ１／
２分周回路を構成しており、ＬＳＩ外部クロックが送り
側クロックとして入力されていて、送り側クロックを逆
位相で１／２分周することによりソースクロックを生成
する。ソースクロックは、データ信号波形の有効なポイ
ントでサンプリングをするために、データに対して半周
期ずらして送られる。
２分周回路を構成しており、ＬＳＩ外部クロックが送り
側クロックとして入力されていて、送り側クロックを逆
位相で１／２分周することによりソースクロックを生成
する。ソースクロックは、データ信号波形の有効なポイ
ントでサンプリングをするために、データに対して半周
期ずらして送られる。
【００３７】Ｉ／Ｏ５は、その出力が伝送経路６に接続
されている。なお、図２には、Ｉ／Ｏ５および伝送経路
６が２つずつしか図示されていないが、それぞれ（デー
タのビット数＋１）だけ設けられているものとする。
されている。なお、図２には、Ｉ／Ｏ５および伝送経路
６が２つずつしか図示されていないが、それぞれ（デー
タのビット数＋１）だけ設けられているものとする。
【００３８】受け側ＬＳＩ２は、伝送経路６に接続され
たＩ／Ｏ７と、Ｉ／Ｏ７からのデータの遅延を補償する
遅延補償回路８と、Ｉ／Ｏ７からソースクロックを入力
して分配するソースクロック分配回路９と、ライトアド
レス信号に応じてＩ／Ｏ７からのデータの１ビットをセ
レクトするライトセレクタ１０と、データ保持回路１２
に書き込む順番を決めるためにソースクロックからライ
トアドレス信号を生成するライトアドレス生成回路１１
と、ライトアドレス信号に応じてライトセレクタ１０で
セレクトされたデータの１ビットをソースクロックでサ
ンプリングするｎ個のデータ保持回路１２と、リードア
ドレス信号に応じてデータ保持回路１２からのデータの
１ビットをセレクトするリードセレクタ１３と、ライト
アドレス信号を入力し受け側クロックに同期化した同期
化信号を生成する同期化回路１４と、同期化信号を入力
し受け側クロックに同期化されたリードアドレス信号を
生成するリードアドレス生成回路１５と、同期化信号を
入力しリードアドレス生成回路１５を構成するシフトレ
ジスタ用のホールド信号ＨＯＬＤを生成するホールド信
号生成回路１６と、リードセレクタ１３でセレクトされ
たデータの１ビットを内部論理に送出するＦ／Ｆ１７と
を備えている。
たＩ／Ｏ７と、Ｉ／Ｏ７からのデータの遅延を補償する
遅延補償回路８と、Ｉ／Ｏ７からソースクロックを入力
して分配するソースクロック分配回路９と、ライトアド
レス信号に応じてＩ／Ｏ７からのデータの１ビットをセ
レクトするライトセレクタ１０と、データ保持回路１２
に書き込む順番を決めるためにソースクロックからライ
トアドレス信号を生成するライトアドレス生成回路１１
と、ライトアドレス信号に応じてライトセレクタ１０で
セレクトされたデータの１ビットをソースクロックでサ
ンプリングするｎ個のデータ保持回路１２と、リードア
ドレス信号に応じてデータ保持回路１２からのデータの
１ビットをセレクトするリードセレクタ１３と、ライト
アドレス信号を入力し受け側クロックに同期化した同期
化信号を生成する同期化回路１４と、同期化信号を入力
し受け側クロックに同期化されたリードアドレス信号を
生成するリードアドレス生成回路１５と、同期化信号を
入力しリードアドレス生成回路１５を構成するシフトレ
ジスタ用のホールド信号ＨＯＬＤを生成するホールド信
号生成回路１６と、リードセレクタ１３でセレクトされ
たデータの１ビットを内部論理に送出するＦ／Ｆ１７と
を備えている。
【００３９】遅延補償回路８は、ソースクロック分配回
路９およびその分配系と同等の遅延をデータ側で補償す
る役目をする。ソースクロックはライトアドレス生成回
路１１およびデータ保持回路１２への分配を行うために
データよりも遅延が大きくなるので、この遅延差がある
と、データとそのデータをサンプリングするソースクロ
ックとのマージンが小さくなるため、遅延補償回路８に
よって遅延差の補償を行う。なお、図２には、遅延補償
回路８が１つしか図示されていないが、データのビット
数だけ設けられているものとする。
路９およびその分配系と同等の遅延をデータ側で補償す
る役目をする。ソースクロックはライトアドレス生成回
路１１およびデータ保持回路１２への分配を行うために
データよりも遅延が大きくなるので、この遅延差がある
と、データとそのデータをサンプリングするソースクロ
ックとのマージンが小さくなるため、遅延補償回路８に
よって遅延差の補償を行う。なお、図２には、遅延補償
回路８が１つしか図示されていないが、データのビット
数だけ設けられているものとする。
【００４０】ソースクロック分配回路９は、ソースクロ
ックをライトアドレス生成回路１１およびデータ保持回
路１２に分配する。
ックをライトアドレス生成回路１１およびデータ保持回
路１２に分配する。
【００４１】ライトセレクタ１０は、ライトアドレス信
号ａ，ｂ，ｃ，ｄの論理レベルに応じて遅延回路８から
のデータの１ビットとデータ保持回路１２からの出力デ
ータとをセレクトする４段のセレクタで構成されてい
る。なお、図２には、ライトセレクタ１０が１つしか図
示されていないが、データのビット数だけ設けられてい
るものとする。
号ａ，ｂ，ｃ，ｄの論理レベルに応じて遅延回路８から
のデータの１ビットとデータ保持回路１２からの出力デ
ータとをセレクトする４段のセレクタで構成されてい
る。なお、図２には、ライトセレクタ１０が１つしか図
示されていないが、データのビット数だけ設けられてい
るものとする。
【００４２】ライトアドレス生成回路１１は、ソースク
ロックの立ち上がりエッジで動作するＦ／Ｆ２２と、ソ
ースクロックの立ち下がりエッジで動作するＦ／Ｆ２３
とから構成されている。Ｆ／Ｆ２２，２３は、負の出力
を入力に繋いだ１／２分周回路を構成している。ソース
クロックをＦ／Ｆ２２およびＦ／Ｆ２３のクロックに入
力すると、ソースクロックは送り側クロックを半周期ず
らして２逓倍した信号であるので、Ｆ／Ｆ２２およびＦ
／Ｆ２３の正および負の出力は、データ入力に対して半
周期ずれた送り側クロックの４逓倍のライトアドレス信
号ａ，ｂ，ｃ，ｄとなる。また、ライトアドレス信号
ａ，ｂ，ｃ，ｄは、ソースクロックに同期し、互いに１
周期ずつずれた信号となる（図３（Ｆ），（Ｇ），
（Ｈ），（Ｉ）参照）。
ロックの立ち上がりエッジで動作するＦ／Ｆ２２と、ソ
ースクロックの立ち下がりエッジで動作するＦ／Ｆ２３
とから構成されている。Ｆ／Ｆ２２，２３は、負の出力
を入力に繋いだ１／２分周回路を構成している。ソース
クロックをＦ／Ｆ２２およびＦ／Ｆ２３のクロックに入
力すると、ソースクロックは送り側クロックを半周期ず
らして２逓倍した信号であるので、Ｆ／Ｆ２２およびＦ
／Ｆ２３の正および負の出力は、データ入力に対して半
周期ずれた送り側クロックの４逓倍のライトアドレス信
号ａ，ｂ，ｃ，ｄとなる。また、ライトアドレス信号
ａ，ｂ，ｃ，ｄは、ソースクロックに同期し、互いに１
周期ずつずれた信号となる（図３（Ｆ），（Ｇ），
（Ｈ），（Ｉ）参照）。
【００４３】データ保持回路１２は、Ｆ／Ｆ１８，１
９，２０，２１から構成されている。Ｆ／Ｆ１８および
Ｆ／Ｆ２０は、ソースクロックの立ち上がりエッジでデ
ータ取り込み動作を行う。一方、Ｆ／Ｆ１９およびＦ／
Ｆ２１は、ソースクロックの立ち下がりエッジでデータ
取り込み動作を行う。したがって、入力されたデータの
１ビットがＦ／Ｆ１８→Ｆ／Ｆ１９→Ｆ／Ｆ２０→Ｆ／
Ｆ２１→Ｆ／Ｆ１８→…のように１周期ずつずれながら
格納される。また、データの１ビットは、Ｆ／Ｆ１８〜
２２で４クロック周期の間保持される。なお、図２に
は、データ保持回路１２が１つしか図示されていない
が、データのビット数だけ設けられているものとする。
９，２０，２１から構成されている。Ｆ／Ｆ１８および
Ｆ／Ｆ２０は、ソースクロックの立ち上がりエッジでデ
ータ取り込み動作を行う。一方、Ｆ／Ｆ１９およびＦ／
Ｆ２１は、ソースクロックの立ち下がりエッジでデータ
取り込み動作を行う。したがって、入力されたデータの
１ビットがＦ／Ｆ１８→Ｆ／Ｆ１９→Ｆ／Ｆ２０→Ｆ／
Ｆ２１→Ｆ／Ｆ１８→…のように１周期ずつずれながら
格納される。また、データの１ビットは、Ｆ／Ｆ１８〜
２２で４クロック周期の間保持される。なお、図２に
は、データ保持回路１２が１つしか図示されていない
が、データのビット数だけ設けられているものとする。
【００４４】リードセレクタ１３は、リードアドレス信
号Ａ，Ｂ，Ｃ，Ｄの論理レベルに応じて４入力のうちの
いずれか１つをセレクトして出力する４対１セレクタで
構成されている。なお、図２には、リードセレクタ１３
が１つしか図示されていないが、データのビット数だけ
設けられているものとする。
号Ａ，Ｂ，Ｃ，Ｄの論理レベルに応じて４入力のうちの
いずれか１つをセレクトして出力する４対１セレクタで
構成されている。なお、図２には、リードセレクタ１３
が１つしか図示されていないが、データのビット数だけ
設けられているものとする。
【００４５】同期化回路１４は、Ｆ／Ｆ２４，２５，２
６をシリアルに繋いだ同期化回路部と、ＡＮＤ回路２７
とから構成されている。ライトアドレス信号ａ，ｂ，
ｃ，ｄの１本(図２ではａとしているが、ａ〜ｄのどれ
でもかまわない。ただし、リードアドレス生成回路１５
のリードアドレス信号Ａ，Ｂ，Ｃ，Ｄの出力論理はそれ
に伴い変更になる)をシリアルに接続したＦ／Ｆ２４お
よびＦ／Ｆ２５で受け側クロックに同期化する。その後
に、この信号を微分し、受け側クロックに同期した４周
期のうちの１周期だけ論理レベルが１となる同期化信号
(図３（Ｒ）参照)を生成する。
６をシリアルに繋いだ同期化回路部と、ＡＮＤ回路２７
とから構成されている。ライトアドレス信号ａ，ｂ，
ｃ，ｄの１本(図２ではａとしているが、ａ〜ｄのどれ
でもかまわない。ただし、リードアドレス生成回路１５
のリードアドレス信号Ａ，Ｂ，Ｃ，Ｄの出力論理はそれ
に伴い変更になる)をシリアルに接続したＦ／Ｆ２４お
よびＦ／Ｆ２５で受け側クロックに同期化する。その後
に、この信号を微分し、受け側クロックに同期した４周
期のうちの１周期だけ論理レベルが１となる同期化信号
(図３（Ｒ）参照)を生成する。
【００４６】リードアドレス生成回路１５は、ホールド
信号ＨＯＬＤに応じて同期化信号とリードアドレス信号
Ａとをセレクトするセレクタと、Ｆ／Ｆ２８，２９，３
０，３１をシリアルに繋いでＦ／Ｆ２８，２９，３０，
３１が記憶しているデータを移動(シフト)させることの
できるシフトレジスタとから構成されている。このシフ
トレジスタを構成するＦ／Ｆ２８，２９，３０，３１の
出力がリードアドレス信号Ａ，Ｂ，Ｃ，Ｄとなる。リー
ドアドレス信号Ａ，Ｂ，Ｃ，Ｄは、４周期のうちの１周
期だけ論理レベルが１となるそれぞれが排他的な信号
(図３（Ｓ），（Ｔ），（Ｕ），（Ｖ）参照)である。リ
ードアドレス信号Ａ，Ｂ，Ｃ，Ｄは、サイクリックに論
理レベル１がシフトされていく。つまり、リードセレク
タ１３の出力は、Ｆ／Ｆ１９→Ｆ／Ｆ２０→Ｆ／Ｆ２１
→Ｆ／Ｆ１８→Ｆ／Ｆ１９→…の順番で出力される。リ
ードアドレス信号Ａ，Ｂ，Ｃ，Ｄは、受け側クロックに
同期している。
信号ＨＯＬＤに応じて同期化信号とリードアドレス信号
Ａとをセレクトするセレクタと、Ｆ／Ｆ２８，２９，３
０，３１をシリアルに繋いでＦ／Ｆ２８，２９，３０，
３１が記憶しているデータを移動(シフト)させることの
できるシフトレジスタとから構成されている。このシフ
トレジスタを構成するＦ／Ｆ２８，２９，３０，３１の
出力がリードアドレス信号Ａ，Ｂ，Ｃ，Ｄとなる。リー
ドアドレス信号Ａ，Ｂ，Ｃ，Ｄは、４周期のうちの１周
期だけ論理レベルが１となるそれぞれが排他的な信号
(図３（Ｓ），（Ｔ），（Ｕ），（Ｖ）参照)である。リ
ードアドレス信号Ａ，Ｂ，Ｃ，Ｄは、サイクリックに論
理レベル１がシフトされていく。つまり、リードセレク
タ１３の出力は、Ｆ／Ｆ１９→Ｆ／Ｆ２０→Ｆ／Ｆ２１
→Ｆ／Ｆ１８→Ｆ／Ｆ１９→…の順番で出力される。リ
ードアドレス信号Ａ，Ｂ，Ｃ，Ｄは、受け側クロックに
同期している。
【００４７】ホールド信号生成回路１６は、ＲＳ−Ｆ／
Ｆ３２と、Ｆ／Ｆ３３，３４とから構成されている。リ
セット信号によりリセットを解除した後、同期化回路１
４の出力である同期化信号が論理レベル１になると、Ｒ
Ｓ−Ｆ／Ｆ３２の出力も論理レベル１になる。ＲＳ−Ｆ
／Ｆ３２は、一度論理レベル１になると、リセットしな
い限り０にはならない。このＲＳ−Ｆ／Ｆ３２の出力を
Ｆ／Ｆ３３，３４で２クロック周期遅らせたものをホー
ルド信号ＨＯＬＤとする。ホールド信号ＨＯＬＤは、リ
ードアドレス信号Ａ，Ｂ，Ｃ，Ｄがマルチセレクトにな
らないように制御するために必要である。詳しくは、リ
ードアドレス信号Ａ，Ｂ，Ｃ，Ｄは「４周期のうち１周
期だけ、論理レベルが１」の信号を期待しているが、こ
れを毎回同期化させて生成していると、ノイズ等によ
り、「３周期のうち１周期だけ論理レベルが１」、また
は「５周期のうち１周期だけ論理レベルが１」の信号と
なる可能性がでてくる。つまり、リードセレクタ１３
で、「マルチセレクト」、または「ノーセレクト」とな
って誤動作してしまう。このため、ホールド信号ＨＯＬ
Ｄが必要になる。
Ｆ３２と、Ｆ／Ｆ３３，３４とから構成されている。リ
セット信号によりリセットを解除した後、同期化回路１
４の出力である同期化信号が論理レベル１になると、Ｒ
Ｓ−Ｆ／Ｆ３２の出力も論理レベル１になる。ＲＳ−Ｆ
／Ｆ３２は、一度論理レベル１になると、リセットしな
い限り０にはならない。このＲＳ−Ｆ／Ｆ３２の出力を
Ｆ／Ｆ３３，３４で２クロック周期遅らせたものをホー
ルド信号ＨＯＬＤとする。ホールド信号ＨＯＬＤは、リ
ードアドレス信号Ａ，Ｂ，Ｃ，Ｄがマルチセレクトにな
らないように制御するために必要である。詳しくは、リ
ードアドレス信号Ａ，Ｂ，Ｃ，Ｄは「４周期のうち１周
期だけ、論理レベルが１」の信号を期待しているが、こ
れを毎回同期化させて生成していると、ノイズ等によ
り、「３周期のうち１周期だけ論理レベルが１」、また
は「５周期のうち１周期だけ論理レベルが１」の信号と
なる可能性がでてくる。つまり、リードセレクタ１３
で、「マルチセレクト」、または「ノーセレクト」とな
って誤動作してしまう。このため、ホールド信号ＨＯＬ
Ｄが必要になる。
【００４８】Ｆ／Ｆ１７は、リードセレクタ１３から送
られたデータの１ビットを受け側クロックでサンプリン
グして内部論理に出力する。なお、図２には、Ｆ／Ｆ１
７が１つしか図示されていないが、データのビット数だ
け設けられているものとする。
られたデータの１ビットを受け側クロックでサンプリン
グして内部論理に出力する。なお、図２には、Ｆ／Ｆ１
７が１つしか図示されていないが、データのビット数だ
け設けられているものとする。
【００４９】図３（Ａ）〜（Ｘ）は、図２の回路系の動
作を表すタイミングチャートである。
作を表すタイミングチャートである。
【００５０】図４（Ａ）〜（Ｆ）は、図２中のホールド
信号生成回路１６の動作を表すタイミングチャートであ
る。
信号生成回路１６の動作を表すタイミングチャートであ
る。
【００５１】次に、このように構成された本実施例のソ
ースシンクロナス転送方式が適用された回路系の動作に
ついて、図３（Ａ）〜（Ｘ）および図４（Ａ）〜（Ｆ）
を参照しながら説明する。
ースシンクロナス転送方式が適用された回路系の動作に
ついて、図３（Ａ）〜（Ｘ）および図４（Ａ）〜（Ｆ）
を参照しながら説明する。
【００５２】Ｆ／Ｆ３は、内部論理からのデータの１ビ
ットを送り側クロック（図３（Ａ）参照）に同期して保
持し（図３（Ｂ）参照）、Ｉ／Ｏ５，伝送経路６を介し
て受け側ＬＳＩ２に転送する。
ットを送り側クロック（図３（Ａ）参照）に同期して保
持し（図３（Ｂ）参照）、Ｉ／Ｏ５，伝送経路６を介し
て受け側ＬＳＩ２に転送する。
【００５３】また、Ｆ／Ｆ４は、送り側クロックを１／
２分周するとともに半周期ずらすことによりソースクロ
ック（図３（Ｃ）参照）を生成し、Ｉ／Ｏ５，伝送経路
６を介して受け側ＬＳＩ２に転送する。
２分周するとともに半周期ずらすことによりソースクロ
ック（図３（Ｃ）参照）を生成し、Ｉ／Ｏ５，伝送経路
６を介して受け側ＬＳＩ２に転送する。
【００５４】このように送り側ＬＳＩ１からデータと同
時にソースクロックを、同じ伝送経路６を経由して受け
側ＬＳＩ２に転送する。
時にソースクロックを、同じ伝送経路６を経由して受け
側ＬＳＩ２に転送する。
【００５５】データはＩ／Ｏ７を介して遅延補償回路８
に入力され、遅延補償回路８は、データをソースクロッ
ク分配回路９およびその分配系と同等の遅延差だけ遅延
させて、ライトセレクタ１０に出力する（図３（Ｄ）参
照）。
に入力され、遅延補償回路８は、データをソースクロッ
ク分配回路９およびその分配系と同等の遅延差だけ遅延
させて、ライトセレクタ１０に出力する（図３（Ｄ）参
照）。
【００５６】一方、ソースクロックはＩ／Ｏ７を介して
ソースクロック分配回路９に入力され、ソースクロック
分配回路９は、ソースクロック（図３（Ｅ）参照）をラ
イトセレクタ１０およびライトアドレス生成回路１１に
分配する。
ソースクロック分配回路９に入力され、ソースクロック
分配回路９は、ソースクロック（図３（Ｅ）参照）をラ
イトセレクタ１０およびライトアドレス生成回路１１に
分配する。
【００５７】ライトアドレス生成回路１１は、ソースク
ロックをＦ／Ｆ２２およびＦ／Ｆ２３に入力してライト
アドレス信号ａ，ｂ，ｃ，ｄ（図３（Ｆ）〜（Ｉ）参
照）を生成し、セレクト信号としてライトセレクタ１０
に出力する。ただし、ライトアドレス生成回路１１を構
成するＦ／Ｆ２２およびＦ／Ｆ２３は、動作前に初期化
を行っておくことが必要である。
ロックをＦ／Ｆ２２およびＦ／Ｆ２３に入力してライト
アドレス信号ａ，ｂ，ｃ，ｄ（図３（Ｆ）〜（Ｉ）参
照）を生成し、セレクト信号としてライトセレクタ１０
に出力する。ただし、ライトアドレス生成回路１１を構
成するＦ／Ｆ２２およびＦ／Ｆ２３は、動作前に初期化
を行っておくことが必要である。
【００５８】ライトセレクタ１０は、ライトアドレス信
号ａ，ｂ，ｃ，ｄが”ＨＩ”状態の時、データの１ビッ
トをセレクトする。また、ライトセレクタ１０は、ライ
トアドレス信号ａ，ｂ，ｃ，ｄが”ＬＯＷ”状態の時、
データ保持回路１２を構成するＦ／Ｆ１８〜２１でデー
タの１ビットを保持させる（図３（Ｊ）〜（Ｍ）参
照）。
号ａ，ｂ，ｃ，ｄが”ＨＩ”状態の時、データの１ビッ
トをセレクトする。また、ライトセレクタ１０は、ライ
トアドレス信号ａ，ｂ，ｃ，ｄが”ＬＯＷ”状態の時、
データ保持回路１２を構成するＦ／Ｆ１８〜２１でデー
タの１ビットを保持させる（図３（Ｊ）〜（Ｍ）参
照）。
【００５９】他方、同期化回路１４は、ライトアドレス
信号ａ（図３（Ｆ）参照）を受け側クロック（図３
（Ｎ）参照）に同期化させて（図３（Ｏ），（Ｐ），
（Ｑ）参照）、同期化信号（図３（Ｒ）参照）を生成
し、リードアドレス生成回路１５およびホールド信号生
成回路１６に出力する。
信号ａ（図３（Ｆ）参照）を受け側クロック（図３
（Ｎ）参照）に同期化させて（図３（Ｏ），（Ｐ），
（Ｑ）参照）、同期化信号（図３（Ｒ）参照）を生成
し、リードアドレス生成回路１５およびホールド信号生
成回路１６に出力する。
【００６０】ホールド信号生成回路１６は、リセット信
号（図４（Ａ）参照）によりリセットを解除された後、
同期化回路１４の出力である同期化信号（図４（Ｂ）参
照）が論理レベル１になると、ＲＳ−Ｆ／Ｆ３２の出力
も論理レベル１になる（図４（Ｃ）参照）。このＲＳ−
Ｆ／Ｆ３２の出力をＦ／Ｆ３３，３４で受け側クロック
（図４（Ｄ）参照）の２クロック周期遅らせたものをホ
ールド信号ＨＯＬＤとする（図４（Ｅ），（Ｆ）参
照）。
号（図４（Ａ）参照）によりリセットを解除された後、
同期化回路１４の出力である同期化信号（図４（Ｂ）参
照）が論理レベル１になると、ＲＳ−Ｆ／Ｆ３２の出力
も論理レベル１になる（図４（Ｃ）参照）。このＲＳ−
Ｆ／Ｆ３２の出力をＦ／Ｆ３３，３４で受け側クロック
（図４（Ｄ）参照）の２クロック周期遅らせたものをホ
ールド信号ＨＯＬＤとする（図４（Ｅ），（Ｆ）参
照）。
【００６１】リードアドレス生成回路１５は、同期化信
号（図３（Ｒ）参照）をシフトレジスタ２８〜３１に順
次入力し、リードアドレス信号Ａ，Ｂ，Ｃ，Ｄ（図３
（Ｓ）〜（Ｖ）参照）を生成する。
号（図３（Ｒ）参照）をシフトレジスタ２８〜３１に順
次入力し、リードアドレス信号Ａ，Ｂ，Ｃ，Ｄ（図３
（Ｓ）〜（Ｖ）参照）を生成する。
【００６２】リードセレクタ１３は、リードアドレス信
号Ａ，Ｂ，Ｃ，Ｄがそれぞれ”ＨＩ”状態でそのパスを
活性化し、Ｆ／Ｆ１８，１９，２０，２１のいずれか１
つに保持されたデータの１ビットをセレクトして出力す
る（図３（Ｗ）参照）。
号Ａ，Ｂ，Ｃ，Ｄがそれぞれ”ＨＩ”状態でそのパスを
活性化し、Ｆ／Ｆ１８，１９，２０，２１のいずれか１
つに保持されたデータの１ビットをセレクトして出力す
る（図３（Ｗ）参照）。
【００６３】Ｆ／Ｆ１７は、リードセレクタ１３の出力
するデータの１ビット（図３（Ｗ）参照）を受け側クロ
ック（図３（Ｎ）参照）でサンプリングし、その結果を
受け側クロックに同期化されたデータ（図３（Ｘ）参
照）として内部論理に送る。
するデータの１ビット（図３（Ｗ）参照）を受け側クロ
ック（図３（Ｎ）参照）でサンプリングし、その結果を
受け側クロックに同期化されたデータ（図３（Ｘ）参
照）として内部論理に送る。
【００６４】なお、図２に示した回路系の実施例におい
て、データのビット数は、ソースクロックとデータとの
ばらつきが１クロック周期を越えない範囲で任意であ
る。
て、データのビット数は、ソースクロックとデータとの
ばらつきが１クロック周期を越えない範囲で任意であ
る。
【００６５】また、データ保持回路１２のＦ／Ｆをデー
タ１ビット当たり４段とし、データを４クロック周期の
間保持するようにしたが、データ１ビット当たりのＦ／
Ｆの使用個数は、同期化に要する時間等によって決まる
ものであり、２段でも８段でもよく、任意である。
タ１ビット当たり４段とし、データを４クロック周期の
間保持するようにしたが、データ１ビット当たりのＦ／
Ｆの使用個数は、同期化に要する時間等によって決まる
ものであり、２段でも８段でもよく、任意である。
【００６６】さらに、ソースクロックも送り側クロック
の逆位相で１／２分周して生成する必要は必ずしもな
く、受け側ＬＳＩ２のデータ保持回路１２で正確にサン
プリングできれば半周期ずらして送る必要もない。
の逆位相で１／２分周して生成する必要は必ずしもな
く、受け側ＬＳＩ２のデータ保持回路１２で正確にサン
プリングできれば半周期ずらして送る必要もない。
【００６７】さらにまた、受け側ＬＳＩ２で分配後のソ
ースクロックとデータとのばらつきが小さければ、遅延
補償回路８は設けなくてもかまわない。
ースクロックとデータとのばらつきが小さければ、遅延
補償回路８は設けなくてもかまわない。
【００６８】また、ライトアドレス生成回路１１やリー
ドアドレス生成回路１５も、図２のような回路構成では
なく、例えばカウンタを使うようなものでもかまわな
い。
ドアドレス生成回路１５も、図２のような回路構成では
なく、例えばカウンタを使うようなものでもかまわな
い。
【００６９】さらに、遅延が入れば、リードセレクタ１
３とＦ／Ｆ１７との間に論理を入れてもかまわない。
３とＦ／Ｆ１７との間に論理を入れてもかまわない。
【００７０】さらにまた、送り側ＬＳＩ１と受け側ＬＳ
Ｉ２とで異なるオシレータからクロックを供給してもか
まわない。ただし、その場合は、適当な転送周期毎に転
送を休む必要が有る。あるいは、リードアドレス信号生
成をホールドさせることなく毎回同期化を行い、生成さ
せるような回路にする必要がある。
Ｉ２とで異なるオシレータからクロックを供給してもか
まわない。ただし、その場合は、適当な転送周期毎に転
送を休む必要が有る。あるいは、リードアドレス信号生
成をホールドさせることなく毎回同期化を行い、生成さ
せるような回路にする必要がある。
【００７１】
【発明の効果】本発明の第１の効果は、クロックスキュ
ー等をＬＳＩ外部で調整することなく、正確かつ高速に
パラレルデータ転送を行えるということである。その理
由は、送り側ＬＳＩのＦ／Ｆから出力ピンまでの遅延ば
らつきや入力ピンから受け側ＬＳＩのＦ／Ｆ(ＦＩＦＯ)
までの遅延ばらつきは同一ＬＳＩ内の遅延時間差と見な
せることや、データとソースクロックとを同じ回路およ
び同じメディア(パッケージ，ケーブル等)を介して転送
するため、データとソースクロックとの間の遅延時間の
ばらつきを抑えることができるからである。
ー等をＬＳＩ外部で調整することなく、正確かつ高速に
パラレルデータ転送を行えるということである。その理
由は、送り側ＬＳＩのＦ／Ｆから出力ピンまでの遅延ば
らつきや入力ピンから受け側ＬＳＩのＦ／Ｆ(ＦＩＦＯ)
までの遅延ばらつきは同一ＬＳＩ内の遅延時間差と見な
せることや、データとソースクロックとを同じ回路およ
び同じメディア(パッケージ，ケーブル等)を介して転送
するため、データとソースクロックとの間の遅延時間の
ばらつきを抑えることができるからである。
【００７２】本発明の第２の効果は、非同期シリアル転
送方式とは異なり、シリアルデータへのエンコードやデ
コードが必要ないため、応答性（レイテンシ）がよいと
いうことである。
送方式とは異なり、シリアルデータへのエンコードやデ
コードが必要ないため、応答性（レイテンシ）がよいと
いうことである。
【図１】本発明の一実施の形態に係るソースシンクロナ
ス転送方式が適用された回路系を示す回路ブロック図で
ある。
ス転送方式が適用された回路系を示す回路ブロック図で
ある。
【図２】本発明のソースシンクロナス転送方式が適用さ
れた回路系の一実施例を示す回路ブロック図である。
れた回路系の一実施例を示す回路ブロック図である。
【図３】（Ａ）〜（Ｘ）は図２に示す回路系の動作を表
すタイミングチャートである。
すタイミングチャートである。
【図４】（Ａ）〜（Ｆ）は図２中のホールド信号生成回
路の動作を表すタイミングチャートである。
路の動作を表すタイミングチャートである。
【図５】従来のデータ転送方式が適用された回路系を示
す回路ブロック図である。
す回路ブロック図である。
１ 送り側ＬＳＩ
２ 受け側ＬＳＩ
３，４ Ｆ／Ｆ
５，７ Ｉ／Ｏ
６ 伝送経路
８ 遅延補償回路
９ ソースクロック分配回路
１０ ライトセレクタ
１１ ライトアドレス生成回路
１２ データ保持回路
１３ リードセレクタ
１４ 同期化回路
１５ リードアドレス生成回路
１６ ホールド信号生成回路
１７ Ｆ／Ｆ
１８〜２１ Ｆ／Ｆ
２２，２３ Ｆ／Ｆ
２４〜２６ Ｆ／Ｆ
２７ ＡＮＤ回路
２８〜３１ Ｆ／Ｆ
３２ ＲＳ−Ｆ／Ｆ
３３，３４ Ｆ／Ｆ
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/42 340
G06F 1/10
G06F 1/12
ＷＰＩ（ＤＩＡＬＯＧ)
Claims (11)
- 【請求項１】送り側ＬＳＩと受け側ＬＳＩとが伝送経路
を介して接続された回路系において、前記送り側ＬＳＩ
が、データの１ビットを送り側クロックに同期して保持
する複数のＦ／Ｆと、送り側クロックからソースクロッ
クを生成するＦ／Ｆとを有し、前記受け側ＬＳＩが、ソ
ースクロックを入力して分配するソースクロック分配回
路と、ソースクロックからライトアドレス信号を生成す
るライトアドレス生成回路と、ライトアドレス信号に応
じてデータの１ビットをセレクトする複数のライトセレ
クタと、ライトアドレス信号に応じて前記ライトセレク
タでセレクトされたデータの１ビットをソースクロック
でサンプリングする複数のデータ保持回路と、ライトア
ドレス信号を入力し受け側クロックに同期化した同期化
信号を生成する同期化回路と、同期化信号を入力し受け
側クロックに同期化されたリードアドレス信号を生成す
るリードアドレス生成回路と、リードアドレス信号に応
じて前記データ保持回路からのデータの１ビットをセレ
クトする複数のリードセレクタと、前記リードセレクタ
でセレクトされたデータの１ビットを送出する複数のＦ
／Ｆとを有することを特徴とするソースシンクロナス転
送方式。 - 【請求項２】前記受け側ＬＳＩが、前記同期化回路から
の同期化信号を入力し前記リードアドレス生成回路を構
成するシフトレジスタ用のホールド信号を生成するホー
ルド信号生成回路を備える請求項１記載のソースシンク
ロナス転送方式。 - 【請求項３】前記受け側ＬＳＩが、前記ソースクロック
分配回路およびその分配系と同等の遅延をデータ側で補
償する遅延補償回路を備える請求項１記載のソースシン
クロナス転送方式。 - 【請求項４】前記ソースクロックを生成するＦ／Ｆが、
負の出力を入力に繋いだ１／２分周回路を構成してお
り、送り側クロックを逆位相で１／２分周することによ
りソースクロックを生成する請求項１記載のソースシン
クロナス転送方式。 - 【請求項５】前記ライトセレクタが、ライトアドレス信
号に応じてデータの１ビットと前記データ保持回路の出
力とをセレクトする複数段のセレクタで構成されている
請求項１記載のソースシンクロナス転送方式。 - 【請求項６】前記ライトアドレス生成回路が、ソースク
ロックの立ち上がりエッジで動作するＦ／Ｆと、ソース
クロックの立ち下がりエッジで動作するＦ／Ｆとから構
成され、各Ｆ／Ｆが、負の出力を入力に繋いだ１／２分
周回路を構成している請求項１記載のソースシンクロナ
ス転送方式。 - 【請求項７】前記データ保持回路が、ソースクロックの
立ち上がりエッジでデータ取り込み動作を行うＦ／Ｆ
と、ソースクロックの立ち下がりエッジでデータ取り込
み動作を行うＦ／Ｆとから構成されていて、データの１
ビットが１周期ずつずれながら格納される請求項１記載
のソースシンクロナス転送方式。 - 【請求項８】前記リードセレクタが、リードアドレス信
号に応じて４入力のうちのいずれか１つをセレクトして
出力する４対１セレクタで構成されている請求項１記載
のソースシンクロナス転送方式。 - 【請求項９】前記同期化回路が、複数のＦ／Ｆをシリア
ルに繋いだ同期化回路部と、ＡＮＤ回路とから構成され
ていて、ライトアドレス信号を受け側クロックに同期化
してから微分して、受け側クロックに同期した４周期の
うちの１周期だけ論理レベルが１となる同期化信号を生
成する請求項１記載のソースシンクロナス転送方式。 - 【請求項１０】前記リードアドレス生成回路が、複数の
Ｆ／Ｆをシリアルに繋いだシフトレジスタで構成され、
リードアドレス信号を生成する請求項１記載のソースシ
ンクロナス転送方式。 - 【請求項１１】前記ホールド信号生成回路が、ＲＳ−Ｆ
／Ｆと、Ｆ／Ｆとから構成され、前記ＲＳ−Ｆ／Ｆの出
力を前記Ｆ／Ｆで遅延させた信号をホールド信号とする
請求項２記載のソースシンクロナス転送方式。
Priority Applications (1)
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|---|---|---|---|
| JP15611099A JP3475857B2 (ja) | 1999-06-03 | 1999-06-03 | ソースシンクロナス転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15611099A JP3475857B2 (ja) | 1999-06-03 | 1999-06-03 | ソースシンクロナス転送方式 |
Publications (2)
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|---|---|
| JP2000347993A JP2000347993A (ja) | 2000-12-15 |
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Family
ID=15620540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15611099A Expired - Lifetime JP3475857B2 (ja) | 1999-06-03 | 1999-06-03 | ソースシンクロナス転送方式 |
Country Status (1)
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1999
- 1999-06-03 JP JP15611099A patent/JP3475857B2/ja not_active Expired - Lifetime
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