WO2009113238A1 - ホスト機器 - Google Patents

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WO2009113238A1
WO2009113238A1 PCT/JP2009/000531 JP2009000531W WO2009113238A1 WO 2009113238 A1 WO2009113238 A1 WO 2009113238A1 JP 2009000531 W JP2009000531 W JP 2009000531W WO 2009113238 A1 WO2009113238 A1 WO 2009113238A1
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WO
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wiring
card
transmission
transmission wiring
controller
Prior art date
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PCT/JP2009/000531
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English (en)
French (fr)
Inventor
柴田修
末永寛
齊藤義行
Original Assignee
パナソニック株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns

Definitions

  • the present invention relates to a card interface technology in a host device compatible with various cards such as an SD (Secure Digital) card.
  • SD Secure Digital
  • Some digital devices have functions for recording and playing various content data such as voice, music, still images, and moving images.
  • a digital device is referred to as a host device.
  • the host device include a digital video camera, a digital camera, a notebook personal computer (PC), a PDA (Personal Digital Assistant), a mobile phone, a digital TV, a DVD recorder, a DVD player, a printer, and a copying machine.
  • An SD card is a storage device that stores information in an internal semiconductor memory chip, and reads / writes data directly and electrically by accessing data in a nonvolatile memory formed in the semiconductor memory chip. Since there is no mechanical control, the read / write time is faster than other storage devices, and the shape is relatively small and light.
  • the host device 1 includes a reference clock generator 3 and sends the reference clock generated by the reference clock generator 3 to the SD card 2 via a buffer (driver) 4 as a read clock.
  • the SD card 2 outputs data (read data) input to the data input terminal D of the D flip-flop 6 at a timing when the read clock is input to the clock input terminal of the D flip-flop 6 through the buffer (receiver) 5.
  • the data is sent to the buffer 8 of the host device 1 via the terminal Q and the buffer 7.
  • data is input to the data input terminal D of the D flip-flop 9 and the read clock of the reference clock generator 3 is input to the clock input terminal of the D flip-flop 9. Data is output from the data output terminal Q.
  • the read clock and the data are transmitted between the host device 1 and the SD card 2 via the clock transmission line 10 and the data transmission line 11, and therefore, between the read clock and the data. Phase shift becomes a problem.
  • FIG. 11A shows the waveform of the reference clock A of the reference clock generator 3, and FIG. 11B shows an arbitrary phase shift with respect to the reference clock due to transmission through the clock transmission line 10.
  • FIG. (C) in FIG. 11 shows data output to the data output terminal Q of the D flip-flop 6 of the SD card 2 based on the read clock.
  • d) shows data delayed by an arbitrary phase shift caused by transmission through the data transmission wiring 11. If such a phase shift occurs in the read clock or data, data cannot be read from the SD card 2 at high speed.
  • Patent Document 1 can be referred to for the source synchronous method
  • Patent Document 2 can be referred to for the common clock loopback method.
  • the source synchronous method will be described with reference to FIG.
  • the SD card 2 on the transmission receiver side uses the transmitted source clock as a read clock. Then, the read clock is transferred to the host device 1 through the buffer 12 on the SD card 2 side and the buffer 13 on the host device 1 while being synchronized with the D flip-flop 9 on the host device side. Thereby, variation in delay time and clock skew of the transmission path are suppressed, and high-speed data transfer between the host device 1 and the SD card 2 is realized.
  • the common clock method will be described with reference to FIG.
  • the amplified reference clock is used as a read clock from the sender side (host device 1) to the receiver side (SD card 2) via the forward transmission wiring 10a.
  • the read clock is fed back to the receiver 15 of the host device 1 through another return transmission wire 10b on the forward transmission wire 10a, and this feedback clock is used as the clock for the D flip-flop 9 of the host device 1.
  • the SD card 2 side has a pin terminal 14a for transmitting a source clock to the host device 1, a pin terminal 14b for sending data, and a read clock from the SD card 2 to the card. It is necessary to add a pin terminal 14c for sending to the controller 1, and compatibility with other cards is lost.
  • a branch is made from the forward transmission line 10a to the return transmission line 10b, and the SD card 2 is equivalent to being connected to the branch point 10c as a capacitor. Therefore, signal reflection occurs due to impedance mismatch at the branch point 10c. The signal reflection disturbs the waveform of the read clock and causes a problem in high-speed data transmission.
  • the impedance of the SD card 2 and other cards varies. Since the card cannot be adapted to the other card, the interoperability of the card is lowered.
  • the present invention eliminates the need for additional pins on the card side, prevents deterioration of the read clock quality, and improves the interoperability between the card side and the host device side. Is to make it possible.
  • the host device is: A reference clock generator for generating a read clock; and A socket in which a recording card is detachably mounted and capable of signal transmission and reception; A card controller that transmits the read clock to the socket and receives data that the recording card that receives the read clock through the socket in synchronization with the read clock receives through the socket; A clock transmission wiring for transmitting the read clock; Data transmission wiring for transmitting the data; Have The clock transmission wiring is Main transmission wiring for transmitting the read clock from the card controller to the socket; Outgoing transmission wiring for drawing out the read clock from the card controller; A return transmission line for returning the read clock drawn out from the card controller by the forward transmission line to the card controller; With Set the transmission delay amount of the outbound transmission wiring equal to the main transmission line, Set the transmission delay amount of the return transmission wiring equal to the data transmission line, The card controller receives the data transmitted by the recording card in synchronization with the read clock pulled back by the return transmission wiring.
  • the card controller includes a controller first terminal, a controller second terminal, a controller third terminal, and a controller fourth terminal
  • the socket includes a socket first terminal and a socket second terminal;
  • the main transmission wiring is connected to the controller first terminal and the socket first terminal,
  • the data transmission wiring is connected to the controller second terminal and the socket second terminal,
  • the outbound transmission wiring is connected to the controller third terminal,
  • the return transmission line is connected to the controller fourth terminal; Is preferred.
  • a load equivalent to the recording card considered as a load of the card controller is connected to a turning point between the forward transmission wiring and the backward transmission wiring. Is preferred.
  • the read clock is not limited to a clock used only for reading, and can include a clock used for both writing and reading. Further, the position of the turning point between the forward transmission line and the backward transmission line is not particularly limited.
  • the type of the recording card and the load is not particularly limited.
  • the recording card is not limited to a storage device or a storage medium storing data such as an SD card, and the recording card includes a card for sending data from the outside as a simple interface device.
  • the card controller is preferably composed of an LSI (integrated circuit device).
  • the socket is not limited by its name, and any type of card can be attached to and detached from the socket.
  • the phase shift due to the time delay of the read clock transmitted from the card controller to the socket is absorbed by the forward transmission wiring arranged inside the host device, and the phase shift due to the time delay of the data transmitted from the socket to the card controller. Is absorbed by the return transmission wiring arranged inside the host device. Furthermore, the phase shift corresponding to each load (impedance) of the recording card to be mounted is absorbed by the load provided between the forward transmission wiring and the backward transmission wiring. As a result, the skew between the clock and data is suppressed. As a result, high-speed data transmission is possible, and there is no need to add a pin terminal for sending the source clock to the host device on the recording card. Issues such as quality degradation and interconnectivity degradation are also eliminated.
  • a preferred embodiment is to use a capacitor for the load.
  • the pseudo transmission wiring corresponding to the actual recording card is configured inside the host device. Therefore, the quality of the read clock can be improved on the host device side and high-speed data transmission can be improved without depending on the state of the recording card attached to the socket.
  • another preferable aspect is that the wiring width at the turning point is narrower than the wiring width of the forward transmission wiring and the wiring width of the backward transmission wiring. In this aspect, it is possible to suppress the occurrence of problems such as reflection due to impedance mismatching by a load connected between the forward transmission wiring and the backward transmission wiring.
  • still another preferred embodiment is The main transmission wiring and the forward transmission wiring are wired substantially in parallel, The phase of the read clock transmitted through the main transmission line and the phase of the read clock transmitted through the forward transmission line are shifted from each other by 180 degrees. That is.
  • the magnetic field generated by the current passing through the main transmission line and the magnetic field generated by the current passing through the forward transmission line cancel each other.
  • waveform distortion in high-speed transmission of the read clock is suppressed and the quality of the read clock is improved, thereby improving the high-speed transmission accuracy of data.
  • still another preferred embodiment is The main transmission wiring, the forward transmission wiring and the return transmission wiring are wired substantially parallel to each other, and the main transmission wiring is disposed between the forward transmission wiring and the backward transmission wiring, The phase of the read clock transmitted through the main transmission line and the phase of the read clock transmitted through the forward transmission line are shifted from each other by 180 degrees, The phase of the read clock transmitted by the main transmission line and the phase of the read clock transmitted by the return transmission line are shifted from each other by 180 degrees. That is.
  • the magnetic field generated by the current passing through the main transmission line and the magnetic field generated by the current passing through the forward transmission line cancel each other, and the magnetic field generated by the current passing through the main transmission line and the return path
  • the magnetic field generated by the current passing through the transmission wiring cancels each other.
  • connection wiring connecting the forward transmission wiring and the backward transmission wiring at the turning point
  • a damping resistor or an inductance is connected to any one of the forward transmission wiring, the backward transmission wiring, and the connection wiring, That is.
  • Still another preferred embodiment is to use an SD card as the recording card.
  • the read clock transmitted by the forward transmission wiring and the backward transmission wiring is a high-quality read clock with suppressed waveform disturbance.
  • data can be read at high speed using this read clock.
  • highly accurate data reading processing can be realized without the need to add terminal pins on the recording card side.
  • FIG. 1 is a block diagram showing a host device and a card mounted on the host device according to an embodiment of the present invention.
  • FIG. 2A is a diagram schematically illustrating a cross-sectional configuration of a side surface of the host device.
  • FIG. 2B is a diagram schematically illustrating a planar configuration of the host device.
  • FIG. 3 is an enlarged view showing a main part of FIG. 2B.
  • 4 is a cross-sectional view taken along line AA of FIG. 5 is a cross-sectional view taken along line BB in FIG.
  • FIG. 6A is an enlarged view of a main part of a host device according to another embodiment as viewed from above.
  • FIG. 6B is a sectional view taken along the line DD in FIG.
  • FIG. 6A is a view for explaining the action of the magnetic field.
  • FIG. 7A is an enlarged view of a main part of a host device according to still another embodiment as viewed from above.
  • FIG. 7B is a cross-sectional configuration taken along the line EE of FIG.
  • FIG. 8 is an enlarged view of a main part of a host device according to another embodiment as viewed from above.
  • FIG. 9A is an enlarged view of a main part of a host device according to another embodiment as viewed from above.
  • FIG. 9B is an enlarged view of a main part of a host device according to another embodiment as viewed from above.
  • FIG. 10 is a diagram showing a circuit block configuration of a conventional host device and an SD card.
  • FIG. 11 is a diagram showing the operation timing of the host device of FIG. 10 in the source synchronous system.
  • FIG. 12 is a diagram showing a circuit block configuration of a source synchronous host device and an SD card.
  • FIG. 13 is a diagram showing a circuit block configuration of a common clock loopback host device and an SD card.
  • FIG. 1 shows a block diagram of a host device and a recording card mounted on the host device.
  • FIGS. 2A and 2B schematically show a cross-sectional side view and a planar configuration of the host device in a mechanical configuration. Is shown.
  • the host device 20 includes a card controller 21 and a socket 22. As shown by a broken line, an SD card 23, which is an example of a recording card, is inserted and attached to the socket 22.
  • the card controller 21 is configured by an LSI (semiconductor integrated circuit).
  • the card controller 21 includes a reference clock generator 24, buffers 25-28, a read D flip-flop 29, and a write D flip-flop 30.
  • the card controller 21 has first to fourth terminals 31-34.
  • the card controller 21 has terminals other than the controller first to fourth terminals 31-34, but in the present embodiment, illustration and description thereof are omitted.
  • the socket 22 includes socket first and second terminals 35 and 36 for connection with a card terminal (not shown) of the SD card 23.
  • the socket 22 has a terminal for connecting to the SD card 23 in addition to the socket first and second terminals 35 and 36, but illustration and explanation thereof are omitted in the present embodiment.
  • the controller first terminal 31 and the socket first terminal 35 are connected by a main transmission wiring 37, and the controller second terminal 32 and the socket second terminal 36 are connected by a data transmission wiring 38.
  • the controller third terminal 33 is connected to an outward transmission wiring 39 for drawing a read clock from the card controller 21.
  • Connected to the controller fourth terminal 34 is a return transmission line 40 for returning a read clock drawn from the card controller 21 by the forward transmission line 39 to the card controller 21.
  • the tip of the forward transmission wiring 39 and the tip of the return transmission wiring 40 are connected, and a capacitor 41 is connected to the connection wiring 50 that connects the wirings 39 and 40 at their turn-around points.
  • the capacitor 41 has a load (capacity) equivalent to that of the SD card 23 when the SD card 23 is regarded as a load of the card controller 21.
  • the main transmission wiring 37, the forward transmission wiring 39, and the return transmission wiring 40 constitute a clock transmission wiring.
  • the host device 20 incorporates a substrate 48 inside a housing 47 as shown in FIGS. 2A and 2B.
  • the card controller 21 and the socket 22 are mounted on the substrate 48.
  • the socket 22 is provided in the housing 47.
  • the SD card 23 includes a buffer 42-44, a read D flip-flop 45, and a write D flip-flop 46. The terminals of the SD card 23 are not shown.
  • the reference clock generated by the reference clock generator 24 of the card controller 21 passes through the buffer (driver) 25, the card controller first terminal 31, the main transmission wiring 37, the socket first terminal 35, and the buffer (receiver) 42.
  • the signal is input to the clock input terminal of the D flip-flop 45 as a card read clock.
  • the SD card 23 receives data from the buffer 43, the socket second terminal 36, the data transmission wiring 38, the controller second terminal 32, and the like.
  • the data is input to the data input terminal D of the read D flip-flop 29 via the buffer 27.
  • the D flip-flop 46, and the card controller 21 of the SD card 23 are for data writing, and their description is omitted in this embodiment.
  • the reference clock generated by the reference clock generator 24 is a controller read clock via the controller third terminal 33, the forward transmission wiring 39, the backward transmission wiring 40, and the controller fourth terminal 34. Are input to the clock input terminal of the read D flip-flop 29.
  • a capacitor 41 is connected to a connection point between the forward transmission line 39 and the backward transmission line 40. The capacity of the capacitor 41 corresponds to the load that the SD card 23 has.
  • Both the main transmission wiring 37 and the data transmission wiring 38 are provided inside the host device 20, and the transmission delay amount of the reference clock (card read clock) transmitted through the main transmission wiring 37 and the data transmission wiring 38 are transmitted.
  • the transmission delay amount of data to be transmitted is known by measurement.
  • the forward transmission wiring 39 is provided to transmit a read clock for the card controller. Therefore, in the present embodiment, the transmission delay amount of the reference clock (card controller read clock) transmitted through the forward transmission wiring 39 is made equal to the transmission delay amount of the card side read clock transmitted through the main transmission wiring 37. Set. Further, the transmission delay amount of the reference clock (controller read clock) transmitted through the return transmission line 40 is set to be equal to the transmission delay amount of data transmitted through the data transmission line 38.
  • the capacity of the capacitor 41 connected to the connection wiring 50 that connects the forward transmission wiring 39 and the backward transmission wiring 40 is set to an impedance (card equivalent load) corresponding to the impedance of the SD card 23 as described above.
  • the circuit configuration is equivalent to a case where the SD card 23 is pseudo-connected to the turning point between the forward transmission line 39 and the backward transmission line 40.
  • the capacitance value of the capacitor 41 is set to a value approximately in the middle of the capacitance value of the SD card 23 regarded as various load capacitors. it can.
  • FIG. 3 shows a plan configuration of a circuit including the outward transmission wiring 39 and the backward transmission wiring 40 of the card controller 21,
  • FIG. 4 shows a cross section taken along line AA in FIG. 3, and
  • FIG. 5 shows a line BB in FIG. A cross section is shown.
  • the wiring width ⁇ of the connection wiring 50 is narrower than the wiring width ⁇ of the forward transmission wiring 39 and the backward transmission wiring 40.
  • a ground wiring 51 is provided in the vicinity of the connection wiring 50, and the capacitor 41 is arranged in a state in which the connection wiring 50 and the ground wiring 51 are connected.
  • the ground wiring 51 is connected to the ground wiring 52 on the back surface of the substrate 48 through the conductor via hole 53 of the substrate 48.
  • the characteristic impedance Z of the capacitor 41 is expressed by equation (1).
  • Z ⁇ (L / Ci) (1)
  • L is the inductance component Ci per unit length, the capacitance and the capacitance per unit length of the capacitor 41.
  • the characteristic impedance Z is expressed by the square root of (L / Ci). Since the resistance value of the connection wiring 50 is increased by making the wiring width ⁇ of the connection wiring 50 smaller than the wiring width ⁇ of the round trip transmission wirings 39 and 40, the high frequency impedance in the GHz band due to the capacitance Ci of the capacitor 41 is large. Become.
  • the characteristic impedance Z is lowered, and as a result, the impedances of both the wirings 39, 40 at the turning point (specifically, the connection wiring 50) between the forward transmission wiring 39 and the backward transmission wiring 40 are matched. It is possible to adjust the reflection of the read clock at approximately zero.
  • connection wiring 50 connection wiring 50
  • the characteristic impedance Zleft in the state where the capacitor 41 is connected to the connection wiring 50 and the characteristic impedance Zu in the round trip transmission wirings 39 and 40 may be made equal.
  • the characteristic impedance Zleft can be calculated by equation (2).
  • Zleft ⁇ (Ll / (Cl + Ci / Pitch)) (2)
  • Ll is the inductance Cl generated in the connection wiring 50
  • the capacitance Ci generated in the connection wiring 50
  • the capacitance Pitch of the capacitor 41 is the line length of the connection wiring 50
  • Zu can be calculated by the equation (3).
  • Zu ⁇ (Lu / Cu) (3)
  • Lu is the inductance Cu generated in the forward transmission wiring 39 and the backward transmission wiring 40
  • the capacitance Cu is generated in the forward transmission wiring 39 and the backward transmission wiring 40. Therefore, a predetermined value is set in advance as the inductance Ll, Lu and the capacitance Cl, Cu, Ci.
  • the line length Pinch is set so as to satisfy the equation (4) when it is assumed that it is set.
  • this embodiment will be described.
  • the main transmission wiring 37 and the forward transmission wiring 39 are wired substantially in parallel, and the clocks CLK1 and CLK2 between these transmission wirings 37 and 39 are 180 degrees out of phase with each other. I am letting.
  • FIG. 6B DD cross section in FIG.
  • the magnetic field H1 generated around the wiring 37 due to the current flowing through the main transmission wiring 37 and the current flowing through the forward transmission wiring 39 are caused.
  • the magnetic field H2 generated around the wiring 39 is canceled mutually.
  • the main transmission wiring 37 is wired substantially parallel to each other between the forward transmission wiring 39 and the backward transmission wiring 40 and is transmitted to the main transmission wiring 37.
  • the phase of the clock and the phase of the clock transmitted to the round trip transmission wirings 39 and 41 are shifted by 180 degrees.
  • FIG. 7B cross-section EE in FIG. 7A
  • the magnetic field H1 generated around the wiring 37 due to the current flowing through the main transmission wiring 37 and the current flowing through the forward transmission wiring 39 are caused.
  • the magnetic field H21 generated around the wiring 39 is canceled mutually.
  • the magnetic field H1 generated around the wiring 37 due to the current flowing through the main transmission wiring 37 and the magnetic field H222 generated around the wiring 40 due to the current flowing through the return transmission wiring 40 are mutually canceled. . Thereby, the electromagnetic wave radiation noise which arises due to the high frequency current which flows through each wiring 37, 39, 40 can be controlled.
  • each of the forward transmission wiring 39 and the backward transmission wiring 40 is provided with a meander resistance. As a result, it is not necessary to extend the outward transmission wiring 39 and the backward transmission wiring 40 to the vicinity of the socket 23 and turn them back.
  • a damping resistor 60 is provided in the forward transmission wiring 39.
  • an inductance 60 is provided in the connection wiring 50.
  • the clock phase shift caused by the transmission of the read clock through the main transmission wiring 37 was absorbed by the forward transmission wiring 39 provided inside the host device 20.
  • the clock phase shift caused by the transmission of data through the data transmission wiring 38 was absorbed by the return transmission wiring 40 provided in the host device 20.
  • the fluctuation of the clock phase shift generated according to the load impedance of the SD card 23 to be installed was absorbed by providing the connection wiring 50 with a capacitor 41 having a capacity (load) corresponding to the load of the SD card 23.

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Abstract

　カードコントローラ２１がソケット２２を介して記録用カード２３からデータを受信する。リードクロックは主伝送配線３７によって伝送され、データは、データ伝送配線３８によって伝送される。リードクロックは、往路伝送配線３９によってカードコントローラ２１から引出されたうえで、復路伝送配線４０によってカードコントローラ２１に引戻される。往路伝送配線３９の伝送遅延量は主伝送線路３７と同等であり、復路伝送配線４０の伝送遅延量はデータ伝送線路３８と同等である。カードコントローラ２１は、復路伝送配線４０によって引戻されたリードクロックに同期してデータを受信する。

Description

ホスト機器
　本発明は、ＳＤ(Secure Digital)カード等の各種カード対応のホスト機器におけるカードインターフェース技術に関するものである。
　デジタル機器として、音声,音楽,静止画,動画等の各種コンテンツデータの記録や再生機能を備えたものがある。以下、このようなデジタル機器をホスト機器と呼ぶ。ホスト機器は、デジタルビデオカメラ,デジタルカメラ,ノート型パーソナルコンピュータ(PC),ＰＤＡ(Personal Digital Assistants),携帯電話,デジタルテレビ,ＤＶＤレコーダ,ＤＶＤプレーヤー,プリンタ,複写機等がある。
　ホスト機器においては、着脱自在な小型記録媒体に対して各種コンテンツデータをリード（読み出し）、ライト（書き込み）可能なカードインターフェースを搭載したものが多くなってきている。近年では、デジタル機器の小型化進展に伴い、装備される小型記録媒体も並行して小型化されてきている。そして、より小型の記録媒体として、半導体メモリを使用した、いわゆるメモリカードが利用されるようになっている。ＳＤ規格に準拠したＳＤカードは、こうしたメモリカードの中でも著作権保護に対応したメモリカードとして多く製品化されてきている。ＳＤカードは、内部の半導体メモリチップに情報を記憶する記憶装置であり、半導体メモリチップに形成された不揮発性メモリにデータを直接的、かつ、電気的にアクセスしてリード/ライトすることから、機械系の制御が無い分、他の記憶装置に比べてリード/ライトの時間が速いうえに、形状が比較的小型であって軽いという特徴を有している。
　図１０を参照して、こうしたＳＤカードからデータを読み出すホスト機器について説明する。ホスト機器１は、基準クロック発生器３を備え、この基準クロック発生器３が発生する基準クロックをリードクロックとしてバッファ（ドライバ）４を介してＳＤカード２に送る。ＳＤカード２は、リードクロックがバッファ（レシーバ）５を経てＤフリップフロップ６のクロック入力端子に入力されるタイミングで、Ｄフリップフロップ６のデータ入力端子Ｄに入力されるデータ（リードデータ）を出力端子Ｑ,バッファ７を経てホスト機器１のバッファ８に送る。ホスト機器１では、データがＤフリップフロップ９のデータ入力端子Ｄに入力されると共に基準クロック発生器３のリードクロックがＤフリップフロップ９のクロック入力端子に入力されることで、Ｄフリップフロップ９のデータ出力端子Ｑからデータが出力される。
　上記データ伝送形態においては、ホスト機器１とＳＤカード２との間で、クロック伝送配線１０やデータ伝送配線１１を介してリードクロックとデータとが送信されるので、リードクロックとデータとの間の位相ずれが問題となる。
　上記位相ずれを図１１を参照して説明する。図１１の（ａ）は、基準クロック発生器３の基準クロックＡの波形を示し、図１１の（ｂ）は、クロック伝送配線１０での伝送に起因して基準クロックに対して任意の位相ずれ（クロックスキュー）で遅延したリードクロックを示し、図１１の（ｃ）は、リードクロックに基づいてＳＤカード２のＤフリップフロップ６のデータ出力端子Ｑに出力されたデータを示し、図１１の（ｄ）は、データ伝送配線１１での伝送に起因する任意の位相ずれで遅延したデータを示す。このような位相ずれが、リードクロックやデータにおいて生じると、ＳＤカード２からデータを高速でリードすることができなくなる。
　このような不都合を回避した従来技術として、ソースシンクロナス方式と、コモンクロック折り返し方式とが提案されている。ソースシンクロナス方式は特許文献１を、コモンクロック折り返し方式は特許文献２をそれぞれ参照することができる。
　ソースシンクロナス方式を、図１２を参照して説明する。ソースシンクロナス方式では、伝送送り手側であるホスト機器１がデータとソースクロックとを同じ伝送経路で伝送すると、伝送受け手側であるＳＤカード２は、伝送されてきたソースクロックをリードクロックに用いたうえで、そのリードクロックをＳＤカード２側のバッファ１２とホスト機器１のバッファ１３とを介して、ホスト機器側のＤフリップフロップ９に同期させた状態でホスト機器１に転送する。これにより、伝送経路の遅延時間のばらつきやクロックスキューが抑制されて、ホスト機器１とＳＤカード２との間でデータの高速転送が実現される。
　コモンクロック方式を、図１３を参照して説明する。コモンクロック方式では、基準クロックをバッファ４にて増幅したうえで、増幅後の基準クロックをリードクロックとして往路伝送配線１０ａを介して送り手側（ホスト機器１）から受け手側（ＳＤカード２）に伝送したうえで、往路伝送配線１０ａ上でリードクロックを別の復路伝送配線１０ｂを介してホスト機器１のレシーバ１５にフィードバックさせて、このフィードバッククロックをホスト機器１のＤフリップフロップ９用のクロックとする。
特開２０００－３４７９９３号 特開２００８－２１０３８号
　しかしながら、ソースシンクロナス方式においては、ＳＤカード２側にはソースクロックをホスト機器１側に伝送するためのピン端子１４ａと、データを送るためのピン端子１４ｂと、リードクロックをＳＤカード２からカードコントローラ１に送るためのピン端子１４ｃとを追加する必要があり、他のカードとの互換性が無くなる。
　また、コモンクロック折り返し方式においては、往路伝送配線１０ａから復路伝送配線１０ｂへ分岐していると共にその分岐箇所１０ｃにあたかもＳＤカード２がコンデンサとして接続されているのと等価な状態になっている。そのため、分岐箇所１０ｃでのインピーダンス不整合により信号反射が起こる。信号反射はリードクロックの波形を乱してデータの高速伝送に不具合を生じさせる。なお、ホスト機器１側にインピーダンス整合を図る構成を設けることも考えられるが、ＳＤカード２やその他のカードではインピーダンスが様々であるために、特定のＳＤカード２のインピーダンスに適応できても、他のカードに適応することはできないため、カードの相互接続性が低下する。
　本発明は、カード側でのピン増設の必要性をなくし、かつ、リードクロック品質の低下防止ならびにカード側とホスト機器側との相互接続性の向上を図ることにより、データの高品質な高速伝送を可能とすることである。
　本発明によるホスト機器は、
　リードクロックを生成する基準クロック発生器と、
　記録用カードが着脱可能にかつ信号送受信可能に装着されるソケットと、
　前記リードクロックを前記ソケットに送信するとともに、前記ソケットを介して前記リードクロックを受信する前記記録用カードが前記リードクロックに同期して送信するデータを、前記ソケットを介して受信するカードコントローラと、
　前記リードクロックを伝送するクロック伝送配線と、
　前記データを伝送するデータ伝送配線と、
　を有し、
　前記クロック伝送配線は、
　前記リードクロックを前記カードコントローラから前記ソケットに伝送する主伝送配線と、
　前記リードクロックを前記カードコントローラから引出す往路伝送配線と、
　前記往路伝送配線が前記カードコントローラから引出した前記リードクロックを、前記カードコントローラに引戻す復路伝送配線と、
　を備え、
　前記往路伝送配線の伝送遅延量を前記主伝送線路と同等に設定し、
　前記復路伝送配線の伝送遅延量を前記データ伝送線路と同等に設定し、
　前記カードコントローラは、前記記録用カードが送信する前記データを、前記復路伝送配線によって引戻された前記リードクロックに同期して受信する。
　なお、前記カードコントローラは、コントローラ第１端子,コントローラ第２端子,コントローラ第３端子,およびコントローラ第４端子を備え、
　前記ソケットは、ソケット第１端子とソケット第２端子とを備え、
　前記主伝送配線は、前記コントローラ第１端子と前記ソケット第１端子とに接続され、
　前記データ伝送配線は、前記コントローラ第２端子と前記ソケット第２端子とに接続され、
　前記往路伝送配線は、前記コントローラ第３端子に接続され、
　前記復路伝送線路は、前記コントローラ第４端子に接続される、
　のが好ましい。
　また、前記カードコントローラの負荷と見なした前記記録用カードと同等の負荷が、前記往路伝送配線と前記復路伝送配線との間の折り返し点に接続される、
　のが好ましい。
　なお、上記リードクロックは、リードのためのみのクロックに限定するものではなく、ライトとリード双方に用いるクロックも含むことができる。また、往路伝送配線と復路伝送配線との間の折り返し点の位置は特に限定しない。
　また、記録用カードや前記負荷はその種類を特に限定しない。
　また、記録用カードにはＳＤカード等のごとくデータを記憶してある記憶装置ないし記憶媒体に限定されず、記録用カードは、単なるインターフェース装置とし外部からデータを送り込むカードも含む。
　また、カードコントローラはＬＳＩ（集積回路装置）で構成することが好ましい。
　また、ソケットはその名称により限定されるものではなく、ソケットにおけるカードの着脱形態はなんでもよい。
　本発明では、カードコントローラからソケットに伝送されるリードクロックの時間遅延による位相ずれはホスト機器内部に配置した往路伝送配線にて吸収され、ソケットからカードコントローラに伝送されるデータの時間遅延による位相ずれがホスト機器内部に配置した復路伝送配線にて吸収される。さらには、装着する記録用カードが有する負荷（インピーダンス）ごとに対応した位相ずれが往路伝送配線と復路伝送配線との間に設けた負荷により吸収される。結果として、クロックとデータとのスキューが抑制されるようになる。そのため、データの高速伝送が可能となると共に、記録用カードにソースクロックをホスト機器に送るためのピン端子を追加する必要がなく、また、データを高速伝送する場合におけるリードクロック波形の乱れによるその品質の低下や相互接続性の低下といった課題も解消される。
　本発明において、好ましい態様は、負荷にコンデンサを用いることである。この態様では、実際の記録用カードに対応した擬似伝送配線がホスト機器内部に構成されることになる。したがって、ソケットに装着される記録用カードの状態に依存することなく、ホスト機器側でリードクロックの品質の向上を図り、データの高速伝送の改善を図ることができるようになる。
　本発明において、別の好ましい態様は、前記折り返し点における配線幅は、前記往路伝送配線の配線幅および前記復路伝送配線の配線幅より狭小である、ことである。この態様では、インピーダンス不整合が生じて反射等の不具合が生じることを、往路伝送配線と復路伝送配線との間に接続する負荷により抑制することができる。
　本発明において、さらに別の好ましい態様は、
　前記主伝送配線と前記往路伝送配線とを略平行に配線し、
　前記主伝送配線で伝送させる前記リードクロックの位相と、前記往路伝送配線で伝送させるリードクロックの位相とを、互いに１８０度ずれさせる、
　ことである。
　この態様では主伝送配線を通過する電流により発生する磁界と往路伝送配線を通過する電流により発生する磁界とが互いに打ち消し合うことになる。これにより、リードクロックの高速伝送における波形歪みが抑制されてリードクロックの品質が向上し、これによりデータの高速伝送精度が改善される。
　本発明において、さらに別の好ましい態様は、
前記主伝送配線と前記往路伝送配線と前記復路伝送配線とを相互に略平行に配線するとともに、前記主伝送配線を前記往路伝送配線と前記復路伝送配線との間に配置し、
　前記主伝送配線で伝送させる前記リードクロックの位相と前記往路伝送配線で伝送させる前記リードクロックの位相とを、互いに１８０度ずれさせ、
　前記主伝送配線で伝送させる前記リードクロックの位相と前記復路伝送配線で伝送させる前記リードクロックの位相とを、互いに１８０度ずれさせる、
　ことである。
　この態様では、主伝送配線を通過する電流により発生する磁界と往路伝送配線を通過する電流により発生する磁界とが互いに打ち消し合うことになるとともに、主伝送配線を通過する電流により発生する磁界と復路伝送配線を通過する電流により発生する磁界とが互いに打ち消し合うことになる。これにより、リードクロックの高速伝送における波形歪みを抑制してリードクロックの品質の向上を図り、データの高速伝送の改善を図ることができるようになる。
　本発明において、さらに別の好ましい態様は、前記折り返し点に、前記往路伝送配線と前記復路伝送配線とを接続する接続配線が設けられ、
　前記往路伝送配線と前記復路伝送配線と前記接続配線とのうちのいずれか一つに、ダンピング用抵抗、もしくはインダクタンスが接続される、
　ことである。
　この態様では往路伝送配線や復路伝送配線を伝送させるリードクロックの波形歪みを改善することができる。
　本発明において、さらに別の好ましい態様は、上記記録用カードとして、ＳＤカードを用いることである。
　本発明によれば、往路伝送配線と復路伝送配線とによって伝送されるリードクロックは波形の乱れが抑制されて高品質なリードクロックとなる。その結果、このリードクロックを用いたデータの読み出しを高速で行うことができるようになる。さらにに、このような高精度なデータの読み出し処理を、記録用カード側に端子ピンを増設する必要もなく実現することができる。
図１は本発明の実施の形態に係り、ホスト機器と、このホスト機器に装着されているカードとをブロック回路で示す図である。 図２Ａはホスト機器の側面の断面構成を概略示す図である。 図２Ｂはホスト機器の平面の構成を概略示す図である。 図３は図２Ｂの要部を拡大して示す図である。 図４は図３のＡ－Ａ線断面図である。 図５は図３のＢ－Ｂ線断面図である。 図６Ａは他の実施の形態にかかるホスト機器の要部を平面から見て拡大して示す図である。 図６Ｂは図６ＡのＤ－Ｄ断面構成であり磁界の作用を説明するための図である。 図７Ａはさらに他の実施の形態にかかるホスト機器の要部を平面から見て拡大して示す図である。 図７Ｂは図７ＡのＥ－Ｅ断面構成であり磁界の作用を説明するための図である。 図８はさらに他の実施の形態にかかるホスト機器の要部を平面から見て拡大して示す図である。 図９Ａはさらに他の実施の形態にかかるホスト機器の要部を平面から見て拡大して示す図である。 図９Ｂはさらに他の実施の形態にかかるホスト機器の要部を平面から見て拡大して示す図である。 図１０は従来のホスト機器とＳＤカードの回路ブロック構成を示す図である。 図１１はソースシンクロナス方式の図１０のホスト機器の動作タイミングを示す図である。 図１２はソースシンクロナス方式のホスト機器とＳＤカードの回路ブロック構成を示す図である。 図１３はコモンクロック折り返し方式のホスト機器とＳＤカードの回路ブロック構成を示す図である。
符号の説明
２０　ホスト機器
２１　カードコントローラ
２２　ソケット
２３　ＳＤカード
２４　基準クロック発生器
３１　コントローラ第１端子
３２　コントローラ第２端子
３３　コントローラ第３端子
３４　コントローラ第４端子
３５　ソケット第１端子
３６　ソケット第２端子
３７　主伝送配線
３８　データ伝送配線
３９　往路伝送配線
４０　復路伝送配線
　以下、添付した図面を参照して、本発明の実施の形態に係るデータ読み出し可能なカードの着脱が自在なホスト機器を説明する。図１は、ホスト機器と、このホスト機器に装着されている記録用カードとをブロック回路で示し、図２Ａ,図２Ｂはそれぞれホスト機器を機構的な構成でその側面断面と平面構成とを概略にて示す。
　ホスト機器２０は、カードコントローラ２１とソケット２２とを備える。ソケット２２には破線で示すように、記録用カードの一例であるＳＤカード２３が挿入装着される。カードコントローラ２１は、ＬＳＩ（半導体集積回路）で構成される。カードコントローラ２１は、基準クロック発生器２４と、バッファ２５－２８と、リード用Ｄフリップフロップ２９と、ライト用Ｄフリップフロップ３０とを備える。カードコントローラ２１は、第１－第４端子３１－３４を有する。カードコントローラ２１は、コントローラ第１－第４端子３１－３４以外にも端子を有するが、本実施形態ではそれらの図示や説明は略する。
　ソケット２２は、ＳＤカード２３のカード端子（図示省略）との接続用にソケット第１,第２端子３５,３６を備える。ソケット２２は、ソケット第１,第２端子３５,３６以外にもＳＤカード２３との接続用端子を有するが、本実施形態ではそれらの図示や説明は略する。
　コントローラ第１端子３１とソケット第１端子３５とは主伝送配線３７によって接続され、コントローラ第２端子３２とソケット第２端子３６とはデータ伝送配線３８によって接続される。コントローラ第３端子３３には、リードクロックをカードコントローラ２１から引出す往路伝送配線３９が接続される。コントローラ第４端子３４には、往路伝送配線３９がカードコントローラ２１から引出したリードクロックを、カードコントローラ２１に引戻す復路伝送配線４０が接続される。往路伝送配線３９の先端と復路伝送配線４０の先端とは接続されており、両配線３９,４０とをその折り返し点で接続する接続配線５０にはコンデンサ４１が接続される。コンデンサ４１は、ＳＤカード２３をカードコントローラ２１の負荷と見なした場合におけるＳＤカード２３と同等の負荷（容量）を有する。主伝送配線３７と往路伝送配線３９と復路伝送配線４０とは、クロック伝送配線を構成する。
　ホスト機器２０は、図２Ａ,図２Ｂに示すように、ハウジング４７内部に基板４８を内蔵する。基板４８にはカードコントローラ２１とソケット２２とが実装される。ソケット２２はハウジング４７に設けられる。
　ＳＤカード２３は、バッファ４２－４４,リード用Ｄフリップフロップ４５,ライト用Ｄフリップフロップ４６を備える。ＳＤカード２３の端子は図示省略する。
　以上の構成を備えた本実施の形態において、ソケット２２にＳＤカード２３を装着し、この装着したＳＤカード２３からデータをリードする場合の動作を説明する。
　カードコントローラ２１の基準クロック発生器２４で生成される基準クロックは、バッファ（ドライバ）２５,カードコントローラ第１端子３１,主伝送配線３７,ソケット第１端子３５,およびバッファ（レシーバ）４２を介してＤフリップフロップ４５のクロック入力端子に、カード用リードクロックとして入力される。ＳＤカード２３は、Ｄフリップフロップ４５のクロック入力端子に入力されるカード用リードクロックに応答して、データを、バッファ４３,ソケット第２端子３６,データ伝送配線３８,コントローラ第２端子３２,およびバッファ２７を介してリード用Ｄフリップフロップ２９のデータ入力端子Ｄに入力する。なお、ＳＤカード２３のバッファ４４,Ｄフリップフロップ４６,およびカードコントローラ２１において、Ｄフリップフロップ３０とバッファ２８とは、データライト用であり、本実施形態ではそれらの説明を省略する。
　また、基準クロック発生器２４で生成される基準クロックは、コントローラ用リードクロックとして、コントローラ第３端子３３,往路伝送配線３９,復路伝送配線４０,およびコントローラ第４端子３４を介して、カードコントローラ２１のリード用Ｄフリップフロップ２９のクロック入力端子に入力される。往路伝送配線３９と復路伝送配線４０との接続点にはコンデンサ４１が接続される。コンデンサ４１の容量は、ＳＤカード２３が有する負荷に相当する。
　以下、往路伝送配線３９,復路伝送配線４０,およびコンデンサ４１について説明する。主伝送配線３７とデータ伝送配線３８は、いずれもホスト機器２０内部に設けられており、主伝送配線３７を伝送する基準クロック（カード用リードクロック）の伝送遅延量と、データ伝送配線３８を伝送するデータの伝送遅延量とは、測定により既知である。また、往路伝送配線３９は、カードコントローラ用のリードクロックを伝送するために設けられたものである。そこで、本実施の形態では、往路伝送配線３９を伝送する基準クロック（カードコントローラ用のリードクロック）の伝送遅延量を、主伝送配線３７を伝送するカード側用リードクロックの伝送遅延量と同等に設定する。また、復路伝送配線４０を伝送する基準クロック（コントローラ用リードクロック）の伝送遅延量を、データ伝送配線３８を伝送するデータの伝送遅延量と同等に設定する。
　往路伝送配線３９と復路伝送配線４０とを接続する接続配線５０に接続させたコンデンサ４１の容量は、上述したようにＳＤカード２３のインピーダンスに相当するインピーダンス（カード相当負荷）に設定されているので、往路伝送配線３９と復路伝送配線４０との折り返し点には擬似的にＳＤカード２３が接続されているのと等価な回路構成となる。なお、本実施の形態では、コンデンサ４１の容量値を、各種負荷コンデンサと見たてたＳＤカード２３の容量値のほぼ中間の値に設定しており、これによって各種ＳＤカードに対応することができる。
　図３はカードコントローラ２１の往路伝送配線３９と復路伝送配線４０とを含む回路の平面構成を示し、図４は図３のＡ－Ａ線断面を示し、図５は図３のＢ－Ｂ線断面を示す。これら図３－図５に示すように、接続配線５０の配線幅αは、往路伝送配線３９や復路伝送配線４０の配線幅βより狭い。接続配線５０に近傍には接地配線５１が設けられており、コンデンサ４１は接続配線５０と接地配線５１とを接続する状態で配置される。なお、接地配線５１は基板４８の導体ビアホール５３を介して基板４８裏面の接地配線５２に接続される。
　以上の構成により、このコンデンサ４１における特性インピーダンスＺは、（１）式で表わされる。
Ｚ＝√（Ｌ／Ｃｉ）　…（１）
Ｌは単位長当たりのインダクタンス成分
Ｃｉは、キャパシタンスおよびコンデンサ４１の単位長当たりのキャパシタンス
　このように、特性インピーダンスＺは（Ｌ／Ｃｉ）の平方根で表わされる。接続配線５０の配線幅αを、往復路伝送配線３９,４０の配線幅βより狭くして接続配線５０の抵抗値を大きくしてあるので、コンデンサ４１のキャパシタンスＣｉによるＧＨｚ帯域の高周波インピーダンスは大きくなる。これにより特性インピーダンスＺは低くなり、その結果、往路伝送配線３９と復路伝送配線４０との間の折り返し点（具体的には接続配線５０）における両配線３９,４０のインピーダンスが整合されて、ここでのリードクロックの反射をほぼゼロに調整することが可能になる。
　以下、折り返し点（接続配線５０）におけるインピーダンスを整合させる方法を具体的に説明する。折り返し点におけるインピーダンスを整合させるためには、接続配線５０にコンデンサ４１が接続された状態における特性インピーダンスＺｌｅｆｔと、往復路伝送配線３９,４０における特性インピーダンスＺｕとを等しくすればよい。
　特性インピーダンスＺｌｅｆｔは、（２）式により算出できる。
Ｚｌｅｆｔ＝√（Ｌｌ／（Ｃｌ＋Ｃｉ／Ｐｉｔｃｈ））　…（２）
Ｌｌは、接続配線５０に生じるインダクタンス
Ｃｌは、接続配線５０に生じるキャパシタンス
Ｃｉは、コンデンサ４１のキャパシタンス
Ｐｉｔｃｈは、接続配線５０の線路長
　一方、特性インピーダンスＺｕは、（３）式により算出できる。
Ｚｕ＝√（Ｌｕ／Ｃｕ）　…（３）
Ｌｕは、往路伝送配線３９と復路伝送配線４０とに生じるインダクタンス
Ｃｕは、往路伝送配線３９と復路伝送配線４０とに生じるキャパシタンス
　したがって、インダクタンスＬｌ,Ｌｕや容量Ｃｌ,Ｃｕ,Ｃｉとして予め規定値が設定されていることを前提にした場合、特性インピーダンスＺｌｅｆｔと特性インピーダンスＺｕとを等しくするために、本実施の形態では、（４）式を満たすように、線路長Ｐｉｎｃｈが設定されている。
Ｚｕ＝Ｚｌｅｆｔ＝√[Ｌｌ／（Ｃｌ＋Ｃｉ／Ｐｉｔｃｈ）] …（４）
　さらに本実施の形態を説明する。本実施の形態では、図６Ａに示すように、主伝送配線３７と往路伝送配線３９とをほぼ平行に配線するとともにこれら両伝送配線３７,３９間のクロックＣＬＫ１,ＣＬＫ２を、互いに１８０度位相ずれさせている。これにより、図６Ｂ（図６ＡのＤ－Ｄ断面）に示すように、主伝送配線３７に流れる電流に起因して配線３７周囲に発生する磁界Ｈ１と、往路伝送配線３９に流れる電流に起因して配線３９周囲に発生する磁界Ｈ２とは相互にキャンセルされる。これにより、配線３７,３９それぞれを流れる高周波電流による電磁波放射ノイズ、いわゆるＥＭＩ（電磁波妨害）を抑制することができる。
　さらには、本実施の形態では、図７Ａに示すように、往路伝送配線３９と復路伝送配線４０との間に主伝送配線３７を相互にほぼ平行に配線するとともに、主伝送配線３７に伝送するクロックの位相と、往復路伝送配線３９,４１に伝送するクロックの位相とを１８０度で位相ずれさせている。これにより、図７Ｂ（図７ＡのＥ－Ｅ断面）に示すように、主伝送配線３７に流れる電流に起因して配線３７周囲に発生する磁界Ｈ１と、往路伝送配線３９に流れる電流に起因して配線３９周囲に発生する磁界Ｈ２１とは相互にキャンセルされる。同様に、主伝送配線３７に流れる電流に起因して配線３７周囲に発生する磁界Ｈ１と、復路伝送配線４０に流れる電流に起因して配線４０周囲に発生する磁界Ｈ２２２とは相互にキャンセルされる。これにより、各配線３７,３９,４０それぞれを流れる高周波電流に起因して生じる電磁波放射ノイズを抑制することができる。
　さらには、本実施の形態では、図８に示すように、往路伝送配線３９と復路伝送配線４０とのそれぞれに、ミアンダ抵抗を設けている。これにより、往路伝送配線３９と復路伝送配線４０とをソケット２３近傍にまで延ばして折り返す必要がなくなる。
　さらには、本実施の形態では、図９Ａに示すように、往路伝送配線３９にダンピング抵抗６０を設けている。これにより、往路伝送配線３９と復路伝送配線４０との接続点（折り返し点）において多少のインピーダンス不整合が生じたとしても、それにより生じる信号反射の影響を小さく抑制することができる。
　さらには、本実施の形態では、図９Ｂに示すように、接続配線５０にインダクタンス６０を設けている。これにより、往路伝送配線３９と復路伝送配線４０との接続点で多少のインピーダンス不整合があったとしても、それにより生じる信号反射の影響を小さく抑制することができる。
　以上説明したように本実施形態では、
・リードクロックが主伝送配線３７を伝送することに起因して生じるクロックの位相ずれを、ホスト機器２０内部に設けた往路伝送配線３９によって吸収させた。
・データがデータ伝送配線３８を伝送することに起因して生じるクロックの位相ずれを、ホスト機器２０内部に設けた復路伝送配線４０によって吸収させた。
・装着するＳＤカード２３が有する負荷インピーダンスに応じて生じるクロック位相ずれの変動を、ＳＤカード２３の負荷に相当する容量（負荷）を有するコンデンサ４１を接続配線５０に設けることにより吸収させた。
　以上の結果として、本実施形態では、
・クロックとデータとのスキューが抑制されて、データの高速伝送が可能となる。
・このようなデータ高速伝送を、カード側にソースクロックをホスト機器２０に送るためのピン端子を追加する必要がなく実現できる。
・データを高速伝送する場合に問題となっていたリードクロック波形の乱れに起因するデータ品質の低下や相互接続性の低下といった課題も解消される。

Claims (9)

  1. 　リードクロックを生成する基準クロック発生器と、
    　記録用カードが着脱可能にかつ信号送受信可能に装着されるソケットと、
    　前記リードクロックを前記ソケットに送信するとともに、前記ソケットを介して前記リードクロックを受信する前記記録用カードが前記リードクロックに同期して送信するデータを、前記ソケットを介して受信するカードコントローラと、
    　前記リードクロックを伝送するクロック伝送配線と、
    　前記データを伝送するデータ伝送配線と、
    　を有し、
    　前記クロック伝送配線は、
    　前記リードクロックを前記カードコントローラから前記ソケットに伝送する主伝送配線と、
    　前記リードクロックを前記カードコントローラから引出す往路伝送配線と、
    　前記往路伝送配線が前記カードコントローラから引出した前記リードクロックを、前記カードコントローラに引戻す復路伝送配線と、
    　を備え、
    　前記往路伝送配線の伝送遅延量を前記主伝送線路と同等に設定し、
    　前記復路伝送配線の伝送遅延量を前記データ伝送線路と同等に設定し、
    　前記カードコントローラは、前記記録用カードが送信する前記データを、前記復路伝送配線によって引戻された前記リードクロックに同期して受信する、
    　ホスト機器。
  2. 　前記カードコントローラは、コントローラ第１端子,コントローラ第２端子,コントローラ第３端子,およびコントローラ第４端子を備え、
    　前記ソケットは、ソケット第１端子とソケット第２端子とを備え、
    　前記主伝送配線は、前記コントローラ第１端子と前記ソケット第１端子とに接続され、
    　前記データ伝送配線は、前記コントローラ第２端子と前記ソケット第２端子とに接続され、
    　前記往路伝送配線は、前記コントローラ第３端子に接続され、
    　前記復路伝送線路は、前記コントローラ第４端子に接続される、
    　請求項１のホスト機器。
  3. 　前記カードコントローラの負荷と見なした前記記録用カードと同等の負荷が、前記往路伝送配線と前記復路伝送配線との間の折り返し点に接続される、
    　請求項１のホスト機器。
  4. 　前記負荷は、コンデンサである、
    　請求項３のホスト機器。
  5. 　前記折り返し点における配線幅は、前記往路伝送配線の配線幅および前記復路伝送配線の配線幅より狭小である、
    　請求項３のホスト機器。
  6. 　前記主伝送配線と前記往路伝送配線とを略平行に配線し、
    　前記主伝送配線で伝送させる前記リードクロックの位相と、前記往路伝送配線で伝送させるリードクロックの位相とを、互いに１８０度ずれさせる、
    　請求項１のホスト機器。
  7. 　前記主伝送配線と前記往路伝送配線と前記復路伝送配線とを相互に略平行に配線するとともに、前記主伝送配線を前記往路伝送配線と前記復路伝送配線との間に配置し、
    　前記主伝送配線で伝送させる前記リードクロックの位相と前記往路伝送配線で伝送させる前記リードクロックの位相とを、互いに１８０度ずれさせ、
    　前記主伝送配線で伝送させる前記リードクロックの位相と前記復路伝送配線で伝送させる前記リードクロックの位相とを、互いに１８０度ずれさせる、
    　請求項１のホスト機器。
  8. 　前記折り返し点に、前記往路伝送配線と前記復路伝送配線とを接続する接続配線が設けられ、
    　前記往路伝送配線と前記復路伝送配線と前記接続配線とのうちのいずれか一つに、ダンピング用抵抗、もしくはインダクタンスが接続される、
    　請求項５のホスト機器。
  9. 　前記記録用カードはＳＤカードである、
    　請求項１のホスト機器。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9772651B2 (en) 2012-09-14 2017-09-26 Samsung Electronics Co., Ltd. Embedded multimedia card (eMMC), host controlling eMMC, and method operating eMMC system including the use of a switch command defining an adjustment delay for a data signal
CN106289583B (zh) * 2016-09-11 2021-11-12 中国科学院武汉岩土力学研究所 一体化工程锚杆应力计测读装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0747699A (ja) * 1993-08-03 1995-02-21 Oki Electric Ind Co Ltd 輻射ノイズ低減装置
JPH08139713A (ja) * 1994-11-04 1996-05-31 Fujitsu Ltd データ送受信方式
JPH08221315A (ja) * 1995-02-15 1996-08-30 Hitachi Ltd 情報処理装置
GB2305419A (en) 1995-09-21 1997-04-09 Juergen Michael Knapp Lifting Pillars
JP2002015569A (ja) * 2000-06-27 2002-01-18 Mitsubishi Electric Corp 半導体装置
JP2004038276A (ja) * 2002-06-28 2004-02-05 Oki Electric Ind Co Ltd クロック信号供給回路
JP2004135128A (ja) * 2002-10-11 2004-04-30 Yamaha Corp 信号遅延補正回路
JP2007249753A (ja) * 2006-03-17 2007-09-27 Renesas Technology Corp 情報処理装置
WO2007145544A1 (en) 2006-06-13 2007-12-21 Zywiecka Fabryka Sprzetu Szpitalnego 'famed' S.A. Hospital bed

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6791987B1 (en) * 1998-10-23 2004-09-14 Nortel Networks Limited Maintaining synchronization over asynchronous interface
JP3475857B2 (ja) 1999-06-03 2003-12-10 日本電気株式会社 ソースシンクロナス転送方式
JP3417392B2 (ja) * 2000-09-08 2003-06-16 ヤマハ株式会社 同期制御装置
JPWO2002069127A1 (ja) * 2001-02-26 2004-07-02 東京エレクトロンデバイス株式会社 記憶媒体制御方法、記憶媒体制御装置、および記憶媒体アダプタ
US6810484B2 (en) * 2001-03-01 2004-10-26 Synopsys, Inc. Device and method for clock synchronization through extraction of data at frequency distinct from data rate of USB interface
US7673080B1 (en) * 2004-02-12 2010-03-02 Super Talent Electronics, Inc. Differential data transfer for flash memory card
JP2008021038A (ja) 2006-07-11 2008-01-31 Fujitsu Ltd コモンクロック方式におけるクロック信号制御方法、及び集積回路装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0747699A (ja) * 1993-08-03 1995-02-21 Oki Electric Ind Co Ltd 輻射ノイズ低減装置
JPH08139713A (ja) * 1994-11-04 1996-05-31 Fujitsu Ltd データ送受信方式
JPH08221315A (ja) * 1995-02-15 1996-08-30 Hitachi Ltd 情報処理装置
GB2305419A (en) 1995-09-21 1997-04-09 Juergen Michael Knapp Lifting Pillars
JP2002015569A (ja) * 2000-06-27 2002-01-18 Mitsubishi Electric Corp 半導体装置
JP2004038276A (ja) * 2002-06-28 2004-02-05 Oki Electric Ind Co Ltd クロック信号供給回路
JP2004135128A (ja) * 2002-10-11 2004-04-30 Yamaha Corp 信号遅延補正回路
JP2007249753A (ja) * 2006-03-17 2007-09-27 Renesas Technology Corp 情報処理装置
WO2007145544A1 (en) 2006-06-13 2007-12-21 Zywiecka Fabryka Sprzetu Szpitalnego 'famed' S.A. Hospital bed

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