JP2010140490A - メモリ装置と通信する複数の通信チャンネル間のチャンネルスキュー補償回路とその方法及びこれを含むメモリコントローラ - Google Patents

Abstract

【課題】ＤＤＲ３メモリ回路のような高速のメモリ回路との通信に使われるチャンネル間のスキューを減少又は除去する回路を提供する。
【解決手段】本発明のチャンネルスキュー補償回路は、メモリ回路との通信に使われる複数のチャンネルの間のスキューを補償する回路であって、送信回路、複数の受信回路、検出回路、及び遅延回路を備える。送信回路は、複数のチャンネルの入力端で複数のチャンネルを介して基準信号を送信する。複数の受信回路は、複数のチャンネルの出力端から各々反射された複数の反射信号を複数のチャンネルの入力端で受信する。検出回路は、反射信号を受信して複数のチャンネルの間の相対的な信号伝播時間差を検出する。遅延回路は、複数のチャンネルのうちの少なくとも１つに連結され、検出された相対的な信号伝播時間差に基づいて複数のチャンネルのうちの少なくとも１つの信号伝播遅延を設定する。
【選択図】図３

Description

本発明は、複数の通信チャンネルの間のスキューが実質的に減少又は除去されたメモリ回路及びシステム、メモリコントローラ回路及びシステム、並びにメモリテスト回路及びシステムに用いられるチャンネルスキュー補償回路とその方法及びこれを含むメモリコントローラに関する。

メモリ回路及び装置を製造するに当たって、メモリ回路又は装置をテストする必要がある。一般的に、メモリ回路又は装置、即ち被検査素子（ｄｅｖｉｃｅ ｕｎｄｅｒ ｔｅｓｔ：ＤＵＴ）が連結された自動テスト装置（ａｕｔｏｍａｔｉｃ ｔｅｓｔ ｅｑｕｉｐｍｅｎｔ：ＡＴＥ）を使用してテストが遂行される。自動テスト装置は、予め定まった一定のテスト信号を生成して被検査素子へ転送し、被検査素子から応答信号を受信し、応答信号に基づいて被検査素子をテストする。

図１は、一般的なテストシステム１０を示すブロック図である。テストシステム１０は、自動テスト装置１２及び被検査素子１４を含む。メモリ回路は高速で作動し、複雑な構造を有するため、一般的に自動テスト装置１２は、メモリ回路である被検査素子１４と直接的にインターフェースせず、自動テスト装置１２と被検査素子１４との間に特化された（ｓｐｅｃｉａｌｉｚｅｄ）テスト回路１６が配置される。自動テスト装置１２の制御下で、テスト回路１６はテスト信号のフォーマット（ｆｏｒｍａｔ）を定めて、テスト信号を被検査素子１４へ転送し、被検査素子１４から応答信号を受信し、テスト結果情報を生成して自動テスト装置１２へ転送する。テスト回路１６は、被検査素子１４のチップと分離された回路で具現することができ、自動テスト装置１２と分離されているので、ＢＯＴ（ｂｕｉｌｔ−ｏｆｆ−ｔｅｓｔ ｃｈｉｐ）とも呼ぶ。

テスト回路１６は、複数のチャンネル２０ａ、２０ｂ、２０ｃ、…、２０ｎを含むインターフェース１８を介して被検査素子１４と通信する。被検査素子１４のテストに使われる制御信号、テストデータ、及び応答信号は、インターフェース１８を介して送受信される。

チャンネル２０ａ、２０ｂ、２０ｃ、…、２０ｎの実際の長さ又は有効長の差のため、チャンネル２０ａ、２０ｂ、２０ｃ、…、２０ｎの信号伝播時間はそれぞれ異なる。このような信号伝播時間の“スキュー（ｓｋｅｗ）”は、特にＤＤＲ３ ＤＲＡＭメモリ回路のような高速のメモリ回路である被検査素子１４をテストする過程で誤りを発生させることがある。このような高速の動作では、テスト回路１６と被検査素子１４との間に伝えられる制御信号とデータがスキューによりＤＤＲ３の特定の制御信号及びデータ要求条件を満たさないことがあり、従ってＤＤＲ３メモリ回路のテストが困難であるか又は不可能になることがある。

米国特許出願公開第２００６／０１０９８６９号明細書 米国特許出願公開第２００７／０２４０００８号明細書 米国特許出願公開第２００３／００８１７０９号明細書 米国特許出願公開第２００７／０１１８２５１号明細書

本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、ＤＤＲ３メモリ回路のような高速のメモリ回路との通信に使われるチャンネル間のスキューを減少又は除去するチャンネルスキュー補償回路とその方法及びこれを含むメモリコントローラを提供することにある。

上記目的を達成するためになされた本発明の一特徴によるチャンネルスキュー補償回路は、メモリ回路との通信に使われる複数のチャンネルの間のスキューを補償する回路であって、送信回路、複数の受信回路、検出回路、及び遅延回路を備える。前記送信回路は、前記複数のチャンネルの入力端で前記複数のチャンネルを介して基準信号を送信する。前記複数の受信回路は、前記複数のチャンネルの出力端から各々反射された複数の反射信号を前記複数のチャンネルの前記入力端で受信する。前記検出回路は、前記反射信号を受信して前記複数のチャンネルの間の相対的な信号伝播時間差を検出する。前記遅延回路は、前記複数のチャンネルのうちの少なくとも１つに連結され、前記検出された相対的な信号伝播時間差に基づいて前記複数のチャンネルのうちの少なくとも１つの信号伝播遅延を設定する。

一実施形態において、前記チャンネルスキュー補償回路は、前記複数のチャンネルと連結され、前記検出された相対的な信号伝播時間差に基づいて前記複数のチャンネルの信号伝播遅延を設定する複数の遅延回路を更に備えることができる。
一実施形態において、前記基準信号はステップ信号（ｓｔｅｐ ｓｉｇｎａｌ）でありうる。
一実施形態において、前記チャンネルスキュー補償回路は、テスト信号を前記メモリ回路及びメモリコントローラ回路へ転送して該メモリ回路の制御に使われる少なくとも１つのＢＯＴ（ｂｕｉｌｔ−ｏｆｆ−ｔｅｓｔ）回路でありうる。
一実施形態において、前記メモリ回路は、被検査素子（ＤＵＴ）、ＤＲＡＭメモリ回路及びＤＤＲ３ ＤＲＡＭメモリ回路のうちの少なくとも１つを含むことができる。
一実施形態において、前記複数のチャンネルのうちの１つは、データストローブ信号（ＤＱＳ）を伝達するチャンネルでありうる。一実施形態において、前記遅延回路は、前記データストローブ信号を伝達する前記チャンネルが９０度の位相シフトを持つように設定できる。
一実施形態において、前記遅延回路は、遅延ライン、プログラム可能な遅延ライン、及びプログラム可能な非同期遅延ラインのうちの少なくとも１つを含むことができる。
一実施形態において、前記送信回路は、前記複数のチャンネルの前記入力端を終端するソース終端回路（ｓｏｕｒｃｅ ｔｅｒｍｉｎａｔｉｏｎ ｃｉｒｃｕｉｔ）を含むことができる。一実施形態において、前記基準信号が前記複数のチャンネルを介して送信される際、前記複数のチャンネルの前記出力端は開放回路（ｏｐｅｎ ｃｉｒｃｕｉｔ）で具現できる。一実施形態において、前記基準信号が前記複数のチャンネルを介して送信される際、前記複数のチャンネルの前記出力端は前記メモリ回路と連結が切り離されることがある。

上記目的を達成するためになされた本発明の一特徴によるメモリコントローラは、メモリ回路を制御し、該メモリ回路との通信に使われる複数のチャンネルの間のスキューを補償するデ−スキュー（ｄｅ−ｓｋｅｗ）機能を有するメモリコントローラであって、送信回路、複数の受信回路、検出回路、及び遅延回路を備える。前記送信回路は、前記複数のチャンネルの入力端で前記複数のチャンネルを介して基準信号を送信する。前記複数の受信回路は、前記複数のチャンネルの出力端から各々反射された複数の反射信号を前記複数のチャンネルの前記入力端で受信する。前記検出回路は、前記反射信号を受信して前記複数のチャンネルの間の相対的な信号伝播時間差を検出する。前記遅延回路は、前記複数のチャンネルのうちの少なくとも１つに連結され、前記検出された相対的な信号伝播時間差に基づいて前記複数のチャンネルのうちの少なくとも１つの信号伝播遅延を設定する。

一実施形態において、前記メモリコントローラは、前記複数のチャンネルと連結され、前記検出された相対的な信号伝播時間差に基づいて前記複数のチャンネルの信号伝播遅延を設定する複数の遅延回路を更に備えることができる。
一実施形態において、前記基準信号はステップ信号でありうる。
一実施形態において、前記メモリ回路は、ＤＲＡＭメモリ回路及びメモリＤＤＲ３ ＤＲＡＭメモリ回路のうちの少なくとも１つを含むことができる。
一実施形態において、前記複数のチャンネルのうちの１つは、データストローブ信号を伝達するチャンネルでありうる。一実施形態において、前記遅延回路は、前記データストローブ信号を伝達する前記チャンネルが９０度の位相シフトを持つように設定できる。
一実施形態において、前記送信回路は、前記複数のチャンネルの前記入力端を終端するソース終端回路を含むことができる。

上記目的を達成するためになされた本発明の一特徴によるチャンネルスキュー補償方法は、メモリ回路との通信に使われる複数のチャンネルの間のスキューを補償する方法であって、前記複数のチャンネルの入力端で前記複数のチャンネルを介して基準信号を送信するステップと、前記複数のチャンネルの出力端から各々反射された複数の反射信号を前記複数のチャンネルの上記入力端で受信するステップと、前記反射信号を受信して前記複数のチャンネルの間の相対的な信号伝播時間差を検出するステップと、前記検出された相対的な信号伝播時間差に基づいて前記複数のチャンネルのうちの少なくとも１つの信号伝播遅延を設定するステップと、を有する。

一実施形態において、前記チャンネルスキュー補償方法は、前記検出された相対的な信号伝播時間差に基づいて前記複数のチャンネルの信号伝播遅延を設定するステップを更に有することができる。

本発明のチャンネルスキュー補償回路によれば、ＤＤＲ３メモリ回路のような高速のメモリ回路との通信に使われるチャンネル間のスキューを減少又は除去することができる。また、位相遅延シフトをスキュー補償回路内の遅延回路に設定することによって、別途の位相固定ループ又は遅延固定ループを必要としない効果がある。

メモリ回路をテストする一般的なテストシステムのブロック図である。 ＤＤＲ３ ＤＲＡＭメモリ回路をテストするテストシステムにおける書込み動作を示すタイミング図である。 本発明によるチャンネルの間のスキューを補償するシステムのブロック図である。 本発明の一実施形態によるチャンネルの受信端にダミーウエハを使用して反射信号を提供するシステムを示すブロック図である。 図４のシステムで使われる信号を示すタイミング図である。 本発明の他の実施形態によるシステムを示すブロック図である。 図６のシステムで使われる信号を示すタイミング図である。 本発明の一実施形態によるテスト回路内の送／受信回路及びメモリ回路内の送／受信回路を詳細に図示した図６及び図７のシステムを示すブロック図である。 図８の回路の動作を示す信号のタイミング図である。 図６に示した送信回路及び受信回路の一部分を示すブロック図である。 本発明の一実施形態によるデ−スキュー遅延時間の制御に使われるテスト回路内の回路の一部分を詳細に示すブロック図である。 本発明の一実施形態による図１１の破線で表示した回路の一部分を詳細に示すブロック図である。 本発明の一実施形態によるチャンネルの間のスキューを除去するためにチャンネル伝播時間差を検出する過程を示すタイミング図である。 本発明の一実施形態によるテスト回路内の遅延処理回路及びスキュー処理回路を示すブロック図である。 本発明の一実施形態による図１４の遅延回路のうちの１つを詳細に示すブロック図である。 本発明の一実施形態による図１４のデ−スキュー制御回路を詳細に示すブロック図である。 本発明のシステム、特に図１１及び図１４のテスト回路に対する複数の信号を示すタイミング図である。 本発明のシステム、特に図１１及び図１４のテスト回路に対する複数の信号を示すタイミング図である。 本発明のシステム、特に図１１及び図１４のテスト回路に対する複数の信号を示すタイミング図である。 本発明の一実施形態による送信イネーブル制御信号及び受信イネーブル制御信号を生成する回路を示すブロック図である。 本発明の一実施形態によるＴＸＤＡＴ０信号がＴＸＤＡＴ１信号に対して９０度先行する位相を有するデ−スキュー制御回路を示すブロック図である。 本発明の基本的なデ−スキュー過程を示すタイミング図である。 ＤＱＳチャンネルがＤＱチャンネルより小さな伝播時間を持つ場合のデ−スキュー過程を示すタイミング図である。 ＤＱＳチャンネルがＤＱチャンネルより小さな伝播時間を持つ場合のデ−スキュー過程を示すタイミング図である。 ＤＱＳチャンネルがＤＱチャンネルより大きい伝播時間を持つ場合のデ−スキュー過程を示すタイミング図である。 ＤＱＳチャンネルがＤＱチャンネルより大きい伝播時間を持つ場合のデ−スキュー過程を示すタイミング図である。 本発明の一実施形態による複数の通信チャンネルの間のスキューを減少又は除去する方法を示すフローチャートである。 本発明の他の実施形態による複数の通信チャンネルの間のスキューを減少又は除去する方法を示すフローチャートである。 本発明の一実施形態によるメモリ回路と制御信号及びデータ信号の通信に使われる通信チャンネルのスキューを減少させたメモリ回路を制御する方法を示すフローチャートである。 本発明の一実施形態によるメモリコントローラが複数の通信チャンネルを介してメモリ回路と制御信号及びデータ信号を通信するメモリシステムにおけるチャンネルの間のスキューを減少又は除去する方法を示すフローチャートである。 本発明の他の実施形態による複数のチャンネルの間のスキューを減少又は除去する方法を示すフローチャートである。 本発明の他の実施形態による複数のチャンネルの間のスキューを減少又は除去する方法を示すフローチャートである。 本発明の一実施形態によるデ−スキュー過程を用いるメモリコントローラを含むメモリ装置のブロック図である。 本発明の一実施形態によるスキューが減少したメモリコントローラを示すブロック図である。 本発明によるメモリモジュールに含まれる複数のメモリ回路とインターフェースし、複数のメモリ回路を制御してスキューが減少したメモリコントローラを示すブロック図である。 本発明によるメモリコントローラが利用できる一般的な処理システムを示すブロック図である。 本発明によるスキューが減少したメモリコントローラを使用する一般的なコンピュータ又は処理システムを示すブロック図である。 本発明によるスキューが減少した通信チャンネルを介して伝えられる複数の信号の例を図示した多様な種類のメモリ装置とインターフェースするスキューが減少したメモリコントローラを示すブロック図である。 本発明の一実施形態によるＡＭＢを使用するメモリシステムをテストするシステムを示すブロック図である。

本明細書に開示した本発明の実施形態に対する特定の構造的或いは機能的説明は、単に本発明の実施形態を説明するために例示したものであって、本発明の実施形態は多様な形態に実施することができ、本発明は本明細書で説明した実施形態に限定されるものと解釈してはならない。

本発明は、多様な変更を加えることができ、種々の形態を有することができる。また特定の実施形態を図面に例示して本発明を詳細に説明するが、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、或いは代替物を含むものと理解すべきである。各図面を説明するに当たって類似する構成要素に対して同一の参照符号を使用した。

第１、第２などの用語は、多様な構成要素の説明に使うことができるが、各構成要素はこのような用語により限定されてはならない。このような用語は１つの構成要素を他の構成要素から区別する目的として使うことができる。例えば、本発明の権利範囲内で第１構成要素は第２構成要素と命名することができ、同様に第２構成要素も第１構成要素と命名することができる。

ある構成要素が他の構成要素に“連結されて”いるか、又は“接続されて”いると言及する時には、他の構成要素に直接的に連結されているか、又は接続されていることもあるが、中間に他の構成要素が存在することもあると理解すべきである。一方、ある構成要素が他の構成要素に“直接連結されて”いるか、又は“直接接続されて”いると言及する時には、中間に他の構成要素が存在しないものと理解すべきである。構成要素の間の関係を説明する他の表現、即ち“〜間に”と“直に〜間に”、又は“〜に隣り合う”と“〜に直接隣り合う”なども同様に解釈すべきである。

本明細書で使用した用語は、単に特定の実施形態を説明するために使うものであって、本発明を限定しようとする意図ではない。単数の表現は文脈上、明白に異なる意図がない限り、複数の表現を含む。本明細書において、“含む”又は“持つ”などの用語は、記載された特徴、数字、段階、動作、構成要素、部分品、又はこれらを組み合わせたものが存在することを指定するためのものであり、１つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部分品、又はこれらを組み合わせたものの存在又は付加可能性を予め排除しないものと理解すべきである。

定義を異にしない限り、技術的又は科学的な用語を含めて、ここで使用する全ての用語は本発明が属する技術分野で通常の知識を有する者により一般的に理解できるものと同一な意味である。一般的に使われる辞典に定義されているものと同一な用語は、関連技術の文脈上の意味と一致する意味のものと解釈すべきであり、本出願で明白に定義しない限り、理想的又は過度に形式的な意味として解釈されない。

以下、本発明のチャンネルスキュー補償回路とその方法及びこれを含むメモリコントローラを実施するための形態を、図面を参照しながらより詳細に説明する。図面上の同一の構成要素に対しては同一の参照符号を使用し、同一の構成要素に対する重複説明は省略する。

図２は、ＤＤＲ３ ＤＲＡＭメモリ回路をテストするテストシステムにおける書込み動作を示すタイミング図である。タイミング図は、クロック信号ＣＫｄｉｆｆ、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤＲ、／ＣＳ信号、データ信号ＤＱｓ及びデータストローブ信号ＤＱＳｄｉｆｆを示す。信号はＤＤＲ３ ＤＲＡＭで使われる標準信号であり、ＤＤＲ３標準要求条件に基づいた信号である。図１に示すように、テストシステムにおける信号は、インターフェース１８に含まれるチャンネル２０ａ〜２０ｎを介して伝えられ、ＤＤＲ３メモリ回路（被検査素子１４）と通信を遂行する。図２のタイミング図に示すように、テスト環境で、チャンネルの間に、例えば２００ｐｓ以上のスキューが表れる場合、ＤＤＲ３ ＤＲＡＭをテストするテストシステムはＤＤＲ３のタイミング要求条件を満たさないことがあり、テストは正常に遂行できないことがある。これと同様に、チャンネルの間のスキューによって読出し動作でＤＤＲ３の出力が正確に感知できないことがある。

図３は、本発明によるチャンネルの間のスキューを補償するシステム３０００のブロック図である。図３を参照すると、システム３０００はチャンネルスキュー補償回路３１００及び半導体メモリ装置３３００を含む。チャンネルスキュー補償回路３１００はテストされる半導体メモリ装置３３００と通信する。チャンネルスキュー補償回路３１００は、チャンネルＣＨ１、ＣＨ２、…、ＣＨｎを介して半導体メモリ装置３３００に信号ＳＳ１Ｐ、ＳＳ２Ｐ、…、ＳＳｎＰを送信し、半導体メモリ装置３３００から信号ＳＳ１Ｐ、ＳＳ２Ｐ、…、ＳＳｎＰを受信する。一例として、チャンネルスキュー補償回路３１００は自動テスト装置（図示せず）から信号ＳＳ１、ＳＳ２、…、ＳＳｎを受信することができ、この場合、半導体メモリ装置３３００をテストできる。他の例として、チャンネルスキュー補償回路３１００はメモリコントローラ（図示せず）の制御回路から信号ＳＳ１、ＳＳ２、…、ＳＳｎを受信することができ、この場合、メモリコントローラで本発明のデ−スキュー（ｄｅ−ｓｋｅｗ）機能を使うことができる。

図３を参照すると、キャリブレーションモードで、チャンネルスキュー補償回路３１００は、例えばステップ信号を用いてチャンネルの相対的な伝播時間（ｒｅｌａｔｉｖｅ ｐｒｏｐａｇａｔｉｏｎ ｔｉｍｅ）を測定する。チャンネルスキュー補償回路３１００は、チャンネルの間の伝播時間差を検出し、チャンネルの間の伝播時間差に基づいてチャンネルの各々に連結された少なくとも１つの可変遅延ラインの遅延時間を設定する。動作モードで、チャンネルに適切に設定された遅延時間によってチャンネルの間のスキューが除去される。

本発明によれば、システム３０００はキャリブレーションモードと動作モードの２つのモードで作動する。キャリブレーションモードで、チャンネルの間の相対的なスキューが検出される。例えば、ステップ信号のような信号を、チャンネルを介して送信して相対的なスキューが検出できる。例えば、チャンネルの端部、即ち被検査素子と連結された端部で、送信された信号は反射されて全てのチャンネルを介して戻る。戻った反射信号は送信端で受信される。反射信号がチャンネルを介して戻る時間の相対的な差が検出され、チャンネルの相対的な信号伝播時間が検出される。このようなチャンネルの伝播遅延時間の差はチャンネルの各々に設定される遅延時間を決定し、従ってチャンネルの各々の伝播時間の差によるスキューは補償されて減少又は除去される。チャンネルの各々に対する決定された遅延時間は、デ−スキュー回路に含まれる非同期遅延ライン回路（ａｓｙｎｃｈｒｏｎｏｕｓ ｄｅｌａｙ ｌｉｎｅ ｃｉｒｃｕｉｔ）にプログラムされる。

動作モードで、信号はデ−スキュー回路に含まれるプログラム可能な非同期遅延ライン回路にプログラムされた調整された遅延時間に従いチャンネルを介して伝えられる。チャンネルスキューは除去され、テスト回路で生成された信号は、例えばＤＤＲ３ ＤＲＡＭである被検査素子の要求条件に従い被検査素子と通信できる。

本発明によれば、チャンネルの受信端でキャリブレーション信号を反射させ、チャンネルの伝播時間の相対的な差を検出し、チャンネルスキューを除去するようにチャンネルの遅延時間を設定する多様な接近方式がありうる。一実施形態において、チャンネルの受信端は短絡回路（ｓｈｏｒｔ ｃｉｒｃｕｉｔ）で具現できる。この実施形態は“ダミー”ウエハの上に形成された適切なチャンネル接続を用いて通信チャンネルを連結することによって具現できる。

図４は、本発明の一実施形態によるチャンネルの受信端でダミーウエハを使用して反射信号を提供するシステムを示すブロック図であり、図５は、図４のシステムで使われる信号を示すタイミング図である。図４を参照すると、通信チャンネル３３０ａ、３３０ｂ、３３０ｃ、３３０ｄの送信端の各々に信号を送信する送信回路４２４、４２５、４２６、４２７を含むテスト回路４２０の一部分が図示されている。図４では、４個の通信チャンネル及びこれと関連した回路を含む実施形態を図示したが、実施形態に応じて本発明は任意の個数の通信チャンネルを含むことができる。ダミーウエハ３８０は導体パターン３８１を含む。導体パターン３８１は通信チャンネルの受信端で受信した信号を反射信号として送信端に提供するように通信チャンネルを連結する。

チャンネル３３０ａ、３３０ｂ、３３０ｃ、３３０ｄは送信回路４２４、４２５、４２６、４２７により信号ノードＴ０、Ｔ１、Ｔ２、Ｔ３に送信された送信信号を各々伝達する。チャンネル３３０ａ、３３０ｂ、３３０ｃ、３３０ｄは、伝播時間ＴＤ０、ＴＤ１、ＴＤ２、ＴＤ３と各々関連する。また、チャンネルの送信端はチャンネル３３０ａ、３３０ｂ、３３０ｃ、３３０ｄの受信端から戻る反射信号を各々受信する受信回路４２８、４２９、４３０、４３１を含む。受信回路４２８、４２９、４３０、４３１の出力は処理回路４２２に提供される。処理回路４２２は、戻った反射信号を検出して信号の相対的な受信時間を検出し、このような情報を用いてチャンネルの相対的な信号伝播時間を検出する。検出された相対的な伝播時間を用いて、処理回路４２２はプログラム可能な非同期遅延ライン回路の遅延時間を設定し、これを通じて信号伝播時間の差によるチャンネルの間のスキューが除去される。

図５は、図４のシステムのキャリブレーションモードで使われる信号を示すタイミング図である。図４及び図５を参照すると、図５のタイミング図で示すように、一実施例によるステップ信号であるＳ信号は、図４でノードＴ０の送信信号Ｓにて図示したように、チャンネル３３０ａの入力端に印加される。図５に示すように、受信端で反射されて送信端へ戻った信号ＳＳ２Ｐの伝播時間はチャンネル３３０ａの伝播時間ＴＤ０とチャンネル３３０ｂの伝播時間ＴＤ１との和と同一である。受信端で反射されて送信端へ戻った信号ＳＳ３Ｐの伝播時間ＴＤ２は、チャンネル３３０ａの伝播時間ＴＤ０、チャンネル３３０ｂの伝播時間ＴＤ１、及び変数ＴＡの和と同一である。変数ＴＡは、チャンネル３３０ｂとチャンネル３３０ｃとの間の伝播時間の差を示す。受信端で反射されて送信端へ戻った信号ＳＳ４Ｐの伝播時間ＴＤ３は、チャンネル３３０ａの伝播時間ＴＤ０、チャンネル３３０ｂの伝播時間ＴＤ１、及び変数ＴＢの和と同一である。変数ＴＢは、チャンネル３３０ｂとチャンネル３３０ｄとの間の伝播時間の差を示す。変数ＴＡ、ＴＢは、チャンネルの間の伝播時間の差を示す。即ち、伝播時間ＴＤ１と伝播時間ＴＤ２との差が変数ＴＡであり、伝播時間ＴＤ１と伝播時間ＴＤ３との差が変数ＴＢである。変数は処理回路４２２で使われ、非同期遅延ライン回路の各々の遅延時間を設定してチャンネルの間のスキューを除去することに使われる。また、図４及び図５を参照すると、本発明のテスト回路４２０はＤＤＲ３ ＤＲＡＭメモリ回路とのインターフェースに使用できる。従って、テスト回路４２０はＤＤＲ３ ＤＲＡＭの仕様（ｓｐｅｃｉｆｉｃａｔｉｏｎ）に従いＤＱ信号及びＤＱｓ信号を発生する。仕様に従いＤＱｓ信号はＤＱ信号より位相が９０度だけ遅延シフトされる。本発明によれば、ＤＱｓ信号を伝達するチャンネルに対し、スキューを減少させる遅延時間を提供することに使われるプログラム可能な非同期遅延ライン回路は、ＤＤＲ３ ＤＲＡＭの仕様が要求するＤＱｓ信号の９０度の位相シフト及びデ−スキュー遅延を提供するように設定される。

本発明の他の実施形態によれば、図４及び図５を参照して説明した構成と異なるキャリブレーション構成を持つシステムが提供できる。図６は、本発明の他の実施形態によるシステムを示すブロック図であり、図７は、図６のシステムで使われる信号を示すタイミング図である。図６及び図７を参照すると、本実施形態によるシステムは、ソースが終端された（ｓｏｕｒｃｅ−ｔｅｒｍｉｎａｔｅｄ）チャンネル３３０ａ、３３０ｂ、３３０ｃ、３３０ｄを含む。即ち、テスト回路５２０におけるチャンネルは送信端で終端される。

図６の実施形態によると、キャリブレーションする間に、ステップ信号Ｓはチャンネル３３０ａ、３３０ｂ、３３０ｃ、３３０ｄの送信端のノードＴ０、Ｔ１、Ｔ２、Ｔ３で信号ＳＳ１Ｐ、ＳＳ２Ｐ、ＳＳ３Ｐ、ＳＳ４Ｐとして各々送信される。受信端が開放された終端（ｏｐｅｎ ｔｅｒｍｉｎａｔｉｏｎ）であるので、ステップ信号Ｓは自身のチャンネル３３０ａ、３３０ｂ、３３０ｃ、３３０ｄを介して各々反射されて戻る。チャンネル３３０ａ、３３０ｂ、３３０ｃ、３３０ｄは、送信回路５２４、５２５、５２６、５２７により送信された送信信号ＳＳ１Ｐ、ＳＳ２Ｐ、ＳＳ３Ｐ、ＳＳ４Ｐを各々伝達する。チャンネル３３０ａ、３３０ｂ、３３０ｃ、３３０ｄは、伝播時間ＴＤ０、ＴＤ１、ＴＤ２、ＴＤ３と各々関連する。また、チャンネルの送信端はチャンネル３３０ａ、３３０ｂ、３３０ｃ、３３０ｄの受信端から戻る反射信号を各々受信する受信回路５２８、５２９、５３０、５３１を含む。受信回路５２８、５２９、５３０、５３１の出力は処理回路５２２に提供される。処理回路５２２は、戻った反射信号を検出し、信号の相対的な受信時間を検出し、このような情報を用いてチャンネルの相対的な信号伝播時間を検出する。検出された相対的な伝播時間を用いて、処理回路５２２はプログラム可能な非同期遅延ライン回路の遅延時間を設定し、これを通じて信号伝播時間の差によるチャンネルの間のスキューが除去される。

図７は、図６のシステムのキャリブレーションモードで使われる信号を示すタイミング図である。図６及び図７を参照すると、図７のタイミング図で示したように、一実施例によるステップ信号であるＳ信号は、図６で送信信号ＳＳ１Ｐ、ＳＳ２Ｐ、ＳＳ３Ｐ、ＳＳ４Ｐで示したように、チャンネル３３０ａ、３３０ｂ、３３０ｃ、３３０ｄの入力端に印加される。図７に示すように、受信端に伝えられる信号Ｓの伝播時間はＴＤ０である。従って、送信端から受信端へ伝えられ、また送信端に戻る総伝播時間は２ＴＤ０である。同様に、受信端に伝えられる信号ＳＳ１Ｐの伝播時間はＴＤ１＝ＴＤ０＋ＴＡであり、送信端から受信端へ伝えられ、また送信端に戻る総伝播時間は２ＴＤ１＝２（ＴＤ０＋ＴＡ）である。ＴＡは、チャンネル３３０ａとチャンネル３３０ｂとの間の伝播時間の差を示す。このようなチャンネルの間の相対的な伝播時間を計算する接近方式は残りのチャンネルにも適用できる。例えば、送信端から受信端へ伝えられ、また送信端に戻る信号ＳＳ２Ｐの総伝播時間は２ＴＤ２＝２（ＴＤ０＋ＴＢ）である。ＴＢは、チャンネル３３０ａとチャンネル３３０ｃとの間の伝播時間の差を示す。送信端から受信端へ伝えられ、また送信端に戻る信号ＳＳ３Ｐの総伝播時間は２ＴＤ３＝２（ＴＤ０＋ＴＣ）である。ＴＣは、チャンネル３３０ａとチャンネル３３０ｄとの間の伝播時間の差を示す。変数ＴＡ、ＴＢ、ＴＣは処理回路５２２で使われ、非同期遅延ライン回路の各々の遅延時間を設定してチャンネルの間のスキューを除去することに使われる。ステップ信号Ｓの大きさはＶＤＤであり、信号ＳＳ１Ｐ、ＳＳ２Ｐ、ＳＳ３Ｐ、ＳＳ４Ｐの大きさは送信端の終端によりＶＤＤ／２である。受信端の信号ＤＥＳ１、ＤＥＳ２、ＤＥＳ３、ＤＥＳ４の大きさはＶＤＤである。

このような本発明の接近方式は、種々の長所を提供する。例えば、上述したように、変数ＴＡ、ＴＢ、ＴＣはチャンネルの単一経路に対するチャンネルの間の伝播時間差の測定値を示す。このような本発明の接近方式は、伝播時間差を検出するに当たって信号Ｓがチャンネルを２回通過するので、時間差ＴＡ、ＴＢ、ＴＣが実際に２回分検出される。チャンネルの間の伝播時間差が２回分検出されるので、測定値は時間差を検出することに２倍の分解能（ｒｅｓｏｌｕｔｉｏｎ）を提供する。これによって、伝播時間差をより正確に検出することができ、チャンネルの遅延時間をより正確に設定することができ、従って、スキューをより効果的に減少／除去することができる。また、送信端に戻る信号の大きさを検出することで、伝播時間差と共に受信端の負荷（ｌｏａｄｉｎｇ）が検出できる。

図８は、本発明の一実施形態によるテスト回路５２０内の送／受信回路及びメモリ回路５８０内の送／受信回路を詳細に図示した図６及び図７のシステムを示すブロック図であり、図９は、図８の回路の動作を示す信号のタイミング図である。ＤＤＲ３ ＤＲＡＭ構成に適用される図示した実施形態において、チャンネル（ＣＨ１）３３０ａはデータストローブ信号ＤＱＳを伝達し、チャンネル（ＣＨ２）３３０ｂはデータ信号ＤＱ＜０＞を伝達し、チャンネル（ＣＨ３）３３０ｃはデータ信号ＤＱ＜１＞を伝達する。図８を参照すると、便宜上、３個のチャンネルを含むシステムを図示したが、実施形態に応じてシステムはより多いチャンネルを含むことができる。

図８及び図９を参照すると、テスト回路５２０内の送／受信回路は、チャンネル３３０ａ、３３０ｂ、３３０ｃの各々に連結された送信回路５２４、５２５、５２６及び受信回路５２８、５２９、５３０を含む。受信回路は比較器で具現できる。キャリブレーションマルチプレクサ５９２は、本発明によるスキュー減少キャリブレーションの一部を制御する。マルチプレクサ５９２の選択制御入力に印加されるキャリブレーションイネーブル信号ＣＡＬ＿ＥＮの制御下に、基準電圧生成器５９１は受信回路（比較器）５２８、５２９、５３０の反転入力に印加される互いに異なる２つの基準電圧を生成する。基準電圧生成器５９１は、ＶＤＤ電圧レベルの半分のレベルを持つ第１基準電圧及びＶＤＤ電圧レベルの３／４のレベルを持つ第２基準電圧を生成する。スキュー減少キャリブレーションする間に、ＣＡＬ＿ＥＮ信号は論理ハイに活性化され、受信回路（比較器）５２８、５２９、５３０の反転入力に第２基準電圧（３／４ ＶＤＤ）が印加される。正常な動作をする間に、ＣＡＬ＿ＥＮ信号は論理ローに非活性化され、受信回路（比較器）５２８、５２９、５３０の反転入力に第１基準電圧（１／２ ＶＤＤ）が印加される。

上述したように、本発明のこのような実施形態において、チャンネル３３０ａ、３３０ｂ、３３０ｃの受信端は開放回路（ｏｐｅｎ ｃｉｒｃｕｉｔ）として終端されている。これは、キャリブレーションする間にメモリ回路５８０の連結を切ることによって具現できる。図８に示した他の構成において、メモリ回路５８０は送信回路５９３、５９４、５９５及び受信回路５９６、５９７、５９８を含む制御可能なオン−ダイターミネーション（ｏｎ−ｄｉｅ ｔｅｒｍｉｎａｔｉｏｎ：ＯＤＴ）回路と共に製造できる。キャリブレーションする間に、ＯＤＴ回路はチャンネルの受信端の終端が開放されるように設定され、ＤＥＳ１、ＤＥＳ２、ＤＥＳ３のようなチャンネルの受信端に到達する信号はチャンネルの送信端に反射されて戻る。また、１／２ ＶＤＤレベルを持つ電圧が自動テスト装置から受信回路（比較器）５９６、５９７、５９８の反転入力に印加される。キャリブレーションマルチプレクサ５９２に印加される１／２ ＶＤＤレベルを持つ電圧と受信回路５９６、５９７、５９８に印加される１／２ ＶＤＤレベルを持つ電圧は同一の電圧源で生成できる。他の実施形態において、１／２ ＶＤＤレベルを持つ電圧は異なる電圧源で生成することもできる。

これまでは、テスト回路５２０が自動テスト装置の一部分であるか、或いは自動テスト装置とインターフェースするように説明したが、テスト回路５２０はテスト装置又はこのような環境以外で正常なメモリの動作をするメモリ回路５８０を制御することに使われるメモリコントローラの一部分でありうる。また、メモリ回路５８０はテスト装置又はこのような環境以外の正常な動作環境で作動するＤＲＡＭのようなメモリ装置でありうる。

図８及び図９を参照すると、キャリブレーションが遂行される場合、図９のタイミング図で示すように、一実施例によるステップ信号であるＳ信号は送信回路５２４、５２５、５２６に印加される。Ｓ信号はＶＤＤの電圧レベルを持つ。チャンネル３３０ａ（ＣＨ１）の伝播時間はＴＤＳで表し、チャンネル３３０ｂ（ＣＨ２）の伝播時間はＴＤ０で表し、チャンネル３３０ｃ（ＣＨ３）の伝播時間はＴＤ１で表した。図９のタイミング図を参照すると、キャリブレーションが始まる場合、ＣＡＬ＿ＥＮ信号は論理ハイに活性化される。短いディレーの以後に、受信回路（比較器）５２８、５２９、５３０を活性化してチャンネルの受信端で反射されて戻った信号を受信し処理するように受信イネーブル信号ＲＸ＿ＥＮが論理ハイに活性化される。一例として、チャンネル３３０ａ（ＣＨ１）にＤＱＳ信号を使用して３／４ ＶＤＤレベルを持つ反射信号が戻る場合、受信回路（比較器）５２８は論理ハイに活性化されるようにスイッチングし、これはテスト回路５２０内の処理回路により検出される。残りのチャンネルでも同一なプロセスにより処理回路がチャンネルの相対的な伝播時間を検出する。

図１０は、図６に示した送信回路５２４、５２５、５２６、５２７及び受信回路５２８、５２９、５３０、５３１の一部分を示すブロック図である。チャンネル３３０ａを通過する信号ＳＳ１Ｐを生成する送／受信回路５２４、５２８の一例を図１０に示した。図１０には、チャンネルの受信端でメモリ回路（ＤＵＴ）５８０のオン−ダイターミネーション機能を制御することに使われる制御信号及びキャリブレーション信号Ｓを含み、チャンネル３３０ａで信号ＳＳ１Ｐの送信を制御することに使われる回路を図示した。また、図１０では本発明のソース終端の特徴が表れるように図示した。

図１０を参照すると、送／受信回路はプル−アップ制御回路２０００及びプル−ダウン制御回路２００２を含む。プル−アップ制御回路２０００の出力はＰＭＯＳトランジスタＭＰ１のゲートに印加され、プル−ダウン制御回路２００２の出力はＮＭＯＳトランジスタＭＮ１のゲートに印加される。ＰＭＯＳトランジスタＭＰ１は、電圧ＶＤＤと抵抗Ｒ１の第１端子の間に連結される。抵抗Ｒ１の第２端子はチャンネル３３０ａと連結されるノードＮＩ１に連結される。プル−アップ制御回路２０００の出力が論理ローの場合、ＰＭＯＳトランジスタＭＰ１はターンオンし、チャンネル３３０ａと連結されたノードＮＩ１は抵抗Ｒ１を通じてプルアップされる。ＮＭＯＳトランジスタＭＮ１は、接地電圧と抵抗Ｒ２の第１端子の間に連結される。抵抗Ｒ２の第２端子はノードＮＩ１に連結される。プル−ダウン制御回路２００２の出力が論理ハイの場合、ＮＭＯＳトランジスタＭＮ１はターンオンし、チャンネル３３０ａと連結されたノードＮＩ１は抵抗Ｒ２を通じてプルダウンされる。

プル−アップ制御回路２０００は、信号Ｓ、送信イネーブルバー信号ＴＸ＿ＥＮ＿Ｂ、及びオン−ダイターミネーションイネーブル制御信号ＯＤＴ＿ＥＮを受信する。Ｓ信号は、反転回路２００４の入力に印加され、反転回路２００４の反転された出力はＮＯＲゲート２００６の入力に印加される。ＴＸ＿ＥＮ＿Ｂ信号は、ＮＯＲゲート２００６の他の入力に印加される。ＮＯＲゲート２００６の出力は更に他のＮＯＲゲート２００８の第１入力に印加される。ＯＤＴ＿ＥＮ信号は、ＮＯＲゲート２００８の第２入力に印加される。ＴＸ＿ＥＮ＿Ｂ信号は、その状態によってＳ信号又はＯＤＴ＿ＥＮ信号のうちの１つがノードＮＩ１及びチャンネル３３０ａへ転送されるようにする。チャンネルの受信端のＯＤＴ回路が制御される場合、ＯＤＴ＿ＥＮ信号は適切に活性化される。例えば、本発明の一実施例によるステップキャリブレーション信号がチャンネル３３０ａを介して転送される場合、Ｓ信号は適切に活性化される。

プル−ダウン制御回路２００２は、Ｓ信号、送信イネーブル信号ＴＸ＿ＥＮ、及びオン−ダイターミネーションイネーブルバー制御信号ＯＤＴ＿ＥＮ＿Ｂを受信する。Ｓ信号は、反転回路２０１０の入力に印加され、反転回路２０１０の反転された出力はＮＡＮＤゲート２０１２の入力に印加される。ＴＸ＿ＥＮ信号は、ＮＡＮＤゲート２０１２の他の入力に印加される。ＮＡＮＤゲート２０１２の出力は更に他のＮＡＮＤゲート２０１４の第１入力に印加される。ＯＤＴ＿ＥＮ＿Ｂ信号は、ＮＡＮＤゲート２０１４の第２入力に印加される。ＴＸ＿ＥＮ信号は、その状態によってＳ信号又はＯＤＴ＿ＥＮ＿Ｂ信号のうちの１つがノードＮＩ１及びチャンネル３３０ａへ転送されるようにする。チャンネルの受信端のＯＤＴ回路が制御される場合、ＯＤＴ＿ＥＮ＿Ｂ信号は適切に活性化される。例えば、本発明の一実施例によるステップキャリブレーション信号がチャンネル３３０ａを介して転送される場合、Ｓ信号は適切に活性化される。

図１０を参照すると、ＯＤＴ＿ＥＮ信号が論理ハイの場合、正常な受信動作が活性化され、ＯＤＴ＿ＥＮ信号が論理ローの場合、デ−スキューキャリブレーション動作が活性化される。ＴＸ＿ＥＮ信号が論理ハイに活性化された場合、正常な送信動作及びデ−スキューキャリブレーション動作が活性化できる。定常動作で基準電圧ＶＲＥＦは１／２ ＶＤＤＱ値に設定され、デ−スキューキャリブレーション動作で基準電圧ＶＲＥＦは３／４ ＶＤＤＱ値に設定される。

図１０の受信回路は、比較器２０１６を含む。比較器２０１６の非反転入力はノードＮＩ１に連結され、反転入力は基準電圧ＶＲＥＦに連結される。比較器２０１６は、チャンネル３３０ａ及びノードＮＩ１の信号と基準電圧ＶＲＥＦを比較してチャンネル３３０ａの信号を確認する。

図１１は、本発明の一実施形態によるデ−スキュー遅延時間を制御することに使われるテスト回路５２０内の回路の一部分を詳細に示すブロック図である。特に、図１１はテスト回路５２０内の遅延回路及び送／受信回路を示すブロック図であり、図１２は、本発明の一実施形態による図１１の破線で表示した回路の一部分を詳細に示すブロック図である。

図１１を参照すると、上述したように、送／受信回路はチャンネル３３０に信号を送信する送信回路５２４、５２５、５２６、及び比較器の形態を持つ受信回路５２８、５２９、５３０を含む。基準電圧信号ＶＲＥＦは、受信回路（比較器）５２８、５２９、５３０の反転入力に印加される。入力信号が基準電圧ＶＲＥＦを超過する場合、受信回路（比較器）５２８、５２９、５３０の信号状態は論理ローの非活性化状態から論理ハイの活性化状態に変化する。受信回路（比較器）に印加される受信イネーブル制御信号ＲＸ＿ＥＮの制御下に、受信回路（比較器）５２８、５２９、５３０の出力信号の各々は非同期可変遅延ライン回路６１５、６１６、６１７に印加される。テスト回路５２０の全てのデ−スキュー回路で使われる制御信号である受信イネーブル制御信号ＲＸ＿ＥＮは、デ−スキュー制御ブロック６１８で生成される。デ−スキュー制御ブロック６１８は本発明によるデ−スキュー機能を制御する。

被検査素子（メモリ回路）のテストに使われる信号は、自動テスト装置及び／又はテスト回路５２０で生成され、被検査素子へ送信されるように図１１の回路に印加される。ＤＤＲ３ ＤＲＡＭメモリ回路の場合、信号は、データ信号ＤＱ＜＃＞、データストローブ制御信号ＤＳ、コマンド信号ＣＭＤ、アドレス信号ＡＤＤＲ、及びＲＥＦＣＬＫ信号を含むことができるが、これに限定されるものではない。便宜上、図１１のブロック図では、Ｄ＜０＞、Ｑ＜０＞、Ｄ＜１＞、Ｑ＜１＞、及びＤＳ信号のみが表れるように図示した。通信チャンネル３３０ａとの通信に使われる図１１の上段に示したチャンネルは、データストローブ信号ＤＱＳの転送に使われる。各々通信チャンネル３３０ｂ、３３０ｃとの通信に使われる図１１に示した２番目及び３番目のチャンネルは、各々ＤＱ＜０＞及びＤＱ＜１＞信号の転送に使われる。

上段のＤＱＳチャンネルにおいて、ｎ入力ＡＮＤゲート６１４は信号Ｄ＜ｎ：０＞を受信し、ｎ入力ＡＮＤゲート６１４の出力は有限状態マシン（ｆｉｎｉｔｅ ｓｔａｔｅ ｍａｃｈｉｎｅ：ＦＳＭ）６１１に提供される。ＦＳＭ６１１は、本発明により発生した制御データを提供して非同期可変遅延ライン回路６１５の遅延時間を設定し、チャンネルの間のスキューを除去する。第２及び第３チャンネルで、Ｄ＜０＞及びＤ＜１＞データ信号はＦＳＭ６１２、６１３に各々印加され、ＦＳＭ６１２、６１３は、本発明により発生した制御データを提供して非同期可変遅延ライン回路６１６、６１７の遅延時間を各々設定し、チャンネルの間のスキューを除去する。

ＤＱチャンネルは、非同期可変遅延ライン回路６１６、６１７の信号を各々感知し、信号をテスト回路５２０内の処理回路へ転送するセンスアンプ６２２、６２３を各々含む。ＤＱＳチャンネルとＤＱチャンネルは、各信号ＤＳ、Ｑ＜０＞、Ｑ＜１＞を各々受信し、受信した信号を非同期可変遅延ライン回路６１５、６１６、６１７に各々伝達してチャンネル３３０ａ、３３０ｂ、３３０ｃに各々転送されるようにするＤフリップフロップ６１９、６２０、６２１を含む。ＤＱＳチャンネルで受信される信号はＤＱチャンネルのセンスアンプ６２２、６２３により感知されるので、ＤＳ／ＤＱＳチャンネルはセンスアンプを含まない。本発明によれば、反射キャリブレーション信号がチャンネル３３０ａの受信端から戻る場合、センスアンプ６２２、６２３を経てＤＱＳチャンネルとＤＱチャンネルとの間の伝播時間差が検出される。即ち、本実施形態によれば、ベースライン信号としてＤＱＳチャンネル信号を使用してチャンネルのデ−スキューが遂行され、ＤＱＳチャンネル信号に対する比較に基づいて他のチャンネルの間の遅延時間が計算され具現される。

図１１及び図１２を参照すると、チャンネルの各々の非同期可変遅延ライン回路６１５、６１６、６１７は、直列連結された複数のバッファー遅延素子６３１を含む。遅延素子６３１の各々は予め定まった時間遅延を有し、非同期可変遅延ライン回路６１５、６１６、６１７は一連の遅延素子６３１の入力から一連の遅延素子６３１の出力までの信号が希望する時間遅延を提供するようにプログラムすることが可能である。

非同期可変遅延ライン回路６１５、６１６、６１７の構成において、入力信号及び出力信号の全てに対し、希望する時間遅延を提供するために同一な一連の遅延素子６３１が使われる。例えば、ＤＱ信号、即ちＱ信号が通信チャンネルに出力される場合、Ｑ信号はＤフリップフロップ６１９、６２０、６２１の入力に印加される。Ｄフリップフロップ６１９、６２０、６２１の出力は、制御可能なトライステート通過バッファー（ｔｒｉ−ｓｔａｔｅ ｐａｓｓ ｂｕｆｆｅｒ）６３７の入力に印加される。トライステート通過バッファー６３７は送信動作で論理ハイに活性化されるＴＸ＿ＥＮ信号により活性化される。Ｑ信号はトライステート通過バッファー６３７で出力されて一連の遅延素子６３１の入力端に提供される。トライステート通過バッファー６３７の出力信号は一連の遅延素子６３１でプログラムされた遅延時間に従って遅延され、遅延された信号はＴＸ＿ＥＮ信号により制御される反転トライステート通過バッファー６３３の入力に印加される。送信動作で、ＴＸ＿ＥＮ信号が論理ハイに活性化されるため、反転トライステート通過バッファー６３３に入力された信号は反転トライステート通過バッファー６３３を経て送信バッファー６３４を通過し、送信回路５２４、５２５、５２６を通過してチャンネル３３０ａ、３３０ｂ、３３０ｃを通過する。ＴＸ＿ＥＮ信号が論理ハイに活性化された場合、ＦＥＴトランジスタ６３８は活性化され、受信トライステートバッファー６３２の出力は非活性化される。その結果、送信された信号はセンスアンプ６２２、６２３に印加されない。

これと対照的に、例えばＤＱ信号、即ちＤ信号が通信チャンネルから入力される場合、受信イネーブル制御信号ＲＸ＿ＥＮは論理ハイに活性化され、ＴＸ＿ＥＮ信号は論理ローに非活性化される。受信回路５２８、５２９、５３０に入力される信号は基準信号ＶＲＥＦと比較される。入力信号が基準信号ＶＲＥＦを超過する場合、受信回路５２８、５２９、５３０の出力は論理ハイに活性化される。受信回路５２８、５２９、５３０の出力はトライステート通過バッファー６３６に伝えられる。トライステート通過バッファー６３６は、ＲＸ＿ＥＮ信号により制御される。ＲＸ＿ＥＮ信号は活性化された論理ハイ状態によって入力信号を一連の遅延素子６３１の入力端に伝達する。一連の遅延素子６３１は、伝えられた信号を遅延させ、遅延された信号はＲＸ＿ＥＮ信号により制御されるトライステート通過バッファー６３２の入力に印加される。活性化されたトライステート通過バッファー６３２は印加された信号をセンスアンプ６３２、６３３に伝達する。センスアンプは入力Ｄ信号として伝えられた信号をテスト回路５２０の処理回路に出力する。

また、図１１及び図１２を参照すると、デ−スキューキャリブレーションにおいて、一実施例によるステップ信号であるＳ信号は、信号Ｔとして送信回路５２４、５２５、５２６に印加される。短いディレーの以後に、受信イネーブル制御信号ＲＸ＿ＥＮは非活性化された論理ローから活性化された論理ハイに遷移し、反射されて戻った信号が受信できる。反射信号は受信回路（比較器）５２８、５２９、５３０の非反転入力に印加され、反射信号が基準電圧ＶＲＥＦを超過する場合、受信回路（比較器）５２８、５２９、５３０は活性化された論理ハイレバルを出力する。基準電圧ＶＲＥＦは、受信回路（比較器）５２８、５２９、５３０の反転入力に印加され、キャリブレーションする間、３／４ ＶＤＤＱレベルを持つ。受信回路（比較器）の出力信号は、各々非同期遅延ライン回路６１５、６１６、６１７を通過する。非同期遅延ライン回路６１５、６１６、６１７は、上述したように、受信回路（比較器）の出力信号を遅延させ、一実施例としてＤＱＳ＿Ｒ、ＤＱ＿Ｒ０、ＤＱ＿Ｒ１で表示された遅延信号を出力する。遅延信号は、遅延信号の相対的な到達時間を検出するセンスアンプ６２２、６２３の入力に印加される。上述したように、本実施形態によれば、ＤＱＳ＿Ｒ信号はセンスアンプ６２２、６２３に印加され、センスアンプ６２２、６２３はＤＱＳチャンネルとＤＱチャンネルの各々の伝播時間差を検出する。

図１３は、本発明の一実施形態によるチャンネルの間のスキューを除去するためにチャンネル伝播時間差を検出する過程を示すタイミング図である。図１１〜図１３を参照すると、図１２に示した実施形態により、ＤＤＲ３ ＤＲＡＭにおいて、高周波動作は、テスト回路５２０で生成された信号で置き換えられることで、１．６Ｇｂｐｓで作動することができる。この実施形態によれば、デ−スキュー動作でキャリブレーションクロック信号ＣＣＬＫが使われる。例えば、キャリブレーションクロック信号ＣＣＬＫは８００ＭＨｚのクロック信号でありうる。図１３のタイミング図に示すように、一実施例によるステップ信号であるＤＱＳ＿Ｔ信号が生成され、ＤＱＳチャンネルを介して送信される。戻った反射信号ＤＱＳ＿Ｒは、図１１に示した非同期可変遅延ライン回路６１５で出力される。同様に、データ信号ＤＱ＿Ｔ＜＃＞が生成され、ＤＱチャンネルを介して送信される。戻った反射データ信号ＤＱ＿Ｒ＜＃＞は、図１１に示した非同期可変遅延ライン回路６１６、６１７で各々出力される。本発明によれば、図１３に示したタイミング図のように、ＤＱＳ＿Ｔ信号はＤＱ＿Ｔ＜＃＞信号に対し、１８０度シフトした位相を持つように生成される。その結果、受信されたＤＱＳ＿Ｒ信号及びＤＱ＿Ｒ＜＃＞信号は非同期可変遅延ライン回路６１５、６１６、６１７の各々で同位相（ｉｎ ｐｈａｓｅ）を持つ。これは、ＤＱＳチャンネルの非同期可変遅延ライン回路６１５が９０度の遅延位相シフトを持つように設定することによって達成することができ、チャンネルの受信端に送信され、チャンネルの受信端で受信されるＤＱＳ信号はトータル１８０度の遅延位相シフトをするようになる。９０度の遅延位相シフトは、ＤＱＳ＿Ｔ信号とＤＱＳｅ信号との比較を通じて図１３に示している。各々の信号経路で９０度の遅延位相シフトが表れる。また、上述したように、ＤＱＳｅ信号とＤＱｅ＜＃＞信号はチャンネルの受信端で検出するために必要とされる３／４ ＶＤＤＱの大きさを持つ。

以下、本発明の他の実施形態について詳細に説明するが、本明細書で説明したＤＱＳチャンネルにおける９０度の位相遅延シフトは重要な長所を提供する。例えば、上記実施形態ではＢＯＴテスト回路と関連して説明したが、本発明は、例えばＤＤＲ３ ＤＲＡＭのようなメモリ回路を制御するメモリシステムに使用できるメモリコントローラに適用可能である。上述したように、本発明のメモリコントローラは、メモリ装置とメモリコントローラとの間の通信チャンネル間の相対的な信号伝播時間を検出するキャリブレーション接近方式を用いる。同様に、上述したように、本発明によるメモリコントローラは、伝播時間差を検出することに基づいてチャンネルの間のスキューを補償する非同期遅延ライン回路を用いる。ＤＱＳチャンネルが９０度の位相遅延シフトをすることで、メモリコントローラは９０度の位相遅延シフトを要求するＤＤＲ３の仕様に従い作動する。ＤＲＡＭのようなＤＤＲ３メモリと関連して使われる従来のメモリコントローラでは、ＤＱＳ信号で９０度の位相遅延シフトを提供するために別途の位相固定ループ（ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ：ＰＬＬ）又は遅延固定ループ（ｄｅｌａｙ−ｌｏｃｋｅｄ ｌｏｏｐ）が必要であった。本発明による９０度の位相遅延シフトが遅延回路に設定されることによって、このような別途の位相固定ループ又は遅延固定ループが必要なくなる。本発明によるメモリコントローラは、０度の位相のクロックを使用してＤＱＳ信号及びＤＱ信号を送信するように作動できる。

図１４は、本発明の一実施形態によるテスト回路５２０内の遅延処理回路及びスキュー処理回路を示すブロック図である。図１４を参照すると、テスト回路５２０は通信チャンネル３３０に信号を送信し、通信チャンネル３３０から信号を受信する送／受信回路６５３を含む。通信チャンネル３３０は、ＤＱＳチャンネル３３０ａ、ＤＱ＜０＞チャンネル３３０ｂ、及びＤＱ＜１＞チャンネル３３０ｃを含むことができるが、これに限定されるものではない。便宜上、図１４では２つのＤＱチャンネルのみを図示したが、本発明は任意の個数のＤＱチャンネルを含むことができる。上述したように、送／受信回路６５３は、送信回路５２４、５２５、５２６及び受信回路５２８、５２９、５３０を含む。テスト回路５２０は、非同期可変遅延ライン回路６１５、６１６、６１７を含む遅延回路６５２を含む。また、テスト回路５２０は遅延制御回路６５１及びデ−スキュー制御回路６１８を含む。同一な参照番号を持つ構成要素に対する説明は省略する。

図１４を参照すると、デ−スキューキャリブレーションモードにおいて、遅延制御回路６５１は一実施例によるステップ信号であるテスト信号をチャンネル３３０に伝達するように作動する。定常モードで、デ−スキュー制御回路６１８は、ＤＱＳ、ＤＱ＜０＞、ＤＱ＜１＞のような動作信号をチャンネル３３０に伝達するように作動する。このために、遅延制御回路６５１はキャリブレーション信号又は動作信号のうちの１つを選択するように制御されるマルチプレクサ６５５、６５６、６５７を含む。動作信号はマルチプレクサ６５５、６５６、６５７の第１入力に印加され、デ−スキューキャリブレーション信号はマルチプレクサ６５５、６５６、６５７の第２入力に印加される。特に、デ−スキューキャリブレーション信号ＴＸＤＡＴ０は、ＤＱＳチャンネルのマルチプレクサ６５５の第２入力に印加され、デ−スキューキャリブレーション信号ＴＸＤＡＴ１は、ＤＱ＜０＞チャンネル３３０ｂ及びＤＱ＜１＞チャンネル３３０ｃの各々のマルチプレクサ６５６、６５７の第２入力に印加される。上述したＣＡＬ＿ＥＮ信号のようなモード選択信号は、マルチプレクサ６５５、６５６、６５７の選択入力に印加される。キャリブレーションモードで、ＣＡＬ＿ＥＮ信号は論理ハイに活性化され、マルチプレクサ６５５、６５６、６５７はデ−スキューキャリブレーション信号を選択する。通常モードで、ＣＡＬ＿ＥＮ信号は論理ローに非活性化され、マルチプレクサ６５５、６５６、６５７は動作信号を選択する。キャリブレーションモードで、マルチプレクサ６５５はＤＱＳ＿Ｔ信号としてＴＸＤＡＴ０信号を非同期可変遅延ライン回路６１５に出力し、マルチプレクサ６５６、６５７の各々はＤＱ＿Ｔ＜０＞信号及びＤＱ＿Ｔ＜１＞信号としてＴＸＤＡＴ１信号を遅延ライン回路６１６、６１７に出力する。非同期可変遅延ライン回路６１５、６１６、６１７はキャリブレーション信号Ｓ１、Ｓ２、Ｓ３として遅延信号を送信回路５２４、５２５、５２６に各々出力する。

チャンネル３３０ａ、３３０ｂ、３３０ｃの受信端から戻った信号は受信回路（比較器）５２８、５２９、５３０の各々に印加される。受信回路（比較器）５２８、５２９、５３０は戻った反射信号をＲＳ１、ＲＳ２、ＲＳ３信号として各々出力して非同期可変遅延ライン回路６１５、６１６、６１７に提供する。上述したように、非同期可変遅延ライン回路６１５、６１６、６１７は、反射信号ＲＳ１、ＲＳ２、ＲＳ３を遅延して遅延信号ＤＱＳ＿Ｒ、ＤＱ＿Ｒ＜０＞、ＤＱ＿Ｒ＜１＞を出力する。遅延ＤＱチャンネル信号ＤＱ＜０＞、ＤＱ＜１＞は、フリップフロップ６６１、６６２のデータ入力に各々印加される。遅延ＤＱＳチャンネル信号ＤＱＳ＿Ｒは、フリップフロップ６６１、６６２のエッジ−トリガーによる（ｅｄｇｅ−ｔｒｉｇｇｅｒｅｄ）クロック入力に印加され、ＤＱＳ＿Ｒ信号が戻った場合、フリップフロップ６６１、６６２の出力にＤＱ＿Ｒ＜０＞信号及びＤＱ＿Ｒ＜１＞信号の各々をクロックにより出力する。各チャンネルは、遅延及びキャリブレーション制御回路６５８、６５９、６６０を各々含む。ＤＱＳチャンネルの遅延及びキャリブレーション制御回路６５８はＡＮＤゲート６５４の出力を受信し、ＤＱ＜０＞及びＤＱ＜１＞チャンネルの各々の遅延及びキャリブレーション制御回路６５９、６６０は、フリップフロップ６６１、６６２の出力を受信する。遅延及びキャリブレーション制御回路６５８、６５９、６６０は、チャンネルの間の相対的な信号伝播時間差を示す受信した信号に基づいてチャンネルに対する適切な遅延制御信号を各々生成し、チャンネルスキューが除去されるように遅延制御信号ＣＤＬ１、ＣＤＬ２、ＣＤＬ３を通じて非同期可変遅延ライン回路６１５、６１６、６１７を制御し、チャンネルの遅延時間を各々設定する。

本実施形態によるフリップフロップ６６１、６６２は、以下の詳細な説明によって動作する。ＤＱＳ信号が論理ロー状態から活性化された論理ハイ状態に遷移する場合、反射されたＤＱＳ信号が戻って受信され、遅延回路６５２により遅延される。このような遷移は、ＤＱ＿Ｒ＜０＞信号及びＤＱ＿Ｒ＜１＞信号の各々をクロックしてフリップフロップ６６１、６６２に出力されるようにする。ＤＱチャンネルを介して受信端に送信されたキャリブレーション信号が戻り、戻った信号はＤＱＳ＿Ｒ信号がフリップフロップをクロックした時間だけ遅延回路６１６、６１７により遅延され、その場合、ＤＱ＿Ｒ＜０＞信号及びＤＱ＿Ｒ＜１＞信号は論理ハイ状態に活性化され、従って遅延及びキャリブレーション制御回路６５９、６６０に印加されるフリップフロップ６６１、６６２の出力はハイとなる。一方、ＤＱ＿Ｒ＜０＞信号及びＤＱ＿Ｒ＜１＞信号に対する各々の遅延されたキャリブレーション信号がまだ戻らずに論理ローの場合、遅延及びキャリブレーション制御回路６１６、６１７でフリップフロップ６６１、６６２を通じてクロックされる信号はローとなる。従って、フリップフロップ６６１、６６２をクロックするＤＱＳ＿Ｒ信号は、ＤＱ＿Ｒ＜０＞信号及びＤＱ＿Ｒ＜１＞信号をサンプリングして、ＤＱＳキャリブレーション信号が反射されて戻った時間だけ各々のキャリブレーション信号が戻ったかを確認する。このような方式により、ＤＱＳチャンネルとＤＱチャンネルとの間の相対的な伝播時間差が各々検出される。一般に、ＤＱＳ＿Ｒ信号がサンプリングを遂行する場合、即ちフリップフロップ６６１、６６２をクロックする場合、ＤＱ＿Ｒ＜０＞信号及びＤＱ＿Ｒ＜１＞信号の各々はハイ又はローになる。サンプリングする際、ＤＱ＿Ｒ信号がローの場合、そのチャンネルはＤＱＳチャンネルより長い伝播時間を持つ。サンプリングする際、ＤＱ＿Ｒ信号がハイの場合、そのチャンネルはＤＱＳチャンネルより短い伝播時間を持つ。チャンネルの長い伝播時間を持つか（ＤＱ＿Ｒ＝ロー）、又は短い伝播時間を持つか（ＤＱ＿Ｒ＝ハイ）のようなＤＱチャンネルの各々に対する指示はチャンネルのための遅延及びキャリブレーション制御回路６５９、６６０の各々の入力に印加される。指示に基づいてキャリブレーション制御信号ＣＤＬ２、ＣＤＬ３が生成され、ＤＱ＜０＞及びＤＱ＜１＞チャンネルの各々の遅延ライン回路６１６、６１７に印加されて、チャンネルの遅延時間を適切に増加又は減少させる。また、フリップフロップ６６１、６６２の出力はＡＮＤ演算を遂行するＡＮＤゲート６５４の入力に印加され、ＡＮＤ演算の結果は遅延及びキャリブレーション制御回路６５８に印加されて、遅延制御信号ＣＤＬ１が生成され、ＤＱＳチャンネルの非同期可変遅延ライン回路６１５に印加される。ＡＮＤゲート６５４の出力は、ＤＱ＿Ｒ信号が全て論理ハイの場合を除いて論理ローである。ＤＱ＿Ｒ信号のうちの１つが論理ローの場合、即ちＤＱチャンネルのうちの１つがＤＱＳチャンネルより長い伝播時間を持つ場合に、ＤＱＳチャンネルの遅延及びキャリブレーション制御回路６５８に印加される信号は論理ローである。従って、ＡＮＤゲート６５４の出力及びそれに従うＤＱＳチャンネルの遅延及びキャリブレーション制御回路６５８に印加される信号は、ＤＱ＿Ｒ信号が全てハイの場合のみに論理ハイレバルを有し、この場合、ＤＱＳチャンネルの伝播時間が全てのＤＱチャンネルの伝播時間より長いことを示す。ＤＱＳチャンネルの遅延及びキャリブレーション制御回路６５８は、ＤＱＳチャンネルとＤＱチャンネルの伝播時間に対する希望する関係に従いＤＱＳチャンネルの非同期可変遅延ライン回路６１５の遅延時間を調節することにＡＮＤゲート６５４の出力信号を用いる。本実施形態によれば、ＤＱＳチャンネルの非同期可変遅延ライン回路６１５の遅延時間は、ＤＤＲ３の仕様に適合させるために、ＤＱチャンネルに対して９０度の遅延位相シフトを持つように設定される。遅延及びキャリブレーション制御回路６５８は、チャンネルに対する希望する相対的な伝播時間に基づいて遅延時間を更に調節できる。

図１５は、本発明の一実施形態による遅延回路、特に図１４の遅延回路６１７を詳細に示すブロック図である。入力信号ＲＳ３は制御可能なトライステート通過バッファー回路６７４を介して非同期遅延ライン６７８で受信される。トライステート通過バッファー６７４は、受信イネーブル制御信号ＲＸ＿ＥＮにより制御されて、入力信号ＲＳ３が非同期遅延ライン６７８に印加されるようにする。非同期遅延ライン６７８の出力は反転トライステートバッファー６７３及び反転バッファー６７１を介してチャンネルに伝えられる。送信イネーブル制御信号ＴＸ＿ＥＮが論理ハイの場合、トライステートバッファー６７３は活性化され、出力信号はＳ３信号としてチャンネルに伝えられる。反転トライステートバッファー６７２は、ＲＸ＿ＥＮ信号が論理ハイの場合に活性化される。また、非同期遅延ライン６７８の出力はＲＸ＿ＥＮ信号により制御される更に他のトライステート通過バッファー６７６に連結される。チャンネルで信号が受信され、ＲＸ＿ＥＮ信号が論理ハイの場合、バッファー６７６は活性化され、チャンネルで受信された信号はＤＱ＿Ｒ信号としてバッファー６７６の出力に表れる。チャンネルに信号が送信され、ＴＸ＿ＥＮ信号が論理ハイの場合、ＦＥＴトランジスタ６７７はバッファー６７６の出力を非活性化させる。ＤＱ＿Ｔ信号は、更に他のトライステート通過バッファー６７５の入力に印加される。ＤＱ＿Ｔ信号が送信のためにチャンネルに伝えられる場合、ＴＸ＿ＥＮ信号は論理ハイとなり、ＤＱ＿Ｔ信号はバッファー６７５を介して非同期遅延ライン６７８に印加される。本実施形態によれば、非同期遅延ライン６７８の遅延時間は遅延制御信号ＣＤＬ３により設定される。

図１６は、本発明の一実施形態によるデ−スキューキャリブレーション信号ＴＸＤＡＴ０、ＴＸＤＡＴ１を生成する図１４のデ−スキュー制御回路を詳細に示すブロック図である。図１６を参照すると、デ−スキュー制御回路６１８は複数のＤフリップフロップ６７９を含む。例えば、図１６では１１個のＤフリップフロップ６７９を図示した。第１〜第１０フリップフロップのＱ出力は、各々次のステージのＤフリップフロップのＤ入力に印加される。第１１フリップフロップのＱＢ出力は第１フリップフロップのＤ入力に連結される。ＴＸＤＡＴ０信号は、第９フリップフロップのＱＢ出力から反転バッファー６８１を介して抽出され、ＴＸＤＡＴ１信号は、第１０フリップフロップのＱＢ出力から反転バッファー６８０を介して抽出される。システムクロック信号ＣＬＫは第１〜８、１０、１１フリップフロップのＣＫ入力に印加され、反転クロック信号ＣＬＫＢは第９フリップフロップのＣＫ入力に印加される。その結果、ＴＸＤＡＴ０信号とＴＸＤＡＴ１信号はクロック信号ＣＬＫの毎１０サイクル毎に周期的に状態を変更し、１８０度の位相差を持つ。

図１７〜図１９は、本発明のシステム、特に図１１及び図１４のテスト回路５２０に対する複数の信号を示すタイミング図である。図１７を参照すると、クロック信号ＣＬＫ、ＤＱ信号及びＤＱＳ信号を図示した。図１７のタイミング図は、ＤＱデータ信号に対し、９０度の遅延位相シフトを持つＤＱＳ信号を示す。上述したように、このような内蔵された（ｂｕｉｌｔ−ｉｎ）９０度の位相遅延は、本発明によるテスト回路がＤＤＲ３ ＤＲＡＭメモリのようなメモリを制御するメモリコントローラとして具現された場合、有用に使用できる。

図１８は、ＤＱＳ、ＤＱＳ＿Ｔ、ＤＱＳ＿Ｒ、ＤＱ＜０＞、ＤＱ＿Ｔ、ＤＱ＿Ｒ、及びＣＬＫ信号の相対的なタイミングを示す。上述したように、図１８のタイミング図において、ＤＱＳ＿Ｔ信号はＤＱ＿Ｔ信号に対して１８０度先行する位相を持つ。また、本実施形態によるＤＱＳ信号はＤＱ＜０＞信号に対して９０度先行する位相を持つ。このような位相シフトは、本発明がＤＤＲ３ ＤＲＡＭメモリのようなメモリを制御することに使われるメモリコントローラに適用される場合、有用に使用できる。参照符号２ＴＤは、チャンネルの送信端からチャンネルの受信端へ転送されてチャンネルの送信端に戻った信号の伝播時間を示す。

図１９は、ＣＬＫ信号、ＴＸＤＡＴ信号、ＴＸＤＡＴ０又はＴＸＤＡＴ１信号、Ｓ信号Ｓ２又はＳ３信号、ＤＱ信号ＤＱ＜０＞又はＤＱ＜１＞、ＴＸ＿ＥＮ信号、及びＲＸ＿ＥＮ信号の相対的なタイミングを示す。上述したように、Ｓ信号はＴＸＤＡＴ信号がＤＥＬＡＹ１だけ遅れた信号である。また、ＴＸＤＡＴ信号は、ＣＬＫ信号の毎１０周期毎に状態を変更する周期的信号である。例えば、ＴＸＤＡＴ信号の周期は、ＣＬＫ信号の周期の２０倍でありうる。

図２０は、本発明の一実施形態によるＴＸ＿ＥＮ信号及びＲＸ＿ＥＮ信号を生成する回路６８５を示すブロック図である。図１９のタイミング図及び図２０のブロック図を参照すると、ＴＸ＿ＥＮ信号及びＲＸ＿ＥＮ信号を生成する回路６８５はＳ３信号及びＴＸＤＡＴ１信号を受信するＡＮＤゲート６８４を含む。ＡＮＤ演算の結果は、ＲＸ＿ＥＮ信号として出力される。また、ＡＮＤゲート６８４の出力信号は反転バッファー６８３に印加される。反転バッファー６８３はＴＸ＿ＥＮ信号として反転信号を出力する。

上述したように、本発明の特徴の１つは、ＤＱ信号を伝達するチャンネルに対し、ＤＱＳ信号を伝達するチャンネルが９０度の位相シフトを持つということである。このような本発明の特徴は、ＤＤＲ３メモリのようなメモリを制御するメモリコントローラに適用可能である。本発明が適用されたメモリコントローラは、従来のメモリコントローラのように希望する位相シフトを提供する別途のＰＬＬ又はＤＬＬ回路を必要としない。しかし、本発明は９０度の位相シフトのみに適用されるものではなく、任意の位相シフトに対して適用可能である。例えば、本発明は、ＧＤＤＲ５（ｇｒａｐｈｉｃｓ ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ、ｖｅｒｓｉｏｎ ５）、ＸＤＲ（ｅｘｔｒｅｍｅ ｄａｔａ ｒａｔｅ）、又はＱＤＲ（ｑｕａｄ ｄａｔａ ｒａｔｅ）仕様のシステムに適用可能である。これらのシステムではＤＱＳ信号とＤＱ信号との間に４５度の位相シフトが要求される。本発明によれば、ＤＱＳチャンネルと関連した遅延ラインの位相シフトを４５度に設定できる。従って、チャンネルの間のスキューを除去するために、本発明によるスキュー減少／除去方法が適用できる。

また、図１４及び図１６を参照すると、４５度の位相シフトが使われる場合、２つのデ−スキューキャリブレーション信号ＴＸＤＡＴ０、ＴＸＤＡＴ１は、ＴＸＤＡＴ０信号がＴＸＤＡＴ１信号より９０度先行する位相を持つように生成される。これは、図１４及び図１６のデ−スキュー制御回路に含まれるフリップフロップが図１４及び図１６に示したものと異なる構成で連結されることによって達成できる。特に、図２１は、本発明の一実施形態によるＴＸＤＡＴ０信号がＴＸＤＡＴ１信号に対し、９０度先行する位相を持つデ−スキュー制御回路６１８ａを示すブロック図である。図２１を参照すると、デ−スキュー制御回路６１８ａは複数のＤフリップフロップ６７９ａを含む。例えば、図２１では１１個のＤフリップフロップ６７９ａを図示した。第１〜第１０フリップフロップのＱ出力は、各々次のステージのＤフリップフロップのＤ入力に印加され、第１１フリップフロップのＱＢ出力は、第１フリップフロップのＤ入力に連結される。ＴＸＤＡＴ０信号は、第１０フリップフロップのＱ出力から抽出され、ＴＸＤＡＴ１信号は第９フリップフロップのＱ出力から抽出される。システムクロック信号ＣＬＫは、第１０フリップフロップを除外した全てのフリップフロップのＣＫ入力に印加され、反転クロック信号ＣＬＫＢは第１０フリップフロップのＣＫ入力に印加される。その結果、ＴＸＤＡＴ０信号とＴＸＤＡＴ１信号は周期的に状態を変更し、９０度の位相差を持つ。

図２２〜２６は、各々本発明によるチャンネルデ−スキュー過程を示すそれぞれ異なる場合のタイミング図である。特に、図２２は本発明の基本的なデ−スキュー過程を示す。図２３及び図２４は、ＤＱＳチャンネルがＤＱチャンネルより小さな伝播時間を持つ短いチャンネルの場合のデ−スキュー過程を示す。図２５及び図２６は、ＤＱＳチャンネルがＤＱチャンネルより大きい伝播時間を持つ長いチャンネルの場合のデ−スキュー過程を示す。図２２〜２６のタイミング図は、ＤＱ＜０＞、ＤＱ＜１＞、ＤＱ＜２＞の３個のＤＱチャンネルに対するタイミングを示す。上述した詳細な説明及び図面では、２つのＤＱチャンネルを図示したが、ここでは便宜上、３個のＤＱチャンネルについて図示した。更に、本発明は任意の個数のＤＱチャンネルに対して適用可能である。

図２２を参照すると、ＤＱＳ＿Ｒ信号はデ−スキュー基準時間に到達する。全ての信号ＤＱＳ＿Ｒ、ＤＱ＿Ｒ＜０＞、ＤＱ＿Ｒ＜１＞、ＤＱ＿Ｒ＜２＞がデ−スキュー基準時間に到達してチャンネルの間のスキューが除去されることが好ましい。従って、図２２の矢印で示したように、ＤＱ＜０＞、ＤＱ＜１＞、ＤＱ＜２＞チャンネルで遅延時間を調節して、全てデ−スキュー基準時間に到達するようにすることが好ましい。

一般的に、スキュー除去過程は、コース調節ステップ（ｃｏａｒｅ ｅｔｕｎｉｎｇ ｓｔｅｐ）及びファイン調節ステップ（ｆｉｎｅ ｔｕｎｉｎｇ ｓｔｅｐ）の２つのステップで遂行される。本発明のコース調節ステップでは、少なくとも１つのＤＱチャンネルの時間と整列するように（ａｌｉｇｎ）、先にＤＱＳチャンネルの遅延時間が調節される。コース調節ステップが完了すると、ＤＱチャンネルの遅延時間を調節するファイン調節ステップを遂行し、ＤＱＳチャンネルと全てのＤＱチャンネルが整列するようにする。

図２３を参照すると、短いＤＱＳチャンネルを持つ場合を図示する。この場合、ＤＱＳ＿Ｒ信号が論理ハイ状態に遷移してフリップフロップ（即ち、図１４のフリップフロップ）をクロックする場合、少なくとも１つのＤＱ信号は論理ハイ状態に遷移せず、ＡＮＤゲート６５４の出力は論理ローであって、ＤＱＳチャンネルが少なくとも１つのＤＱチャンネルより短い伝播時間を持つことを示す。これを解決するために、コース調節ステップで、図２３に示した矢印のように、遅延及びキャリブレーション制御回路６５８の制御信号に基づいてＤＱＳチャンネルの非同期可変遅延ライン回路６１５に追加的な遅延が提供される。複数のキャリブレーション信号がチャンネルを介して送信され、反射されて戻り、ＡＮＤゲート６５４の出力が論理ハイになるまでＤＱＳチャンネルの遅延を増加しながらこのような過程が繰り返され、ＤＱＳ＿Ｒ信号がデ−スキュー基準時間に到達した場合、全てのＤＱ＿Ｒ信号が論理ハイを示す。図２３に示した実施形態において、これはＤＱＳ＿Ｒ信号がＤＱ＜２＞信号と実質的にラインを合わせ、フリップフロップを通じて信号をクロックすることに関連した遅延を許容する場合に発生する。従って、コース調節ステップで、この場合にはＤＱ＿Ｒ＜２＞チャンネルである最も長い伝播時間を持つＤＱチャンネルの時間と整列するようにＤＱＳチャンネルを遅延させる。

次に、図２４に示すように、ＤＱＳチャンネルと全てのＤＱチャンネルの時間が整列するようにファイン調節ステップを遂行する。図２４に示すように、コース調節ステップの以後に、ＤＱＳ＿Ｒ信号はＤＱ＿Ｒ＜２＞信号の時間と整列する。キャリブレーション信号が繰り返しチャンネルを介して送信され、戻った反射信号が検出されながらキャリブレーションが続くことによって、ＤＱＳ＿Ｒ信号は、各々のフリップフロップを通じてＤＱ＿Ｒ＜０＞、ＤＱ＿Ｒ＜１＞、ＤＱ＿Ｒ＜２＞信号を続けてクロックし、フリップフロップの出力は各々遅延及びキャリブレーション制御回路（図１４の６５９、６６０参照）に印加される。ＤＱ＿Ｒ＜０＞及びＤＱ＿Ｒ＜１＞信号が論理ハイに遷移した後に、ＤＱＳ＿Ｒ信号が論理ハイに遷移するため、フリップフロップのハイ出力は遅延及びキャリブレーション制御回路の各々に印加される。遅延及びキャリブレーション制御回路は遅延制御信号を生成し、遅延ライン回路に伝達してＤＱ＜０＞及びＤＱ＜１＞チャンネルの遅延を増加させる。既にＤＱＳ＿Ｒ及びＤＱ＿Ｒ＜２＞信号の時間は整列したので、チャンネルは遅延されない。この過程はＤＱ＿Ｒ＜０＞及びＤＱ＿Ｒ＜１＞信号の各々が論理ローに遷移するまで続く。ＤＱ＿Ｒ＜０＞及びＤＱ＿Ｒ＜１＞信号の各々が論理ローに遷移することは、ＤＱＳ＿Ｒ信号がフリップフロップをクロックする前にＤＱ＿Ｒ＜０＞及びＤＱ＿Ｒ＜１＞信号の各々が到達しないことを示す。この時点で、全ての信号（ＤＱＳ＿Ｒ、ＤＱ＿Ｒ＜０＞、ＤＱ＿Ｒ＜１＞、及びＤＱ＿Ｒ＜２＞）の時間は整列する。その結果、チャンネルの間の遅延時間の差によるチャンネルの間のスキューは除去される。

図２５を参照すると、長いＤＱＳチャンネルを持つ場合を図示する。この場合、ＤＱＳ＿Ｒ信号が論理ハイ状態に遷移してフリップフロップ（即ち、図１４のフリップフロップ）をクロックする場合、全てのＤＱ信号は論理ハイ状態に遷移し、ＡＮＤゲート６５４の出力は論理ハイであって、ＤＱＳチャンネルが全てのＤＱチャンネルより長い伝播時間を有することを示す。これを解決するために、コース調節ステップで、図２５に示した矢印のように、遅延及びキャリブレーション制御回路６５８の制御信号に基づいてＤＱＳチャンネルの非同期可変遅延ライン回路６１５の遅延を減少させる。複数のキャリブレーション信号がチャンネルを介して送信され、反射されて戻り、ＡＮＤゲート６５４の出力が論理ローになるまでＤＱＳチャンネルの遅延が減少しながらこのような過程は繰り返され、ＤＱＳ＿Ｒ信号が到達する場合、少なくとも１つのＤＱ＿Ｒ信号が論理ローを示す。図２５に示した実施形態において、これはＤＱＳ＿Ｒ信号がＤＱ＜２＞信号と実質的にラインを合わせて、フリップフロップを通じて信号をクロックすることに関連した遅延を許容する場合に発生する。従って、コース調節ステップで、この場合にはＤＱ＿Ｒ＜２＞チャンネルである最も短い伝播時間を持つＤＱチャンネルの時間と整列するようにＤＱＳチャンネル遅延を減少させる。

次に、図２６に示すように、ＤＱＳチャンネルと全てのＤＱチャンネルの時間が整列するようにファイン調節ステップを遂行する。図２６に示すように、コース調節ステップの以後に、ＤＱＳ＿Ｒ信号はＤＱ＿Ｒ＜２＞信号の時間と整列する。キャリブレーション信号が繰り返しチャンネルを介して送信され、戻った反射信号が検出されながらキャリブレーションが続くことによって、ＤＱＳ＿Ｒ信号は各々のフリップフロップを通じてＤＱ＿Ｒ＜０＞、ＤＱ＿Ｒ＜１＞、ＤＱ＿Ｒ＜２＞信号を続けてクロックし、フリップフロップの出力は各々遅延及びキャリブレーション制御回路（図１４の６５９、６６０参照）に印加される。ＤＱ＿Ｒ＜０＞及びＤＱ＿Ｒ＜１＞信号が論理ハイに遷移した後に、ＤＱＳ＿Ｒ信号が論理ハイに遷移するため、フリップフロップのハイ出力は遅延及びキャリブレーション制御回路の各々に印加される。遅延及びキャリブレーション制御回路は、遅延制御信号を生成し、遅延ライン回路に伝達してＤＱ＜０＞及びＤＱ＜１＞チャンネルの遅延を増加させる。既にＤＱＳ＿Ｒ及びＤＱ＿Ｒ＜２＞信号の時間は整列したので、チャンネルは遅延されない。この過程は、ＤＱ＿Ｒ＜０＞及びＤＱ＿Ｒ＜１＞信号の各々が論理ローに遷移するまで続く。ＤＱ＿Ｒ＜０＞及びＤＱ＿Ｒ＜１＞信号の各々が論理ローに遷移することは、ＤＱＳ＿Ｒ信号がフリップフロップをクロックする前にＤＱ＿Ｒ＜０＞及びＤＱ＿Ｒ＜１＞信号の各々が到達しないことを示す。この時点で、全ての信号（ＤＱＳ＿Ｒ、ＤＱ＿Ｒ＜０＞、ＤＱ＿Ｒ＜１＞、及びＤＱ＿Ｒ＜２＞）の時間は整列する。その結果、チャンネルの間の遅延時間の差によるチャンネルの間のスキューは除去される。

図２７は、本発明の一実施形態による複数の通信チャンネルの間のスキューを減少又は除去する方法を示すフローチャートである。図２７を参照すると、ステップ７００で、ステップ信号のような基準信号が複数のチャンネルの入力端に送信される。ステップ７１０で、チャンネルの出力端で反射された複数の反射信号がチャンネルの入力端で受信される。ステップ７２０で、反射信号に基づいてチャンネルの間の相対的な信号伝播時間差が検出される。ステップ７３０で、検出された相対的な信号伝播時間差に基づいて少なくとも１つのチャンネルに対する信号伝播遅延が設定される。

図２８は、本発明の他の実施形態による複数の通信チャンネルの間のスキューを減少又は除去する方法を示すフローチャートである。図２８を参照すると、ステップ７４０で、ステップ信号のような第１信号が第１チャンネルの送信端から受信端へ送信される。ステップ７５０で、ステップ信号のような第２信号が第２チャンネルの送信端から受信端へ送信される。ステップ７６０で、第１チャンネルの送信端で第１信号が反射されて戻った信号が受信される。ステップ７７０で、第２チャンネルの送信端で第２信号の反射信号が受信されたかを示す信号がサンプリングされる。サンプリングは第１チャンネルの送信端で第１信号が反射されて戻った信号によりトリガーされる。

図２９は、本発明の一実施形態によるメモリ回路と制御信号及びデータ信号を通信することに使われる通信チャンネルのスキューを減少させたメモリ回路を制御する方法を示すフローチャートである。ステップ７８０で、メモリコントローラとメモリ回路との間に信号を伝達する複数の通信チャンネルが提供される。ステップ７９０で、ステップ信号のような基準信号が複数のチャンネルの入力端に送信される。ステップ８００で、チャンネルの出力端で反射された複数の反射信号がチャンネルの入力端で受信される。ステップ８１０で、反射信号に基づいてチャンネルの間の相対的な信号伝播時間差が検出される。ステップ８２０で、検出された相対的な信号伝播時間差に基づいて少なくとも１つのチャンネルに対する信号伝播遅延が設定される。

図３０は、本発明の一実施形態によるメモリコントローラが複数の通信チャンネルを介してメモリ回路と制御信号及びデータ信号を通信するメモリシステムにおけるチャンネルの間のスキューを減少又は除去する方法を示すフローチャートである。本方法によれば、ステップ８３０で、メモリ回路、メモリコントローラ、及び通信チャンネルが提供される。ステップ８４０で、ステップ信号のような基準信号が複数のチャンネルの入力端に送信される。ステップ８５０で、チャンネルの出力端で反射された複数の反射信号がチャンネルの入力端で受信される。ステップ８６０で、反射信号に基づいてチャンネルの間の相対的な信号伝播時間差が検出される。ステップ８７０で、検出された相対的な信号伝播時間差に基づいて少なくとも１つのチャンネルに対する信号伝播遅延が設定される。

図３１は、本発明の他の実施形態による複数のチャンネルの間のスキューを減少又は除去する方法を示すフローチャートである。本方法によれば、ステップ８８０で、第１信号が第１チャンネルの送信端から受信端へ送信される。ステップ８９０で、第２信号が第２チャンネルの送信端から受信端へ送信される。ステップ９００で、第１信号が反射されて戻った信号が第１チャンネルの送信端で受信される。ステップ９１０で、第２信号の反射信号が受信されたかを示す信号が第２チャンネルの送信端でサンプリングされる。サンプリングは第１チャンネルの送信端で第１信号が反射されて戻った信号によりトリガーされる。ステップ９２０で、第１チャンネルの遅延が調節される。ステップ８８０〜９２０は、第１チャンネルの遅延に対する繰り返し調節に基づいて第２チャンネルの送信端で第２信号の反射信号が受信されたかを示す信号の論理状態が変わるまで繰り返される。このために、ステップ９３０で、信号の論理状態が変わったか否かを判断する。信号の論理状態が変わらない場合、ステップ８８０〜９２０が繰り返される。信号の論理状態が変わった場合、即ち第１信号と第２信号の時間が整列された場合、ステップ９４０が続けて進行される。

コース調節過程と呼ばれるステップ８８０〜９３０の初期調節過程では、ＤＱＳチャンネル（即ち、第１チャンネル）とＤＱチャンネルのうちの１つ（即ち、第２チャンネル）の時間が整列されるまでＤＱＳチャンネルの遅延が調節される。その結果、第１チャンネルと第２チャンネル（即ち、ＤＱＳチャンネルとＤＱチャンネルのうちの１つ）間のスキューが除去される。ステップ９３０でコース調節ステップが完了した後、ステップ９４０でＤＱＳチャンネルと互いに整列するように全てのＤＱチャンネルが調節されるファイン調節ステップが始まる。ステップ９４０〜９９０に示したファイン調節ステップは、フローチャートで第３チャンネルとした他のＤＱチャンネルのうちの１つに対してのみ図示する。ステップ９４０〜９９０のファイン調節ステップはＤＱチャンネルの各々に対して繰り返される。

ステップ９４０で、第１チャンネル（即ち、ＤＱＳチャンネル）の送信端から受信端へ第３信号が送信される。ステップ９５０で、第３チャンネル（即ち、更に他のＤＱチャンネル）の送信端から受信端へ第４信号が送信される。ステップ９６０で、第１チャンネルの送信端で第３信号が反射されて戻った信号が受信される。ステップ９７０で、第３チャンネルの送信端で第４信号の反射信号が受信されたかを示す信号がサンプリングされる。サンプリングは、第１チャンネルの送信端で第３信号が反射されて戻った信号によりトリガーされる。ステップ９８０で、第３チャンネルの遅延が調節される。ステップ９４０〜９８０は、第３チャンネルの遅延に対する繰り返し調節に基づいて第３チャンネルの送信端で第４信号の反射信号が受信されたかを示す信号の論理状態が変わるまで繰り返される。このために、ステップ９９０で、信号の論理状態が変わったか否かを判断する。信号の論理状態が変わらない場合、ステップ９４０〜９８０が繰り返される。信号の論理状態が変わった場合、即ち第３信号と第４信号の時間が整列された場合、プロセスは終了する。ステップ９４０〜９８０のファイン調節過程は、全ての他のチャンネル（即ち、全ての他のＤＱチャンネル）に対して繰り返され、全てのチャンネルに対して完了した場合、全ての反射信号の時間は整列される。これは全てのチャンネルの間のスキューが除去されたことを意味する。

上述したように、本発明のスキュー減少接近方式は、テストされるメモリ装置と自動テスト装置との間のインターフェースを提供するＢＯＴチップテスト回路内でスキューを減少するメモリテスト環境に用いられる。また、本発明のデ−スキュー過程は、メモリ回路を制御することに使われるメモリコントローラに適用できる。図３３は、本発明の一実施形態によるデ−スキュー過程を用いるメモリコントローラを含むメモリ装置のブロック図である。図３３を参照すると、メモリコントローラ１０００は、インターフェース１０２０の通信チャンネルを介してメモリ回路１０１０とインターフェースする。ここで、上述した本発明により、インターフェース１０２０のチャンネルのスキューが減少又は除去される。また、チャンネルに対し、予め決定された希望する位相シフトが適用できる。メモリコントローラ１０００の外部又は内部で生成される制御信号ＳＳ１、ＳＳ２、…、ＳＳｎは相応する信号ＳＳ１Ｐ、ＳＳ２Ｐ、…、ＳＳｎＰを生成することに使われる。相応する信号ＳＳ１Ｐ、ＳＳ２Ｐ、…、ＳＳｎＰはスキューが減少又は除去され、予め定まった希望する位相関係を有し、チャンネルを介してメモリ回路１０１０に伝達される。

図３４は、本発明の一実施形態によるインターフェース１０２０のチャンネルを介してメモリ回路１０１０とインターフェースし、スキューが減少したメモリコントローラ１０００を示すブロック図である。図３４のブロック図は、チャンネルを介してメモリコントローラ１０００とメモリ回路１０１０との間に伝えられる信号の例を示した。例えば、信号は、クロック信号ＣＫ、書込みクロック信号ＷＣＫ、コマンド信号ＣＭＤ、アドレス信号ＡＤＤＲ、データ信号ＤＡＴＡ、及び誤り検出及び訂正信号ＥＤＣを含む。

本発明によれば、スキュー減少機能を持つメモリコントローラは、複数のメモリとインターフェースできる。複数のメモリはＳＩＭＭ（ｓｉｎｇｌｅ ｉｎｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）、又はＤＩＭＭ（ｄｕａｌ ｉｎｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）のようなメモリモジュールに含まれる複数のメモリでありうる。図３５は、本発明によるメモリモジュール１０１１に含まれる複数のメモリ回路１０１２、１０１４、１０１６とインターフェースし、複数のメモリ回路１０１２、１０１４、１０１６を制御し、スキューが減少したメモリコントローラ１０００を示すブロック図である。図３５を参照すると、メモリコントローラ１０００は、本発明による減少したスキューを持つチャンネル又はインターフェース１０２０を介してメモリ回路１０１２、１０１４、１０１６と通信する。メモリモジュール１０１１はインターフェース１０２０のチャンネルを介してメモリコントローラ１０００とインターフェースするメモリバス１０１８を含む。メモリ回路１０１２、１０１４、１０１６の各々は、バスインターフェース１０２２、１０２４、１０２６を介してメモリバス１０１８とインターフェースする。

本発明によれば、スキュー減少能力を持つメモリコントローラは、多様な処理システム、即ち制御されるメモリを用いる任意のシステムに適用可能である。例えば、図３６は、本発明によるメモリコントローラ１０００が利用できる一般的な処理システムを示すブロック図である。図３６を参照すると、メモリコントローラ１０００は、インターフェース１０２０を介してメモリ回路１０１０と通信する。メモリ回路１０１０は、１つのメモリ回路又はメモリモジュールに含まれる複数のメモリ回路でありうる。インターフェース１０２０は、本発明によるスキューが減少したチャンネルを含む。また、メモリコントローラ１０００は更に他のインターフェース１０３２を介してモニター１０３０でユーザとインターフェースできる。メモリコントローラ１０００は更に他のインターフェース１０３６を介してシステムの機能を遂行することに必要とされる回路を含むチップセット１０３４とインターフェースできる。

本発明によれば、スキュー減少機能を持つメモリコントローラは、一般的なコンピュータ又は処理システムに適用できる。図３７は、本発明によるスキューが減少したメモリコントローラを使用する一般的なコンピュータ又は処理システムを示すブロック図である。図３７を参照すると、このような特別な実施形態において、本発明のメモリコントローラ１０００は、チップセット１０４２の内部に含まれうる。メモリコントローラ１０００は、インターフェース１０２０を介してメモリ回路（メインメモリ）１０１０と通信する。メモリ回路１０１０は、１つのメモリ回路又はメモリモジュールに含まれる複数のメモリ回路でありうる。インターフェース１０２０は、本発明によるスキューが減少したチャンネルを含む。チップセット１０４２は更に他のインターフェース１０４４を介してシステムを作動させるＣＰＵ１０４６と通信する。チップセット１０４２及びＣＰＵ１０４６は、モニター１０３０を介してユーザと通信する。モニター１０３０の映像データは、インターフェース１０５０を介してチップセット１０４２とグラフィックカード１０４８との間で通信される。グラフィックカード１０４８は、更に他のインターフェース１０３２を介してモニター１０３０と通信する。

図３８は、本発明によるスキューが減少した通信チャンネルを介して伝えられる複数の信号の例を図示した多様な種類のメモリ装置とインターフェースするスキューが減少したメモリコントローラを示すブロック図である。図３８を参照すると、メモリコントローラは、複数のメモリコントローラ１０００ａ、１０００ｂ、１０００ｃ、１０００ｄで図示した。複数のメモリコントローラ１０００ａ、１０００ｂ、１０００ｃ、１０００ｄは、インターフェースのための回路を持つ１つのメモリコントローラでありうる。複数のメモリコントローラ１０００ａ、１０００ｂ、１０００ｃ、１０００ｄの各々は、本発明によるスキューが減少したインターフェース１０２０ａ、１０２０ｂ、１０２０ｃ、１０２０ｄを介してメモリ装置１０１０ａ、１０１０ｂ、１０１０ｃ、１０１０ｄとインターフェースする。

図３８を参照すると、メモリコントローラ１０００ａと、例えばＤＲＡＭ装置でありうるメモリ装置１０１０ａとの間のインターフェース１０２０ａは、／ＣＳ、ＤＫＥ、／ＲＡＳ、／ＣＡＳ、／ＷＥのような制御信号Ｃ／Ｓ、アドレス信号ＡＤＤＲ、及びデータ信号ＤＱを伝達する。メモリコントローラ１０００ｂとメモリ装置１０１０ｂとの間のインターフェース１０２０ｂは、制御及びアドレス信号がパケット化されたＣ／Ａパケット信号及びデータ信号ＤＱ）を伝達する。メモリコントローラ１０００ｃとメモリ装置１０１０ｃとの間のインターフェース１０２０ｃは、Ｃ／Ａ／ＷＤパケット信号及びデータ信号Ｑを伝達する。Ｃ／Ａ／ＷＤパケット信号は、制御信号、アドレス信号、及び書込みデータがパケット化された信号である。メモリコントローラ１０００ｄと、例えばフラッシュＳＲＡＭメモリ装置でありうるメモリ装置１０１０ｄとの間のインターフェース１０２０ｄは、制御信号Ｃ／Ｓと共に、コマンド、アドレス、及びデータ信号Ｃ／Ａ／ＤＱを伝達する。

本発明によれば、スキュー減少機能を持つメモリコントローラは、メモリ装置を制御し、ＡＭＢ（ａｄｖａｎｃｅｄ ｍｅｍｏｒｙ ｂｕｆｆｅｒ）構成を使用するチャンネルのスキューを減少又は除去することに使用できる。図３９は、本発明の一実施形態によるＡＭＢを使用するメモリシステムをテストするシステムを示すブロック図である。図３９を参照すると、図３９のシステムは、ＦＢＤＩＭＭ（ｆｕｌｌｙ ｂｕｆｆｅｒｅｄ ＤＩＭＭ）メモリモジュールのようなメモリモジュール１１０２とインターフェースしてメモリモジュール１１０２に含まれるメモリ装置１１０４をテストする自動テスト装置１１００を含む。例えば、メモリ装置１１０４はＤＲＡＭ装置でありうる。また、メモリモジュール１１０２はメモリバス１１０８を介してメモリ装置１１０４とインターフェースするＡＭＢ部１１０６を含む。ＡＭＢ部１１０６は、本発明のスキュー減少機能を持つように装着することができ、メモリバス１１０８のチャンネルの間のスキューが除去される。また、図３９のシステムは、自動テスト装置１１００を使用するテストシステムでない、通信チャンネルの間のタイミングをキャリブレーションする正常なメモリ動作システムに使用できる。従来のＦＢＤＩＭＭシステムの動作及び制御については、例えば米国登録特許第７，３４３，５３３号に説明されており、本発明の内容はその全体として参照文献に含まれる。

以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

本発明は、例えばＤＤＲ３ ＤＲＡＭメモリ回路のような高速のメモリ回路との通信に使われるチャンネルの間のスキューを減少又は除去することで、従来技術の１つ以上の制限を除去する。本発明は、メモリ回路のテストに使われるテスト回路及び／又はメモリ回路の制御に使われるメモリコントローラ及び／又はメモリ回路を使用するメモリシステムに適用できる。

１０ テストシステム
１２、１１００ 自動テスト装置
１４ 被検査素子
１６、４２０、５２０ テスト回路
１８、１０２０、１０２０ａ〜１０２０ｄ、１０３２、１０３６、１０４４、１０５０ インターフェース
２０ａ〜２０ｎ、３３０、３３０ａ〜３３０ｄ （通信）チャンネル
３８０ ダミーウエハ
３８１ 導体パターン
４２２、５２２ 処理回路
４２４、４２５、４２６、４２７、５２４、５２５、５２６、５２７、５９３、５９４、５９５ 送信回路
４２８、４２９、４３０、４３１、５２８、５２９、５３０、５３１、５９６、５９７、５９８ 受信回路
５８０、１０１０、１０１２、１０１４、１０１６ メモリ回路
５９１ 基準電圧生成器
５９２ キャリブレーションマルチプレクサ
６１１、６１２、６１３ 有限状態マシン（ｆｉｎｉｔｅ ｓｔａｔｅ ｍａｃｈｉｎｅ：ＦＳＭ）
６１４、６５４、６８４ ＡＮＤゲート
６１５、６１６、６１７ 非同期可変遅延ライン回路
６１８、６１８ａ デ−スキュー制御回路、デ−スキュー制御ブロック
６１９、６２０、６２１、６７９、６７９ａ Ｄフリップフロップ
６２２、６２３ センスアンプ
６３１ 遅延素子
６３２ 受信トライステートバッファー
６３３ 反転トライステート通過バッファー
６３４ 送信バッファー
６３６、６３７、６７４、６７５、６７６ トライステート通過バッファー（ｔｒｉ−ｓｔａｔｅ ｐａｓｓ ｂｕｆｆｅｒ）
６３８、６７７ ＦＥＴトランジスタ
６５１ 遅延制御回路
６５２ 遅延回路
６５３ 送／受信回路
６５５、６５６、６５７ マルチプレクサ
６５８、６５９、６６０ 遅延及びキャリブレーション制御回路
６６１、６６２ フリップフロップ
６７１、６８０、６８１、６８３ 反転バッファー
６７２、６７３ 反転トライステートバッファー
６７８ 非同期遅延ライン
６８５ ＴＸ＿ＥＮ信号及びＲＸ＿ＥＮ信号を生成する回路
１０００、１０００ａ〜１０００ｄ メモリコントローラ
１０１０ａ〜１０１０ｄ、１１０４ メモリ装置
１０１１、１１０２ メモリモジュール
１０１８、１１０８ メモリバス
１０２２、１０２４、１０２６ バスインターフェース
１０３０ モニター
１０３４、１０４２ チップセット
１０４６ ＣＰＵ
１０４８ グラフィックカード
１１０６ ＡＭＢ（ａｄｖａｎｃｅｄ ｍｅｍｏｒｙ ｂｕｆｆｅｒ）部
２０００ プル−アップ制御回路
２００２ プル−ダウン制御回路
２００４、２０１０ 反転回路
２００６、２００８ ＮＯＲゲート
２０１２、２０１４ ＮＡＮＤゲート
２０１６ 比較器
３０００ チャンネルの間のスキューを補償するシステム
３１００ チャンネルスキュー補償回路
３３００ 半導体メモリ装置
ＤＱＳ、ＤＱｄｉｆｆ データストローブ信号
ＤＱ、ＤＱｓ データ信号
ＴＸ＿ＥＮ 送信イネーブル制御信号
ＲＸ＿ＥＮ 受信イネーブル制御信号
ＴＸＤＡＴ０、ＴＸＤＡＴ１ デ−スキューキャリブレーション信号

Claims (20)

1. メモリ回路との通信に使われる複数のチャンネルの間のスキューを補償する回路であって、
   前記複数のチャンネルの入力端で前記複数のチャンネルを介して基準信号を送信する送信回路と、
   前記複数のチャンネルの出力端から各々反射された複数の反射信号を前記複数のチャンネルの前記入力端で受信する複数の受信回路と、
   前記反射信号を受信して前記複数のチャンネルの間の相対的な信号伝播時間差を検出する検出回路と、
   前記複数のチャンネルのうちの少なくとも１つに連結され、前記検出された相対的な信号伝播時間差に基づいて前記複数のチャンネルのうちの少なくとも１つの信号伝播遅延を設定する遅延回路と、
   を備えることを特徴とするチャンネルスキュー補償回路。
2. 前記複数のチャンネルと連結され、前記検出された相対的な信号伝播時間差に基づいて前記複数のチャンネルの信号伝播遅延を設定する複数の遅延回路を更に備えることを特徴とする請求項１に記載のチャンネルスキュー補償回路。
3. 前記基準信号はステップ信号（ｓｔｅｐ ｓｉｇｎａｌ）であることを特徴とする請求項１に記載のチャンネルスキュー補償回路。
4. 前記チャンネルスキュー補償回路は、
   テスト信号を前記メモリ回路及びメモリコントローラ回路へ転送して該メモリ回路の制御に使われる少なくとも１つのＢＯＴ（ｂｕｉｌｔ−ｏｆｆ−ｔｅｓｔ）回路であることを特徴とする請求項１に記載のチャンネルスキュー補償回路。
5. 前記メモリ回路は、被検査素子（ＤＵＴ）、ＤＲＡＭメモリ回路、及びＤＤＲ３ ＤＲＡＭメモリ回路のうちの少なくとも１つを含むことを特徴とする請求項１に記載のチャンネルスキュー補償回路。
6. 前記複数のチャンネルのうちの１つは、データストローブ信号（ＤＱＳ）を伝達するチャンネルであることを特徴とする請求項１に記載のチャンネルスキュー補償回路。
7. 前記遅延回路は、前記データストローブ信号を伝達する前記チャンネルが９０度の位相シフトを持つように設定されることを特徴とする請求項６に記載のチャンネルスキュー補償回路。
8. 前記遅延回路は、遅延ライン、プログラム可能な遅延ライン、及びプログラム可能な非同期遅延ラインのうちの少なくとも１つを含むことを特徴とする請求項１に記載のチャンネルスキュー補償回路。
9. 前記送信回路は、前記複数のチャンネルの前記入力端を終端するソース終端回路（ｓｏｕｒｃｅ ｔｅｒｍｉｎａｔｉｏｎ ｃｉｒｃｕｉｔ）を含むことを特徴とする請求項１に記載のチャンネルスキュー補償回路。
10. 前記基準信号が前記複数のチャンネルを介して送信される際、前記複数のチャンネルの前記出力端は開放回路（ｏｐｅｎ ｃｉｒｃｕｉｔ）で具現されることを特徴とする請求項９に記載のチャンネルスキュー補償回路。
11. 前記基準信号が前記複数のチャンネルを介して送信される際、前記複数のチャンネルの前記出力端は前記メモリ回路と連結が切り離されることを特徴とする請求項１０に記載のチャンネルスキュー補償回路。
12. メモリ回路を制御し、該メモリ回路との通信に使われる複数のチャンネルの間のスキューを補償するデ−スキュー（ｄｅ−ｓｋｅｗ）機能を有するメモリコントローラであって、
    前記複数のチャンネルの入力端で前記複数のチャンネルを介して基準信号を送信する送信回路と、
    前記複数のチャンネルの出力端から各々反射された複数の反射信号を前記複数のチャンネルの前記入力端で受信する複数の受信回路と、
    前記反射信号を受信して前記複数のチャンネルの間の相対的な信号伝播時間差を検出する検出回路と、
    前記複数のチャンネルのうちの少なくとも１つに連結され、前記検出された相対的な信号伝播時間差に基づいて前記複数のチャンネルのうちの少なくとも１つの信号伝播遅延を設定する遅延回路と、を備えることを特徴とするメモリコントローラ。
13. 前記複数のチャンネルと連結され、前記検出された相対的な信号伝播時間差に基づいて前記複数のチャンネルの信号伝播遅延を設定する複数の遅延回路を更に備えることを特徴とする請求項１２に記載のメモリコントローラ。
14. 前記基準信号はステップ信号であることを特徴とする請求項１２に記載のメモリコントローラ。
15. 前記メモリ回路は、ＤＲＡＭメモリ回路及びＤＤＲ３ ＤＲＡＭメモリ回路のうちの少なくとも１つを含むことを特徴とする請求項１２に記載のメモリコントローラ。
16. 前記複数のチャンネルのうちの１つは、データストローブ信号を伝達するチャンネルであることを特徴とする請求項１２に記載のメモリコントローラ。
17. 前記遅延回路は、前記データストローブ信号を伝達する前記チャンネルが９０度の位相シフトを持つように設定されることを特徴とする請求項１６に記載のメモリコントローラ。
18. 前記送信回路は、前記複数のチャンネルの前記入力端を終端するソース終端回路を含むことを特徴とする請求項１２に記載のメモリコントローラ。
19. メモリ回路との通信に使われる複数のチャンネルの間のスキューを補償する方法であって、
    前記複数のチャンネルの入力端で前記複数のチャンネルを介して基準信号を送信するステップと、
    前記複数のチャンネルの出力端から各々反射された複数の反射信号を前記複数のチャンネルの前記入力端で受信するステップと、
    前記反射信号を受信して前記複数のチャンネルの間の相対的な信号伝播時間差を検出するステップと、
    前記検出された相対的な信号伝播時間差に基づいて前記複数のチャンネルのうちの少なくとも１つの信号伝播遅延を設定するステップと、
    を有することを特徴とするチャンネルスキュー補償方法。
20. 前記検出された相対的な信号伝播時間差に基づいて前記複数のチャンネルの信号伝播遅延を設定するステップを更に有することを特徴とする請求項１９に記載のチャンネルスキュー補償方法。

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