CN1956338B - Dll电路及具有其的半导体装置 - Google Patents
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Abstract
将通过ZQ校准结果使延迟量可变的延迟量可变电路(8)插入到DQ复制系统的路径中。使DQ复制系统的路径的延迟量可变，并进行调整，使DQ缓冲系统和DQ复制系统的时序偏差保持固定。ZQ校准结果对应于温度、电压、制造波动而变动，因此通过获得与这些变动对应的延迟量，获得可使偏差保持固定的高精度的DLL电路及具有该DLL电路的半导体装置。
Description
技术领域
本发明涉及到一种半导体装置，特别涉及到一种利用了对输出电路的阻抗进行调整的ZQ校准结果的DLL电路、及具有其的半导体装置。
背景技术
近来的电子系统越来越高速化，构成系统的半导体装置之间的数据传送速度变得非常快。因此在半导体装置中也要求高速的数据传送动作，在半导体装置内部采用了使时钟同步的时钟同步方式。例如作为半导体存储装置，包括同步DRAM(Synchronous Dynamic RandomAccess Memory：同步动态随机存取存储器，以下简称为SDRAM)。并且改良SDRAM，开发了与时钟的上升/下降沿同步的DDR(DoubleData Rate，双倍数据速率)、DDR2及DDR3方式的SDRAM。
在些SDRAM中，为了与时钟同步而采用DLL(Delay Lock Loop，延迟锁定环)电路，使内部时钟与外部时钟的时序同步。图1(A)表示现有的DLL电路的框图。在使用该DLL电路的DQ(Data queue，数据队列)缓冲器中，由于在外部存在终端元件，因此DQ缓冲器输出的振幅如图1(B)所示抑制为小振幅。另一方面，由于DQ复制器(replica)中不存在终端元件，因此DQ复制输出(RCLK)如图1(C)所示为满振幅。
这些输出的倾斜、延迟量(tPD)因温度、电压、工艺波动而变动，但根据振幅的不同，其延迟时间Δt1和Δt2不同。DLL电路的延迟线进行动作，使DQ复制输出与外部时钟CK同步。因此，如图2所示，Δt1和Δt2的差分直接被视作DQ缓冲器和外部时间之间的偏差。
在现有的SDRAM中，测定温度变动、电压变动及MOS的阈值电压Vth变动引起的延迟量的变化，不存在反馈功能。因此难于进行吸收这些变动的控制。即，温度变动、电压变动及MOS的Vth变动引起的DQ缓冲系统的延迟量和DQ复制系统的延迟量的波动直接变成偏差，存在DLL电路无法高速动作的问题。
这种DLL电路在专利文献1(特开平11-086545公报)中有记载。并且对于对输出电路的阻抗进行调整的校准电路在专利文献2(特开2004-032070公报)、专利文献3(特开2004-145709公报)中有记载。并且存储器系统在专利文献4(特开2001-159999公报)中有记载。
在专利文献1中，公开了检测输出电路系统和虚拟输出电路系统的相位差并消除时钟的相位差的DLL电路。在专利文献2中公开了一种校准电路，其中，并联连接微调整用缓冲器，比较连接点的电位和基准电位，根据该比较结果使计数器动作，通过来自计数器的信号调整输出电路的阻抗。
专利文献3中公开了通过来自外部的控制信号调整输出电路的阻抗的校准电路。并且专利文献4中公开了一种存储器系统，其中，存储器芯片监控将数据输出到数据传送线时获得的反射波，以测量数据传送线的长度。根据该测量结果，系统控制器按照各个存储器芯片决定设定/保持时间。
但是，在现有的DLL电路中，不存在测定温度变动、电压变动及MOS的Vth变动并反馈的功能。因此温度变动、电压变动及MOS的Vth变动引起的输出系统和复制系统的延迟量的波动直接变成偏差，存在DLL电路无法高速动作的问题。并且在现有的校准电路、存储器系统中，没有改善这些偏差的对策，依然成为问题。
如上所述，在DLL电路中，不存在测定温度变动、电压变动及MOS的Vth变动并反馈的功能。因此温度变动、电压变动及MOS的Vth变动引起DQ缓冲系统路径和DQ复制系统路径的延迟量的波动直接变成偏差，从而具有无法高速动作的问题。
发明内容
本发明的目的在于提供一种DLL电路，通过将ZQ校准结果反馈到DLL电路而降低偏差。
本发明的另一目的在于提供一种具有上述DLL电路的半导体装置。
在DDR3-SDRAM中具有测定与专用焊盘连接的外部电阻元件的ZQ校准功能。该外部电阻元件不会因温度、电压、工艺波动而变动。因此该ZQ校准结果是反映温度变化、电压变动、工艺波动的结果，可对这些变动引起的变化进行补偿。将该ZQ校准结果作为控制数据使用，调整DLL电路的复制系统路径的延迟量。通过将这些ZQ校准结果反馈到DLL电路可降低输出时序的偏差。通过这一结构，可提供一种降低了偏差的DLL电路及具有该DLL电路的半导体装置。
本发明为了解决上述课题基本上采用下述技术。并且在不脱离其技术思想的范围内可进行各种变更的应用技术也包括在本申请中。
根据本发明的实施方式之一，是一种DLL(延迟锁定环：DelayLock Loop)电路，具有包括输出缓冲器的输出缓冲路径、及包括复制输出电路的复制路径，其特征在于，包括延迟量可变电路，其通过对上述输出缓冲器的输出阻抗进行调整的控制信号，来调整上述复制路径的延迟量。
优选上述延迟量可变电路通过DLL锁定信号取入上述控制信号。
优选的是，上述延迟量可变电路包括MOS晶体管以作为可变电容元件，上述MOS晶体管的栅极与上述复制路径的信号线连接，上述MOS晶体管的基底、源极、漏极与上述控制信号或上述控制信号的反转信号连接。
优选的是，当上述可变电容元件由PMOS晶体管构成时，上述PMOS晶体管的基底、源极、漏极与上述控制信号连接，当由NMOS晶体管构成时，上述NMOS晶体管的基底、源极、漏极与上述控制信号的反转信号连接。
优选的是，利用变换系数将上述控制信号变换为第二控制信号，并通过上述第二控制信号调整上述延迟量可变电路的延迟量。
优选的是，生成将上述控制信号通过查表而变换的第三控制信号，通过上述第三控制信号调整上述延迟量可变电路的延迟量。
优选上述控制信号是控制上述输出电路的驱动侧晶体管的控制信号。
优选上述控制信号是控制上述输出电路的负载侧晶体管的控制信号。
优选上述控制信号是控制上述输出电路的负载侧晶体管的控制信号、及控制上述输出电路的驱动侧晶体管的控制信号。
根据本发明的另一实施方式，是一种DLL(Delay Lock Loop，延迟锁定环)电路，包括：输入时钟信号的延迟线；DLL输出时钟驱动器，输入来自上述延迟线的时钟信号；输出缓冲器，输入来自上述DLL输出时钟驱动器的时钟信号；复制用时钟驱动器，输入来自上述延迟线的时钟信号；延迟量可变电路，输入来自上述复制用时钟驱动器的 时钟信号；输出复制缓冲器，输入来自上述延迟量可变电路的时钟信号；以及相位检测电路，输入来自上述输出复制缓冲器的时钟信号、及输入到上述延迟线的时钟信号，检测出输入的两个时钟的相位差，其中，根据来自上述相位检测电路的判断结果调整上述延迟线的延迟量，通过对上述输出缓冲器的输出阻抗进行调整的控制信号来调整上述延迟量可变电路的延迟量。
进一步根据本发明的另一实施方式，是一种半导体装置，具有校准功能，包括上述任意一种DLL电路。
上述任意一种DLL电路均可根据与ZQ校准专用焊盘连接的外部电阻元件所获得的ZQ校准结果来调整DLL电路的复制系统路径的延迟量。该外部电阻元件不会因温度、电压、工艺波动而变动。因此该ZQ校准结果可作为补偿半导体装置内的温度变化、电压变动、工艺波动的数据来使用。通过将该ZQ校准结果反馈到DLL电路可降低输出时序的偏差。
即，可获得如下作用及效果
(1)可降低因DQ复制及DQ缓冲的电路结构上的差异而产生的DQ输出时序偏差。
(2)可降低温度变动、电压变动、工艺波动引起的DQ输出时序的偏差。
附图说明
图1A是现有的DLL电路的框图。
图1B是表示图1A的DLL电路中包含的DQ缓冲器的输出的波形图。
图1C是表示图1A的DLL电路中包含的DQ复制器(replica)的输出(RCLK)的波形图。
图2是图1A的DLL电路的时序图。
图3A是本发明的实施例涉及的DLL电路的框图。
图3B是图3A的DLL电路中包含的延迟量可变电路的电路图。
图4是图3A的DLL电路的时序图。
图5是表示用于说明本发明的效果的偏差比较结果的图。
具体实施方式
首先参照图3A对本发明的实施例涉及的DLL电路进行说明。
从外部输入的时钟(CK、/CK)经由DLL电路专用的输入初级传递到DLL电路。经过适当的延迟而通过了延迟线1的时钟，通过DLL输出时钟驱动器2、缓冲器3、4传送到进行存储器的数据输出的DQ缓冲器5。从DLL输出时钟驱动器2到DQ缓冲器5为止的路径称为DQ缓冲系统路径。
另一方面，通过了延迟线1的时钟，通过复制用时钟驱动器6、缓冲器7、9、及延迟量可变电路8传送到虚拟地与DQ缓冲器进行同样动作的DQ复制器(replica)10。将从该复制用时钟驱动器6到DQ复制器10为止的路径称为DQ复制系统路径。在相位检测电路中取代DQ缓冲器5的输出而监控DQ复制器10的输出，并与外部时钟进行相位比较，将判断结果反馈到延迟线。通过反复进行上述动作进行延迟线的调整，以使DQ缓冲器5的输出与外部时钟同步。
为了使DQ缓冲器5的输出与外部时钟高精度地同步，优选使DQ复制器10的数据输出时序与DQ缓冲器5的数据输出时序之间的差分量(ΔT1-ΔT2)尽量小，并且相对于温度、电压、工艺波动为固定量。但是，由于DQ缓冲器5中存在的终端元件在DQ复制器10中因电流降低而不存在，因此输出数据的振幅不同。并且，难于使从DLL输出时钟驱动器2到DQ缓冲器5的输出缓冲系统路径的布线长度、与从复制用时钟驱动器6到DQ复制器10的DQ复制系统路径的布线长度完全等长。因此一般情况下ΔT1≠ΔT2。
通过将补偿该延迟量差分(ΔT1-ΔT2)的延迟量可变电路8插入到复制用时钟驱动器6和DQ复制器10之间，进行DQ缓冲器的输出时序的调整。必要的延迟量差分(ΔT1-ΔT2)因电压、温度、工艺波动而变化。因此作为校正该变动量的参数，使用来自ZQ校准电路12的ZQ校准结果DRZQNT。将ZQ校准结果DRZQNT输入到延迟量可变电路8中，通过控制该延迟量进行DQ缓冲器的输出时序的调整。
ZQ校准电路12，通过监控与校准专用焊盘连接的外部电阻元件R来调整DQ缓冲器的输出阻抗。对于ZQ校准电路，在特开2004-032070公报等中有记载，是公知的，因此在此省略其详细说明。ZQ校准电路12例如由以下元件构成：与ZQ校准用端子连接的外部电阻元件R；并联连接了与ZQ校准用端子连接的多个晶体管以作为驱动器一侧的晶体管的复制输出电路；计数器；和比较器。
比较器用于比较ZQ校准用端子的电位和基准电位。通过来自比较器的输出，计数器进行递增计数或递减计数。通过该计数器的输出选择性地接通/断开复制输出电路的多个晶体管，由此调整复制输出电路的阻抗。当复制输出电路的阻抗和外部电阻元件R的阻抗变得相等，即ZQ校准用端子的电位和基准电位变得相等时，计数器停止其动作，决定ZQ校准结果DRZQNT作为计数输出。
可通过将作为来自该计数器的输出的ZQ校准结果DRZQNT输入到输出电路进行调整，以使输出电路阻抗与外部电阻元件的电阻值相等。通过将该ZQ校准用的外部电阻元件的电阻值设定得与系统的传送路径的阻抗相等，可使传送路径的阻抗与输出电路的阻抗匹配。
如果构成输出电路的晶体管为四个，则ZQ校准结果DRZQNT为4位构成，表示为ZQ校准结果DRZQNT<3:0>。四个晶体管的电流驱动能力为8∶4∶2∶1的比率，与二进制的各个位对应。这种情况下，通过 使ZQ校准结果DRZQNT为二进制，可成为直接控制这些晶体管的控制信号。
这些ZQ校准电路并不限定为上述电路，只要是可与外部电阻元件匹配的即可。并且说明了输出电路的驱动器一侧晶体管由多个晶体管构成、并通过ZQ校准结果DRZQNT<3:0>控制阻抗。同样，也可使输出电路的负载侧晶体管由多个晶体管构成、并通过ZQ校准结果DRZQP<3:0>控制阻抗。进一步，也可使输出电路的驱动器侧及负载侧晶体管分别由多个晶体管构成、并通过ZQ校准结果DRZQP<3:0>及ZQ校准结果DRZQNT<3:0>分别控制阻抗。
由于该校准用的外部电阻元件是外置的，因此不会受到半导体芯片状态的影响。因此使电阻元件和输出电路的阻抗匹配的ZQ校准结果，是反映了半导体装置的温度变动、电压变动、工艺波动的数据，是补偿这些变动的参数。具体而言，在MOS的Vth高、温度低、电压低的条件下，表示校准结果的ZQ校准结果DRZQNT<3:0>取较高的值，在Vth低、温度高、电压高的条件下取较低的值。即，当输出电路的晶体管的驱动能力较小时，选择性地接通较多晶体管，使阻抗匹配。相反，当输出电路的晶体管驱动能力较大时，选择性地接通较少的晶体管，使阻抗匹配。
进一步参照图3B说明延迟量可变电路8。
延迟量可变电路8包括：输入了各个ZQ校准结果DRZQNT<3:0>的D-FE组13；使ZQ校准结果DRZQNT反转的反相器(inverter)组14；与信号布线连接的多个电容延迟元件组15、16。电容延迟元件由栅电极与信号布线连接的晶体管形成。配置在图中上侧的电容延迟元件组15由四个P沟道MOS电容元件构成，配置在下侧的电容延迟元件组16由四个N沟道MOS电容元件构成。在此使晶体管的电容值与二进制对应，从右开始设定为8∶4∶2∶1的比率。通过使电容值与二进制 对应，可通过二进制的ZQ校准结果DRZQNT<3:0>进行控制。
P沟道MOS电容元件的基底、源极、漏极上连接有ZQ校准结果DRZQNT<3:0>，N沟道MOS电容元件的基底、源极、漏极上连接有ZQ校准结果DRZQNT<3:0>的反转ZQ校准结果DRZQNB<3:0>。输入ZQ校准结果DRZQNT<3:0>及反转ZQ校准结果DRZQNB<3:0>，进行施加到电容延迟元件的电位的控制。
例如，当ZQ校准结果DRZQNT<0100>的情况下，配置在图中上侧从右数第二个的电容延迟元件与电源电位连接、配置在下侧从右数第二个的电容延迟元件与接地电位连接，从而改变其电容值。剩余的上侧电容延迟元件与接地电位连接、剩余的下侧电容延迟元件与电源电位连接。ZQ校准结果DRZQNT为高电平的电容延迟元件因晶体管反转其电容值变小。相反，ZQ校准结果DRZQNT为低电平的电容延迟元件变为积存区域，其电容值较大。这样一来通过ZQ校准结果的高或低电平，其电容值变化。
当因温度低、电压低、工艺波动，输出电路的晶体管的驱动能力变小时，ZQ校准结果DRZQNT为较大的值。其结果是，相反地，电容延迟元件的电容显示为较小的值。但是，因工艺波动以较小的驱动能力的晶体管驱动，从而使其延迟量与DQ缓冲系统路径的延迟量同等增加。因此DQ缓冲系统路径和DQ复制系统路径的延迟量的差(ΔT1-ΔT2)变得固定。这样一来，通过将晶体管(电容延迟元件)的基底、源极、漏极的电位切换为电源电位和接地电位，来改变其电容值。通过改变与信号布线连接的电容值进行控制，使信号的延迟量差减小并固定。
这样一来，为了使延迟量的差分(ΔT1-ΔT2)在温度、电压等变动范围内为固定量，将ZQ校准结果DRZQNT<3:0>作为延迟元件的开关信号使用。在本实施方式中，以把ZQ校准结果DRZQNT<3:0>作为 直接控制信号使用为实施例进行了说明。但是，ZQ校准结果DRZQNT<3:0>是输出电路的阻抗控制信号，有时与电容可变控制信号不是完全的1∶1的对应关系。因此当高精度地控制时，也可在把ZQ校准结果DRZQNT<3:0>通过变换系数变换后，作为电容可变控制信号使用。进一步，也可将ZQ校准结果利用查表作为电容可变控制信号变换后，作为电容可变控制信号使用。
D-FF将ZQ校准结果DRZQNT<3:0>与DLL锁定信号同步取入。因此实际改变DLL电路中的延迟量可变电路的延迟量的是在进行DLL锁定的检查时。在DLL锁定检查时，通过取入上一次的ZQ校准结果，避免了在DLL电路动作中其延迟量变化。并且，在进行DLL电路的初始化的DLL锁定期间，由于延迟线的延迟量大幅变动、实施ZQ校准，校准结果不确定，因此插入锁存电路，在DLL锁定结束后，适用ZQ校准结果。
接着参照图4的时序图说明DLL时钟调整的详细动作。
在时刻T0中，接收由DLL输出时钟驱动器2输出的时钟LCLKOET，在ΔT1后DQ缓冲器5进行数据输出。另一方面，接收复制用时钟驱动器6输出的时钟LCLKREPT，在ΔT2后，DQ复制器10进行数据的输出。通过温度、电压、工艺波动，ΔT1、ΔT2变动。设ΔT1最快延迟量为ΔT1(MW)、最慢延迟量为ΔT1(AW)。关于ΔT2也同样地进行ΔT2(MW)和ΔT2(AW)的定义。
此时，一般情况下，ΔT1的变动量ΔT1(AW)-ΔT1(MW)和ΔT2的变动量ΔT2(AW)-ΔT2(MW)不同。因此在DQ缓冲器5的数据输出时序和DQ复制器10的数据输出时序之间，产生温度、电压、工艺波动的影响引起的“偏差”。在DLL电路主体的延迟线中，监控DQ复制器的输出并与外部时钟取得同步，因此这里产生的“偏差”作为外部时钟和DQ输出之间偏差被叠加。
因此，为了使DQ缓冲输出和DQ复制输出间的时序的差分在温度、电压、工艺之间保持固定，将延迟量可变电路8插入到信号LCLKREPT的中途。进行控制，当LCLKREPT相对于LCLKOET的延迟因温度、电压、工艺波动而增加时，减小延迟量可变电路的延迟量，相反，当LCLKREPT相对于LCLKOET的延迟减小时，增大延迟量可变电路8的延迟量。
图5表示将使用了ZQ校准结果的延迟量可变电路插入/不插入到LCLKREP时的外部时钟和DQ输出之间的偏差。从图5可知，通过使用延迟量可变电路，参数之间的波动可以基本为0。ZQ校准结果在温度低、电压低、Vth高时取较高的值，在温度高、电压高、Vth低时取较低的值，因此可看作表示温度、电压、工艺变动的参数。
在上述实施例中，仅使用输出电路的驱动器侧的ZQ校准的N沟道MOS测定结果(DQZQNT<3:0>)进行延迟调整。但是，也可仅使用输出电路的负载侧的ZQ校准的P沟道MOS测定结果(DQZQPT<3:0>)进行延迟调整。进一步，也可考虑PMOS、NMOS的Vth的不平衡进行使用两个ZQ测定结果的延迟量调整。这种情况下，作为N沟道MOS电容元件的控制信号，可以是反转的控制信号。这样一来，也可降低N沟道MOS、P沟道MOS之间的Vth波动引起的DQ输出时序的偏差。
本发明的特征在于，在进行存储器的数据输出时序控制的DLL(Delay Lock Loop，延迟锁定环)电路中，附加了以下功能：适用监控了芯片的终端电阻值的结果(ZQ校准结果)，使进行的数据输出时序调整的精度提高。
在现有的DLL电路中，由DLL输出时钟驱动器输出的时钟(LCLKOET)被传送到DQ缓冲器，进行延迟调整部(延迟线)的调 整，以使数据输出时序与外部时钟同步。该延迟线的调整通过以下动作进行：在相位检测电路中监控虚拟地与DQ缓冲器进行同样动作的DQ复制器的输出，与外部时钟进行相位比较，将判断结果反馈到延迟线。
进行如下方式的调整：替代监控DQ缓冲器的输出，而监控DQ复制器的输出，取得与外部时钟同步。因此，优选的是，从DLL输出时钟驱动器到DQ缓冲器输出为止的时间(ΔT1)、和从复制用时钟驱动器到DQ复制器输出为止的延迟时间(ΔT2)两者的信号传递的延迟量相等(ΔT1＝ΔT2)。但是，由于在布局上难于进行完全等长的布线、及为了降低电流而在DQ复制器上没有终端元件等原因，延迟量中产生了差。
本发明的DLL电路，在现有的DLL电路中为了吸收DQ缓冲系统路径和DQ复制系统路径的延迟量的差分，在复制用时钟驱动器的输出中插入了延迟量可变电路。必要的延迟量随着温度、电压、工艺波动而变化，因此作为推测这些变动量的参数，使用作为监控外部终端电阻的结果的ZQ校准结果。通过使用这种方式，可降低因温度、电压、工艺波动、及DQ复制器和DQ缓冲器的电路结构上的差异所产生的延迟量的误差，具有可提高DLL电路的时序调整精度的效果。获得了可提高时序调整精度的DLL电路，并获得了具有该DLL电路的可高速动作的半导体装置。
以上对本发明的优选实施例进行了说明，本申请不限于上述实施例，不在脱离本发明主旨的范围内，可进行各种变更并实施，其当然也包含在本发明中。
Claims (10)
1.一种DLL电路，具有包括输出缓冲器的输出缓冲路径、及在信号线的路径上包括复制输出电路的复制路径，其特征在于，
包括校准电路，根据外部电阻元件产生用于调整上述输出缓冲器的输出阻抗的控制信号；以及延迟量可变电路，其通过上述控制信号来调整上述复制路径的延迟量，
上述延迟量可变电路包括MOS晶体管以作为可变电容元件，上述MOS晶体管的栅极与上述复制路径的上述信号线连接，上述MOS晶体管的基底、源极、漏极与上述控制信号或上述控制信号的反转信号连接。
2.根据权利要求1所述的DLL电路，其中，上述延迟量可变电路通过DLL锁定信号取入上述控制信号。
3.根据权利要求1所述的DLL电路，其中，当上述可变电容元件由PMOS晶体管构成时，上述PMOS晶体管的基底、源极、漏极与上述控制信号连接，当由NMOS晶体管构成时，上述NMOS晶体管的基底、源极、漏极与上述控制信号的反转信号连接。
4.根据权利要求1所述的DLL电路，其中，利用变换系数将上述控制信号变换为第二控制信号，并通过上述第二控制信号调整上述延迟量可变电路的延迟量。
5.根据权利要求1所述的DLL电路，其中，生成将上述控制信号通过查表而变换的第三控制信号，通过上述第三控制信号调整上述延迟量可变电路的延迟量。
6.根据权利要求1所述的DLL电路，其中，上述控制信号是控制上述输出电路的驱动侧晶体管的控制信号。
7.根据权利要求1所述的DLL电路，其中，上述控制信号是控制上述输出电路的负载侧晶体管的控制信号。
8.根据权利要求1所述的DLL电路，其中，上述控制信号是控制上述输出电路的负载侧晶体管的控制信号、及控制上述输出电路的驱动侧晶体管的控制信号。
9.一种DLL电路，其特征在于，
包括：输入时钟信号的延迟线；
DLL输出时钟驱动器，输入来自上述延迟线的时钟信号；
输出缓冲器，输入来自上述DLL输出时钟驱动器的时钟信号；
复制用时钟驱动器，输入来自上述延迟线的时钟信号；
延迟量可变电路，输入来自上述复制用时钟驱动器的时钟信号；
输出复制缓冲器，输入来自上述延迟量可变电路的时钟信号；
相位检测电路，输入来自上述输出复制缓冲器的时钟信号、及输入到上述延迟线的时钟信号，检测出输入的两个时钟的相位差；以及
校准电路，根据来自上述相位检测电路的判断结果调整上述延迟线的延迟量，根据外部电阻元件产生用于调整上述输出缓冲器的输出阻抗的控制信号，
上述延迟量可变电路通过上述控制信号来调整复制路径的延迟量，
上述延迟量可变电路包括MOS晶体管以作为可变电容元件，上述MOS晶体管的栅极与上述复制路径的信号线连接，上述MOS晶体管的基底、源极、漏极与上述控制信号或上述控制信号的反转信号连接。
10.一种半导体装置，具有校准功能，其特征在于，包括权利要求1至9的任意一项所述的DLL电路。
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