JP5262904B2 - クロックスキュー自動調整回路 - Google Patents

Description

本発明はクロックスキュー自動調整回路及びその調整方法に関する。

クロックの波形傾き等によって生じる設計遅延差（スキュー）を抑えるクロックスキュー調整方法として、使用しているクロックドライバ（例えば、バッファ）をドライブ能力（駆動能力）の異なるクロックドライバに置換する方法がある。この調整方法は、クロックドライバ周辺の配線抵抗や容量成分に基づいて新たなクロックドライバを選択する。しかし、この調整方法は、クロックドライバの置換後、再度、配線抵抗や容量成分を抽出する必要がある。そして、抽出された配線抵抗や容量成分に基づいて、再度ドライブ能力を微調整する必要がある。そのため、従来技術では、設計期間が増大するという問題があった。また、従来技術では、半導体集積回路の製造ばらつき等により、クロックドライバのドライブ能力が変動した場合、ドライブ能力を自動調整することが出来なかった。

このような問題に対する解決策が、特許文献１〜３に紹介されている。特許文献１には、要求仕様との比較結果に基づいて選択された遅延素子を用いてＡＣ信号に遅延を付与する半導体装置が提案されている。それにより、この半導体装置は、組み立て工程及び実装工程以降におけるＡＣタイミングの自動調整を行うことができる。

しかし、特許文献１に示す回路は、スキュー調整用に用いられる遅延素子の入出力信号の遅延にのみ着目している。つまり、信号波形の傾きによる遅延時間については考慮されていない。そのため、特許文献１に示す回路は、高精度のクロックスキュー調整ができない可能性がある。

また、特許文献２には、電力制御の自由度を高めた映像信号処理装置が提案されている。ここで、特許文献２に示す駆動力判定部１０ａ（特許文献２における図１）は、ＡＤコンバータ６（特許文献２における図１）に入力されるクロックに基づいてＧＣＡ回路５（特許文献２における図１）の出力波形の傾きを検出する。駆動力判定部１０ａは、検出結果に基づいて出力駆動電流の過不足を判定し、ＧＣＡ回路５に供給するバイアス電流を調整する。

しかし、特許文献２に示す回路は、図５に示すように、例えば、Ａ点とＢ点との差分Ｄａｂのように微小な電位差を測定する可能性が高い。そのため、ＧＣＡ回路５の出力波形が何らかの要因によってわずかに変動した場合、精度の高い測定ができない可能性がある。

その他、特許文献３には、スキュー調整時に発生する設定誤差が半導体デバイスの試験結果に与える影響を最小限に抑制するスキュー調整回路が提案されている。

特開２００７−７８４００号公報 特開２００８−１０９２６６号公報 特開２００１−１８３４１９号公報

上述のように、従来のクロックスキュー調整回路は、精度の高いクロックスキュー調整を行うことができないという問題があった。

本発明は、このような問題を解決するためになされたものであり、精度の高いクロックスキュー調整が可能なクロックスキュー自動調整回路及びその調整方法を提供することを目的とする。

本発明にかかるクロックスキュー自動調整回路は、クロックのドライブ能力を調整するクロックドライバ（例えば、本発明の実施の形態１におけるクロックドライバ１０１）と、前記クロックの信号変化開始から信号変化終了までに要する時間を計測する計測回路（例えば、本発明の実施の形態１における計測回路１０２）と、前記計測時間と予め設定された基準時間とに基づいて制御信号を生成し、前記クロックドライバに対して出力する制御回路（例えば、本発明の実施の形態１における制御回路１０３）と、を備える。

また、本発明にかかるクロックスキュー自動調整回路の調整方法は、クロックの信号変化開始から信号変化終了までに要する時間を計測し、前記計測時間と予め設定された基準時間とに基づいて前記クロックのドライブ能力を調整するための制御信号を出力し、クロックのドライブ能力を調整する。

本発明により、精度の高いクロックスキュー調整が可能なクロックスキュー自動調整回路及びその調整方法を提供することができる。

本発明の実施の形態１にかかるクロックスキュー自動調整回路の構成を示すブロック図である。 本発明の実施の形態２にかかるクロックスキュー自動調整回路の構成を示す図である。 本発明の実施の形態２にかかるクロックスキュー自動調整回路の調整方法を示す図である。 本発明の実施の形態２にかかるクロックスキュー自動調整回路の調整方法を示す図である。 特許文献２のＧＣＡ回路の出力波形及びクロックのタイミングチャートである。

以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。

実施の形態１
本発明の実施の形態１について図面を参照して説明する。図１に、本発明の実施の形態１にかかるクロックスキュー自動調整回路２００を示す。ここで、クロックスキュー自動調整回路２００は、半導体集積回路に備えられたクロック分配回路として、自動的にクロックスキュー調整することを特徴とする。図１に示す回路は、クロックスキュー自動調整回路２００と、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）１００と、フリップフロップ（以下、単にＦＦと称す）１１４、１１５、１１６と、ハードウェアモジュール（以下、単にＨＭと称す）１１７と、を備える。なお、図１に示す回路の例では、ＦＦ１１４、１１５、１１６、及びＨＭ１１７を、クロックを供給する回路の一例として示したにすぎない。

まず、クロックスキュー自動調整回路２００の回路構成について説明する。クロックスキュー自動調整回路２００は、クロックドライバ１０１と、計測回路１０２と、制御回路１０３と、を備える。

ＰＬＬ１００の出力端子は、クロックドライバ１０１の一方の入力端子に接続される。クロックドライバ１０１の出力端子は、ＦＦ１１４、１１５、１１６のそれぞれのクロック入力端子と、ＨＭ１１７のクロック入力端子と、計測回路１０２の一方の入力端子に接続される。計測回路１０２の他方の入力端子には、リセット信号が供給される。計測回路１０２の出力端子は、制御回路１０３の入力端子に接続される。制御回路１０３の出力端子は、クロックドライバ１０１の他方の入力端子に接続される。

次に、クロックスキュー自動調整回路２００の動作について説明する。ＰＬＬ１００は、クロックドライバ１０１にクロックを供給する。クロックドライバ１０１は、入力されたクロック（入力クロック）に対し所定のドライブ能力を与えて出力する。クロックドライバ１０１から出力された信号（出力クロック）は、ＦＦ１１４、１１５、１１６のそれぞれのクロック入力端子と、ＨＭ１１７のクロック入力端子と、計測回路１０２の一方の入力端子と、に入力される。計測回路１０２の他方の入力端子には、リセット信号が供給される。計測回路１０２から出力された信号は、制御回路１０３の入力端子に入力される。制御回路１０３から出力された信号は、クロックドライバ１０１の他方の入力端子に入力される。

図１において、計測回路１０２は、クロックドライバ１０１の出力波形の傾きによる遅延時間を計測する機能を有する。ここで、出力波形の傾きによる遅延時間とは、出力クロックの信号変化に要する時間（信号変化開始から信号変化終了までに要する時間）を示す。制御回路１０３は、計測されたクロックドライバ１０１の出力波形の傾きによる遅延時間（計測時間）と、設計仕様等に基づいて予め設定された基準遅延時間（基準時間）と、を比較する。なお、この基準遅延時間は必要に応じて適宜変更可能である。

この比較結果は、クロックドライバ１０１が現状設定しているドライブ能力の過不足を示す。制御回路１０３は、この比較結果に基づいて制御信号を生成し、クロックドライバ１０１に対して出力する。クロックドライバ１０１は、この制御信号に基づいてドライブ能力を調整する。つまり、クロックドライバ１０１は、出力クロックの信号波形の傾きによる遅延時間が基準時間に近づくようにドライブ能力を調整する。このような回路構成により、クロックスキュー自動調整回路２００は、クロックのドライブ能力を自動調整することが可能である。また、クロックスキュー自動調整回路２００は、出力クロックの信号変化に要する時間を自動調整するため、精度の高いクロックスキュー調整が可能である。

実施の形態２
本発明の実施の形態１について図面を参照して説明する。図２に、本発明の実施の形態２にかかるクロックスキュー自動調整回路２００を示す。

まず、クロックスキュー自動調整回路２００の回路構成について説明する。クロックスキュー自動調整回路２００は、クロックドライバ１０１と、計測回路１０２と、制御回路１０３と、を備える。また、クロックドライバ１０１は、入力クロックに所定のドライブ能力を与えて出力するＮ（Ｎは自然数）個のバッファと、それに対応するＮ個のスイッチ（例えば、トランスファゲート）を有する。なお、本発明の実施の形態２では、３つのバッファ１１１、１１２、１１３と、３つのスイッチ１０８、１０９、１１０を備えた場合を例に説明する。また、制御回路１０３は、比較回路１０４と、スイッチ切替制御回路１０５と、ドライブ能力記憶回路１０６と、を有する。

ＰＬＬ１００の出力端子は、クロックドライバ１０１に設けられたスイッチ１０８の一方の端子と、スイッチ１０９の一方の端子と、スイッチ１１０の一方の端子と、に接続される。スイッチ１０８の他方の端子は、バッファ１１１の入力端子に接続される。スイッチ１０９の他方の端子は、バッファ１１２の入力端子に接続される。スイッチ１１０の他方の端子は、バッファ１１３の入力端子に接続される。バッファ１１１の出力端子と、バッファ１１２の出力端子と、バッファ１１３の出力端子とは、それぞれ共通のノード１０７に接続される。さらに、ノード１０７は、クロックドライバ１０１の一方の出力端子を介して、ＦＦ１１４、１１５、１１６のそれぞれのクロック入力端子と、ＨＭ１１７のクロック入力端子と、計測回路１０２の一方の入力端子に接続される。計測回路１０２の他方の入力端子には、リセット信号が供給される。

計測回路１０２の出力端子は、比較回路１０４の一方の入力端子に接続される。比較回路１０４の他方の入力端子には、設計仕様等に基づいて予め設定された基準信号が供給される。比較回路１０４の出力端子は、スイッチ切替制御回路１０５の一方の入力端子に接続される。クロックドライバ１０１の他方の出力端子は、ドライブ能力記憶回路１０６の一方の入力端子に接続される。ドライブ能力記憶回路１０６の他方の入力端子には、イネーブル信号が供給される。

ドライブ能力記憶回路１０６の出力端子は、スイッチ切替制御回路１０５の他方の入力端子に接続される。スイッチ切替制御回路１０５の各出力端子は、スイッチ１０８の制御端子と、スイッチ１０９の制御端子と、スイッチ１１０の制御端子と、に接続される。

次に、クロックスキュー自動調整回路２００の動作について説明する。ＰＬＬ１００は、スイッチ１０８を介してバッファ１１１の入力端子に信号（入力クロック）を供給する。また、ＰＬＬ１００は、スイッチ１０９を介してバッファ１１２の入力端子に信号を供給する。また、ＰＬＬ１００は、スイッチ１１０を介してバッファ１１３の入力端子に信号を供給する。バッファ１１１と、バッファ１１２と、バッファ１１３と、は共通のノード１０７に信号を供給する。そして、ノード１０７に供給された信号（出力クロック）は、クロックドライバ１０１の一方の出力端子を介して、ＦＦ１１４、１１５、１１６のそれぞれのクロック入力端子と、ＨＭ１１７のクロック入力端子と、計測回路１０２の一方の入力端子に入力される。計測回路１０２の他方の入力端子には、リセット信号が供給される。

計測回路１０２から出力された信号は、比較回路１０４の一方の入力端子に入力される。比較回路１０４の他方の入力端子には、設計仕様等に基づいて予め設定された基準信号が供給される。比較回路１０４から出力された信号は、スイッチ切替制御回路１０５の一方の入力端子に入力される。クロックドライバ１０１の他方の出力端子から出力された信号は、ドライブ能力記憶回路１０６の一方の入力端子に入力される。ドライブ能力記憶回路１０６の他方の入力端子には、イネーブル信号が供給される。

図２において、計測回路１０２は、クロックドライバ１０１の出力波形の傾きによる遅延時間を計測する機能を有する。ここで、出力波形の傾きによる遅延時間とは、出力クロックの信号変化に要する時間（出力波形の信号変化開始から信号変化終了までに要する時間）を示す。なお、計測回路１０２は、出力クロックの信号変化に要する時間をカウントするカウンタの機能を有する。

計測回路１０２は、まずリセット信号によりカウント数をリセット（信号波形の傾きによる遅延時間を初期化）する。そして、計測回路１０２は、クロックドライバ１０１の出力波形の傾きによる遅延時間を計測する。つまり、計測回路１０２は、出力クロックの信号変化（例えば、立ち上がり）に要する時間を計測する。なお、出力クロックの信号変化開始時刻及び信号変化終了時刻は、それぞれ出力クロックの電圧レベルに基づいて決定される。つまり、計測回路１０２は、例えば、出力クロックの電圧レベルが１０％に達した時刻を信号変化開始時刻とする。同様に、計測回路１０２は、出力クロックの電圧レベルが９０％に達した時刻を信号変化終了時刻とする。なお、出力クロックの信号変化開始時刻及び信号変化終了時刻を決定する電圧レベルは、設計仕様等に基づいて適宜変更可能である。

計測回路１０２は、出力クロックの信号変化が開始するとカウントを開始する。そして、計測回路１０２は、出力クロックの信号変化が終了するとカウントを終了する。なお、本発明の実施の形態２では、一例として、計測回路１０２が以下のような動作をするものとして説明する。計測回路１０２において、出力クロックの信号変化が開始すると（例えば、出力クロックの電圧レベルが１０％に達する）と制御信号Ａが立ち上がる。また、出力クロックの信号変化が終了すると（例えば、出力クロックの電圧レベルが９０％に達する）と、制御信号Ｂが立ち上がる。この制御信号Ａの立ち上がりによってカウンタ制御信号がオンする。また、制御信号Ｂの立ち上がりによってカウンタ制御信号がオフする。このカウンタ制御信号がオンしている間、カウンタによるカウントが実行される。

比較回路１０４は、計測回路１０２から出力されたクロックドライバ１０１の出力波形の傾きによる遅延時間（カウント数）と、設計仕様等に基づいて予め設定された基準遅延時間（カウント数）と、を比較する。なお、この基準遅延時間は必要に応じて適宜変更可能である。そして、比較回路１０４は、遅延時間の差分を比較結果として出力する。この比較結果は、クロックドライバ１０１が現状設定しているドライブ能力の過不足を示す。

一方、クロックドライバ１０１に備えられたバッファ１１１、１１２、１１３は、それぞれ入力クロックに対して所定のドライブ能力を与えて出力する機能を有する。ここで、各バッファに対して直列に接続されたスイッチ１０８、１０９、１１０のオンオフを切り替えることにより、出力クロックのドライブ能力を調整することができる。

また、ドライブ能力記憶回路１０６は、クロックドライバ１０１において調整されたドライブ能力の情報を記憶する。ここで、ドライブ能力記憶回路１０６は、例えば、スイッチ１０８、１０９、１１０のオンオフ状況をドライブ能力の情報として記憶しても良い。なお、ドライブ能力記憶回路１０６は、例えば、現状のクロックドライバ１０１のドライブ能力状態を保持するＦＦによって構成される。そして、ドライブ能力記憶回路１０６は、イネーブル信号に基づいてスイッチ切替制御回路１０５に現状設定されているドライブ能力の情報を出力する。

スイッチ切替制御回路１０５は、比較回路１０４の比較結果（遅延時間の差分）と、現状設定されているドライブ能力の情報と、に基づいて制御信号を出力する。スイッチ１０８、１０９、１１０は、この制御信号に基づいてオンオフの切り替えを制御する。つまり、クロックドライバ１０１は、出力クロックの信号波形の傾きによる遅延時間が基準遅延時間に近づくようにドライブ能力を調整する。このような回路構成により、クロックスキュー自動調整回路２００は、クロックドライバ１０１のドライブ能力を自動的に調整することが可能である。また、クロックスキュー自動調整回路２００は、出力クロックの信号変化に要する時間を自動調整するため、精度の高いクロックスキュー調整が可能である。

次に、本発明の実施の形態２にかかるクロックスキュー自動調整回路２００のスキュー調整方法について図３及び図４を用いて説明する。

まず、クロックドライバ１０１の出力波形（出力クロック）が、計測回路１０２に入力される。計測回路１０２は、出力クロックの信号変化（例えば、立ち上がり）に要する時間を計測する。図３及び図４の例では、計測回路１０２において、出力クロックの電圧レベルが１０％に達すると制御信号Ａが立ち上がる。また、出力クロックの電圧レベルが９０％に達すると、制御信号Ｂが立ち上がる。この制御信号Ａの立ち上がりによってカウンタ制御信号がオンする。また、制御信号Ｂの立ち上がりによってカウンタ制御信号がオフする。このカウンタ制御信号がオンしている間、計測回路１０２に設けられたカウンタによってカウントが実行される。

図３の例では、出力クロックの信号変化に要する時間（クロックドライバ１０１の出力波形の傾きによる遅延時間）は、カウント数が"１０"を示す。一方、設計仕様等により予め設定された基準遅延時間は、カウント数が"８"を示す。比較回路１０４は、出力クロックの信号変化に要する時間と、基準遅延時間とを比較する。そして、比較回路１０４は、遅延時間の差分を比較結果として出力する。この比較結果は、クロックドライバ１０１が現状設定しているドライブ能力の過不足を示す。この例では、比較回路１０４は、比較結果として、カウント数の差分である"２"を出力する。

一方、ドライブ能力記憶回路１０６は、クロックドライバ１０１において調整されたドライブ能力の情報を記憶する。スイッチ切替制御回路１０５は、カウント数の差分"２"と、ドライブ能力の情報と、に基づいて制御信号を出力する。つまり、クロックドライバ１０１は、出力クロックの信号波形の傾きによる遅延時間が基準遅延時間に近づくようにドライブ能力を調整する。この例では、クロックドライバ１０１は、カウント数の差分"２"の遅延時間を"０"にするようにドライブ能力を調整する。具体的には、例えば、クロックドライバ１０１は、ドライブ能力を増加させるためにスイッチ１０８、１０９をオンにする。

図４の例では、出力クロックの信号変化に要する時間（クロックドライバ１０１の出力波形の傾きによる遅延時間）は、カウント数が"７"を示す。一方、設計仕様等により予め設定された基準遅延時間は、カウント数が"８"を示す。このとき、比較回路１０４は、比較結果として、カウント数の差分である"−１"を出力する。

スイッチ切替制御回路１０５は、カウント数の差分"−１"と、ドライブ能力の情報と、に基づいて制御信号を出力する。つまり、クロックドライバ１０１は、出力クロックの信号波形の傾きによる遅延時間が基準遅延時間に近づくようにドライブ能力を調整する。この例では、クロックドライバ１０１は、カウント数の差分"−１"の遅延時間を"０"にするようにドライブ能力を調整する。具体的には、例えば、クロックドライバ１０１は、ドライブ能力を低下させるためにスイッチ１０８をオフにする。

以上のように、上記実施の形態にかかるクロックスキュー自動調整回路２００は、クロックドライバ１０１の出力波形の傾きによる遅延時間と、予め設定された基準遅延時間と、の遅延時間差に基づいて出力クロックのドライブ能力を自動調整することが可能である。また、クロックスキュー自動調整回路２００は、出力クロックの信号変化に要する時間を自動調整するため、精度の高いクロックスキュー調整が可能である。また、このような回路構成により、設計期間（配線抵抗や容量を抽出する期間や、クロックドライバのドライブ能力を調整する期間）の大幅な短縮が可能である。

また、クロックスキュー自動調整回路２００は、半導体集積回路の製造ばらつき等によって周辺回路の配線抵抗や容量成分等が変動した場合でも、クロックのドライブ能力を自動調整することができる。つまり、クロックスキュー自動調整回路２００は、製造ばらつき等によって変動したクロックスキューを再調整することができる。これは、クロックドライバ１０１を構成するバッファ等の抵抗成分や負荷容量が変動した場合でも、同様である。

また、クロックスキュー自動調整回路２００は、要求されるクロックスキューを満たす範囲内で、出力クロックのドライブ能力を抑制することも可能である。それにより、半導体集積回路の低消費電力化が可能である。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図１及び図２に示すクロックスキュー自動調整回路は、クロックドライバ１０１からの出力クロックが直接計測回路１０２に入力される場合を例に説明したが、これに限られない。例えば、クロックドライバ１０１の出力波形の傾きによる遅延時間を一定の割合で変動（例えば、増加）させるような遅延回路（例えば、分周回路）を備えた回路構成にも適宜変更可能である。それにより、計測回路１０２は、遅延時間を容易に計測することができる。さらに、計測回路１０２は、カウンタによるカウント数の精度が向上するため、より精度の高い遅延時間の計測が可能である。なお、この場合、基準遅延時間が同じ割合で調整される必要がある。

また、本発明の実施の形態では、クロックの立ち上がりに要する遅延時間を調整する場合を例に説明したが、これに限られない。クロックの立ち下がりに要する遅延時間を調整する場合の回路構成にも適宜変更可能である。

１００ ＰＬＬ
１０１ クロックドライバ
１０２ 計測回路
１０３ 制御回路
１０４ 比較回路
１０５ スイッチ切替制御回路
１０６ ドライブ能力記憶回路
１０７ ノード
１０８ スイッチ
１０９ スイッチ
１１０ スイッチ
１１１ バッファ
１１２ バッファ
１１３ バッファ
１１４ ＦＦ
１１５ ＦＦ
１１６ ＦＦ
１１７ ＨＭ
２００ クロックスキュー自動調整回路

Claims (9)

1. クロックのドライブ能力を調整するクロックドライバと、
   前記クロックの信号変化開始から信号変化終了までに要する時間を計測する計測回路と、
   前記計測回路による計測時間と予め設定された基準時間とに基づいて制御信号を生成し、前記クロックドライバに対して出力する制御回路と、を備え、
   前記クロックドライバは、
   並列に接続された複数のバッファと、
   前記バッファ毎に直列に接続されたスイッチと、を有し、
   前記制御信号に基づいて前記スイッチのオンオフが切替制御される、クロックスキュー自動調整回路。
2. 前記計測回路は、
   前記クロックの信号変化開始から信号変化終了までに要する時間をカウントするカウンタを備えた請求項１に記載のクロックスキュー自動調整回路。
3. 前記クロックの信号変化開始及び信号変化終了は、
   それぞれ前記クロックの電圧レベルに基づいて決定されることを特徴とする請求項１又は２に記載のクロックスキュー自動調整回路。
4. 前記クロックの信号変化開始から信号変化終了までに要する時間を調整する分周回路をさらに備えた請求項１〜３のいずれか一項に記載のクロックスキュー自動調整回路。
5. クロックのドライブ能力を調整するクロックドライバと、
   前記クロックの信号変化開始から信号変化終了までに要する時間を計測する計測回路と、
   前記計測回路による計測時間と予め設定された基準時間とに基づいて制御信号を生成し、前記クロックドライバに対して出力する制御回路と、を備え、
   前記制御回路は、
   前記計測時間と前記基準時間とを比較し、比較結果を出力する比較回路と、
   前記クロックドライバによって調整されているドライブ能力の情報を記憶するドライブ能力記憶回路と、を有する、クロックスキュー自動調整回路。
6. 前記クロックドライバは、
   並列に接続された複数のバッファと、
   前記バッファ毎に直列に接続されたスイッチと、を有し、
   前記ドライブ能力の情報は、前記スイッチのオンオフ状況に基づいて決定されることを特徴とする請求項５に記載のクロックスキュー自動調整回路。
7. 前記計測回路は、
   前記クロックの信号変化開始から信号変化終了までに要する時間をカウントするカウンタを備えた請求項５又は６に記載のクロックスキュー自動調整回路。
8. 前記クロックの信号変化開始及び信号変化終了は、
   それぞれ前記クロックの電圧レベルに基づいて決定されることを特徴とする請求項５〜７の何れか一項に記載のクロックスキュー自動調整回路。
9. 前記クロックの信号変化開始から信号変化終了までに要する時間を調整する分周回路をさらに備えた請求項５〜８のいずれか一項に記載のクロックスキュー自動調整回路。

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