JP2014045266A - 半導体装置 - Google Patents

Abstract

【課題】受信信号とサンプリングクロック間の位相のずれを少ない処理量で検出する。
【解決手段】入力信号をサンプリングして得たサンプリング信号Ｓ１に対して、測定部１１０は、サンプリングクロックＫの１つのサイクルにおける、サンプリング信号Ｓ１のハイレベル期間とロウレベル期間のいずれか片方であるターゲット期間の長さを測定する。パターン判定部１２０は、上記１つのサイクルにおけるサンプリング信号Ｓ１の変化パターンを判定する。位相調整部１３０は、パターン判定部１２０により判定した変化パターンが、ハイレベルからロウレベルへ変化したパターンと、ロウレベルからハイレベルへ変化したパターンのいずれか一方であり、かつ、測定部１１０が測定した長さが、第１の時間閾値以上、または、第１時間の閾値より小さい第２の時間閾値以下であるときに、サンプリングクロックＫの位相を調整する。
【選択図】図１

Description

本発明は、入力信号をサンプリングする際に使用されるサンプリングクロックの位相を制御する技術に関する。

受信した信号と同期したサンプリングクロックが供給されない通信システムが知られている。

例えば、ＳＤカード（ＳＤ：Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）の通信システムにおいて、ホスト側は、カード側にデータ信号を送信する際に、データ信号と同期したサンプリングクロックも送信し、カード側は、受信したデータ信号に対して、受信したサンプリングクロックでサンプリングする。しかし、カード側が、ホスト側にデータ信号を送信する際にサンプリングクロックを送らないため、ホスト側は、データ信号と共にカード側に送信したサンプリングクロックを遅延させて、カード側から受信したデータ信号のサンプリングクロックとして使用する。ホスト側において、該サンプリングクロックと、カード側から受信したデータ信号との間の位相のずれを検出して調整するための処理が必要である。

また、ＭＭＣ通信システム（ＭＭＣ：ＭｕｌｔｉＭｅｄｉａＣａｒｄ）においてもＳＤカードの通信システムと同様にホスト側において受信信号とサンプリングクロックとの間のずれの検出と調整が必要である。

他に、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩ：Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎ Ｉｎｔｅｒｃｏｎｎｅｃｔ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、Ｄｉｓｐｌａｙ−Ｐｏｒｔ、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔｔｅｒ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）などの規格に準拠した通信システムにおいても同様である。

受信信号とサンプリングクロック間の位相のずれを検出する手法は、例えば、遅延量の異なるサンプリングクロックで受信信号をサンプリングし、夫々のサンプリングクロックで得たデータ（サンプリング信号）間の差異を比較する技術が知られている（特許文献１、特許文献２）。

特開２００９−１８２７７９号公報 特開２０１１−１１４３８７号公報 特開平５−３７３６５号公報 特開平５−１７５７３７号公報

しかし、上述した手法は、複数のサンプリングクロックが必要であると共に、該複数のサンプリングクロック毎にサンプリングを行う必要があるため、処理量が増大してしまうという問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態による半導体装置において、測定部は、入力信号のサンプリングを行って得たサンプリング信号に対して、サンプリングクロックの１つのサイクルにおける、前記サンプリング信号のハイレベル期間とロウレベル期間のいずれか片方であるターゲット期間の長さを測定する。

パターン判定部は、前記１つのサイクルにおいて、前記サンプリング信号の変化パターンを判定する。

位相調整部は、前記パターン判定部により判定した前記変化パターンが、ハイレベルからロウレベルへ変化した第１のパターンと、ロウレベルからハイレベルへ変化した第２のパターンのいずれか一方であり、かつ、前記測定部が測定した前記長さが、第１の時間閾値以上、または、前記第１時間の閾値より小さい第２の時間閾値以下であるときに、前記サンプリングクロックの位相がずれていると判定する。

なお、上記実施の形態の半導体装置を方法やシステムに置き換えて表現したもの、該半導体装置を備えた受信装置なども、本発明の態様としては有効である。

上記実施の形態の半導体装置によれば、受信信号とサンプリングクロック間の位相のずれを少ない処理量で検出できる。

第１の実施の形態にかかる半導体装置を示す図である。 図１に示す半導体装置の技術的原理を説明するための図である（その１）。 図１に示す半導体装置の技術的原理を説明するための図である（その２）。 図１に示す半導体装置の技術的原理を説明するための図である（その３）。 ハイレベル期間をターゲット期間とした場合に、図１に示す半導体装置における位相調整部の処理を説明するための図である。 ロウ期間をターゲット期間とした場合に、図１に示す半導体装置における位相調整部の処理を説明するための図である。 第２の実施の形態にかかる半導体装置を示す図である。 図７に示す半導体装置における各信号のタイミングチャートの例である。 第３の実施の形態にかかる半導体装置における電荷蓄積部を示す図である。 第３の実施の形態にかかる半導体装置における各信号のタイミングチャートの例である。 第４の実施の形態にかかる半導体装置の感度調整部を示す図である。 第５の実施の形態にかかる半導体装置における電荷蓄積部と比較部を示す図である。 第６の実施の形態にかかる半導体装置における比較部を示す図である。 第７の実施の形態にかかる半導体装置における電荷蓄積部を示す図である。 第７の実施の形態にかかる半導体装置における各信号のタイミングチャートの例である。 第８の実施の形態にかかる半導体装置における位相調整部を示す図である。 第９の実施の形態にかかる半導体装置を示す図である。 図１７に示す半導体装置における各信号のタイミングチャートの例である。 図１７に示す半導体装置の利点を説明するための図である。 第１０の実施の形態にかかる半導体装置を示す図である。 図２０に示す半導体装置における各信号のタイミングチャートの例である。 第１１の実施の形態にかかる半導体装置を示す図である。 図２２に示す半導体装置を詳細に示す図である。 図２３に示す半導体装置における各信号のタイミングチャートの例である（その１）。 図２３に示す半導体装置における各信号のタイミングチャートの例である（その２）。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ ｃｏｍｐｕｔｅｒ ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（ｔａｎｇｉｂｌｅ ｓｔｏｒａｇｅ ｍｅｄｉｕｍ）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（ｔｒａｎｓｉｔｏｒｙ ｃｏｍｐｕｔｅｒ ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

＜第１の実施の形態＞
図１は、第１の実施の形態にかかる半導体装置１００を示す。該半導体装置１００は、例えば受信信号などの入力信号をサンプリングしサンプリング信号Ｓ１を得る。これをサンプリングクロックＫで判定した結果に基づいて、サンプリングクロックＫの位相を調整するものである。サンプリングクロックＫは、上記入力信号に同期して供給されたものではない。

半導体装置１００の詳細な説明の前に、まず、半導体装置１００にかかる技術の原理を説明する。本願発明者は、鋭意研究模索した結果、サンプリングクロックＫのずれの有無とずれ量が、サンプリングクロックＫの１つのサイクルにおけるサンプリング信号Ｓ１の変化パターンと、該１つのサイクルにおけるターゲット時間の長さ（ＴＬと表記する）と関係することを知見した。なお、ターゲット期間とは、ハイレベル期間とロウレベル期間のいずれ片方である。

図２において、Ｔは、サンプリングクロックＫの１サイクルである。サンプリングクロックＫにおける２つの黒丸は、入力信号をサンプリングする際の最適な位置である。また、サンプリング信号Ｓ１の例を示す各波形の中の太線部分は、１サイクルＴにおけるターゲット期間である。この例において、ターゲット期間は、ハイレベル期間である。なお、斜線により塗り潰された部分で示す「想定変化期間」の意味に関しては、後述する。

入力信号がサンプリングクロックＫに同期して供給されたものではないため、入力信号に対するサンプリングタイミングが必ずしも最適な位置ではない。つまり、サンプリングクロックＫの位相は、ずれている場合がある。

その一方、サンプリングクロックＫの位相のずれが少ない場合には、サンプリングタイミングが最適な位置ではないものの、入力信号のサンプリングが正しく行うことができる。

サンプリングクロックＫの１つのサイクルＴにおいて、サンプリング信号Ｓ１の変化パターンは、ハイレベルが持続する「ハイ→ハイ」パターン、ロウレベルが持続する「ロウ→ロウ」パターン、ハイレベルからロウレベルへ変化する「ハイ→ロウ」パターン、ロウレベルからハイレベルへ変化する「ロウ→ハイ」パターンの４つが考えられる。

「ハイ→ハイ」パターンの場合、該サイクルＴにおいて、ハイレベルの期間がサイクルＴのほぼ全期間に亘る。また、「ロウ→ロウ」パターンの場合、該サイクルＴにおいて、ロウレベルの期間がサイクルＴのほぼ全期間に亘る。

「ハイ→ロウ」パターンの場合、サンプリングタイミングが最適な位置にあるときには、サイクルＴにおいて、ハイレベル期間とロウレベル期間がほぼ同一である。一方、サンプリングクロックＫの位相が早いほど、ハイレベル期間が長くなり、ロウレベル期間が短くなる。図中「想定変化期間」は、入力信号を正しくサンプリングできた場合に想定される、サンプリング信号Ｓ１がハイからロウへの変化が生じる期間を意味する。

「ロウ→ハイ」パターンの場合、サンプリングタイミングが最適な位置にあるときには、サイクルＴにおいて、ハイレベル期間とロウレベル期間がほぼ同一である。一方、サンプリングクロックＫの位相が早いほど、ハイレベル期間が短くなり、ロウレベル期間が長くなる。この場合、「想定変化期間」は、入力信号を正しくサンプリングできた場合に想定される、サンプリング信号Ｓ１がロウからハイへの変化が生じる期間を意味する。

図中ＴＳ１は、第１の時間閾値であり、「ハイ→ロウ」パターンにおいて、サンプリング信号Ｓ１のハイからロウへの変化点が想定変化期間内の末尾である場合のターゲット期間（ここではハイレベル期間）の長さＴＬである。そのため、「ハイ→ロウ」パターンの場合、もし、サンプリング信号Ｓ１に対して測定したターゲット期間の長さＴＬが第１の時間閾値ＴＳ１以上であると、サンプリングクロックＫが早すぎると判定できる。

また、図２の例では、「ロウ→ハイ」パターンにおいて、サンプリング信号Ｓ１のロウからハイへの変化点が想定変化期間内の先頭である場合のターゲット期間（ハイレベル期間）の長さも、第１の時間閾値ＴＳ１としているが、第１の時間閾値ＴＳ１と別途に設定した値を使用してもよい。

図中ＴＳ２は、第２の時間閾値であり、「ハイ→ロウ」パターンにおいて、サンプリング信号Ｓ１のハイからロウへの変化点が想定変化期間内の先頭である場合のターゲット期間の長さＴＬである。そのため、「ハイ→ロウ」パターンの場合、もし、サンプリング信号Ｓ１に対して測定したターゲット期間の長さＴＬが第２の時間閾値ＴＳ２以下であると、サンプリングクロックＫが遅すぎると判定できる。

また、図２の例では、「ロウ→ハイ」パターンにおいて、サンプリング信号Ｓ１のロウからハイへの変化点が想定変化期間内の末尾である場合のターゲット期間の長さも、第２の時間閾値ＴＳ２としているが、第２の時間閾値ＴＳ２と別途に設定した値を使用してもよい。

つまり、１つのサイクルＴにおいて、サンプリング信号Ｓ１の変化パターンが「ハイ→ロウ」パターン（第１のパターン）または「ロウ→ハイ」パターン（第２のパターン）である場合に、ターゲット期間の長さを、第１の時間閾値ＴＳ１と第２の時間閾値ＴＳ２と夫々比較することにより、サンプリングクロックＫのずれの有無、及びずれ量を検出することができる。図３と図４を参照してより具体的に説明する。なお、図３と図４においても、例として、ターゲット期間がハイレベル期間であるとする。

図３は、サンプリング信号Ｓ１の変化パターンが第１のパターンすなわち「ハイ→ロウ」パターンであるときに、ターゲット期間の長さＴＬと、サンプリングクロックＫとのずれの関係を示す。

図示のように、ターゲット期間の長さＴＬが第１の時間閾値ＴＳ１より短く、第２の時間閾値ＴＳ２より長い範囲にあるときに、サンプリングクロックＫの位相は、入力信号を正しくサンプリングできる範囲にあり、調整する必要の無い正常な範囲といえる。

一方、ターゲット期間の長さＴＬが第１の時間閾値ＴＳ１以上であるときに、サンプリングクロックＫの位相は、これ以上早くなると正しくサンプリングができなくなる可能性が高くなるため、サンプリングクロックＫの位相が遅くなるように調整する必要がある。

また、ターゲット期間の長さＴＬが第２の時間閾値ＴＳ２以下であるときに、サンプリングクロックＫの位相は、これ以上遅くなると正しくサンプリングができなくなる可能性が高くなるため、サンプリングクロックＫの位相が早くするように調整する必要がある。

図４は、サンプリング信号Ｓ１の変化パターンが第２のパターンすなわち「ロウ→ハイ」パターンであるときに、ターゲット期間の長さＴＬの長さと、サンプリングクロックＫのずれとの関係を示す。

図示のように、ターゲット期間の長さＴＬが第１の時間閾値ＴＳ１より短く、第２の時間閾値ＴＳ２より長い範囲にあるときに、サンプリングクロックＫの位相は、入力信号を正しくサンプリングできる範囲にあり、調整する必要の無い正常な範囲といえる。

一方、ターゲット期間の長さＴＬが第１の時間閾値ＴＳ１以上であるときに、サンプリングクロックＫの位相は、これ以上遅くなると正しくサンプリングができなくなる可能性が高くなるため、サンプリングクロックＫの位相が早くなるように調整する必要がある。

また、ターゲット期間の長さＴＬが第２の時間閾値ＴＳ２以下であるときに、サンプリングクロックＫの位相は、これ以上早くなると正しくサンプリングができなくなる可能性が高くなるため、サンプリングクロックＫの位相が遅くするように調整する必要がある。

図１に戻り、半導体装置１００を説明する。
半導体装置１００は、上記記知見に基づいてなされたものであり、測定部１１０、パターン判定部１２０、位相調整部１３０を備える。

測定部１１０は、サンプリングクロックＫの１つのサイクルにおいて、サンプリング信号Ｓ１のターゲット期間の長さＴＬを測定し、測定結果を位相調整部１３０に出力する。

パターン判定部１２０は、上記１つのサイクルにおける、サンプリング信号Ｓ１の変化パターンを判定して、判定結果を位相調整部１３０に通知する。

位相調整部１３０は、測定部１１０の測定結果と、パターン判定部１２０の判定結果とに基づいて、サンプリングクロックＫの位相を調整するか否かを判定すると共に、調整すると判定した場合に、サンプリングクロックＫの位相を早くする制御信号ＵＰ、または、サンプリングクロックＫの位相を遅くする制御信号ＤＯＷＮを出力する。なお、他の場合には、位相調整部１３０は、サンプリングクロックＫの調整をしないとして、制御信号ＵＰと制御信号ＤＯＷＮのいずれも出力をしない。

図５と図６を参照して、位相調整部１３０の処理をより具体的に説明する。図５は、ハイレベル期間をターゲット期間とした場合に、位相調整部１３０の処理を示す図であり、図６は、ロウレベル期間をターゲット期間とした場合に、位相調整部１３０の処理を示す図である。なお、図５と図６において、「×」で示された枠は、故障でない限り、生じ得ない状況を表わす。

図５に示すように、位相調整部１３０は、パターン判定部１２０が判定した変化パターンが「ハイ→ロウ」パターンである場合において、ターゲット期間（ここではハイレベル期間）の長さＴＬの長さが第２の時間閾値ＴＳ２以下であるときには、サンプリングクロックＫの位相を早くするように制御信号ＵＰを出力する。一方、ターゲット期間の長さＴＬの長さが第１の時間閾値ＴＳ１以上であるときには、位相調整部１３０は、サンプリングクロックＫの位相を遅くするように制御信号ＤＯＷＮを出力する。

また、変化パターンが「ロウ→ハイ」パターンであるときにおいて、位相調整部１３０は、ターゲット期間の長さＴＬの長さが第２の時間閾値ＴＳ２以下であるときには、サンプリングクロックＫの位相を遅くするように制御信号ＤＯＷＮを出力する。一方、ターゲット期間の長さＴＬの長さが第１の時間閾値ＴＳ１以上であるときには、位相調整部１３０は、サンプリングクロックＫの位相を早くするように制御信号ＵＰを出力する。

その他の場合には、位相調整部１３０は、位相のずれの判定が不可能（「ハイ→ハイ」パターン、「ロウ→ロウ」パターン）、または位相を調整する必要がない（ＴＳ２＜ＴＬ＜ＴＳ１）として、制御信号ＵＰと制御信号ＤＯＷＮのいずれも出力をしない。

図６に示すように、位相調整部１３０は、パターン判定部１２０が判定した変化パターンが「ハイ→ロウ」パターンである場合において、ターゲット期間（ここではロウレベル期間）の長さＴＬの長さが第２の時間閾値ＴＳ２以下であるときには、サンプリングクロックＫの位相を遅くするように変化パターンを出力する。一方、ターゲット期間の長さＴＬの長さが第１の時間閾値ＴＳ１以上であるときには、位相調整部１３０は、サンプリングクロックＫの位相を早くするように制御信号ＵＰを出力する。

また、変化パターンが「ロウ→ハイ」パターンであるときにおいて、位相調整部１３０は、ターゲット期間の長さＴＬの長さが第２の時間閾値ＴＳ２以下であるときには、サンプリングクロックＫの位相を早くするように制御信号ＵＰを出力する。一方、ターゲット期間の長さＴＬの長さが第１の時間閾値ＴＳ１以上であるときには、位相調整部１３０は、サンプリングクロックＫの位相を遅くするように制御信号ＤＯＷＮを出力する。

その他の場合には、位相調整部１３０は、位相のずれの判定が不可能（「ハイ→ハイ」パターン、「ロウ→ロウ」パターン）、または位相を調整する必要がない（ＴＳ２＜ＴＬ＜ＴＳ１）として、制御信号ＵＰと制御信号ＤＯＷＮのいずれも出力をしない。

このように、半導体装置１００は、受信した入力信号に同期したサンプリングクロックが供給されていない通信システムにおいて、従来のように遅延量の異なる複数のサンプリングクロックで入力信号を夫々サンプリングすることをせずに、少ない処理量で入力信号のサンプリングクロックの位相のずれの検出乃至調整が可能である。

ターゲット期間の長さＴＬの測定手法などの具体例について、以下の各実施の形態において詳細に説明する。なお、以下の説明において、冗長を避けるため、当業者であれば一目瞭然の回路について、該回路を構成する各素子を逐次追って説明することを省略する。また、図面の分かりやすさのため、通常使われている表記で示す素子の一部について、符号の付与を省略する。

＜第２の実施の形態＞
図７は、第２の実施の形態にかかる半導体装置２００を示す。半導体装置２００は、通信システムの受信側に設けられており、受信した信号をサンプリングしてサンプリング信号Ｓ１を得る受信部（図示せず）にサンプリングクロックＫを提供すると共に、サンプリングクロックＫのずれの検出と調整を行う。

半導体装置２００は、ターゲット期間の長さＴＬの長さを示す指標値として、該ターゲット期間に定電流により後述するキャパシタ２３６を充電して得た電荷量を用いる。そして、該電荷量に基づいて、サンプリングクロックＫのずれを判定する。なお、判定に際して、第１の時間閾値ＴＳ１と第２の時間閾値ＴＳ２に夫々対応する第１の電圧閾値ＶＳ１と第２の電圧閾値ＶＳ２を使用する。

期間の長さを、キャパシタにより該期間においてのみ蓄積した電荷の量で測定する技術は、例えば特許文献３と特許文献４に開示されている。該２つの文献に開示された、ＰＬＬ回路などに使用されるサンプルホールド型位相比較器は、２つの信号間の位相のずれ量（時間）を検出するために、該２つの信号間で位相がずれている期間にのみオンする制御信号を生成し、該制御信号がオンしている間にキャパシタにより電荷を蓄積する。そして、上記制御信号のオフに伴ってキャパシタに蓄積した電荷量を位相比較結果として出力する。

半導体装置２００は、第１の半導体装置１００にかかる技術におけるターゲット期間の長さＴＬの長さの測定手法に、上記技術を適用している。

図７に示すように、半導体装置２００は、クロック供給部２１０、タイミング生成部２２０、電荷蓄積部２３０、パターン判定部２４０、位相調整部２５０を備える。位相調整部２５０は、比較部２６０、シフト信号生成部２７０を有する。

クロック供給部２１０は、内部で生成したオリジナルクロックＫ０からサンプリングクロックＫを生成して、サンプリングクロックＫで受信信号をサンプリングしてサンプリング信号Ｓ１を得る受信部（図示せず）、タイミング生成部２２０、パターン判定部２４０、シフト信号生成部２７０に出力する。

クロック供給部２１０は、クロック生成部２１１、調整実行部２１４を備える。
クロック生成部２１１は、複数の遅延素子が順次接続してなる遅延部２１２と、上記複数の遅延素子のいずれか１つの出力を選択してサンプリングクロックＫとして出力するセレクタ２１３を有する。セレクタ２１３がどの遅延素子の出力を選択するかは、調整実行部２１４により制御される。クロック供給部２１０については他の構成であってもよく、図示の例に限られることがない。

調整実行部２１４は、セレクタ２１３に対して遅延素子の選択の制御を行うことによりサンプリングクロックＫの位相を調整する。調整実行部２１４は、シフト信号生成部２７０から制御信号ＵＰを受信するとサンプリングクロックＫの位相を進め、制御信号ＤＯＷＮを受信するとサンプリングクロックＫの位相を遅れさせる。なお、制御信号ＵＰと制御信号ＤＯＷＮのいずれも受信していない場合には、調整実行部２１４は、サンプリングクロックＫの位相調整をしない。

調整実行部２１４は、同期部２１６を有する。この同期部２１６は、非同期のクロック間の乗替え処理を行うものであり、シフト信号生成部２７０からの制御信号ＵＰまたは制御信号ＤＯＷＮをクロック生成部２１１の動作クロックに同期させる。

同期部２１６、及び調整実行部２１４の他の機能ブロックは、この種の装置に通常備えられるものであり、ここで詳細な説明を省略する。

タイミング生成部２２０は、ＥＮＡＢＬＥ信号がオンしているときに、サンプリングクロックＫの連続する３つのサイクル毎に、１つ目のサイクルにおいて第１の制御信号Ｒ１をオンし、２つ目のサイクルにおいて第２の制御信号Ｒ２をオンし、３つ目のサイクルにおいて第３の制御信号Ｒ３をオンする。

なお、プロトコルによりサンプリングクロックＫの位相を判定し調整を行う必要がない期間はＥＮＡＢＬＥ信号をオフにし、また判定頻度を減少してもよいとすることが可能な期間はＥＮＡＢＬＥ信号を間欠的にオンオフにすることでキャパシタ２３６の電荷移動にかかる消費電流を削減することが可能である。

第１の制御信号Ｒ１と第２の制御信号Ｒ２は、電荷蓄積部２３０に出力され、第３の制御信号Ｒ３は、比較部２６０に出力されるようになっている。

電荷蓄積部２３０は、ＡＮＤゲート２３１、定電流源２３３、スイッチ２３４、スイッチ２３５、キャパシタ２３６を有する。

ＡＮＤゲート２３１は、第２の制御信号Ｒ２と、サンプリング信号Ｓ１とが入力され、論理積をスイッチ２３４に出力する。

スイッチ２３４は、ＡＮＤゲート２３１からの信号がハイであるときにオンし、ＡＮＤゲート２３１からの信号がロウであるときにオフする。

スイッチ２３５は、第１の制御信号Ｒ１が入力され、第１の制御信号Ｒ１がハイであるときにオンし、第１の制御信号Ｒ１がロウであるときにオフする。

キャパシタ２３６は、スイッチ２３４がオンしており、スイッチ２３５がオフしている間に定電流源２３３からの定電流で充電され、スイッチ２３４がオフしており、スイッチ２３５がオンしている間に放電する。

比較部２６０は、比較器２６１、ＡＮＤゲート２６２、比較器２６３、ＡＮＤゲート２６４を有する。

比較器２６１は、キャパシタ２３６の電圧と、第１の電圧閾値ＶＳ１とを比較し、比較の結果をＡＮＤゲート２６２に出力する。具体的には、キャパシタ２３６の電圧が第１の電圧閾値ＶＳ１以上であるときにはハイを出力し、キャパシタ２３６の電圧が第１の電圧閾値ＶＳ１よい小さいときにはロウを出力する。以下、比較器２６１の出力を「第１の比較結果Ｘ１」という。

比較器２６３は、キャパシタ２３６の電圧と、第２の電圧閾値ＶＳ２とを比較し、比較の結果をＡＮＤゲート２６４に出力する。具体的には、キャパシタ２３６の電圧が第２の電圧閾値ＶＳ２以下であるときにはハイを出力し、キャパシタ２３６の電圧が第２の電圧閾値ＶＳ２よい大きいときにはロウを出力する。以下、比較器２６３の出力を「第２の比較結果Ｘ２」という。

ＡＮＤゲート２６２は、第３の制御信号Ｒ３と、比較器２６１からの比較結果の論理積を得てシフト信号生成部２７０に出力する。ＡＮＤゲート２６２の出力である論理積を以下「第１の比較出力Ｃ１」という。

ＡＮＤゲート２６４は、第３の制御信号Ｒ３と、比較器２６３からの比較結果の論理積を得てシフト信号生成部２７０に出力する。ＡＮＤゲート２６４の出力である論理積を以下「第２の比較出力Ｃ２」という。

すなわち、キャパシタ２３６は、第１の制御信号Ｒ１がオンしているサイクル（１つ目のサイクル）において放電し、第２の制御信号Ｒ２がオンしているサイクル（２つ目のサイクル）における、サンプリング信号Ｓ１がハイレベルである期間において定電流源２３３により充電される。

また、比較部２６０は、２つ目のサイクルにてキャパシタ２３６が蓄積した電荷量と、第１の電圧閾値ＶＳ１と第２の電圧閾値ＶＳ２との比較を夫々行って、第３の制御信号Ｒ３がオンしているサイクル（３つ目のサイクル）において第１の比較結果Ｘ１と第２の比較結果Ｘ２を出力する。なお、比較部２６０が出力した第１の比較結果Ｘ１と第２の比較結果Ｘ２は、第１の比較出力Ｃ１とＣ２である。

比較部２６０からの第１の比較出力Ｃ１と第２の比較出力Ｃ２は、２つ目のサイクルにてキャパシタ２３６が蓄積した電荷量が第１の電圧閾値ＶＳ１以上であるか、第２の電圧閾値ＶＳ２以下であるか、第１の電圧閾値ＶＳ１と第２の電圧閾値ＶＳ２の間であるかを示すものである。

パターン判定部２４０は、サンプリング信号Ｓ１とサンプリングクロックＫが入力され、サンプリングクロックＫのサイクル毎に、サンプリング信号Ｓ１の変化パターンを判定し、判断結果に基づいたパターン信号Ｐ１とパターン信号Ｐ２をシフト信号生成部２７０に出力する。なお、パターン信号Ｐ１がハイであり、パターン信号Ｐ２がロウであるときには、サンプリング信号Ｓ１の変化パターンが第１のパターン（ハイ→ロウ）であり、パターン信号Ｐ２がハイであり、パターン信号Ｐ２がロウであるときには、サンプリング信号Ｓ１の変化パターンが第２のパターン（ロウ→ハイ）である。

パターン判定部２４０において、フリップフロップ２４２は、メタステーブルをフィルタリングするために設けられたものである。

比較部２６０からの第１の比較出力Ｃ１と第２の比較出力Ｃ２は、夫々ＦＦ２６７とＦＦ２６８を介してシフト信号生成部２７０に入力される。パターン判定部２４０において、メタステーブルをフィルタリングするためのフリップフロップ２４２が設けられているため、ＦＦ２６７とＦＦ２６８は、第１の比較出力Ｃ１と第２の比較出力Ｃ２に対して、パターン信号Ｐ１およびＰ２とタイミングを合わせるために設けられたものである。

シフト信号生成部２７０は、比較部２６０からの比較出力と、パターン判定部２４０による判定の結果とに基づいて、サンプリングクロックＫの位相を進めるべきか、遅れさせるべきか、調整する必要が無いかの判定を行い、判定結果に基づいて、制御信号ＵＰと制御信号ＤＯＷＮのいずれか一方を出力するか、または、調整する必要がないとして制御信号ＵＰと制御信号ＤＯＷＮの出力をしない。

図８は、半導体装置２００における各信号のタイミングチャートの例である。該例では、キャパシタ２３６の充電と放電にかかる時間が同一であるとしている。なお、図８及び以降の各タイミングチャートにおいて、黒丸は、各比較器のサンプリングタイミングを示す。

図示のように、１つ目のサイクルＴ１において、第１の制御信号Ｒ１がオンする。これにより、キャパシタ２３６は放電し、電圧がグランドレベルとなる。

２つ目のサイクルＴ２において、第２の制御信号Ｒ２がオンする。該サイクルの前半においてサンプリング信号Ｓ１がハイレベルであるため、キャパシタ２３６は、サンプリング信号Ｓ１がハイレベルである期間（ターゲット期間）に充電される。

また、２つ目のサイクルＴ２において、キャパシタ２３６の電圧が第２の電圧閾値ＶＳ２を超えたときに、第２の比較結果Ｘ２は、ロウになる。また、キャパシタ２３６の電圧が第１の電圧閾値ＶＳ１以下であるため、第１の比較結果Ｘ１は、ロウのままである。なお、図中Ｑは、キャパシタ２３６の電圧が上昇し第２の電圧閾値ＶＳ２を超えた時点から比較器２６３の出力（第２の比較結果Ｘ２）がロウになるまでの最大の時間の長さを示し、以下比較器２６３の「出力安定期間」という。また、キャパシタ２３６の電圧が下降し第２の電圧閾値ＶＳ２より低くなった時点から比較器２６３の出力（第２の比較結果Ｘ２）がハイになるまでの最大の時間の長さも、以下比較器２６３の出力安定期間Ｑである。なお、第２の電圧閾値ＶＳ２を第１の電圧閾値ＶＳ１に置き換えれば、上記説明は、比較器２６１の出力安定期間の説明になる。ここでは、比較器２６１と比較器２６３の出力安定期間Ｑが同長であるとする。

３つ目のサイクルＴ３において、第３の制御信号Ｒ３がオンし、第１の比較結果Ｘ１と第２の比較結果Ｘ２はロウのままである。

そのため、パターン判定結果Ｐ１、Ｐ２との組み合わせ後でもシフト信号生成部２７０は、サンプリングクロックＫを調整する必要がないと判定し、制御信号ＵＰと制御信号ＤＯＷＮのいずれも出力しない。従って、サンプリングクロックＫも調整されない。

このようにして、キャパシタ２３６の放電、充電、比較部２６０による比較及びシフト信号生成部２７０による判定が、３サイクル毎に繰り返される。

本第２の実施の形態にかかる半導体装置２００は、第１の実施の形態の半導体装置１００に対して、ターゲット期間にキャパシタ２３６に蓄積された電荷量を、ターゲット期間の長さＴＬを示す指標値として使用する技術を適用したものであり、半導体装置１００の全ての効果を得ることができる。

また、タイミング生成部２２０により第１の制御信号Ｒ１、第２の制御信号Ｒ２、第２の制御信号Ｒ２を１サイクルずつずらして供給しているので、キャパシタ２３６の放電時間、比較部２６０内の比較器の反応時間を確保している。

さらに、パターン判定部２４０にフリップフロップ２４２を設けることにより、サンプリングタイミングが最適な位置から大きく外れた場合においてもメタステーブルを回避することができる。

＜第３の実施の形態＞
半導体装置２００では、ターゲット期間としてハイレベル期間を用いている。半導体装置２００にかかる技術は、ターゲット期間としてロウレベル期間を用いる場合にも適用することができる。これについて、第３の実施の形態にかかる半導体装置を用いて説明する。

本第３の実施の形態にかかる半導体装置は、電荷蓄積部が半導体装置２００における電荷蓄積部２３０と異なる点を除く、半導体装置２００と同一である。そのため、本第３の実施の形態については、電荷蓄積部についてのみ説明する。

図９は、第２の実施の形態にかかる半導体装置における電荷蓄積部３３０を示す。電荷蓄積部３３０は、インバータ３３１、ＡＮＤゲート３３２、スイッチ３３３、定電流源３３４、スイッチ３３５、キャパシタ３３６を有する。

スイッチ３３３は、第１の制御信号Ｒ１がハイであるときにオンし、第１の制御信号Ｒ１がロウであるときにオフする。

インバータ３３１は、サンプリング信号Ｓ１を反転してＡＮＤゲート３３２に出力する。ＡＮＤゲート３３２は、インバータ３３１からの信号と、第２の制御信号Ｒ２の論理積をスイッチ３３５に出力する。

スイッチ３３５は、ＡＮＤゲート３３２からの信号がハイであるときにオンし、ＡＮＤゲート３３２からの信号がロウであるときにオフする。

キャパシタ３３６は、スイッチ３３３がオンしており、スイッチ３３５がオフしているときに放電し、スイッチ３３３がオフしており、スイッチ３３５がオンしているときに定電流源３３４で充電される。

すなわち、キャパシタ３３６は、第１の制御信号Ｒ１がオンしているサイクル（１つ目のサイクル）において放電し、第２の制御信号Ｒ２がオンしているサイクル（２つ目のサイクル）における、サンプリング信号Ｓ１がロウレベルである期間において充電される。

図１０は、本第３の実施の形態の半導体装置における各信号のタイミングチャートの例である。図１０から分かるように、本第３の実施形態の半導体装置においても、キャパシタ３３６の放電、充電、比較部２６０による比較及びシフト信号生成部２７０による判定は、３サイクル毎に繰り返され、半導体装置２００と同様の効果を得ることができる。

＜第４の実施の形態＞
上述した第２と第３の実施の形態の半導体装置に対して、第１の電圧閾値ＶＳ１と第２の電圧閾値ＶＳ２が外部から設定可能にすることができる。これについて、第４の実施の形態にかかる半導体装置を用いて説明する。

本第４の実施の形態の半導体装置は、感度調整部をさらに備えることを除き、半導体装置２００と同様である。そのため、本第４の実施の形態については、感度調整部についてのみ詳細に説明する。

図１１に示すように、本第４の実施の形態にかかる半導体装置において、感度調整部３５０がさらに設けられており、比較部２６０の比較基準となる第１の電圧閾値ＶＳ１と第２の電圧閾値ＶＳ２は、感度調整部３５０により調整可能である。

感度調整部３５０は、Ｄ／Ａコンバータ３５２とＤ／Ａコンバータ３５４を有する。
Ｄ／Ａコンバータ３５２は、外部から第１の設定値ＳＶ１が入力され、該第１の設定値ＳＶ１をアナログ信号に変換して第１の電圧閾値ＶＳ１として比較器２６１に設定する。

Ｄ／Ａコンバータ３５４は、外部から第２の設定値ＳＶ２が入力され、該第２の設定値ＳＶ２をアナログ信号に変換して第２の電圧閾値ＶＳ２として比較器２６３に設定する。

第１の電圧閾値ＶＳ１が低いほど、または、第２の電圧閾値ＶＳ２が高いほど、位相のずれの判定の感度が高い。本第４の実施の形態の半導体装置では、第１の電圧閾値ＶＳ１と第２の電圧閾値ＶＳ２を調整可能としたことで、例えば、位相の調整が頻繁に行われた場合に感度を下げ、位相の調整が所定期間行われていない場合に感度を上げるようにして、サンプリング信号Ｓ１のサンプリングを正しく行うと共に、サンプリングクロックＫの位相の安定性を高めるようにすることができる。

＜第５の実施の形態＞
第２〜第４の各実施の形態の半導体装置は、ハイレベル期間とロウレベル期間のいずれか一方をターゲット期間としているが、ハイレベル期間とロウレベル期間の両方ともターゲット期間として、夫々について位相のずれの判定を行うようにしてもよい。これについて、第５の実施の形態を用いて説明する。また、第５の実施の形態の半導体装置について、電荷蓄積部と比較部のみを詳細に説明する。

図１２は、第５の実施の形態にかかる半導体装置における電荷蓄積部４１０と比較部４２０を示す。電荷蓄積部４１０は、第１の電荷蓄積ブロック４１２と第２の電荷蓄積ブロック４１４を有し、比較部４２０は、第１の比較ブロック４２２と第２の比較ブロック４２４を有する。

第１の電荷蓄積ブロック４１２は、ターゲット期間をハイレベル期間とし、第２の制御信号Ｒ２がオンしているサイクルにおけるハイレベル期間にのみ電荷を蓄積する。すなわち、第１の電荷蓄積ブロック４１２は、図７に示す第２の実施の形態にかかる半導体装置２００の電荷蓄積部２３０と同様であり、その詳細な構成についてはここで説明を省略する。サンプリング信号Ｓ１がハイからロウに変化した場合、充電期間の終了時は電荷蓄積期間でないため、電荷蓄積ブロック４１２の出力は早く安定する。

第２の電荷蓄積ブロック４１４は、ターゲット期間をロウレベル期間とし、第２の制御信号Ｒ２がオンしているサイクルにおけるロウレベル期間にのみ電荷を蓄積する。すなわち、第２の電荷蓄積ブロック４１４は、図９に示す第３の実施の形態にかかる半導体装置の電荷蓄積部３３０と同様であり、その詳細な構成についてはここで説明を省略する。サンプリング信号Ｓ１がロウからハイに変化した場合、充電期間の終了時は電荷蓄積期間でないため、電荷蓄積ブロック４１４の出力は早く安定する。

第１の比較ブロック４２２は、第１の電荷蓄積ブロック４１２に蓄積された電荷量を、第１の電圧閾値ＶＳ１１と第２の電圧閾値ＶＳ２１と夫々比較し、第３の制御信号Ｒ３がオンしているサイクルに比較結果を出力する。すなわち、第１の比較ブロック４２２は、図７に示す第２の実施の形態にかかる半導体装置２００の比較部２６０と同様であり、その詳細な構成についてはここで説明を省略する。

第２の比較ブロック４２４は、第２の電荷蓄積ブロック４１４に蓄積された電荷量を、第１の電圧閾値ＶＳ１２と第２の電圧閾値ＶＳ２２と夫々比較し、第３の制御信号Ｒ３がオンしているサイクルに比較結果を出力する。すなわち、第２の比較ブロック４２４も、図７に示す第２の実施の形態にかかる半導体装置２００の比較部２６０と同様であり、その詳細な構成についてはここで説明を省略する。

このようにして電荷蓄積部４１０と比較部４２０を構成することにより、例えば、立ち上がりが遅く立下りが早いオープンドレインのような信号では、サンプリング信号Ｓ１のロウからハイの変化は急峻で正確に位相判定されることが予想されるが、ハイからロウへの変化は緩慢で幅をもって判定される可能性が高い。したがって理想の調整位置はハイからロウへの変化とロウからハイへの変化で異なった調整幅・調整位置を第１の比較ブロック４２２と第２の比較ブロック４２４に対して夫々設定した電圧閾値により実現することで、サンプリングクロックＫの位相をサンプリング信号Ｓ１の仕様に合わせて調整することができる。

＜第６の実施の形態＞
図１３は、第６の実施の形態にかかる半導体装置の位相調整部４５０を示す。位相調整部４５０は、複数の比較部（図示の例では、比較部４５２Ａ、比較部４５２Ｂ、比較部４５２Ｃの３つ）と、シフト信号生成部４５４を備え、シフト信号生成部４５４は図７における調整実行部２１４に対し制御信号を出力する。

比較部４５２Ａ、比較部４５２Ｂ、比較部４５２Ｃは、第２の制御信号Ｒ２がオンしているサイクルにおいて電荷蓄積部２３０に蓄積された電荷量と、自身に対して設定された第１の電圧閾値と第２の電圧閾値と夫々比較して、第３の制御信号Ｒ３がオンしているサイクルに比較結果を出力する。

これらの比較部に対して、正常範囲（第１の電圧閾値ＶＳ１より低く、第２の電圧閾値ＶＳ２より高い範囲）が異なるように、第１の電圧閾値ＶＳ１と第２の電圧閾値ＶＳ２が設定されている。図示のように、第１の電圧閾値ＶＳ１と第２の電圧閾値ＶＳ２として、比較部４５２Ａに対しては、第１の電圧閾値ＶＳ１Ａと第２の電圧閾値ＶＳ２Ａが設定されており、比較部４５２Ｂに対しては、第１の電圧閾値ＶＳ１Ｂと第２の電圧閾値ＶＳ２Ｂが設定されており、比較部４５２Ｃに対しては、第１の電圧閾値ＶＳ１Ｃと第２の電圧閾値ＶＳ２Ｃが設定されている。なお、各比較部の具体的な構成は、図７に示す半導体装置２００の比較部２６０と同様である。

シフト信号生成部４５４は、比較部４５２Ａ、比較部４５２Ｂ、比較部４５２Ｃからの比較結果と、図示しないパターン判定部２４０からの判定結果とに基づいて、位相を調整するための信号を生成して出力する。

具体的には、シフト信号生成部４５４は、電荷蓄積部２３０に蓄積された電荷量が、自身に対して設定された第１の電圧閾値以上であることを示す比較結果を出力した各比較部のうちの、最も大きい第１の電圧閾値が設定された比較部の第１の電圧閾値が大きいほど、サンプリングクロックＫの位相の調整量（ここでは遅れさせる量）が大きくなるように調整実行部２１４に対し制御信号を出力する。

また、シフト信号生成部４５４は、電荷蓄積部２３０に蓄積された電荷量が、自身に対して設定された第２の電圧閾値以下であることを示す比較結果を出力した各比較部のうちの、最も小さい第２の電圧閾値が設定された比較部の第２の電圧閾値が小さいほど、サンプリングクロックＫの位相の調整量（ここでは進める量）が大きくなるように調整実行部２１４に対し制御信号を出力する。

本第６の実施の形態にかかる半導体装置は、上述した構成の位相調整部４５０を備えることにより、サンプリングクロックＫの位相のずれが小さいときにはサンプリングクロックＫの位置を調整し、サンプリングクロックＫの位相が大きくずれたときには一度に大きく調整することによって、早期にサンプリングクロックＫの位相を最適な位置に調整することができる。

＜第７の実施の形態＞
第２〜第６の実施の形態の半導体装置において、電荷蓄積部は、ハイレベル期間とロウレベル期間のいずれか一方をターゲット期間とするか、ハイレベル期間とロウレベル期間の両方を夫々ターゲット期間とするようにしている。例えば、電荷を蓄積するキャパシタの初期電圧（放電後の電圧）を中間電圧にし、該キャパシタに蓄積した電荷量を、ターゲット期間の長さと、ターゲット期間以外の期の長さとの差分を示す指標値としてもよい。なお、中間電圧とは、電源電圧（図中ＶＣＣ）とグランド電圧（図中ＧＮＤ）の間の電圧を意味する。

ターゲット期間をハイレベル期間とした場合を例にする。
サンプリングクロックＫの位相が最適な位置にある場合には、サンプリング信号Ｓ１の変化パターンが第１のパターン（ハイ→ロウ）と第２のパターン（ロウ→ハイ）のいずれであるときにも、上記差分がゼロであり、該サイクルの終了時にキャパシタの電圧が初期電圧と同一である。

一方、サンプリングクロックＫの位相が早い場合には、サンプリング信号Ｓ１の変化パターンが第１のパターンであるときには、上記差分が正となり、該サイクルの終了時にキャパシタの電圧が初期電圧より高くなり、サンプリング信号Ｓ１の変化パターンが第２のパターンであるときには、上記差分が負となり、該サイクルの終了時にキャパシタの電圧が初期電圧より低くなる。

また、サンプリングクロックＫの位相が遅い場合には、サンプリング信号Ｓ１の変化パターンが第１のパターンであるときには、上記差分が負となり、該サイクルの終了時にキャパシタの電圧が初期電圧より低くなり、サンプリング信号Ｓ１の変化パターンが第２のパターンであるときには、上記差分が正となり、該サイクルの終了時にキャパシタの電圧が初期電圧より高くなる。

すなわち、このようにして電荷を蓄積しても、蓄積した電荷量と、サンプリング信号Ｓ１の変化パターンとに基づいて、サンプリングクロックＫの位相の調整が可能である。

これについて、第６の実施の形態の半導体装置を用いて説明する。該半導体装置について、電荷蓄積部のみを説明する。

図１４は、第７の実施の形態にかかる半導体装置における電荷蓄積部５００を示す。電荷蓄積部５００は、ＡＮＤゲート５０１、インバータ５０２、ＡＮＤゲート５０３、定電流源５０４、スイッチ５０５、定電流源５０６、スイッチ５０７、スイッチ５１１、キャパシタ５２０を有し、スイッチ５１１は、中間電圧Ｙと接続されている。定電流源５０４と定電流源５０６が出力する定電流の大きさは、同様である。

スイッチ５１１が、第１の制御信号Ｒ１がオンしているときにオンし、第１の制御信号Ｒ１がオフしているときにオフする。

ＡＮＤゲート５０１は、第２の制御信号Ｒ２とサンプリング信号Ｓ１の論理積をスイッチ５０５に出力する。スイッチ５０５は、ＡＮＤゲート５０１からの信号がハイであるときにオンし、ロウであるときにオフする。

インバータ５０２は、第２の制御信号Ｒ２を反転してＡＮＤゲート５０３に出力する。ＡＮＤゲート５０３は、第２の制御信号Ｒ２の反転信号とサンプリング信号Ｓ１の論理積をスイッチ５０７に出力する。

スイッチ５０７は、ＡＮＤゲート５０３からの信号がハイであるときにオンし、ロウであるときにオフする。

すなわち、キャパシタ５２０は、第１の制御信号Ｒ１がオンしており、第２の制御信号Ｒ２と第３の制御信号Ｒ３がオフしているときに抵抗５０８と抵抗５０９を介して、電源電圧とグランド電圧の中間の電圧まで放電する。

また、キャパシタ５２０は、第２の制御信号Ｒ２がオンであるときに、サンプリング信号Ｓ１がハイである場合には定電流源５０４で充電され、サンプリング信号Ｓ１がロウである場合には定電流源５０６で放電する。そのため、第２の制御信号Ｒ２がオンしているサイクルが終了したときには、キャパシタ５２０の電圧は、該サイクルにおけるハイレベル期間とロウレベル期間の差を表わすことができる。

図１５は、本第７の実施の形態における各信号のタイミングチャートの例を示す。
例えば、１つ目のサイクルＴ１において、第１の制御信号Ｒ１がオンする。これにより、キャパシタ５２０は放電し、電圧が電源電圧とグランド電圧の中間電圧になる。

２つ目のサイクルＴ２において、第２の制御信号Ｒ２がオンする。該サイクルの前半においてサンプリング信号Ｓ１がハイレベルであるため、キャパシタ５２０は、サンプリング信号Ｓ１がハイレベルである期間（ターゲット期間）に定電流源５０４で充電される。

また、２つ目のサイクルＴ２において、キャパシタ５２０の電圧が第１の電圧閾値ＶＳ１を超えたときに、第１の比較結果Ｘ１は、ハイになる。

その後、２つ目のサイクルＴ２において、サンプリング信号Ｓ１がロウレベルになったため、キャパシタ５２０は、定電流源５０６で放電し、その電圧が下がる。

その後、２つ目のサイクルＴ２において、キャパシタ５２０の電圧が第１の電圧閾値ＶＳ１より下になるため、第１の比較結果Ｘ１は、ロウになる。また、キャパシタ５２０の電圧が第２の電圧閾値ＶＳ２より高いため、第２の比較結果Ｘ２は、ロウのままである。

従って、３つ目のサイクルＴ３において、第３の制御信号Ｒ３がオンするが、第１の比較結果Ｘ１と第２の比較結果Ｘ２がが共にロウであるため、第１の比較出力Ｃ１と第２の比較出力Ｃ２もロウであり、サンプリングクロックＫの位相の調整は行われない。

本第７の実施の形態の半導体装置も、半導体装置２００と同様の効果を得ることができる。第７の実施の形態では、サンプリング信号Ｓ１のハイレベルとロウレベルを等しく扱うことが容易になる。

＜第８の実施の形態＞
第８の実施の形態にかかる半導体装置は、位相調整部が半導体装置２００における位相調整部２５０と異なる。図１６を参照して説明する。

図１６に示すように、本第８の実施の形態にかかる半導体装置の位相調整部５５０は、ＡＮＤゲート５６１、スイッチ５６２、キャパシタ５６３、ＡＮＤゲート５７１、スイッチ５７２、キャパシタ５７３、インバータ５８１、スイッチ５８２、インバータ５８３、スイッチ５８４、比較部５９０を備える。比較部５９０は、Ｂ比較ブロック５９１、Ａ比較ブロック５９４、ＯＲゲート５９７、ＯＲゲート５９８を有する。また、Ｂ比較ブロック５９１は、比較器５９２と比較器５９３を有し、Ａ比較ブロック５９４は、比較器５９５と比較器５９６を有する。

ＡＮＤゲート５６１は、第３の制御信号Ｒ３とパターン信号Ｐ２が入力され、それらの論理積をスイッチ５６２に出力する。

スイッチ５６２は、ＡＮＤゲート５６１からの信号がハイであるときにオンし、ロウであるときにオフする。

キャパシタ５６３は、スイッチ５６２がオンであるときに、キャパシタ２３６とキャパシタ５６３の容量比に応じてキャパシタ２３６に蓄積された電荷の一部が配分される。

ＡＮＤゲート５７１は、第３の制御信号Ｒ３とパターン信号Ｐ１が入力され、それらの論理積をスイッチ５７２に出力する。

スイッチ５７２は、ＡＮＤゲート５７１からの信号がハイであるときにオンし、ロウであるときにオフする。

キャパシタ５７３は、スイッチ５７２がオンであるときに、キャパシタ２３６に蓄積された電荷を蓄積する。

すなわち、キャパシタ５７３は、サンプリング信号Ｓ１の変化パターンが第１のパターン（ハイ→ロウ）である複数のサイクルの夫々のターゲット期間（ここではハイレベル期間）に蓄積されて電荷量をさらに蓄積する。ＡＮＤゲート５７１、スイッチ５７２、キャパシタ５７３は、Ａ電荷蓄積部を構成する。なお、キャパシタ５７３は、キャパシタ２３６より大きな容量を有する。

また、キャパシタ５６３は、サンプリング信号Ｓ１の変化パターンが第２のパターン（ロウ→ハイ）である複数のサイクルの夫々のターゲット期間（ハイレベル期間）に蓄積されて電荷量をさらに蓄積する。ＡＮＤゲート５６１、スイッチ５６２、キャパシタ５６３は、Ｂ電荷蓄積部を構成する。なお、キャパシタ５６３は、キャパシタ２３６より大きな容量を有する。

入力端子５８１は、片方がリセット電圧と接続され、他方がスイッチ５８２と接続され、リセット電圧をスイッチ５８２に印加する。入力端子５８３は、片方がリセット電圧と接続され、他方がスイッチ５８４と接続され、リセット電圧をスイッチ５８４に印加する。なお、リセット電圧は、Ｂ比較ブロック５９１とＡ比較ブロック５９４に対して設定された第１の電圧閾値ＶＳ１と第２の電圧閾値ＶＳ２の間の電圧である。

スイッチ５８２とスイッチ５８４は、リセット信号（図中ＲＥＳＥＴ）がハイであるときにオンし、リセット信号がロウであるときにオフする。なお、リセット信号は、実行開始前にハイにすることでキャパシタ５６３およびキャパシタ５７３の電位をリセット電圧に設定する。

比較部５９０におけるＢ比較ブロック５９１は、スイッチ５８２がオンしているときにはリセット電圧が入力され、スイッチ５８２がオフしている（スイッチ５６２もオフしている）ときにはキャパシタ５６３の電圧が入力される。Ｂ比較ブロック５９１は、入力された電圧を、第１の電圧閾値ＶＳ１と第２の電圧閾値ＶＳ２と夫々比較し、２つの比較結果をＯＲゲート５９７とＯＲゲート５９８に夫々出力する。

比較部５９０におけるＡ比較ブロック５９４は、スイッチ５８４がオンしているときにはリセット電圧が入力され、スイッチ５８４がオフしている（スイッチ５７２もオフしている）ときにはキャパシタ５７３の電圧が入力される。Ａ比較ブロック５９４は、入力された電圧を、第１の電圧閾値ＶＳ１と第２の電圧閾値ＶＳ２と夫々比較し、２つの比較結果をＯＲゲート５９７とＯＲゲート５９８に夫々出力する。

すなわち、Ａ比較ブロック５９４は、サンプリング信号Ｓ１の変化パターンが第１のパターン（ハイ→ロウ）である複数のサイクルの夫々のターゲット期間（ハイレベル期間）に蓄積された電荷量の総和を、第１の電圧閾値ＶＳ１と第２の電圧閾値ＶＳ２に夫々比較するものである。

また、Ｂ比較ブロック５９１は、サンプリング信号Ｓ１の変化パターンが第２のパターン（ロウ→ハイ）である複数のサイクルの夫々のターゲット期間（ハイレベル期間）に蓄積された電荷量の総和を、第１の電圧閾値ＶＳ１と第２の電圧閾値ＶＳ２に夫々比較するものである。

Ａ比較ブロック５９４の比較器５９５が出力した比較結果と、Ｂ比較ブロック５９１の比較器５９３が出力した比較結果との論理和は、制御信号ＵＰとして図示しない調整実行部２１４に出力される。また、Ａ比較ブロック５９４の比較器５９６が出力した比較結果と、Ｂ比較ブロック５９１の比較器５９２が出力した比較結果との論理和は、制御信号ＤＯＷＮとして調整実行部２１４に出力される。

本第８の実施の形態の半導体装置によれば、変化パターンが第１のパターンと第２のパターン毎に、複数のターゲット期間にキャパシタ２３６に蓄積された電荷量の総和に基づいてサンプリングクロックＫの位相のずれの有無の判定と調整を行うため、比較部５９０の各比較器の精度と速度性能を補うことができると共に、ノイズなどによる短時間の異常状態を除外することができる。

＜第９の実施の形態＞
図１７は、第９の実施の形態にかかる半導体装置６００を示す。半導体装置６００は、クロック供給部２１０、タイミング生成部６２０、２つの電荷蓄積部（６３０、６４０）、パターン判定部２４０、位相調整部６５０を備える。本実施の形態においても、ターゲット期間をハイレベル期間とする。

クロック供給部２１０とパターン判定部２４０は、図７に示す半導体装置２００におけるクロック供給部２１０とパターン判定部２４０と夫々同様のものである。

位相調整部６５０は、比較部６５５、シフト信号生成部２７０を備える。シフト信号生成部２７０は、比較部６５５の出力（第１の検出結果Ｄ１と第２の検出結果Ｄ２）、パターン判定部２４０の出力（パターン信号Ｐ１、パターン信号Ｐ２）が入力され、制御信号ＵＰと制御信号ＤＯＷＮをクロック供給部２１０に出力するものであり、その回路構成は、半導体装置２００におけるシフト信号生成部２７０と同様である。

本実施の形態の半導体装置６００において、タイミング生成部６２０は、ＥＮＡＢＬＥ信号がオンしているときに、サンプリングクロックＫの連続する２つのサイクル毎に、１つ目のサイクルにおいて第１の制御信号Ｒ１をオンし、２つ目のサイクルにおいて第２の制御信号Ｒ２をオンする。

比較部６５５は、電荷蓄積部６３０と電荷蓄積部６４０に夫々接続される２つの比較ブロック（第１の比較ブロック６６０、第２の比較ブロック６７０）、ＯＲゲート６８２、ＯＲゲート６８４を有する。

１つ目の電荷蓄積部（電荷蓄積部６３０）は、ＡＮＤゲート６３１、定電流源６３３、スイッチ６３４、スイッチ６３５、キャパシタ６３６、インバータ６３７、ＡＮＤゲート６３８を備える。キャパシタ６３６は、放電時間がサンプリングクロックＫの１サイクル半分の長さであり、充電時間がサンプリングクロックＫの１サイクル分であるとする。

第２の制御信号Ｒ２とサンプリング信号Ｓ１は、ＡＮＤゲート６３１に入力される。サンプリングクロックＫは、インバータ６３７に入力される。第１の制御信号Ｒ１と、インバータ６３７の出力（サンプリングクロックＫの反転信号）は、ＡＮＤゲート６３８に入力される。

ＡＮＤゲート６３１の出力がハイであるときには、スイッチ６３４がオンし、ＡＮＤゲート６３１の出力がロウであるときには、スイッチ６３４がオフする。また、ＡＮＤゲート６３８の出力がハイであるときには、スイッチ６３５がオンし、ＡＮＤゲート６３８の出力がロウであるときには、スイッチ６３５がオフする。

すなわち、電荷蓄積部６３０は、第１の制御信号Ｒ１がオンしているサイクルの後半において電荷を放出し、第２の制御信号Ｒ２がオンしているサイクルのターゲット期間において電荷を蓄積する。

また、第２の制御信号Ｒ２は、第１の比較ブロック６６０にも出力される。第１の比較ブロック６６０は、比較器６６１、ＡＮＤゲート６６２、比較器６６３、ＡＮＤゲート６６４を備え、半導体装置２００の比較部２６０と同様のものである。

すなわち、第１の比較ブロック６６０は、第２の制御信号Ｒ２がオンしているサイクルにおいて電荷蓄積部６３０に蓄積された電荷量と、第１の電圧閾値ＶＳ１と第２の電圧閾値ＶＳ２との比較を夫々行って、該サイクルにおいて第１の比較出力Ｃ１と第２の比較出力Ｃ２を出力する。

２つ目の電荷蓄積部（電荷蓄積部６４０）は、ＡＮＤゲート６４１、定電流源６４３、スイッチ６４４、スイッチ６４５、キャパシタ６４６、インバータ６４７、ＡＮＤゲート６４８を備える。キャパシタ６４６も、放電時間がサンプリングクロックＫの１サイクル半分の長さであり、充電時間がサンプリングクロックＫの１サイクル分であるとする。

第１の制御信号Ｒ１とサンプリング信号Ｓ１は、ＡＮＤゲート６４１に入力される。サンプリングクロックＫは、インバータ６４７に入力される。第２の制御信号Ｒ２と、インバータ６４７の出力（サンプリングクロックＫの反転信号）は、ＡＮＤゲート６４８に入力される。

ＡＮＤゲート６４１の出力がハイであるときには、スイッチ６４４がオンし、ＡＮＤゲート６４１の出力がロウであるときには、スイッチ６４４がオフする。また、ＡＮＤゲート６４８の出力がハイであるときには、スイッチ６４５がオンし、ＡＮＤゲート６４８の出力がロウであるときには、スイッチ６４５がオフする。

すなわち、電荷蓄積部６４０は、第２の制御信号Ｒ２がオンしているサイクルの後半において電荷を放出し、第１の制御信号Ｒ１がオンしているサイクルのターゲット期間において電荷を蓄積する。

また、第１の制御信号Ｒ１は、第２の比較ブロック６７０にも出力される。第２の比較ブロック６７０は、比較器６７１、ＡＮＤゲート６７２、比較器６７３、ＡＮＤゲート６７４を備え、半導体装置２００の比較部２６０と同様のものである。

すなわち、第２の比較ブロック６７０は、第１の制御信号Ｒ１がオンしているサイクルにおいて電荷蓄積部６４０に蓄積された電荷量と、第１の電圧閾値ＶＳ１と第２の電圧閾値ＶＳ２との比較を夫々行って、該サイクルにおいて第１の比較出力Ｃ１と第２の比較出力Ｃ２を出力する。

ＯＲゲート６８２により得られた、第１の比較ブロック６６０と第２の比較ブロック６７０が夫々出力した第１の比較出力Ｃ１の論理和（第１の検出結果Ｄ１という）は、ＦＦ６９１とＦＦ６９２を介してシフト信号生成部２７０に出力され、ＯＲゲート６８４により得られた、第１の比較ブロック６６０と第２の比較ブロック６７０が夫々出力した第２の比較出力Ｃ２の論理和（第２の検出結果Ｄ２という）は、ＦＦ６９３とＦＦ６９４を介してシフト信号生成部２７０に出力される。ＦＦ６９１及びＦＦ６９２、ＦＦ６９３及びＦＦ６９４は、第１の検出結果Ｄ１と第２の検出結果Ｄ２に対して、パターン信号Ｐ１およびＰ２とタイミングを合わせるために設けられたものである。

図１８は、半導体装置６００における各信号のタイミングチャートの例である。なお、図１８において、放電と充電のタイミングについては電荷蓄積部６３０についてのみ示し、比較のタイミングについても第１の比較ブロック６６０についてのみ示している。

図示のように、半導体装置６００において、各電荷蓄積部は、１つのサイクルの後半において放電し、次のサイクルで充電する。また、各比較ブロックは、対応する電荷蓄積部が充電するサイクルと同一のサイクルの末尾に比較結果を出力する。

半導体装置６００における１つの電荷蓄積部と１つの比較ブロックの組は、２サイクル毎に位相のずれの有無の判定および調整が可能である。半導体装置６００では、このような組が２つあるため、各サイクルにおいて位相の有無の判定及び調整が可能となる。

図１９は、半導体装置６００において、各電荷蓄積部におけるキャパシタが１サイクルを使用して放電する場合のタイミングチャートを示す。図示のように、この場合、第１の比較ブロック６６０のサンプリングタイミング（図中黒丸：第２の制御信号Ｒ２の立下りタイミング）と電荷蓄積部６３０の放電開始タイミング（第１の制御信号Ｒ１と「−Ｋ」の論理和の立上りタイミング）がほぼ同一である。これでは、誤差の発生が懸念される。

対して、半導体装置６００において、各電荷蓄積部が、該当するサイクルの後半においてのみ放電する。充電の開始までに放電を完了するように設計すべきである。

こうすることにより、比較ブロックのサンプリングと、対応する電荷蓄積部の放電開始タイミングとの近接を回避し、誤差の発生を防ぐことができる。

＜第１０の実施の形態＞
図２０は、第１０の実施の形態にかかる半導体装置７００を示す。半導体装置７００は、クロック供給部２１０、タイミング生成部２２０、３つの電荷蓄積部（７３１〜７３３）、パターン判定部２４０、位相調整部７５０を備える。

クロック供給部２１０とタイミング生成部２２０は、図７に示す半導体装置２００におけるクロック供給部２１０とタイミング生成部２２０である。また、パターン判定部２４０も、半導体装置２００におけるパターン判定部２４０である。

位相調整部７５０は、比較部７６０、シフト信号生成部２７０を備える。シフト信号生成部２７０は、半導体装置２００におけるシフト信号生成部２７０と同様のものである。

比較部７６０は、電荷蓄積部７３１〜７３３に夫々接続される３つの比較ブロック（比較ブロック７６１〜７６３）、ＯＲゲート７８２とＯＲゲート７８４を有する。

電荷蓄積部７３１は、半導体装置２００における電荷蓄積部２３０と同一のものである。電荷蓄積部７３１に含まれるキャパシタは、第１の制御信号Ｒ１がオンしているサイクル（１つ目のサイクル）において放電し、第２の制御信号Ｒ２がオンしているサイクル（２つ目のサイクル）における、サンプリング信号Ｓ１がハイレベルである期間において定電流源により充電される。

第１の比較ブロック７６１は、半導体装置２００の比較部２６０と同様のものである。すなわち、第１の比較ブロック７６１は、２つ目のサイクルにて電荷蓄積部７３１のキャパシタに蓄積された電荷量と、第１の電圧閾値ＶＳ１と第２の電圧閾値ＶＳ２との比較を夫々行って、第３の制御信号Ｒ３がオンしているサイクル（３つ目のサイクル）において第１の比較出力Ｃ１と第２の比較出力Ｃ２を出力する。

電荷蓄積部７３２は、それに含まれるキャパシタの放電と充電のタイミングが、電荷蓄積部７３１に含まれるキャパシタの放電と充電のタイミングより夫々１サイクル遅れる点を除き、電荷蓄積部７３１と同様である。

第２の比較ブロック７６２は、電荷蓄積部７３２のキャパシタに蓄積された電荷量と、第１の電圧閾値ＶＳ１と第２の電圧閾値ＶＳ２との比較を夫々行う点と、比較結果を出力するタイミングが、第１の比較ブロック７６１より１サイクル遅れる点を除き、第１の比較ブロック７６１と同様である。

電荷蓄積部７３３は、それに含まれるキャパシタの放電と充電のタイミングが、電荷蓄積部７３２に含まれるキャパシタの放電と充電のタイミングより夫々１サイクル遅れる点を除き、電荷蓄積部７３２と同様である。

第３の比較ブロック７６３は、電荷蓄積部７３３のキャパシタに蓄積された電荷量と、第１の電圧閾値ＶＳ１と第２の電圧閾値ＶＳ２との比較を夫々行う点と、比較結果を出力するタイミングが、第２の比較ブロック７６２より１サイクル遅れる点を除き、第２の比較ブロック７６２と同様である。

ＯＲゲート７８２は、比較ブロック７６１〜７６３からの第１の比較出力Ｃ１の論理和を得て、第１の検出結果Ｄ１としてシフト信号生成部２７０に出力する。ＯＲゲート７８４は、比較ブロック７６１〜７６３からの第２の比較出力Ｃ２の論理和を得て、第２の検出結果Ｄ２としてシフト信号生成部２７０に出力する。

図２１は、半導体装置７００における各信号のタイミングチャートの例である。図示のように、半導体装置７００において、各電荷蓄積部と比較ブロックは、サンプリングクロックＫの３サイクル毎に、放電、充電、比較結果の出力を１サイクルずつ順次行い、各電荷蓄積部間及び各比較ブロック間では、放電、充電、比較結果の出力のタイミングは、１サイクルずつ順次異なる。

半導体装置７００は、図７に示す半導体装置２００と同様の効果を得ることができると共に、各サイクルにおいて位相のずれの有無の判定及び調整が可能である。

なお、放電、充電に夫々１サイクルを消費するとした場合に、比較終了後に放電を行う必要があるため、比較器の出力安定時間がｎサイクル〜（ｎ＋１）サイクルの間であるときに、電荷蓄積部と比較ブロックの数が（３＋ｎ）個でなければ、タイムラグにより誤差が発生する。

＜第１１の実施の形態＞
図２２は、第１１の実施の形態にかかる半導体装置８００を示す。半導体装置８００は、クロック供給部２１０、タイミング生成部８２０、４つの電荷蓄積部（８３１〜８３４）、パターン判定部８４０、位相調整部８５０を備える。なお、クロック供給部２１０は、図７に示す半導体装置２００におけるクロック供給部２１０と同様のものであり、パターン判定部８４０は、半導体装置２００におけるパターン判定部２４０より判定結果の出力タイミングが１サイクル遅延していることのみ異なる。

タイミング生成部８２０は、サンプリングクロックＫの連続する４つのサイクル毎に、１つ目のサイクルにおいて第１の制御信号Ｒ１をオンし、２つ目のサイクルにおいて第２の制御信号Ｒ２をオンし、３つ目のサイクルにおいて第３の制御信号Ｒ３をオンし、４つ目のサイクルにおいて第４の制御信号Ｒ４をオンする。

位相調整部８５０は、比較部８６０、シフト信号生成部２７０を備える。シフト信号生成部２７０は、半導体装置２００におけるシフト信号生成部２７０と同様のものである。

比較部８６０は、電荷蓄積部８３１〜８３４に夫々接続される４つの比較ブロック（比較ブロック８６１〜８６４）、ＯＲゲート８８２とＯＲゲート８８４を有する。

図２３は、図２２に対して、クロック供給部２１０とパターン判定部８４０を省略し、電荷蓄積部８３１〜８３４、及び第１の比較ブロック８６１〜８６４を詳細に示した図である。

図２３に示すように、電荷蓄積部８３１は、半導体装置２００における電荷蓄積部２３０と同様のものであり、それに含まれるキャパシタは、第１の制御信号Ｒ１がオンしているサイクル（１つ目のサイクル）において放電し、第２の制御信号Ｒ２がオンしているサイクル（２つ目のサイクル）における、サンプリング信号Ｓ１がハイレベルである期間において定電流源により充電される。

第１の比較ブロック８６１は、比較器２６１、比較器２６２の比較結果が安定するまでの時間（出力安定時間）が長くなったこと、それに伴い比較結果を出力するタイミングが半導体装置２００の比較部２６０と異なる点を除き、比較部２６０と同様である。図示のように、第１の比較ブロック８６１は、２つ目のサイクルにて電荷蓄積部７３１のキャパシタに蓄積された電荷量と、第１の電圧閾値ＶＳ１と第２の電圧閾値ＶＳ２との比較を夫々行って、第４の制御信号Ｒ３がオンしているサイクル（４つ目のサイクル）において第１の比較出力Ｃ１と第２の比較出力Ｃ２を出力する。

電荷蓄積部８３２は、それに含まれるキャパシタの放電と充電のタイミングが、電荷蓄積部８３１に含まれるキャパシタの放電と充電のタイミングより夫々１サイクル遅れる点を除き、電荷蓄積部８３１と同様である。

第２の比較ブロック８６２は、電荷蓄積部８３２のキャパシタに蓄積された電荷量と、第１の電圧閾値ＶＳ１と第２の電圧閾値ＶＳ２との比較を夫々行う点と、比較結果を出力するタイミングが、第１の比較ブロック８６１より１サイクル遅れる点を除き、第１の比較ブロック８６１と同様である。

電荷蓄積部８３３は、それに含まれるキャパシタの放電と充電のタイミングが、電荷蓄積部８３２に含まれるキャパシタの放電と充電のタイミングより夫々１サイクル遅れる点を除き、電荷蓄積部８３２と同様である。

第３の比較ブロック８６３は、電荷蓄積部８３３のキャパシタに蓄積された電荷量と、第１の電圧閾値ＶＳ１と第２の電圧閾値ＶＳ２との比較を夫々行う点と、比較結果を出力するタイミングが、第２の比較ブロック８６２より１サイクル遅れる点を除き、第２の比較ブロック８６２と同様である。

電荷蓄積部８３４は、それに含まれるキャパシタの放電と充電のタイミングが、電荷蓄積部８３３に含まれるキャパシタの放電と充電のタイミングより夫々１サイクル遅れる点を除き、電荷蓄積部８３３と同様である。

第４の比較ブロック８６４は、電荷蓄積部８３４のキャパシタに蓄積された電荷量と、第１の電圧閾値ＶＳ１と第２の電圧閾値ＶＳ２との比較を夫々行う点と、比較結果を出力するタイミングが、第３の比較ブロック８６３より１サイクル遅れる点を除き、第３の比較ブロック８６３と同様である。

ＯＲゲート８８２は、比較ブロック８６１〜８６４からの第１の比較出力Ｃ１の論理和を得て、第１の検出結果Ｄ１としてシフト信号生成部２７０に出力する。ＯＲゲート８８４は、比較ブロック８６１〜８６４からの第２の比較出力Ｃ２の論理和を得て、第２の検出結果Ｄ２としてシフト信号生成部２７０に出力する。

図２４と図２５は、半導体装置８００における各信号のタイミングチャートの例である。図２４は、各電荷蓄積部と比較ブロックについて、制御信号Ｒ１〜Ｒ４と、放電、充電、比較のタイミングの関係を示している。図２５において、制御信号Ｒ１〜Ｒ４と、放電、充電、比較のタイミングの関係について、電荷蓄積部８３１と第１の比較ブロック８６１についてのみ示している。

図示のように、電荷蓄積部８３１のキャパシタは、第１の制御信号Ｒ１がオンしているサイクル（１つ目のサイクル）に放電し、第２の制御信号Ｒ２がオンしているサイクル（２つ目のサイクル）に充電される。第１の比較ブロック８６１は、３つ目のサイクルではなく、第４の制御信号Ｒ４がオンしているサイクル（４つ目のサイクル）に比較結果を出力する。このような処理は、４サイクル毎に繰り返される。

図示していないが、電荷蓄積部８３２のキャパシタは、第２の制御信号Ｒ２がオンしているサイクル（２つ目のサイクル）に放電し、第３の制御信号Ｒ３がオンしているサイクル（３つ目のサイクル）に充電される。第２の比較ブロック８６２は、第１の制御信号Ｒ１がオンしているサイクル（４つ目のサイクルの次のサイクル）に比較結果を出力する。このような処理は、４サイクル毎に繰り返される。

電荷蓄積部８３３のキャパシタは、第３の制御信号Ｒ３がオンしているサイクル（３つ目のサイクル）に放電し、第４の制御信号Ｒ４がオンしているサイクル（４つ目のサイクル）に充電される。第３の比較ブロック８６３は、第２の制御信号Ｒ２がオンしているサイクル（４つ目のサイクルの次の次のサイクル）に比較結果を出力する。このような処理は、４サイクル毎に繰り返される。

電荷蓄積部８３４のキャパシタは、第４の制御信号Ｒ４がオンしているサイクル（４つ目のサイクル）に放電し、第１の制御信号Ｒ１がオンしているサイクル（４つ目のサイクルの次のサイクル）に充電される。そして、第４の比較ブロック８６４は、第３の制御信号Ｒ３がオンしているサイクルに比較結果を出力する。このような処理は、４サイクル毎に繰り返される。

このように、半導体装置８００において、各電荷蓄積部と比較ブロックは、サンプリングクロックＫの４サイクル毎に、先頭の２サイクルに放電、充電を順次行い、末尾のサイクルに比較結果の出力を行う。また、各電荷蓄積部間及び各比較ブロック間では、放電、充電、比較結果の出力のタイミングは、１サイクルずつ順次異なる。

半導体装置８００も、半導体装置７００と同様に、図７に示す半導体装置２００と同様の効果を得ることができると共に、各サイクルにおいて位相のずれの有無の判定及び調整が可能である。

さらに、比較結果の出力は、キャパシタが放電を開始するサイクルの２サイクル後であるので、キャパシタの放電にかかる時間、及び各比較器の反応速度に余裕を持つことができる。比較器の性能により比較結果の安定時間がより長い場合も充電から比較のサイクルを伸ばし、同様にパターン判定を伸ばすことで対応可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更や組合せが可能であることはいうまでもない。

１００ 半導体装置
１１０ 測定部
１２０ パターン判定部
１３０ 位相調整部
２００ 半導体装置
２１０ クロック供給部
２１１ クロック生成部
２１２ 遅延部
２１３ セレクタ
２１４ 調整実行部
２１６ 同期部
２２０ タイミング生成部
２３０ 電荷蓄積部
２３１ ＡＮＤゲート
２３３ 定電流源
２３４ スイッチ
２３５ スイッチ
２３６ キャパシタ
２４０ パターン判定部
２４２ フリップフロップ
２５０ 位相調整部
２６０ 比較部
２６１ 比較器
２６２ ＡＮＤゲート
２６３ 比較器
２６４ ＡＮＤゲート
２６７ ＦＦ
２６８ ＦＦ
２７０ シフト信号生成部
３３０ 電荷蓄積部
３３１ インバータ
３３２ ＡＮＤゲート
３３３ スイッチ
３３４ 定電流源
３３５ スイッチ
３３６ キャパシタ
３５０ 感度調整部
３５２ Ｄ／Ａコンバータ
３５４ Ｄ／Ａコンバータ
４１０ 電荷蓄積部
４１２ 第１の電荷蓄積ブロック
４１４ 第２の電荷蓄積ブロック
４２０ 比較部
４２２ 第１の比較ブロック
４２４ 第２の比較ブロック
４５０ 位相調整部
４５２Ａ 比較部
４５２Ｂ 比較部
４５２Ｃ 比較部
４５４ シフト信号生成部
５００ 電荷蓄積部
５０１ ＡＮＤゲート
５０２ インバータ
５０３ ＡＮＤゲート
５０４ 定電流源
５０５ スイッチ
５０６ 定電流源
５０７ スイッチ
５１１ スイッチ
５２０ キャパシタ
５５０ 位相調整部
５６１ ＡＮＤゲート
５６２ スイッチ
５６３ キャパシタ
５７１ ＡＮＤゲート
５７２ スイッチ
５７３ キャパシタ
５８１ 入力端子
５８２ スイッチ
５８３ 入力端子
５８４ スイッチ
５９０ 比較部
５９１ Ｂ比較ブロック
５９２ 比較器
５９３ 比較器
５９４ Ａ比較ブロック
５９５ 比較器
５９６ 比較器
５９７ ＯＲゲート
５９８ ＯＲゲート
６００ 半導体装置
６２０ タイミング生成部
６３０ 電荷蓄積部
６３１ ＡＮＤゲート
６３３ 定電流源
６３４ スイッチ
６３５ スイッチ
６３６ キャパシタ
６３７ インバータ
６３８ ＡＮＤゲート
６４０ 電荷蓄積部
６４１ ＡＮＤゲート
６４３ 定電流源
６４４ スイッチ
６４５ スイッチ
６４６ キャパシタ
６４７ インバータ
６４８ ＡＮＤゲート
６５０ 位相調整部
６５５ 比較部
６６０ 第１の比較ブロック
６６１ 比較器
６６２ ＡＮＤゲート
６６３ 比較器
６６４ ＡＮＤゲート
６７０ 第２の比較ブロック
６７１ 比較器
６７２ ＡＮＤゲート
６７３ 比較器
６７４ ＡＮＤゲート
６８２ ＯＲゲート
６８４ ＯＲゲート
６９１ ＦＦ
６９２ ＦＦ
６９３ ＦＦ
６９４ ＦＦ
７００ 半導体装置
７３１ 電荷蓄積部
７３２ 電荷蓄積部
７３３ 電荷蓄積部
７５０ 位相調整部
７６０ 比較部
７６１ 第１の比較ブロック
７６２ 第２の比較ブロック
７６３ 第３の比較ブロック
７８２ ＯＲゲート
７８４ ＯＲゲート
８００ 半導体装置
８２０ タイミング生成部
８３１ 電荷蓄積部
８３２ 電荷蓄積部
８３３ 電荷蓄積部
８３４ 電荷蓄積部
８４０ パターン判定部
８５０ 位相調整部
８６０ 比較部
８６１ 第１の比較ブロック
８６２ 第２の比較ブロック
８６３ 第３の比較ブロック
８６４ 第４の比較ブロック
８８２ ＯＲゲート
８８４ ＯＲゲート
Ｃ１ 第１の比較出力
Ｃ２ 第２の比較出力
Ｄ１ 第１の検出結果
Ｄ２ 第２の検出結果
Ｓ１ サンプリング信号
Ｋ０ オリジナルクロック
Ｋ サンプリングクロック
Ｐ１ パターン信号
Ｐ２ パターン信号
Ｑ 出力安定期間
Ｒ１ 第１の制御信号
Ｒ２ 第２の制御信号
Ｒ３ 第３の制御信号
Ｒ４ 第４の制御信号
ＳＶ１ 第１の設定値
ＳＶ２ 第２の設定値
ＴＬ ターゲット期間の長さ
ＴＳ１ 第１の時間閾値
ＴＳ２ 第２の時間閾値
ＶＳ１ 第１の電圧閾値
ＶＳ２ 第２の電圧閾値
ＶＳ１１ 第１の電圧閾値
ＶＳ２１ 第２の電圧閾値
ＶＳ１２ 第１の電圧閾値
ＶＳ２２ 第２の電圧閾値
ＶＳ１Ａ 第１の電圧閾値
ＶＳ２Ａ 第２の電圧閾値
ＶＳ１Ｂ 第１の電圧閾値
ＶＳ２Ｂ 第２の電圧閾値
ＶＳ１Ｃ 第１の電圧閾値
ＶＳ２Ｃ 第２の電圧閾値
Ｘ１ 第１の比較結果
Ｘ２ 第２の比較結果
Ｙ 中間電圧

Claims (13)

1. サンプリングクロックに同期して入力信号のサンプリングを行って得たサンプリング信号に対して、前記サンプリングクロックの１つのサイクルにおける、前記サンプリング信号のハイレベル期間とロウレベル期間のいずれか片方であるターゲット期間の長さを測定する測定部と、
   前記１つのサイクルにおける前記サンプリング信号の変化パターンを判定するパターン判定部と、
   前記パターン判定部により判定した前記変化パターンが、ハイレベルからロウレベルへ変化した第１のパターンと、ロウレベルからハイレベルへ変化した第２のパターンのいずれか一方であり、かつ、前記測定部が測定した前記長さが、第１の時間閾値以上、または、前記第１時間の閾値より小さい第２の時間閾値以下であるときに、前記サンプリングクロックの位相を前記入力信号に対して調整する位相調整部と、を備える、
   半導体装置。
2. 前記測定部は、前記１つのサイクルの前記ターゲット期間にのみ第１の定電流により電荷を蓄積する電荷蓄積部であり、
   前記位相調整部は、
   前記電荷蓄積部に蓄積された電荷量を前記ターゲット期間の長さを示しうる指標値として、前記電荷量を、前記第１の時間閾値に対応する第１の電圧閾値と、前記第２の時間閾値に対応する第２の電圧閾値と夫々比較する比較部を備え、
   前記パターン判定部の判定結果と、前記比較部の比較結果とに基づいて前記サンプリングクロックを調整するか否か、及びいずれの方向に調整するかを判定する、
   請求項１に記載の半導体装置。
3. 前記第１の電圧閾値と前記第２の電圧閾値は、外部から設定可能である、
   請求項２に記載の半導体装置。
4. 前記電荷蓄積部は、
   前記ターゲット期間をハイレベル期間とし、該ハイレベル期間にのみ電荷を蓄積する第１の電荷蓄積ブロックと、
   前記ターゲット期間をロウレベル期間とし、該ロウレベル期間にのみ電荷を蓄積する第２の電荷蓄積ブロックとを有し、
   前記比較部は、
   前記第１の電荷蓄積ブロックに蓄積された電荷量を、前記第１の電圧閾値と前記第２の電圧閾値と夫々比較し、前記パターン判定部により判定した前記変化パターンが前記第１のパターンであるときにのみ比較結果を出力する第１の比較ブロックと、
   前記第２の電荷蓄積ブロックに蓄積された電荷量を、前記第１の電圧閾値と前記第２の電圧閾値と夫々比較し、前記パターン判定部により判定した前記変化パターンが前記第２のパターンであるときにのみ比較結果を出力する第２の比較ブロックと、を有し、
   前記第１の電圧閾値と前記第２の電圧閾値は、前記第１の比較ブロックと前記第２の比較ブロック間で異なるように設定可能である、
   請求項２に記載の半導体装置。
5. 前記位相調整部は、
   前記第１の電圧閾値と前記第２の電圧閾値のいずれか一方または両方が異なるように設定された前記比較部を複数備え、
   前記電荷量が、自身に対して設定された前記第１の電圧閾値以上である、または前記第２の電圧閾値以下であるの比較結果を得た各前記比較部のうちの、最も大きい前記第１の電圧閾値が設定された前記比較ブロックの前記第１の電圧閾値が大きいほど、または、最も小さい前記第２の電圧閾値が設定された前記比較ブロックの前記第２の電圧閾値が小さいほど、前記サンプリングクロックの位相の調整量を大きくする、
   請求項２に記載の半導体装置。
6. 前記電荷蓄積部は、キャパシタを備え、
   前記キャパシタは、
   初期電圧が電源電圧とグランド電圧の間となる中間電圧であり、
   前記１つのサイクルにおける前記ターゲット期間において前記第１の定電流で充電され、前記１つのサイクルにおける前記ターゲット期間以外の期間において第２の定電流で放電し、
   前記位相調整部は、
   前記キャパシタに蓄積された電荷量を、前記１つのサイクルにおける前記ターゲット期間と、前記ターゲット期間以外の期間の長さの差分を示す指標値とする、
   請求項２に記載の半導体装置。
7. 前記電荷蓄積部は、前記１つのサイクルの前記ターゲット期間に電荷を蓄積し、次のサイクルにおいて電荷を放出することを繰り返し、
   前記位相調整部は、
   前記電荷蓄積部より容量が大きく、複数のサイクルに亘り、前記パターン判定部により判定した前記変化パターンが前記第１のパターンであるときにのみ前記電荷蓄積部に蓄積された電荷を蓄積するＡ電荷蓄積部と、
   前記電荷蓄積部より容量が大きく、複数のサイクルに亘り、前記パターン判定部により判定した前記変化パターンが前記第２のパターンであるときにのみ前記電荷蓄積部に蓄積された電荷を蓄積するＢ電荷蓄積部をさらに備え、
   前記位相調整部における前記比較部は、
   前記パターン判定部により判定した前記変化パターンが前記第１のパターンであるときにのみ動作し、前記Ａ電荷蓄積部に蓄積された電荷量について比較を行うＡ比較ブロックと、
   前記パターン判定部により判定した前記変化パターンが前記第２のパターンであるときにのみ動作し、前記Ｂ電荷蓄積部に蓄積された電荷量について比較を行うＢ比較ブロックと、を備える、
   請求項２に記載の半導体装置。
8. 前記パターン判定部は、
   メタステーブルをフィルタリングするための回路が設けられている、
   請求項２に記載の半導体装置。
9. 前記サンプリングクロックの連続する３つのサイクル毎に、１つ目のサイクルにおいて第１の制御信号をオンし、２つ目のサイクルにおいて第２の制御信号をオンし、３つ目のサイクルにおいて第３の制御信号をオンするタイミング生成部をさらに備え、
   前記電荷蓄積部は、前記第１の制御信号がオンしているサイクルにおいて電荷を放出し、前記第２の制御信号がオンしているサイクルの前記ターゲット期間において電荷を蓄積し、
   前記位相調整部における前記比較部は、前記第３の制御信号がオンしているサイクルにおいて比較結果を出力する、
   請求項２に記載の半導体装置。
10. 前記サンプリングクロックの連続する２つのサイクル毎に、１つ目のサイクルにおいて第１の制御信号をオンし、２つ目のサイクルにおいて第２の制御信号をオンするタイミング生成部をさらに備え、
    前記電荷蓄積部は、２つ設けられており、
    １つ目の前記電荷蓄積部は、前記第１の制御信号がオンしているサイクルにおいて電荷を放出し、前記第２の制御信号がオンしているサイクルの前記ターゲット期間において電荷を蓄積し、
    ２つ目の前記電荷蓄積部は、前記第２の制御信号がオンしているサイクルにおいて電荷を放出し、前記第１の制御信号がオンしているサイクルの前記ターゲット期間において電荷を蓄積し、
    前記位相調整部における前記比較部は、１つ目の前記電荷蓄積部に蓄積された電荷量についての比較を行い、前記第２の制御信号がオンしているサイクルにおいて比較結果を出力する第１の比較ブロックと、２つ目の前記電荷蓄積部に蓄積された電荷量についての比較を行い、前記第１の制御信号がオンしているサイクルにおいて比較結果を出力する第２の比較ブロックと、を有する
    請求項２に記載の半導体装置。
11. １つ目の前記電荷蓄積部は、前記第１の制御信号がオンしているサイクルの後半において電荷を放出し、
    ２つ目の前記電荷蓄積部は、前記第２の制御信号がオンしているサイクルの後半において電荷を放出する、
    請求項１０に記載の半導体装置。
12. 前記サンプリングクロックの連続する３つのサイクル毎に、１つ目のサイクルにおいて第１の制御信号をオンし、２つ目のサイクルにおいて第２の制御信号をオンし、３つ目のサイクルにおいて第３の制御信号をオンするタイミング生成部をさらに備え、
    前記電荷蓄積部は、３つ設けられており、
    １つ目の前記電荷蓄積部は、前記第１の制御信号がオンしているサイクルにおいて電荷を放出し、前記第２の制御信号がオンしているサイクルの前記ターゲット期間において電荷を蓄積し、
    ２つ目の前記電荷蓄積部は、前記第２の制御信号がオンしているサイクルにおいて電荷を放出し、前記第３の制御信号がオンしているサイクルの前記ターゲット期間において電荷を蓄積し、
    ３つ目の前記電荷蓄積部は、前記第３の制御信号がオンしているサイクルにおいて電荷を放出し、前記第１の制御信号がオンしているサイクルの前記ターゲット期間において電荷を蓄積し、
    前記位相調整部における前記比較部は、１つ目の前記電荷蓄積部に蓄積された電荷量についての比較を行い、前記第３の制御信号がオンしているサイクルにおいて比較結果を出力する第１の比較ブロックと、２つ目の前記電荷蓄積部に蓄積された電荷量についての比較を行い、前記第１の制御信号がオンしているサイクルにおいて比較結果を出力する第２の比較ブロックと、３つ目の前記電荷蓄積部に蓄積された電荷量についての比較を行い、前記第２の制御信号がオンしているサイクルにおいて比較結果を出力する第３の比較ブロックと、を有する、
    請求項２に記載の半導体装置。
13. 前記サンプリングクロックの連続する４つのサイクル毎に、１つ目のサイクルにおいて第１の制御信号をオンし、２つ目のサイクルにおいて第２の制御信号をオンし、３つ目のサイクルにおいて第３の制御信号をオンし、４つ目のサイクルにおいて第４の制御信号をオンするタイミング生成部をさらに備え、
    前記電荷蓄積部は、４つ設けられており、
    １つ目の前記電荷蓄積部は、前記第１の制御信号がオンしているサイクルにおいて電荷を放出し、前記第２の制御信号がオンしているサイクルの前記ターゲット期間において電荷を蓄積し、
    ２つ目の前記電荷蓄積部は、前記第２の制御信号がオンしているサイクルにおいて電荷を放出し、前記第３の制御信号がオンしているサイクルの前記ターゲット期間において電荷を蓄積し、
    ３つ目の前記電荷蓄積部は、前記第３の制御信号がオンしているサイクルにおいて電荷を放出し、前記第４の制御信号がオンしているサイクルの前記ターゲット期間において電荷を蓄積し、
    ４つ目の前記電荷蓄積部は、前記第４の制御信号がオンしているサイクルにおいて電荷を放出し、前記第１の制御信号がオンしているサイクルの前記ターゲット期間において電荷を蓄積し、
    前記位相調整部における前記比較部は、１つ目の前記電荷蓄積部に蓄積された電荷量についての比較を行い、前記第４の制御信号がオンしているサイクルにおいて比較結果を出力する第１の比較ブロックと、２つ目の前記電荷蓄積部に蓄積された電荷量についての比較を行い、前記第１の制御信号がオンしているサイクルにおいて比較結果を出力する第２の比較ブロックと、３つ目の前記電荷蓄積部に蓄積された電荷量についての比較を行い、前記第２の制御信号がオンしているサイクルにおいて比較結果を出力する第３の比較ブロックと、４つ目の前記電荷蓄積部に蓄積された電荷量についての比較を行い、前記第３の制御信号がオンしているサイクルにおいて比較結果を出力する第４の比較ブロックと、を有する、
    請求項２に記載の半導体装置。
    

Images