CN107258055B - 包括电压比较器的加电系统 - Google Patents

Abstract

本文中描述了用于对电路加电的系统和方法。在一个实施例中，一种用于加电的方法包括将第一供电轨(INT)的电压与第二供电轨(EXT)的电压相比较，并且基于该比较来确定第一供电轨(INT)的电压是否在第二供电轨(EXT)的电压的预定量之内达到至少预定时间段(322)。该方法还包括在确定第一供电轨的电压在第二供电轨的电压的预定量之内达到至少预定时间段时，发起耦合在第一和第二供电轨之间的多个开关的切换。

Description

包括电压比较器的加电系统

相关申请

本申请在35U.S.C.§119(e)之下要求2015年2月25日提交的美国临时申请No.62/120,798和2015年2月27日提交的美国临时申请No.62/126,311的优先权，它们的全部说明书通过引用并入本文。

技术领域

本公开的各方面一般地涉及用于对电路加电的系统和方法，并且更特别地涉及使用电压比较器来减少对电路加电的时间。

背景技术

电路(例如，CPU、GPU、处理器核心等)可以通过头部开关阵列选择性地耦合到电源轨。头部开关可以在电路处于非活动状态(例如，睡眠状态)时将电路从电源轨解耦，并且在电路处于活动状态(例如，功能状态)时将电路耦合到电源轨。例如，当电路处于非活动状态时，头部开关可以将电路从电源轨解耦以减少功率泄漏。

为了将电路从非活动状态加电到活动状态，头部开关可以被电源定序器依次地接通(开启)以使电路的电压斜坡上升。在加电之前，电路中的电容器可以被完全放电。作为结果，在初始加电期间，电路可以从电源轨汲取大电流以对电容器充电，而在电源轨上创建电压下降。如果加电太快，则电压下降可能足够大而引起耦合到电源的其他电路发生故障。为了防止这种情况，可以通过在头部开关之间插入延迟来放慢加电。

发明内容

下文提出一个或多个实施例的简化概述以便提供对这样的实施例的基本理解。这一概述不是对所有考虑到的实施例的广泛概览，而是意图既不标识所有实施例的关键性或决定性要素，也不界定任何或所有实施例的范围。它的唯一目的是以简化的形式提出一个或多个实施例的一些概念，作为稍后提出的更详细描述的序言。

根据一方面，本文中描述了一种加电系统。该系统包括电压比较器，其被配置为将第一供电轨的电压与第二供电轨的电压相比较，并且基于该比较来输出输出信号。该系统还包括控制器，其被配置为基于电压比较器的输出信号来确定第一供电轨的电压是否在第二供电轨的电压的预定量之内达到至少预定时间段，并且在确定第一供电轨的电压在第二供电轨的电压的预定量之内达到至少预定时间段时，发起耦合在第一和第二供电轨之间的多个开关的切换。

第二方面涉及一种用于加电的方法。该方法包括将第一供电轨的电压与第二供电轨的电压相比较，并且基于该比较来确定第一供电轨的电压是否在第二供电轨的电压的预定量之内达到至少预定时间段。该方法还包括在确定第一供电轨的电压在第二供电轨的电压的预定量之内达到至少预定时间段时，发起耦合在第一和第二供电轨之间的多个开关的切换。

第三方面涉及一种用于加电的装置。该装置包括用于将第一供电轨的电压与第二供电轨的电压相比较的部件，以及用于基于该比较来确定第一供电轨的电压是否在第二供电轨的电压的预定量之内达到至少预定时间段的部件。该装置还包括用于在确定第一供电轨的电压在第二供电轨的电压的预定量之内达到至少预定时间段时发起耦合在第一和第二供电轨之间的多个开关的切换的部件。

为了实现前述和相关目的，一个或多个实施例包括后文中完全描述并且在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个实施例的某些说明性方面。然而，这些方面仅指示各种实施例的原理可以被采用的各种方式中的一些方式，并且所描述的实施例意图包括所有这样的方面和它们的等价物。

附图说明

图1示出了头部开关阵列的示例。

图2示出了根据本公开的实施例的电源定序器和头部开关阵列的示例。

图3示出了根据本公开的实施例的具有电压比较器的加电系统。

图4示出了根据本公开的实施例的具有模拟电压比较器的加电系统。

图5示出了根据本公开的实施例的数字电压比较器。

图6示出了根据本公开的实施例的包括分频器的数字电压比较器。

图7示出了根据本公开的另一实施例的数字电压比较器。

图8示出了根据本公开的实施例的用于图7中的数字电压比较器的操作的示例性时间线。

图9示出了根据本公开的实施例的包括电压电平移位器的数字电压比较器。

图10是根据本公开的实施例的用于加电的方法的流程图。

具体实施方式

下文关于附图阐述的详细描述意图作为各种配置的描述，并且不意图表示可以实践本文中描述的概念的仅有配置。该详细描述包括具体细节，目的是提供对各种概念的透彻理解。然而，对本领域的技术人员将明显的是，可以不具有这些具体细节来实践这些概念。在一些情况下，公知的结构和组件以框图形式示出以便避免使这样的概念模糊不清。

图1示出了耦合在外部电源轨112与内部电源轨114之间的头部开关阵列110的示例。外部供电轨112耦合到外部电源140，并且内部供电轨114耦合到由电源140供电的电路(未示出)。该电路可以包括CPU、GPU、处理器核心、或另一类型的电路。外部电源140可以包括功率管理集成电路(PMIC)或其他源。电源140在如下意义上是外部的：电源在电路在其上被制造的芯片外部。尽管供电轨112被称为外部供电轨，但是将明白，供电轨的一部分可以在电路在其上被集成的芯片上。还将明白，内部供电轨114在图1中被简化以便于说明，并且实际的内部供电轨114可以包括电源网或其他结构。

头部开关阵列110被配置为将内部供电轨114(并且因此电路)选择性地耦合到外部供电轨112。头部开关阵列110可以用来在电路处于非活动状态(例如，睡眠状态)时将电路从外部供电轨112解耦，并且在电路处于活动状态(例如，功能状态)时将电路耦合到外部供电轨。例如，当电路处于非活动状态时，头部开关阵列110可以将电路从外部供电轨解耦以减少功率泄漏。

头部开关阵列110包括多个弱开关115、第一延迟链120、多个强开关125、以及第二延迟链130。如图1中所示出的，弱开关和强开关115和125可以包括p型金属氧化物半导体(PMOS)晶体管。弱开关115可以用来在电路被加电时限制浪涌电流，并且强开关125可以用来在电路处于功能状态时在外部供电轨112与内部供电轨114之间提供高电导路径。在这个方面，与弱开关115相比，强开关125在接通(开启)时可以具有高得多的电导。例如，每个强开关125可以具有比弱开关115大得多的尺寸(例如，栅极宽度)。弱开关可以被称为“少数的”并且强开关可以被称为“其余的”。将明白，图1没有按比例绘制并且与图1中所示出的相比，强开关125可能相对于弱开关115要大得多。还将明白，与图1中所示出的相比，头部开关阵列110可以包括大得多的数目的开关(例如，数百个开关)。

如图1中所示出的，第一延迟链120包括串联耦合的第一多个延迟元件。每个弱开关115的栅极耦合到沿着第一延迟链120的不同点。在图1中的示例中，延迟元件耦合在每对相邻开关115之间。如下面进一步讨论的，第一延迟链120被配置为在加电期间依次地接通(开启)弱开关115。第一延迟链120中的每个延迟元件可以包括一个或多个反相器和/或具有传播延迟的其他逻辑器件。

如图1中所示出的，第二延迟链130包括串联耦合的第二多个延迟元件。每个强开关125的栅极耦合到沿着第二延迟链130的不同点。在图1中的示例中，延迟元件耦合在每对相邻的开关125之间。如下面进一步讨论的，第二延迟链130被配置为在加电期间依次地接通(开启)强开关125。

当电路处于非活动状态(例如，睡眠状态)时，弱开关115和强开关125被关断，由此将内部供电轨114(并且因此电路)从外部供电轨112解耦。当电路处于活动状态(例如，功能状态)时，弱开关115和强开关125可以被开启，由此将内部供电轨114(并且因此电路)耦合到外部供电轨112。当电路处于功能状态时，强开关125在外部供电轨112与内部供电轨114之间提供高电导路径。

图2示出了加电系统210，其包括头部开关阵列110和耦合到头部开关阵列110的电源定序器215。如下面进一步讨论的，电源定序器215被配置为通过根据加电序列依次地开启头部开关阵列110中的开关来对电路加电。

为了对电路加电，电源定序器215从第一输出218向第一延迟链120的输入122输出第一开关使能信号(标示为“enf”)。随着第一开关使能信号enf传播通过第一延迟链120，第一延迟链120中的延迟元件依次地开启弱开关115。两个相邻弱开关之间的时间延迟近似等于相邻开关之间的延迟元件的延迟(例如，几纳秒)。对于其中每个弱开关包括PMOS晶体管的示例，第一开关使能信号enf可以使得耦合到弱开关的每个延迟元件向相应的弱开关的栅极输出逻辑零以开启相应的弱开关。

开启弱开关115允许电流从外部供电轨112流到内部供电轨114。这对电路中的电容器充电，由此提高了内部供电轨114的电压。与强开关125相比，弱开关115具有相对低的电导。低电导限制了在初始加电期间从外部供电轨112到内部供电轨114的浪涌电流，由此减小了外部供电轨112上的电压下降。

在所有弱开关115被开启之后，第一开关使能信号enf传播到第一延迟链120的输出124，在此该信号作为第一确认信号(标示为“enf_ack”)被输出回到电源定序器215。电源定序器215在第一确认输入220处接收第一确认信号enf_ack。第一确认信号enf_ack向电源定序器215指示弱开关115已经被开启。在接收到第一确认信号enf_ack时，电源定序器215可以从第二输出222向头部开关阵列110中的第二延迟链130的输入132输出第二开关使能信号(标示为“enr”)。在一些方面中，电源定序器215可以从接收到第一确认信号enf_ack以来在预定时间延迟之后输出第二开关使能信号enr。

随着第二开关使能信号enr传播通过第二延迟链130，第二延迟链130中的延迟元件依次地开启强开关125。两个相邻强开关之间的时间延迟近似等于相邻开关之间的延迟元件的延迟。对于其中每个强开关包括PMOS晶体管的示例，第二开关使能信号enr可以使得耦合到强开关的每个延迟元件向相应的强开关的栅极输出逻辑零以开启相应的强开关。

在所有强开关125被开启之后，第二开关使能信号enr传播到第二延迟链130的输出134，在此该信号作为第二确认信号(标示为“enr_ack”)被输出回到电源定序器215。电源定序器215在第二确认输入224处接收第二确认信号enr_ack。第二确认信号enr_ack向电源定序器215指示强开关125已经被开启。在接收到第二确认信号enr_ack时，电源定序器215可以经由外部接口向一个或多个其他电路输出信号，以向该一个或多个其他电路通知用于电路的加电序列结束。

第一延迟链120的时间延迟可以被选取以使得到电源定序器215开始开启强开关125的时候，内部供电轨114的电压接近于外部供电轨112的电压。例如，时间延迟可以被选取以使得内部供电轨114的电压等于外部供电轨112的电压的至少90％。这有助于确保开启强开关125将不会使得供电轨112上的电压下降超过一定量。然而，这种方法的缺点是，第一延迟链120的时间延迟基于内部供电轨114的电压达到一定电平所花费的时间的估计。这一时间估计可能过于保守(例如，包括用于计入工艺电压温度(PVT)变化的大余量)，而导致比防止大的电压下降所必需的更长的延迟。长的延迟增加了将电路加电到活动状态的时间。

为了解决这一点，本公开的实施例减少了在将电压下降保持在可接受水平的同时对电路加电的时间。这通过以下来完成：使用电压比较器将内部供电轨114的电压与外部供电轨112的电压相比较，并且当内部供电轨的电压在外部供电轨的电压的一定量(例如，至少95％)之内时向电源定序器215的第一确认输入220发送快进确认信号。响应于快进确认信号，电源定序器215向头部开关阵列110发送第二开关使能信号enr以开始接通(开启)强开关125。快进确认信号通常快于由上面讨论的头部开关阵列110中的第一延迟链120输出的第一确认信号enf_ack。作为结果，快进确认信号使得电源定序器215较早地输出第二开关使能信号enr，并且因此使得强开关125较早地开启，由此减少了电路的斜坡上升时间。

图3示出了根据本公开的实施例的加电系统310。加电系统310包括电源定序器215、头部开关阵列110、以及快进确认电路312。快进确认电路312进一步包括电压比较器322和控制设备315。

电压比较器322可以具有耦合到外部供电轨112的第一输入(标示为“EXT”)和耦合到内部供电轨114的第二输入(标示为“INT”)。在这一示例中，电压比较器322被配置为将外部供电轨112的电压与内部供电轨114的电压相比较，并且基于该比较来向控制设备315输出信号。例如，电压比较器322可以被配置为当内部供电轨114的电压在外部供电轨112的电压的一定量(例如，至少95％)之内时，向控制设备315输出逻辑一。

如图3中所示出的，控制设备315具有耦合到电源定序器215的第一输出218的输入。如下面进一步讨论的，这允许控制设备315检测第一开关使能信号enf。控制设备315还具有耦合到电源定序器215的第一确认输入220的输出。如下面进一步讨论的，这允许控制设备315向电源定序器215输出快进确认以发起强开关的切换。

在操作中，控制设备315针对第一开关使能信号enf而监测电源定序器215的第一输出218。当控制设备315检测到第一开关使能信号enf时，控制设备315启用电压比较器322以开始将内部供电轨114的电压与外部供电轨112的电压相比较。因此，当电源定序器215开始电路的加电时，控制设备315启用电压比较器322。在这一时间之前，电压比较器322可以被禁用以节省功率。

响应于第一开关使能信号enf，头部开关阵列110中的第一延迟链120开始接通(开启)弱开关115。这引起内部供电轨114的电压斜坡上升。随着内部供电轨114的电压增大，电压比较器322将这一电压与外部供电轨112的电压相比较。当内部供电轨114的电压在外部供电轨112的电压的一定量(例如，至少95％)之内时，电压比较器322向控制设备315输出逻辑一。作为响应，控制设备315可以向电源定序器215的第一确认输入220输出快进确认信号。快进确认信号使得电源定序器215向头部开关阵列110发送第二开关使能信号enr以开始接通(开启)强开关125。快进确认信号通常快于由上面讨论的第一延迟链120输出的第一确认信号。作为结果，快进确认信号使得电源定序器215较早地输出第二开关使能信号enr，并且因此使得强开关125较早地开始开启，由此减少了电路的斜坡上升时间。

在一个方面中，当电压比较器322的输出初始输出逻辑一时，控制设备315可以启动计数器。如果电压比较器322在输出逻辑一之后临时地输出逻辑零(例如，由于噪声和/或内部供电轨114的电压上的毛刺)，则控制设备315可以重启计数器。在这个方面中，当计数器的计数值达到一定值时，控制设备315可以向电源定序器215输出快进确认信号。作为结果，当电压比较器322的输出稳定在逻辑一达到一段时间时，控制设备315输出快进确认。

在图3中的示例中，控制设备315进一步包括控制器320、“或”门325、时钟划分器330、计数器335、第一同步器350、第二同步器355、以及第三同步器360。

时钟划分器330被配置为接收时钟(标示为“clk”)并且对时钟clk的频率进行划分以生成经划分的时钟(标示为“div_clk”)。时钟划分器330对时钟clk的频率进行划分的量可以通过输入位(标示为“clk_div_by”)被编程。换言之，时钟划分器330的除数可以由输入位clk_div_by的值来控制。如下面进一步讨论的，经划分的时钟div_clk被输入到控制器320和计数器335以对控制器320和计数器335的操作进行定时。在一个方面中，时钟clk可以是也被用来对一个或多个处理器核心的操作进行定时的高频时钟(例如，在GHz范围内)。在这个方面中，控制器320和计数器335可以不要求高频时钟来恰当地运转。作为结果，时钟划分器330可以通过对时钟clk的频率进行划分来放慢时钟clk(例如，到MHz范围)，并且将速度减小的时钟(即，经划分的时钟div_clk)输出到控制器320和计数器335。较慢的时钟速度可以增加控制器320和335的可靠性和/或简化控制器320和计数器335的结构(例如，允许使用较低位计数器)。将明白，时钟划分器330可以被省略，在该情况下，时钟clk可以直接输入到控制器320和计数器335。

第一同步器350耦合在电源定序器215的第一输出218与控制器320之间。第一同步器350被配置为在向控制器320输入第一开关使能信号enf之前，将来自电源定序器215的第一开关使能信号enf与经划分的时钟div_clk同步。换言之，当电源定序器215输出第一开关使能信号enf时，第一同步器350在向控制器320输入开关使能信号enf之前将开关使能信号enf的边沿与经划分的时钟div_clk的边沿对齐。第二同步器355耦合在第一延迟链120的输出124与控制器320之间。第二同步器355被配置为在向控制器320输入第一确认信号enf_ack之前，将来自第一延迟链120的第一确认信号enf_ack与经划分的时钟div_clk同步。第三同步器360耦合在电压比较器322的输出与控制器320之间。第三同步器360被配置为在向控制器320输入比较器输出信号之前，将比较器输出信号与经划分的时钟div_clk同步。

“或”门325具有耦合到第一延迟链120的输出124的第一输入、耦合到控制器320的快进确认输出(标示为“ff-ack”)的第二输入、以及耦合到电源定序器215的第一确认输入220的输出。

在操作中，控制器320针对第一开关使能信号enf来监测电源定序器215的第一输出218。当控制器320检测到第一开关使能信号enf时，控制器320启用电压比较器322以开始将内部供电轨114的电压与外部供电轨112的电压相比较。在这一时间之前，电压比较器322可以被禁用以节省功率。

响应于第一开关使能信号enf，头部开关阵列110中的第一延迟链120开始接通(开启)弱开关115。这引起内部供电轨114的电压斜坡上升。随着内部供电轨114的电压增大，电压比较器322将这一电压与外部供电轨112的电压相比较。当内部供电轨114的电压在外部供电轨112的电压的一定量(例如，至少95％)之内时，电压比较器322向控制器320输出逻辑一。

作为响应，控制器320可以启用计数器335以开始计数。如果电压比较器322在输出逻辑一之后临时地输出逻辑零(例如，由于噪声和/或内部供电轨114的电压上的毛刺)，则控制器320可以禁用并重置计数器335。当电压比较器输出再次变为一时，控制器320然后可以启用计数器335。当计数器335计数时，控制器320可以监测计数器的计数值(标示为“cnt_val”)。如下面进一步讨论的，当计数值达到一定值时，控制器320可以向“或”门325输出快进确认信号，“或”门325将快进确认信号传递给电源定序器215的第一确认输入220。作为结果，当比较器输出稳定在逻辑一达到一段时间时，控制器320输出快进确认信号。在一个方面中，该一段时间(其对应于特定计数值)可以通过输入位(标示为“延迟”)被设置到控制器320。因此，该一段时间可以是可编程的。在发送快进确认信号之后，控制器320可以禁用电压比较器322直到下一加电周期以节省功率。

在一个方面中，计数器335可以在快进确认信号被发送之后继续计数。在这个方面中，控制器320可以针对第一确认信号enf_ack来监测头部开关阵列110中的第一延迟链120的输出124。当控制器320检测到第一确认信号enf_ack时，控制器320可以记录计数器335的计数值。控制器320然后可以确定这一计数值与发送快进确认信号的计数值之间的差异。计数值上的差异指示快进确认电路312对电源定序器215的第二开关使能信号enr的输出进行加速的时间。在第一确认信号enf_ack被接收之后，控制器320可以禁用和重置计数器335用于下一加电周期。

如上文讨论的，当控制器320输出快进确认信号时，“或”门325将快进确认信号传递给电源定序器215的第一确认输入220。在这一示例中，快进确认信号和第一确认信号enf_ack两者都可以具有逻辑值一。作为结果，“或”门325将首先到达“或”门325的确认信号传递给电源定序器215的第一确认输入220。假设快进确认信号在第一确认信号enf_ack之前(并且因此首先到达“或”门325)，则“或”门325将快进确认信号传递给电源定序器215。在一个方面中，例如，如果控制器320未恰当地运转，则控制器320可以被禁用。在这个方面中，控制器320可以在被禁用时向“或”门325连续地输出逻辑零。作为结果，“或”门325将来自头部开关阵列110的第一确认信号enf_ack传递给电源定序器215。在这种情况下，图3中的加电系统310以与图2中的加电系统210类似的方式操作。

图4示出了根据本公开的另一实施例的加电系统410。加电系统410包括电源定序器215、头部开关阵列110、以及快进确认电路412。快进确认电路412进一步包括模拟电压比较器422和控制设备415。如下面进一步讨论的，控制设备415类似于图3中的控制设备315，但是具有用于选择性地启用快进确认电路412的附加逻辑。

模拟电压比较器422包括比较放大器440、使能开关442、以及分压器445。电压比较器422具有耦合到外部供电轨112的第一输入(标示为“EXT”)和耦合到内部供电轨114的第二输入(标示为“INT”)。在这一示例中，使能开关442耦合在第一输入EXT与比较放大器440的电源输入之间。当使能开关442被开启时，使能开关442将外部供电轨112的电压耦合到比较放大器440的电源输入以对比较放大器440供电。当使能开关442被关断时，比较放大器440被禁用。在图4中的示例中，使能开关442包括PMOS晶体管。在这一示例中，通过向使能开关442的栅极施加逻辑零来开启使能开关442，并且通过向使能开关442的栅极施加逻辑一来关断使能开关442。

分压器445被配置为在将外部供电轨112的电压输入到比较放大器440的负(-)输入之前缩减外部供电轨112的电压。类似地，分压器445被配置为在将内部供电轨114的电压输入到比较放大器440的正(+)输入之前缩减内部供电轨114的电压。外部供电轨和内部供电轨的电压被缩减以防止比较放大器440进入饱和。这是因为外部供电轨112的电压也用来对比较放大器440供电。在一个示例中，分压器445可以将外部供电轨和内部供电轨的电压缩减大约百分之50。在这一示例中，外部供电轨112的电压在被输入到比较放大器440的负(-)输入之前大约被减小一半(例如，1/2EXT VDD)。

比较放大器440可以包括信号输出差分放大器。在一个方面中，比较放大器440可以被配置为在正(+)输入处的电压大于负(-)输入处的电压时输出逻辑一，并且在正(+)输入处的电压小于负(-)输入处的电压时输出逻辑零。在这个方面中，与内部供电轨114的电压相比，分压器445可以将外部供电轨112的电压缩减稍微更大的量，以使得比较放大器440在内部供电轨114的电压在外部供电轨112的电压的一定量(例如，至少95％)之内时输出逻辑一。例如，分压器445可以将两个电压都缩放50％以避免使比较放大器440饱和。分压器445可以进一步将外部供电轨的电压缩减另外的5％。作为结果，当内部供电轨114的电压近似等于外部供电轨112的电压的95％时，比较放大器440的输入处的电压近似相等。在这一示例中，当内部供电轨114的电压达到外部供电轨112的电压的95％时，比较放大器440向控制设备415输出逻辑一。

在一个方面中，比较放大器440可以包括用于调节比较放大器440的输入偏移的偏移控制输入(标示为“偏移_控制”)。通常，比较放大器归因于比较放大器440中的组件之间的失配而具有输入偏移。这使得比较放大器440在比较放大器440的输入被偏移一定量时而不是在它们相等时从逻辑零转变为逻辑一。常规地，输入偏移被调节为接近于零，以使得比较放大器440在比较放大器440的输入近似相等时从逻辑零转变为逻辑一。在一个示例中，比较放大器440的输入偏移可以被调节为接近于零。

在另一示例中，比较放大器440的输入偏移可以被有意地调节到一个值，该值使得比较放大器440当内部供电轨114的电压在外部供电轨112的电压的一定量(例如，至少95％)之内时从逻辑零转变为逻辑一。因此，比较放大器440输出逻辑一的内部电源电压可以通过调节比较放大器440的输入偏移而被调节。在这一示例中，分压器445可以将外部供电轨和内部供电轨的电压缩减大约相同的量(例如，百分之50)。

因此，比较放大器440输出逻辑一的内部电源电压可以通过以下被调节：调节分压器缩减外部供电轨和内部供电轨的电压的量和/或调节比较放大器440的输入偏移。

当内部供电轨142的电压由于噪声而接近于比较放大器的门限电压时，比较放大器440的输出可能在一与零之间进行多次转变。门限电压可以对应于外部供电轨的电压的一定百分比(例如，95％)。在一个方面中，比较放大器440可以包括迟滞以防止多次转变。该迟滞使得比较放大器在内部电源电压达到略高于门限的第一值时从零转变到一，并且在内部电源电压下降到略低于门限的第二值时从一转变到零。第一值和第二值可以是可编程的。在另一方面中，可以从比较放大器440省略迟滞。这是因为控制器420可以通过在发送快进确认信号之前进行等待直到比较器输出停留在逻辑一达到一段时间而有效地滤除多次转变。

如上文讨论的，控制设备415类似于图3中的控制设备315，但是具有用于选择性地启用快进确认电路412的附加逻辑。在一个方面中，快进确认电路412根据主使能信号(标示为“使能”)的逻辑状态而被选择性地启用。当主使能信号为逻辑一时，快进确认电路412被启用，并且当主使能信号为逻辑零时，快进确认电路412被禁用。

在图4中的示例中，控制设备415包括“与非”门430和“与”门435。在这一示例中，“与非”门430具有耦合到控制器420的比较器使能输出(标示为“comp_en”)的第一输入、耦合到主使能信号的第二输入、以及耦合到模拟比较器422中的使能开关442的栅极的输出。当主使能信号为逻辑零时，“与非”门430向使能开关442的栅极输出逻辑一，而不管控制器420的比较器使能输出comp_en的逻辑状态。作为结果，使能开关442(图4中的示例中的PMOS晶体管)被关断，而禁用比较器放大器440。此外，分压器445可以被配置为在“与非”门430的输出为逻辑一时被禁用。

当主使能信号为逻辑一时，“与非”门430充当反相器，其使控制器420的比较器使能输出comp_en的逻辑状态反相。在这一示例中，控制器420可以通过在比较器使能输出comp_en处输出逻辑一来启用模拟电压比较器422。“与非”门430将逻辑一反相为逻辑零，其被施加到使能开关442(图4中的示例中的PMOS晶体管)的栅极。这开启了使能开关442，由此启用比较放大器440。

“与”门435具有耦合到控制器420的快进确认输出(标示为“ff_ack”)的第一输入、耦合到主使能信号的第二输入、以及耦合到“或”门325的第二输入的输出。当主使能信号为逻辑零时，“与”门435向“或”门325输出逻辑零而不管控制器420的快进确认输出ff_ack处的逻辑状态。作为结果，“或”门325将来自头部开关阵列110的第一确认信号enf_ack传递给电源定序器215。因此，当快进确认电路412被禁用时，图4中的加电系统410以与图2中的加电系统210类似的方式操作。当主使能信号为逻辑一时，“与”门435将来自控制器420的快进确认信号传递给“或”门325，如上文讨论的，“或”门325进而将快进确认信号传递给电源定序器215。

控制器420还可以包括耦合到主使能信号的使能输入(标示为“控制器_使能”)。在这一示例中，控制器420可以在主使能信号为逻辑一时被启用，并且在主使能信号为逻辑零时被禁用。

当通过主使能信号被启用时，控制器420可以按照与图3中的控制器320类似的方式运转。在这点上，控制器420针对第一开关使能信号enf来监测电源定序器215的第一输出218。当控制器420检测到第一开关使能信号enf时，控制器420启用电压比较器422以开始将内部供电轨114的电压与外部供电轨112的电压相比较。

响应于第一开关使能信号enf，头部开关阵列110中的第一延迟链120开始接通(开启)弱开关115。这使得内部供电轨114的电压斜坡上升。随着内部供电轨114的电压增大，电压比较器422将这一电压与外部供电轨112的电压相比较。当内部供电轨114的电压在外部供电轨112的电压的一定量(例如，至少95％)之内时，电压比较器422向控制器420输出逻辑一。

作为响应，控制器420可以启用计数器335以开始计数。如果电压比较器422在输出逻辑一之后临时地输出逻辑零(例如，由于噪声和/或内部供电轨114的电压上的毛刺)，则控制器420可以禁用并重置计数器335。当电压比较器输出再次变为一时，控制器420然后可以启用计数器335。当计数器335计数时，控制器420可以监测计数器的计数值(标示为“cnt_val”)。当计数值达到一定值时，控制器420可以向“与”门435输出快进确认信号。“与”门435将快进确认信号传递给“或”门325，“或”门325进而将快进确认信号传递给电源定序器215的第一确认输入端220。响应于快进确认信号，电源定序器215发出第二开关使能信号enr以开始接通(开启)头部开关阵列110中的强开关125。控制器420还可以禁用电压比较器422以节省功率。

图5示出了根据本公开的实施例的数字电压比较器522。数字电压比较器522可以用来实施图3中的电压比较器322。还可以使用数字电压比较器522代替图4中的模拟电压比较器422。在图5中的示例中，数字电压比较器522包括第一环形振荡器520、第二环形振荡器530、第一计数器545、第二计数器555、比较电路557、以及计数器重置电路580。

第一环形振荡器520包括第一“与非”门525、以及串联耦合以形成第一反相器链的第一多个反相器。第一“与非”门525具有耦合到第一反相器链中的最后反相器的输出的第一输入、耦合到环形振荡器(RO)使能信号(标示为“RO使能”)的第二输入、以及耦合到第一反相器链中的第一反相器的输入的输出。当RO使能信号为逻辑一时，第一“与非”门525充当第一反相器链中的最后反相器与第一反相器链中的第一反相器之间的反相器。作为结果，假设环路中的反相次数是奇数，则第一“与非”门525和第一反相器链形成使得第一环形振荡器520振荡的反相器环路。当RO使能信号为逻辑零时，第一“与非”门525的输出在逻辑一处保持静态。作为结果，当RO使能信号为逻辑零时，第一环形振荡器520不振荡(并且因此被禁用)。因此，第一“与非”门525允许第一环形振荡器520通过控制设备315或415被选择性地启用。将明白，本公开不限于“与非”门，并且另一类型的逻辑门可以用来选择性地启用第一环形振荡器520。

第一“与非”门525、以及第一环形振荡器520中的反相器由外部供电轨112的电压(标示为“EXT VDD”)来供电。作为结果，当第一环形振荡器520被启用时，第一环形振荡器520的输出频率是外部供电轨112的电压的函数。在这点上，第一环形振荡器520可以被考虑为是由EXT VDD控制的压控振荡器。因此，第一环形振荡器520的输出频率提供外部供电轨112的电压电平的指示。

第二环形振荡器530包括第二“与非”门535、以及串联耦合以形成第二反相器链的第二多个反相器。第二“与非”门535具有耦合到第二反相器链中的最后反相器的输出的第一输入、耦合到RO使能信号的第二输入、以及耦合到第二反相器链中的第一反相器的输入的输出。当RO使能信号为逻辑一时，第二“与非”门535和第二反相器链形成使得第二环形振荡器530振荡的反相器环路。当RO使能信号为逻辑零时，第二“与非”门535的输出在逻辑一处保持静态。作为结果，当RO使能信号为逻辑零时，第二环形振荡器530不振荡(并且因此被禁用)。

第二“与非”门535、以及第二环形振荡器530中的反相器由内部供电轨114的电压(标示为“INT VDD”)来供电。作为结果，当第二环形振荡器530被启用时，第二环形振荡器530的输出频率是内部供电轨114的电压的函数。在这点上，第二环形振荡器530可以被考虑为是由INT VDD控制的压控振荡器。因此，第二环形振荡器530的输出频率提供内部供电轨114的电压电平的指示。在一个方面中，环形振荡器520和530中的每个的输出频率可以近似是相应电压的线性函数。

第一计数器545具有耦合到第一环形振荡器520的输出的时钟输入。第一计数器545被配置为对第一环形振荡器520的输出的循环(周期)数目进行计数。因此，第一计数器545将第一环形振荡器520的输出频率转换为计数值。由于第一环形振荡器520的输出频率是外部供电轨112的电压的函数，所以第一计数器545的计数值也是外部供电轨112的电压的函数，并且因此指示外部供电轨112的电压电平。第一计数器545还包括用于选择性地重置计数器545的计数值的重置输入(标示为“res”)、以及用于选择性地启用计数器545的使能输入(标示为“en”)。

第二计数器555具有耦合到第二环形振荡器530的输出的时钟输入。第二计数器555被配置为对第二环形振荡器530的输出的循环(周期)数目进行计数。因此，第二计数器555将第二环形振荡器530的输出频率转换为计数值。由于第二环形振荡器530的输出频率是内部供电轨114的电压的函数，所以第二计数器555的计数值也是内部供电轨114的电压的函数，并且因此指示内部供电轨114的电压电平。第二计数器555还包括用于选择性地重置计数器555的计数值的重置输入(标示为“res”)、以及用于选择性地启用计数器555的使能输入(标示为“en”)。

比较电路557耦合到第一和第二计数器545和555的输出。比较电路557被配置为确定第一和第二计数器545和555的计数值之间的计数差。由于第一计数器545的计数值指示外部供电轨112的电压，并且第二计数器555的计数值指示内部供电轨114的电压，所以计数差指示外部供电轨112与内部供电轨114之间的电压差。因此，计数差可以用来确定内部供电轨114的电压何时在外部供电轨112的电压的一定量(例如，95％)之内。在这点上，比较电路557可以被配置为在计数差小于门限计数值时确定内部供电轨114的电压在外部供电轨112的电压的一定量(例如，95％)之内，并且在计数差小于门限计数值时向控制设备输出逻辑一。

在图5中的示例中，比较电路557包括减法器560和计数比较电路570。减法器560被配置为从第一计数器545的计数值减去第二计数器555的计数值，并且将所得到的计数差输出到计数比较电路570。如上文讨论的，计数差指示外部供电轨112与内部供电轨114之间的电压差。

计数比较电路570被配置为将来自减法器560的计数差与门限计数值相比较，并且基于该比较向控制设备315或415输出信号。门限计数值可以是可编程的。在一个示例中，门限计数值可以被设置为使得当内部供电轨114的电压在外部供电轨112的电压的一定量(例如，至少95％)之内时，计数差小于门限计数值。在这一示例中，如下文进一步讨论的，计数比较电路570可以在计数差高于门限计数时输出逻辑零，并且在计数差低于门限计数时输出逻辑一。

计数器重置电路580被配置为周期性地重置第一和第二计数器545和555。在这点上，计数器重置电路580接收输入时钟Clk，并且在输入时钟Clk的每第M个循环(周期)重置第一和第二计数器545和555，其中M是整数。输入时钟Clk可以与输入到分频器330的时钟或另一时钟相同。因此，第一和第二计数器545和555的计数值在输入时钟Clk的每M个循环被重置为零。这样做是因为第二环形振荡器530的输出频率随着内部供电轨114的电压在斜坡上升期间增加而增加。周期性地重置计数值有助于确保第二计数器555的计数值提供第二环形振荡器的当前输出频率(并且因此内部供电轨114的当前电压电平)的准确指示。计数器重置电路580还可以包括用于选择性地重置计数器重置电路580的重置输入(标示为“res”)、以及用于选择性地启用计数器重置电路580的使能输入(标示为“en”)。

现在将根据本公开的实施例来描述数字电压比较器522在加电期间的操作。在加电开始之前，控制设备315或415针对第一开关使能信号enf来监测电源定序器215的第一输出218。当控制设备315或415检测到第一开关使能信号enf时，控制设备315或415启用电压比较器522以开始将内部供电轨114的电压与外部供电轨112的电压相比较。在图5中的示例中，控制设备315或415可以通过使得RO使能信号具有逻辑状态一来启用第一和第二环形振荡器520和530，并且通过使得计数使能信号具有逻辑状态一来启用第一和第二计数器545和555以及计数器重置电路580。

响应于第一开关使能信号enf，头部开关阵列110中的第一延迟链120开始接通(开启)弱开关115。初始地，内部供电轨114的电压为低。作为结果，第二环形振荡器530(其由内部供电轨114供电)的输出频率初始地比第一环形振荡器520(其由外部供电轨112供电)的输出频率慢得多。因此，计数差初始地比门限计数值大得多，而使得计数比较电路570向控制设备315或415输出逻辑零。

内部供电轨114的电压随着时间的推移而增大。作为结果，第二环形振荡器530的输出频率随着时间的推移而增大(加速)，而使得计数差随着时间的推移而减小。最终，计数差下降到门限计数以下，指示内部供电轨114的电压在外部供电轨112的电压的期望量(例如，至少95％)之内。当这种情况发生时，电压比较器522可以向控制设备315或415输出逻辑一。

作为响应，控制设备315或415可以向电源定序器215输出快进确认信号，以发起头部开关阵列110中的强开关125的切换。在一个方面中，控制设备315或415可以在发送快进确认信号之前等待比较器522的输出停留在逻辑一达到一段时间(由计数器335测量)。在发送快进确认信号之后，控制设备315或415可以禁用环形振荡器520和530、计数器545和555、以及计数器重置电路580直到下一加电周期以节省功率。控制设备315或415也可以重置计数器重置电路580。

在一个方面中，减法器560和计数比较电路570的操作可以使用时钟Clk被定时。在这个方面中，减法器560可以在时钟Clk的每个循环计算计数差。这可能引起毛刺，因为计数器545和555在不同的时钟域中运行。更特别地，第一计数器545使用第一环形振荡器520的输出被钟控(clocked)，并且第二计数器555使用第二环形振荡器530的输出被钟控。在这个方面中，计数比较电路570可以通过以下来滤除毛刺：当来自减法器560的K个相继计数差低于门限时向控制设备315或415输出逻辑一，其中K是整数(即，对于时钟Clk的K个连续循环，计数差低于门限)。K可以等于八或另一数目。一旦计数比较电路570输出逻辑一，则计数比较电路570可以继续输出逻辑一，达到来自减法器560的相继计数差低于门限之久。

在一个实施例中，计数比较电路570可以具有等待计数器，其跟踪来自减法器560的相继计数差低于门限的次数。在这一实施例中，每次计数差低于门限并且之前的计数差高于门限时，计数比较电路570可以开始递增等待计数器。每次计数差低于门限并且之前的计数差低于门限时，计数比较电路570可以递增等待计数器。每次计数差高于门限时，计数比较电路570可以在之前的计数差低于门限的情况下重置等待计数器，或者在之前的计数差高于门限的情况下将等待计数器保持在零。计数比较电路570可以在等待计数器达到K时输出逻辑一，指示K个相继计数差低于门限。一旦计数比较电路570输出逻辑一，计数比较电路570可以继续输出逻辑一达到来自减法器560的相继计数差低于门限之久。

在一个实施例中，第一环形振荡器520的输出频率可能相对高(例如，数百MHz)，而使得更难以实施第一计数器545。为了解决这一点，第一环形振荡器520的输出信号的频率在进入第一计数器545之前可以被减小(减慢)。在这一点上，图6示出了数字电压比较器622的示例，其中第一分频器640插入在第一环形振荡器520的输出与第一计数器545的时钟输入之间。在输出信号被输入到第一计数器545之前，第一分频器640减小第一环形振荡器520的输出信号的频率。例如，第一分频器640可以将输出信号的频率除以四或另一值。数字电压比较器622还可以包括在第二环形振荡器530的输出与第二计数器555的时钟输入之间的第二分频器650。第二分频器650可以将第二环形振荡器530的输出信号的频率减小与第一振荡器520的输出信号的频率相同的量。

图7示出了根据本公开的实施例的数字电压比较器722。数字电压比较器722包括在第一计数器545的输出与减法器560之间的第一同步寄存器745、以及在第二计数器555的输出与减法器560之间的第二同步寄存器755。如下文进一步讨论的，数字电压比较器722进一步包括被配置为控制计数器545和555的计数控制器780、以及用于减少比较器722中的毛刺的同步寄存器745和755。

计数控制器780接收输入时钟(标示为“Clk”)，其可以与输入到分频器330的时钟或另一时钟相同。在操作中，计数控制器780周期性地向第一和第二计数器545和555输出计数重置信号以重置它们的计数值。计数控制器780还使用计数使能信号来选择性地启用第一和第二计数器545和555。如下文进一步讨论的，计数控制器780在短时间间隔内在重置之间周期性地禁用第一和第二计数器545和555，以暂时保持第一和第二计数器545和555的计数值。当计数器545和555被禁用时，计数控制器780还向同步寄存器745和755周期性地输出同步信号。这使得每个同步寄存器745和755读取相应计数器545和555的计数值，并且将计数值输出到减法器560。由于两个同步寄存器745和755由相同的同步信号定时，所以同步寄存器745和755的输出是近似同步的。如下文进一步讨论的，这减少了异步信号被输入到减法器560而引起的减法器560中的毛刺。

现在将参考根据实施例的图8来描述数字电压比较器722的操作。图8示出了输入时钟Clk、计数重置信号、计数使能信号和同步信号的示例性时间线。如图8中所示出的，计数控制器780在时钟Clk的每M+N个循环输出计数重置信号一次，其中M和N是整数。因此，计数控制器780在时钟Clk的每M+N个循环重置(清除)第一和第二计数器545和555的计数值。在每次重置时，计数控制器780将计数使能信号输出到计数器545和555达到M个循环(即，将逻辑一输出到计数器545和555的使能输入达到M个循环)。作为结果，每个计数器545和555在时钟Clk的M个循环上对相应的振荡器输出信号的周期进行计数。

在启用计数器545和555达到时钟Clk的M个循环之后，计数控制器780禁用计数器545和555达到时钟Clk的N个循环。作为结果，每个计数器545和555停止计数并且保持它的当前计数值达到N个循环。每个计数器545和555的计数值指示在时钟Clk的M个循环上被计数的相应振荡器输出信号的周期数目。

每次计数器545和555被禁用达到时钟Clk的N个循环时，计数控制器780将同步信号输出到同步寄存器745和755。这使得每个同步寄存器745和755读取相应的计数器545和555的计数值，并且将计数值输出到减法器560。因此，每个同步寄存器745和755在时钟Clk的每M+N个循环向减法器560输出计数值，其中计数值指示在时钟clk的M个循环上被计数的相应振荡器输出信号的周期数目。M和N的值可以是可编程的。

因此，对于时钟Clk的每M+N个循环，每个计数器545和555在M个循环上对相应的振荡器输出的周期数目进行计数，并且保持对应的计数值达到随后的N个循环。在随后的N个循环期间，每个同步寄存器745和755读取相应计数器的计数值并且将计数值输出到减法器560。减法器560计算计数值之间的差异以获得计数差，计数差被输出到计数比较电路570。因此，减法器560可以在时钟Clk的每M+N个循环向计数比较电路570输出计数差。

每次计数比较电路570从减法器560接收到计数差时，计数比较电路570可以将计数差与上文讨论的门限计数相比较。如果计数差在门限计数以上，则计数比较电路570可以向控制设备315或415输出逻辑零达到大约M+N个循环。如果计数差在门限计数以下，则计数比较电路570可以向控制设备315或415输出逻辑一达到大约M+N个循环。因此，在这一示例中，每次计数比较电路570接收到计数差时(时钟Clk的每M+N个循环)，计数比较电路570可以向控制设备更新输出。

在一个实施例中，计数比较电路570可以不输出逻辑一，直到K个相继计数差在门限计数以下，其中K是整数并且可以是可编程的。这可以被进行，例如，以滤除上文讨论的内部供电轨114上的毛刺。在K个相继计数差在门限计数以下之后，计数比较电路570可以输出逻辑一达到后续的计数差在门限计数以下之久。在这一实施例中，当来自电压比较器722的输出信号转变为逻辑一或者停留在逻辑一达到由计数器335测量的预定时间段时，控制设备315或415可以向电源定序器215发送快进确认信号。

在另一实施例中，一旦计数差在门限计数以下，计数比较电路570就可以输出逻辑一。在这一实施例中，当来自电压比较器722的输出信号停留在逻辑一达到由上文讨论的计数器335测量的预定时间段时，控制设备315或415可以向电源定序器215发送快进确认信号。

如上文讨论的，同步寄存器745和755减少了减法器560中的毛刺。这是因为，同步寄存器745和755将计数值的输出同步到减法器560。如图8中的示例中所示出的，去往同步寄存器745和755的同步信号与时钟Clk是同步的。在这一示例中，减法器560的操作也可以根据时钟Clk被定时。因此，同步寄存器745和755可以将来自计数器545和555的计数值与减法器560的时钟域对齐。计数比较电路570的操作也可以根据时钟Clk被定时。

现在将根据本公开的实施例来描述数字电压比较器722在加电期间的操作。在加电开始之前，控制设备315或415针对第一开关使能信号enf来监测电源定序器215的第一输出218。当控制设备315或415检测到第一开关使能信号enf时，控制设备315或415启用电压比较器722以开始将内部供电轨114的电压与外部供电轨112的电压相比较。在图7中的示例中，控制设备315或415可以启用第一和第二环形振荡器520和530以及计数控制器780。

响应于第一开关使能信号enf，头部开关阵列110中的第一延迟链120开始接通(开启)弱开关115。初始地，内部供电轨114的电压为低。作为结果，第二环形振荡器530(其由内部供电轨114供电)的输出频率初始地比第一环形振荡器520(其由外部供电轨112供电)的输出频率慢得多。因此，计数差初始地比门限计数值大得多，而使得计数比较电路570向控制设备315或415输出逻辑零。

内部供电轨114的电压随着时间的推移而增大。作为结果，第二环形振荡器530的输出频率随着时间的推移而增大(加速)，而使得计数差随着时间的推移而减小。最终，计数差下降到门限计数以下，指示内部供电轨114的电压在外部供电轨112的电压的期望量(例如，至少95％)之内。当这种情况发生时，电压比较器722可以向控制设备315或415输出逻辑一。

作为响应，控制设备315或415可以向电源定序器215输出快进确认信号，以发起头部开关阵列110中的强开关125的切换。在一个方面中，控制设备315或415可以在发送快进确认信号之前等待比较器722的输出停留在逻辑一达到一段时间(由计数器335测量)。在发送快进确认信号之后，控制设备315或415可以禁用环形振荡器520和530以及计数控制器780直到下一加电周期以节省功率。控制设备315或415也可以重置计数控制器780。

由于第二环形振荡器530由内部供电轨114供电，所以第二环形振荡器530的输出信号的电压电平被内部供电轨114的电压所限制。特别地，第二环形振荡器530的输出电压可以以第二环形振荡器530的频率在大约INT VDD与接地之间切换(转换)。在加电期间，内部供电轨114的电压初始地可以为低。作为结果，第二环形振荡器530的输出信号的电压电平初始地也可能为低。为了解决这一点，第二环形振荡器530的输出信号可以在被输入到第二计数器555之前被电压电平移位。在这一点上，图9示出了数字电压比较器922的示例，其中电压电平移位器920耦合在第二环形振荡器530的输出与第二计数器555的时钟输入之间。电压电平移位器920被配置为对第二环形振荡器530的输出信号进行电平移位，以使得在信号被输入到第二计数器555之前，信号以第二环形振荡器530的频率在大约EXT VDD与接地之间切换(转换)。

图10是图示了根据本公开的实施例的用于加电的方法1000的流程图。

在步骤1010中，第一供电轨的电压与第二供电轨的电压相比较。第一供电轨可以是内部供电轨(例如，内部供电轨114)，并且第二供电轨可以是外部供电轨(例如，外部供电轨112)。第一供电轨的电压和第二供电轨的电压可以使用电压比较器(例如，电压比较器322、422或522)而被比较。

在步骤1020中，基于该比较来作出如下确定：第一供电轨的电压是否在第二供电轨的电压的预定量之内达到至少预定时间段。例如，当第一供电轨的电压在第二供电轨的电压的预定量之内时，电压比较器(例如，322、422或522)可以输出某种逻辑状态(例如，逻辑一)，并且当电压比较器(例如，322、422或522)输出该逻辑状态(例如，逻辑一)时，可以作出如下确定：第一供电轨的电压在第二供电轨的电压的预定量之内。在这一示例中，当电压比较器输出该逻辑状态(例如，逻辑一)达到预定时间段时，可以作出如下确定：第一供电轨的电压在第二供电轨的电压的预定量之内达到至少预定时间量，该预定时间段可以使用计数器(例如，计数器335)来测量。

在步骤1030中，在确定第一供电轨的电压在第二供电轨的电压的预定量之内达到至少预定时间段时，发起耦合在第一和第二供电轨之间的多个开关的切换。例如，该多个开关可以包括强开关(例如，开关125)。此外，该多个开关的切换可以通过向电源定序器(例如，电源定序器215)输出确认信号(例如，快进确认信号)而被发起，该确认信号使得电源定序器接通该多个开关。

本领域的技术人员将明白，关于本文中的公开内容描述的各种说明性逻辑块、模块、电路和算法步骤可以被实施为电子硬件、计算机软件、或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经在上文中按照它们的功能一般性地描述了各种说明性组件、块、模块、电路和步骤。这样的功能是被实施为硬件还是软件取决于特定应用和施加在整个系统上的设计约束。技术人员可以针对每个特定应用以不同的方式来实施所描述的功能，但是这样的实施决定不应当被解释为引起从本公开的范围的偏离。

关于本文中的公开内容描述的各种说明性逻辑块、模块和电路可以利用被设计为执行本文中描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、离散门或晶体管逻辑、分立硬件组件、或它们的任何组合来实施或执行。通用处理器可以是微处理器，但是在替换方式中，处理器可以是任何常规的处理器、控制器、微控制器、或状态机。处理器也可以被实施为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、结合DSP核心的一个或多个微处理器、或任何其他这样的配置。

关于本文中的公开内容描述的方法或算法的步骤可以直接具体化在硬件中、由处理器执行的软件模块中、或两者的组合中。软件模块可以驻留在RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移除盘、CD-ROM、或本领域已知的任何其他形式的存储介质中。示例性存储介质耦合到处理器，以使得处理器可以从存储介质读取信息并向其写入信息。在替换方式中，存储介质可以与处理器形成整体。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在用户终端中。在替换方式中，处理器和存储介质可以作为分立组件驻留在用户终端中。

在一个或多个示例性设计中，所描述的功能可以以硬件、软件、固件或它们的任何组合来实施。如果以软件来实施，则功能可以作为计算机可读介质上的一个或多个指令或代码被存储或传输。计算机可读介质包括计算机存储介质和通信介质二者，通信介质包括有助于将计算机程序从一个地方传送到另一地方的任何介质。存储介质可以是能够由通用或专用计算机访问的任何可用介质。通过示例而非限制的方式，这样的计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储装置、磁盘存储装置或其他磁存储设备、或者可以用来以指令或数据结构的形式承载或存储期望的程序代码部件并且可以由通用或专用计算机或通用或专用处理器访问的任何其他介质。此外，在牵涉到所传输的信号的非暂态存储的程度上，任何连接可以被恰当地称为计算机可读介质。例如，如果使用同轴电缆、光纤电缆、双绞线、数字订户线路(DSL)、或无线技术(诸如红外、无线电和微波)从网站、服务器、或其他远程源传输软件，则在信号被保持在存储介质或设备存储器上的传输链中达到任何非暂态的时间长度的程度上，同轴电缆、光纤电缆、双绞线、DSL、或无线技术(诸如红外、无线电和微波)被包括在介质的定义中。如本文中所使用的盘和碟包括紧致碟(CD)、激光碟、光碟、数字通用碟(DVD)、软盘和蓝光碟，其中盘通常磁性地再现数据，而碟利用激光光学地再现数据。上述的组合也应当被包括在计算机可读介质的范围内。

提供了本公开的在前描述以使得本领域的任何技术人员能够制作或使用本公开。对本公开的各种修改对本领域的技术人员将容易是明显的，并且本文中定义的一般原理可以应用于其他变型而不偏离本公开的精神或范围。因此，本公开不意图限于本文中描述的示例，而是符合于与本文中公开的原理和新颖特征相一致的最宽范围。

Claims (19)

1.一种加电系统，包括：

电压比较器，被配置为将第一供电轨的电压与第二供电轨的电压相比较，并且基于所述比较来输出输出信号，其中所述电压比较器包括：

第一压控振荡器，其中所述第一压控振荡器的输出信号的频率由所述第一供电轨的所述电压来控制；

第二压控振荡器，其中所述第二压控振荡器的输出信号的频率由所述第二供电轨的所述电压来控制；

第一计数器，被配置为对所述第一压控振荡器的所述输出信号的周期数目进行计数以获得第一计数值；

第二计数器，被配置为对所述第二压控振荡器的所述输出信号的周期数目进行计数以获得第二计数值；以及

比较电路，被配置为基于所述第一计数值与所述第二计数值之间的差异来生成所述电压比较器的所述输出信号；以及

控制器，被配置为基于所述电压比较器的所述输出信号来确定所述第一供电轨的所述电压是否在所述第二供电轨的所述电压的预定量之内达到至少预定时间段，并且在确定所述第一供电轨的所述电压在所述第二供电轨的所述电压的所述预定量之内达到至少所述预定时间段时，发起耦合在所述第一供电轨与所述第二供电轨之间的多个开关的切换。

2.根据权利要求1所述的系统，其中所述第一供电轨是内部供电轨，并且所述第二供电轨是外部供电轨。

3.根据权利要求1所述的系统，其中当所述第一供电轨的所述电压在所述第二供电轨的所述电压的所述预定量之内时，所述电压比较器的所述输出信号具有第一逻辑状态，并且所述控制器被配置为在所述电压比较器的所述输出信号停留在所述第一逻辑状态达到至少所述预定时间段时，发起所述多个开关的切换。

4.根据权利要求1所述的系统，其中所述比较电路被配置为将所述差异与门限值相比较，并且基于所述差异与所述门限值的所述比较来生成所述电压比较器的所述输出信号。

5.根据权利要求1所述的系统，进一步包括：

第一同步寄存器，耦合在所述第一计数器与所述比较电路之间；以及

第二同步寄存器，耦合在所述第二计数器与所述比较电路之间，其中所述第一同步寄存器和所述第二同步寄存器被配置为分别向所述比较电路同步地输出所述第一计数值和所述第二计数值。

6.根据权利要求5所述的系统，进一步包括计数器控制电路，所述计数器控制电路被配置为启用所述第一计数器达到第一时间段，并且禁用所述第一计数器达到所述第一时间段之后的第二时间段，其中所述第一计数器在所述第一时间段期间对所述第一压控振荡器的所述输出信号的所述周期数目进行计数，并且所述第一同步寄存器被配置为在所述第二时间段期间从所述第一计数器读取所述第一计数值。

7.根据权利要求1所述的系统，其中所述电压比较器包括：

分压器，被配置为缩减所述第一供电轨的所述电压以获得第一缩减电压，并且缩减所述第二供电轨的所述电压以获得第二缩减电压；以及

比较放大器，被配置为将所述第一缩减电压与所述第二缩减电压相比较，并且基于所述第一缩减电压与所述第二缩减电压的比较来生成所述输出信号。

8.根据权利要求7所述的系统，其中所述分压器被配置为：将所述第二供电轨的所述电压缩减比所述第一供电轨的所述电压大的量。

9.根据权利要求1所述的系统，其中所述控制器被配置为通过向电源定序器输出确认信号来发起所述多个开关的切换，所述确认信号使得所述电源定序器接通所述多个开关。

10.根据权利要求9所述的系统，其中所述控制器被配置为检测来自所述电源定序器的指示加电开始的信号，并且响应于来自所述电源定序器的所述信号来启用所述电压比较器。

11.一种加电系统，包括：

电压比较器，被配置为将第一供电轨的电压与第二供电轨的电压相比较，并且基于所述比较来输出输出信号，其中当所述第一供电轨的所述电压在所述第二供电轨的所述电压的预定量之内时，所述电压比较器的所述输出信号具有第一逻辑状态；

控制器，被配置为在所述电压比较器的所述输出信号停留在所述第一逻辑状态达到至少预定时间段时，发起耦合在所述第一供电轨与所述第二供电轨之间的多个开关的切换；以及

计数器，其中所述控制器被配置为响应于所述电压比较器的所述输出信号从第二逻辑状态改变到所述第一逻辑状态来启动所述计数器，响应于所述电压比较器的所述输出信号从所述第一逻辑状态改变到所述第二逻辑状态来重置所述计数器，并且在所述计数器的计数值达到与所述预定时间段相对应的预定计数值时发起所述多个开关的切换。

12.一种用于加电的方法，包括：

使用由第一供电轨的电压控制的第一压控振荡器将所述第一供电轨的所述电压转换成第一频率；

使用由第二供电轨的电压控制的第二压控振荡器将所述第二供电轨的所述电压转换成第二频率；

使用第一计数器将所述第一频率转换成第一计数值；

使用第二计数器将所述第二频率转换成第二计数值；

确定所述第一计数值与所述第二计数值之间的计数差异；

基于所述计数差异来确定所述第一供电轨的所述电压是否在所述第二供电轨的所述电压的预定量之内达到至少预定时间段；以及

在确定所述第一供电轨的所述电压在所述第二供电轨的所述电压的所述预定量之内达到至少所述预定时间段时，发起耦合在所述第一供电轨与所述第二供电轨之间的多个开关的切换。

13.根据权利要求12所述的方法，其中所述第一供电轨是内部供电轨，并且所述第二供电轨是外部供电轨。

14.根据权利要求12所述的方法，其中确定所述第一供电轨的所述电压是否在所述第二供电轨的所述电压的所述预定量之内达到至少所述预定时间段包括：当所述计数差异在门限以下达到至少所述预定时间段时，确定所述第一供电轨的所述电压在所述第二供电轨的所述电压的所述预定量之内达到至少所述预定时间段。

15.一种用于加电的方法，包括：

将第一供电轨的电压与第二供电轨的电压相比较；

基于所述比较来确定所述第一供电轨的所述电压是否在所述第二供电轨的所述电压的预定量之内；

当所述第一供电轨的所述电压被确定为在所述第二供电轨的所述电压的所述预定量之内时利用计数器进行计数；

当所述计数器的计数值达到与预定时间段相对应的计数值时，确定所述第一供电轨的所述电压在所述第二供电轨的所述电压的所述预定量之内达到至少所述预定时间段；以及

在确定所述第一供电轨的所述电压在所述第二供电轨的所述电压的所述预定量之内达到至少所述预定时间段时，发起耦合在所述第一供电轨与所述第二供电轨之间的多个开关的切换。

16.一种用于加电的装置，包括：

用于将第一供电轨的电压转换成第一频率的部件；

用于将第二供电轨的电压转换成第二频率的部件；

用于将所述第一频率转换成第一计数值的部件；

用于将所述第二频率转换成第二计数值的部件；

用于确定所述第一计数值与所述第二计数值之间的计数差异的部件；

用于基于所述计数差异来确定所述第一供电轨的所述电压是否在所述第二供电轨的所述电压的预定量之内达到至少预定时间段的部件；以及

用于在确定所述第一供电轨的所述电压在所述第二供电轨的所述电压的所述预定量之内达到至少所述预定时间段时发起耦合在所述第一供电轨与所述第二供电轨之间的多个开关的切换的部件。

17.根据权利要求16所述的装置，其中所述第一供电轨是内部供电轨，并且所述第二供电轨是外部供电轨。

18.根据权利要求16所述的装置，进一步包括：

用于当所述第一供电轨的所述电压保持在所述第二供电轨的所述电压的所述预定量之内时进行计数的部件；

其中用于确定所述第一供电轨的所述电压是否在所述第二供电轨的所述电压的所述预定量之内达到至少所述预定时间段的所述部件包括：用于在用于计数的所述部件的计数值达到与所述预定时间段相对应的计数值时确定所述第一供电轨的所述电压在所述第二供电轨的所述电压的所述预定量之内达到至少所述预定时间段的部件。

19.根据权利要求16所述的装置，其中用于确定所述第一供电轨的所述电压是否在所述第二供电轨的所述电压的所述预定量之内达到至少所述预定时间段的所述部件包括：用于在所述计数差异在门限以下达到至少所述预定时间段时确定所述第一供电轨的所述电压在所述第二供电轨的所述电压的所述预定量之内达到至少所述预定时间段的部件。

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