JP5915439B2 - 判定回路および半導体装置 - Google Patents
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さらに、実施形態によれば、仮想電源ラインの電圧が規定の電圧以上に昇圧していることを確認する高閾値の判定回路が実現される。
さらに、上記の第2の観点によれば、パワーゲーティングを行い、仮想電源ラインの電圧が規定の電圧以上に昇圧していることを確認する試験を行える半導体装置が、少ないレイアウト面積の増加量で実現される。
図1は、パワーゲーティングを説明する図であり、(A)はパワーゲーティングを行う半導体装置の構成を示すブロック図であり、(B)は動作を示すタイムチャートである。
図3に示すように、半導体装置(LSI)10のVDD電源端子15およびVSS電源端子16を直流電源Sに接続する。VDD電源端子15およびVSS電源端子16は、いずれかの電極パッド22に接続される。検査制御回路18は、バッファB1およびB2を含み、電極パッド22に接続される試験制御用端子17からの信号により、電源制御回路13からの制御信号にかかわらず、駆動信号を出力するか否かを制御する。仮想電源ライン14は、VDDV電源試験用電極パッド23に引き出される。外部電圧測定器19の測定プローブをVDDV電源試験用電極パッド23に接続する。これにより、仮想電源ライン14の電圧が測定できる状態になる。なお、電源制御回路13に検査制御回路18に相当する回路を含めてもよい。これにより試験制御用端子17を設けなくてもよくなるという利点がある。
実施形態の半導体装置10は、多数の内部回路(PD)21を有する。各内部回路21に対応して仮想電源ライン14が設けられているが、図4では、仮想電源ライン14は図示を省略している。さらに、図2では、主電源ライン11および12については図示を省略している。
図6のインバータ回路は、PチャネルトランジスタMP00、2個のNチャネルトランジスタMN00およびMN01を、VDDとVSSの間に直列に接続したインバータ回路を示す図である。言い換えれば、Nチャネルトランジスタの段数を2段にしたインバータ回路である。
図8のシュミットトリガ回路は、2個のPチャネルトランジスタMP11およびMP12と、2個のNチャネルトランジスタMN11およびMN12を、VDDとVSSの間に直列に接続したインバータ回路部を有する。図8のシュミットトリガ回路は、さらに、MPN1とMN12の接続ノードAとVDDの間に接続され、ゲートに出力信号OUTが印加されるNチャネルトランジスタMN10を有する。図8のシュミットトリガ回路は、さらに、MP11とMP12の接続ノードBとVSSの間に接続され、ゲートに出力信号OUTが印加されるPチャネルトランジスタMP00を有する。シュミットトリガ回路では、入力信号VINがLレベルの場合、出力信号OUTはHレベルであり、NチャネルトランジスタMN10がオンしているため、ノードAはVDDに接続されている。そのため、VINが上昇してもノードAの電圧は低下しにくいため、閾値が高くなる。
図9の判定回路は、第1の高閾値インバータ部41と、第2の高閾値インバータ部42と、を有する。第1の高閾値インバータ部41は、VDDとVSSの間に直列に接続されたPチャネルトランジスタMP20および3個のNチャネルトランジスタMN21、MN22およびMN23と、MP20に並列に接続されたPチャネルトランジスタMP20と、を有する。言い換えれば、第1の高閾値インバータ部41は、4段のうち3段をNチャネルトランジスタで形成したインバータ回路であり、Nチャネルトランジスタが多段である分高閾値である。入力信号VINは、MP20、MN21およびMN22のゲートに印加され、MP20とMN21の接続ノードEから出力信号FLGが出力される。MN23のゲートには、バッファB11を介してイネーブル信号ENが印加される。イネーブル信号ENは、判定回路の動作時にHレベルに固定され、MN23をオンする。イネーブル信号ENがLレベルの時には、判定回路は動作しない。MN23は、イネーブル機能を実現するだけでなく、閾値の微調整にも利用する。
動作開始直後は、入力信号VINはVSS電源電圧が印加されているため、MN21およびMN22がそれぞれオフし、MP20がオンし、第1の高閾値インバータ部41のノードEの出力信号FLGはHレベルの状態にある。第2の高閾値インバータ部42は、第1の高閾値インバータ部41の出力信号FLGを受け、ノードFはLレベルの状態にある。第1の高閾値インバータ部41のMN21は、MP20と同様にオンしている。すなわち動作開始直後には、判定回路は、MP20およびMP21の両方のPチャネルトランジスタにより出力信号FLGをHレベルにする方向に高い駆動能力を有し、出力信号FLGをHレベルに保っている。
(ノードEの電圧)−(ノードDの電圧)>Vthn
ただし、Vthn:Nチャネルトランジスタの閾値
の条件を満たす状態が起きる。この時MN21がオン状態となり、入力信号VINがゲートに印加されるほかのNチャネルトランジスタMN22もオン状態になる。
これにより、ノードEの電圧は一気に下がり始め、出力信号FLGはLレベルに遷移する。
12 低電位(VSS)側主電源ライン
13 電源制御回路
14 仮想電源ライン
21 内部回路(Power Domain)
22 電極パッド
23 24 VDDV電源試験用電極パッド
30 判定回路
41 第1の高閾値インバータ部
42 第2の高閾値インバータ部
VIN 入力信号(仮想電源電圧)
FLG 出力(判定)信号
Claims (4)
- 入力信号が閾値より低い電圧の時には高レベルの判定信号を出力し、前記入力信号が前記閾値より高い電圧の時には低レベルの判定信号を出力する判定回路であって、
前記入力信号が入力され、前記判定信号を出力する第1のインバータ回路と、
前記判定信号を入力とする第2のインバータ回路と、を備え、
前記第1および第2のインバータ回路を形成するPチャネルトランジスタおよびNチャネルトランジスタは、同一の高閾値プロセスで製造され、
前記第2のインバータ回路の出力は、前記第2のインバータ回路の出力が低レベルから高レベルに変化する時に、前記第1のインバータ回路が前記判定信号を高レベルにする駆動能力を低減するようにフィードバックされ、
前記第1のインバータ回路は、高電位電源と低電位電源との間に直列に接続した高電位側ユニットおよび低電位側ユニットを備え、
前記高電位側ユニットは、並列に接続した2個のPチャネルトランジスタを備え、
前記低電位側ユニットは、直列に接続した複数個のNチャネルトランジスタを備え、
前記判定信号は、前記高電位側ユニットと前記低電位側ユニットの接続ノードから出力され、
前記第2のインバータ回路の出力は、前記2個のPチャネルトランジスタの一方のゲートに接続され、
前記第2のインバータ回路は、高電位電源と低電位電源との間に直列に接続した1個の第2のPチャネルトランジスタおよび2個の第2のNチャネルトランジスタを備え、
前記判定信号は、前記1個の第2のPチャネルトランジスタおよび2個の第2のNチャネルトランジスタのゲートに印加され、
前記第2のPチャネルトランジスタと前記第2のNチャネルトランジスタの接続ノードは、前記高電位側ユニットの前記2個のPチャネルトランジスタの一方のゲートに接続され、
高電位電源と前記2個の第2のNチャネルトランジスタの接続ノードとの間に接続され、ゲートが前記第2のPチャネルトランジスタと前記第2のNチャネルトランジスタの接続ノードに接続された第3のNチャネルトランジスタを備えることを特徴とする判定回路。 - 前記低電位側ユニットの前記接続ノードに近い2個のNチャネルトランジスタの接続ノードと、高電位電源との間に接続され、ゲートに前記判定信号が印加される第4のNチャネルトランジスタを備える請求項1に記載の判定回路。
- 前記第1および第2のインバータ回路を形成するPチャネルトランジスタおよびNチャネルトランジスタを製造する同一の高閾値プロセスは、高速動作する前記Pチャネルトランジスタおよび低速動作する前記Nチャネルトランジスタを製造するプロセス条件を有する請求項1または2に記載の判定回路。
- 主電源ラインと、
複数の仮想電源ラインと、
前記主電源ラインと各仮想電源ラインを接続する第1接続スイッチと、
前記主電源ラインと各仮想電源ラインを接続する第2接続スイッチと、
前記複数の仮想電源ラインにそれぞれ接続された複数の内部回路と、を備え、
各仮想電源ラインの電源立ち上げ時には、前記第1接続スイッチを接続状態にした後、前記第2接続スイッチを接続状態にする半導体装置であって、
前記複数の内部回路に対応して設けられ、入力ノードが、対応する前記仮想電源ラインに接続された複数の判定回路と、
前記複数の判定回路の判定結果を、シーケンスデータにして、外部端子に順次出力するスキャン回路を備え、
前記判定回路は、請求項1から3のいずれか1項に記載の判定回路であり、
前記判定回路の閾値は、前記仮想電源ラインの電源立ち上げ時に、前記第2接続スイッチを接続状態にする前に、前記仮想電源ラインが到達していることが要求される規定電圧に対応していることを特徴とする半導体装置。
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