JPH0689584A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0689584A JPH0689584A JP4240148A JP24014892A JPH0689584A JP H0689584 A JPH0689584 A JP H0689584A JP 4240148 A JP4240148 A JP 4240148A JP 24014892 A JP24014892 A JP 24014892A JP H0689584 A JPH0689584 A JP H0689584A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- input
- data
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 如何なる規模（ワード数×データ幅）の半導
体メモリにおいても、その形状を無駄スペースの無い矩
形に構成できる技術を提供することにある。 【構成】 外部入力されたアドレス信号から相補信号を
生成するアドレスバッファをデータ入出力回路とロウア
ドレスデコーダ部が交差するコーナー部分に配置し、ロ
ウアドレスデコーダを多入力論理ゲートを主体に多入力
論理ゲートをメモリセルアレイの周辺部にメモリセルの
ピッチに整合させて配置して構成し、アドレスバッファ
で生成した相補信号を多入力論理ゲートに入力すること
によって、入力されたアドレスデータを直接デコードす
る構成としたことを特徴とする。
体メモリにおいても、その形状を無駄スペースの無い矩
形に構成できる技術を提供することにある。 【構成】 外部入力されたアドレス信号から相補信号を
生成するアドレスバッファをデータ入出力回路とロウア
ドレスデコーダ部が交差するコーナー部分に配置し、ロ
ウアドレスデコーダを多入力論理ゲートを主体に多入力
論理ゲートをメモリセルアレイの周辺部にメモリセルの
ピッチに整合させて配置して構成し、アドレスバッファ
で生成した相補信号を多入力論理ゲートに入力すること
によって、入力されたアドレスデータを直接デコードす
る構成としたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関するも
のであり、特にＬＳＩに組み込んで用いられるメモリマ
クロセルを無駄なスペースのない概略矩形状に構成する
技術に関する。
のであり、特にＬＳＩに組み込んで用いられるメモリマ
クロセルを無駄なスペースのない概略矩形状に構成する
技術に関する。
【０００２】
【従来の技術】従来の半導体メモリの構成を図９に示
す。半導体メモリは、メモリセルを縦横に並べたメモリ
セルアレイと、メモリセルアレイに対してデータを読み
書きするデータ入出力回路、そしてアドレスデコーダか
ら構成される。図９中＃１，＃２・・・＃Ｐはプリデコ
ーダであり、Ａ＜０＞，Ａ＜１＞・・・Ａ＜３ｐ−１＞
はアドレスデータである。同図はロウアドレスデコーダ
の構成を示したものであり、入力されたロウアドレス信
号をデコードしてワード線の選択信号を出力する。
す。半導体メモリは、メモリセルを縦横に並べたメモリ
セルアレイと、メモリセルアレイに対してデータを読み
書きするデータ入出力回路、そしてアドレスデコーダか
ら構成される。図９中＃１，＃２・・・＃Ｐはプリデコ
ーダであり、Ａ＜０＞，Ａ＜１＞・・・Ａ＜３ｐ−１＞
はアドレスデータである。同図はロウアドレスデコーダ
の構成を示したものであり、入力されたロウアドレス信
号をデコードしてワード線の選択信号を出力する。
【０００３】従来はデータ幅の広いアドレスデータを高
速にデコードできるように、プリデコーダとメインデコ
ーダを用いた２段階のデコード方式が用いられてきた。
メインデコーダのピッチは、メモリセルのピッチと整合
させる必要がある為、通常はメモリセルアレイの周辺部
に隣接して配置される。一方、メモリセルアレイとレイ
アウト上の相関の少ないプリデコーダ部分はメモリアレ
イの外側に配置され、配線チャネルを介してメインデコ
ーダと結線される。図９の例では、外部入力された（３
Ｐ）ビットのアドレスデータを３ビットずつに分割して
プリデコードしている。さて、メモリＬＳＩのように、
高集積なメモリでは、その占有面積はメモリセルアレイ
部が支配的であるので、プリデコーダ等の他の部分の面
積は無視し得る。一方、メモリマクロセルのようにＬＳ
Ｉに組み込んで用いられる小規模メモリでは、チップ面
積が限られていることから、無駄スペースのないことが
重要である。
速にデコードできるように、プリデコーダとメインデコ
ーダを用いた２段階のデコード方式が用いられてきた。
メインデコーダのピッチは、メモリセルのピッチと整合
させる必要がある為、通常はメモリセルアレイの周辺部
に隣接して配置される。一方、メモリセルアレイとレイ
アウト上の相関の少ないプリデコーダ部分はメモリアレ
イの外側に配置され、配線チャネルを介してメインデコ
ーダと結線される。図９の例では、外部入力された（３
Ｐ）ビットのアドレスデータを３ビットずつに分割して
プリデコードしている。さて、メモリＬＳＩのように、
高集積なメモリでは、その占有面積はメモリセルアレイ
部が支配的であるので、プリデコーダ等の他の部分の面
積は無視し得る。一方、メモリマクロセルのようにＬＳ
Ｉに組み込んで用いられる小規模メモリでは、チップ面
積が限られていることから、無駄スペースのないことが
重要である。
【０００４】
【発明が解決しようとする課題】ところが、マクロセル
として用いられるような小規模メモリでは、プリデコー
ダよりもメモリセルアレイの方が小さくなり、しばしば
図９に影を付けたような形状になる。すなわち、プリデ
コーダ部分が突出し、メモリセルアレイの上部に無駄ス
ペースが生じる。これは、プリデコーダのサイズがアド
レスのデータ幅と回路構成で決まり、メモリセルアレイ
の規模に対する依存性が弱いことに依る。マクロセルを
利用した上位のレイアウト設計で用いるＣＡＤツールの
特質にも依るが、上記のスペースは有効に利用されるこ
とは少なく、文字通り無駄となる。すなわち、従来の半
導体メモリには形状が矩形にならない為に無駄スペース
が生じる欠点があり、特にマクロセルのようにＬＳＩに
組み込んで用いられるような小規模メモリでは無駄スペ
ースがメモリ全体の面積に占める割合が相対的に大きく
なるので問題であった。本発明の目的は、上述の問題点
を解決した、如何なる規模（ワード数×データ幅）の半
導体メモリにおいても、その形状を無駄スペースの無い
矩形に構成できる技術を提供することにある。
として用いられるような小規模メモリでは、プリデコー
ダよりもメモリセルアレイの方が小さくなり、しばしば
図９に影を付けたような形状になる。すなわち、プリデ
コーダ部分が突出し、メモリセルアレイの上部に無駄ス
ペースが生じる。これは、プリデコーダのサイズがアド
レスのデータ幅と回路構成で決まり、メモリセルアレイ
の規模に対する依存性が弱いことに依る。マクロセルを
利用した上位のレイアウト設計で用いるＣＡＤツールの
特質にも依るが、上記のスペースは有効に利用されるこ
とは少なく、文字通り無駄となる。すなわち、従来の半
導体メモリには形状が矩形にならない為に無駄スペース
が生じる欠点があり、特にマクロセルのようにＬＳＩに
組み込んで用いられるような小規模メモリでは無駄スペ
ースがメモリ全体の面積に占める割合が相対的に大きく
なるので問題であった。本発明の目的は、上述の問題点
を解決した、如何なる規模（ワード数×データ幅）の半
導体メモリにおいても、その形状を無駄スペースの無い
矩形に構成できる技術を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、外部入力され
たアドレス信号から相補信号を生成するアドレスバッフ
ァをデータ入出力回路とロウアドレスデコーダ部が交差
するコーナー部分に配置すること、ロウアドレスデコー
ダを多入力論理ゲートを主体に構成すること、アドレス
バッファで生成した相補信号を多入力論理ゲートに入力
することによって、入力されたアドレスデータを直接デ
コードすることを主要な特徴とする。
たアドレス信号から相補信号を生成するアドレスバッフ
ァをデータ入出力回路とロウアドレスデコーダ部が交差
するコーナー部分に配置すること、ロウアドレスデコー
ダを多入力論理ゲートを主体に構成すること、アドレス
バッファで生成した相補信号を多入力論理ゲートに入力
することによって、入力されたアドレスデータを直接デ
コードすることを主要な特徴とする。
【０００６】
【作用】アドレスバッファの出力信号を入力としてアド
レスデータを直接デコードする多入力論理ゲートをメモ
リセルアレイの周辺部にメモリセルのピッチに整合させ
て配置し、アドレスバッファは入力されたアドレス信号
から相補信号を生成するというように機能を限定するの
で、メモリアレイのコーナー部分に構成できる。このよ
うな構成をとることにより、メモリアレイに外付けされ
ていたプリデコーダを不要にでき、如何なるメモリアレ
イ規模においても、半導体メモリの形状を矩形にでき
る。
レスデータを直接デコードする多入力論理ゲートをメモ
リセルアレイの周辺部にメモリセルのピッチに整合させ
て配置し、アドレスバッファは入力されたアドレス信号
から相補信号を生成するというように機能を限定するの
で、メモリアレイのコーナー部分に構成できる。このよ
うな構成をとることにより、メモリアレイに外付けされ
ていたプリデコーダを不要にでき、如何なるメモリアレ
イ規模においても、半導体メモリの形状を矩形にでき
る。
【０００７】
（実施例１）本発明の第１の実施例を図１に示す。同図
は本発明のデコーダをロウアドレスデコーダに適用した
半導体メモリの構成例である。入力されたアドレス信号
から相補信号を生成するアドレスバッファと、その出力
信号を入力としてアドレスデータを直接デコードする多
入力論理ゲートから構成する。多入力論理ゲートはデコ
ード機能の主体であり、メモリセルアレイの周辺部にメ
モリセルのピッチに整合させて配置する。アドレスバッ
ファはメモリセルのピッチに整合させる必要がないの
で、コーナー部分に配置する。コーナー部分の面積は、
ロウデコーダの幅とデータ入出力回路の高さで決まる
が、機能を限定したことによりアドレスバッファの素子
数は少なくなるのでコーナー部分に十分配置可能であ
る。すなわち、本発明の半導体メモリは、縦方向に並ん
だメモリセル数に合わせて多入力論理ゲートを配置する
だけロウデコーダを実現できる。ビット線をマルチプレ
ックスする場合はコラムデコーダを必要とするが、外部
入力されたコラムアドレス信号から相補信号を生成する
アドレスバッファを前述のコーナー部分に配置し、デコ
ード機能の主体となる多入力論理ゲートをデータ入出力
回路に埋め込むことによりロウデコーダと同様の構成を
実現可能である。以上まとめると、本発明の半導体メモ
リでは、如何なる規模においてもその形状を無駄スペー
スのない矩形にできる。また、従来プリデコーダとメイ
ンデコーダを接続していた配線チャネルが不要になるの
で、デコーダの占有面積を低減できる。小規模メモリで
は、デコーダの占有面積がメモリセルアレイに比べて相
対的に大きくなるので、これはメモリを小形化する上で
有利である。読み出し専用メモリの場合、データ入出力
回路はデータ出力回路だけとなるが、本発明の技術を適
用できることには変わりなく、ＲＡＭ（Random Access
Memory）の場合と同等の効果がある。
は本発明のデコーダをロウアドレスデコーダに適用した
半導体メモリの構成例である。入力されたアドレス信号
から相補信号を生成するアドレスバッファと、その出力
信号を入力としてアドレスデータを直接デコードする多
入力論理ゲートから構成する。多入力論理ゲートはデコ
ード機能の主体であり、メモリセルアレイの周辺部にメ
モリセルのピッチに整合させて配置する。アドレスバッ
ファはメモリセルのピッチに整合させる必要がないの
で、コーナー部分に配置する。コーナー部分の面積は、
ロウデコーダの幅とデータ入出力回路の高さで決まる
が、機能を限定したことによりアドレスバッファの素子
数は少なくなるのでコーナー部分に十分配置可能であ
る。すなわち、本発明の半導体メモリは、縦方向に並ん
だメモリセル数に合わせて多入力論理ゲートを配置する
だけロウデコーダを実現できる。ビット線をマルチプレ
ックスする場合はコラムデコーダを必要とするが、外部
入力されたコラムアドレス信号から相補信号を生成する
アドレスバッファを前述のコーナー部分に配置し、デコ
ード機能の主体となる多入力論理ゲートをデータ入出力
回路に埋め込むことによりロウデコーダと同様の構成を
実現可能である。以上まとめると、本発明の半導体メモ
リでは、如何なる規模においてもその形状を無駄スペー
スのない矩形にできる。また、従来プリデコーダとメイ
ンデコーダを接続していた配線チャネルが不要になるの
で、デコーダの占有面積を低減できる。小規模メモリで
は、デコーダの占有面積がメモリセルアレイに比べて相
対的に大きくなるので、これはメモリを小形化する上で
有利である。読み出し専用メモリの場合、データ入出力
回路はデータ出力回路だけとなるが、本発明の技術を適
用できることには変わりなく、ＲＡＭ（Random Access
Memory）の場合と同等の効果がある。
【０００８】（実施例２）本発明の第２の実施例を図２
に示す。これは、２ポートＲＡＭへの本発明の適用例で
ある。２ポートＲＡＭではアドレスデコーダやデータ入
出力回路などの周辺回路が２組必要である。第２の実施
例ではＡポートのロウデコーダとＢポートのロウデコー
ダをメモリセルアレイに対して鏡対象な位置に配置し、
それぞれのアドレスバッファをやはり鏡対象になるよう
に、ふたつのコーナー部分に配置することで無駄スペー
スのないレイアウトを実現している。
に示す。これは、２ポートＲＡＭへの本発明の適用例で
ある。２ポートＲＡＭではアドレスデコーダやデータ入
出力回路などの周辺回路が２組必要である。第２の実施
例ではＡポートのロウデコーダとＢポートのロウデコー
ダをメモリセルアレイに対して鏡対象な位置に配置し、
それぞれのアドレスバッファをやはり鏡対象になるよう
に、ふたつのコーナー部分に配置することで無駄スペー
スのないレイアウトを実現している。
【０００９】（実施例３）本発明の第３の実施例とし
て、４ポートメモリへの適用例を図３、図４に示す。図
３はメモリの外部とのインターフェースが一方向に限定
される場合の構成例であり、コーナー部分にそれぞれ２
組のアドレスバッファを配置している。図４は、メモリ
の外部とのインターフェースが２方向である場合に好適
な構成例であり、四隅のコーナー部分に、それぞれのポ
ートのアドレスバッファを配置している。デコーダを構
成する多入力論理ゲートのピッチは、メモリセルのピッ
チと整合させる必要があることから、入力線数（ファン
イン数）が４以上の多入力論理ゲートを用いる場合に、
しばしばその占有面積がレイアウトで問題になる。多入
力論理ゲートの構成例を図５、図６に示す。図５は完全
ＣＭＯＳ構成、図６は抵抗負荷形構成である。負荷抵抗
の構成例については、図７（ａ）乃至（ｅ）に示す。抵
抗負荷形では素子数が約１／２になるので、多入力論理
ゲートの小形化に有利である。図８は、デコード機能の
主体となる多入力論理ゲートのピッチを緩和する方法を
説明する図である。同図ではアドレスデータのＬＳＢ(L
east Significant Bit)側の２ビットを予めデコード
し、図中に影を付した論理ゲートを用いて多入力論理ゲ
ートとＡＮＤ論理をとっている。この構成を用いること
により、多入力論理ゲートのピッチをメモリセルのピッ
チの４倍に緩和できる。
て、４ポートメモリへの適用例を図３、図４に示す。図
３はメモリの外部とのインターフェースが一方向に限定
される場合の構成例であり、コーナー部分にそれぞれ２
組のアドレスバッファを配置している。図４は、メモリ
の外部とのインターフェースが２方向である場合に好適
な構成例であり、四隅のコーナー部分に、それぞれのポ
ートのアドレスバッファを配置している。デコーダを構
成する多入力論理ゲートのピッチは、メモリセルのピッ
チと整合させる必要があることから、入力線数（ファン
イン数）が４以上の多入力論理ゲートを用いる場合に、
しばしばその占有面積がレイアウトで問題になる。多入
力論理ゲートの構成例を図５、図６に示す。図５は完全
ＣＭＯＳ構成、図６は抵抗負荷形構成である。負荷抵抗
の構成例については、図７（ａ）乃至（ｅ）に示す。抵
抗負荷形では素子数が約１／２になるので、多入力論理
ゲートの小形化に有利である。図８は、デコード機能の
主体となる多入力論理ゲートのピッチを緩和する方法を
説明する図である。同図ではアドレスデータのＬＳＢ(L
east Significant Bit)側の２ビットを予めデコード
し、図中に影を付した論理ゲートを用いて多入力論理ゲ
ートとＡＮＤ論理をとっている。この構成を用いること
により、多入力論理ゲートのピッチをメモリセルのピッ
チの４倍に緩和できる。
【００１０】
【発明の効果】以上説明したように、本発明の半導体メ
モリには、入力されたアドレス信号から相補信号を生成
するアドレスバッファをコーナー部分に配置し、多入力
論理ゲートを用いてアドレス信号を直接デコードする構
造にしたことにより、如何なる規模のメモリアレイにお
いても、その形状を無駄スペースの無い矩形にできると
いう利点がある。従って、メモリマクロセルのように、
デコーダに比べてメモリセルアレイの方が小さくなるよ
うな小規模メモリに本発明の技術を用いれば、ＬＳＩに
組み込む際にメモリの占有面積を小形化でき効果大であ
る。
モリには、入力されたアドレス信号から相補信号を生成
するアドレスバッファをコーナー部分に配置し、多入力
論理ゲートを用いてアドレス信号を直接デコードする構
造にしたことにより、如何なる規模のメモリアレイにお
いても、その形状を無駄スペースの無い矩形にできると
いう利点がある。従って、メモリマクロセルのように、
デコーダに比べてメモリセルアレイの方が小さくなるよ
うな小規模メモリに本発明の技術を用いれば、ＬＳＩに
組み込む際にメモリの占有面積を小形化でき効果大であ
る。
【図１】実施例１の半導体メモリの構成概略図である。
【図２】実施例２の２ポートＲＡＭ半導体メモリの構成
概略図である。
概略図である。
【図３】実施例３の４ポートメモリの外部とのインター
フェースが一方向に限定された場合のメモリの構成概略
図である。
フェースが一方向に限定された場合のメモリの構成概略
図である。
【図４】実施例３の４ポートメモリの外部とのインター
フェースが２方向の場合のメモリの構成概略図である。
フェースが２方向の場合のメモリの構成概略図である。
【図５】完全ＣＭＯＳ構成の多入力論理ゲートの構成例
を示す概略図である。
を示す概略図である。
【図６】抵抗負荷形の多入力論理ゲートの構成例を示す
概略図である。
概略図である。
【図７】抵抗負荷形の多入力論理ゲートの負荷抵抗の構
成例を示す概略図である。
成例を示す概略図である。
【図８】デコード機能の主体となる多入力論理ゲートの
ピッチを緩和する方法を説明する図である。
ピッチを緩和する方法を説明する図である。
【図９】従来の半導体メモリの構成を示す図である。
Ａ＜０＞ アドレスデータ Ａ＜０＞−Ａ Ａポートアドレスデータ Ａ＜０＞−Ｂ Ｂポートアドレスデータ Data＜０＞−Ａ Ａポート入出力データ Data＜０＞−Ｂ Ｂポート入出力データ
Claims (1)
- 【請求項１】多入力論理ゲートを主体に構成されたロウ
アドレスデコーダと、外部入力されたアドレス信号から
相補信号を生成し、その出力を前記ロウアドレスデコー
ダに供給するするアドレスバッファとを有し、前記アド
レスバッファがデータ入出力回路と上記ロウアドレスデ
コーダ部が交差するコーナー部分に配置されていること
を特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240148A JPH0689584A (ja) | 1992-09-09 | 1992-09-09 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240148A JPH0689584A (ja) | 1992-09-09 | 1992-09-09 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689584A true JPH0689584A (ja) | 1994-03-29 |
Family
ID=17055212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4240148A Pending JPH0689584A (ja) | 1992-09-09 | 1992-09-09 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0689584A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014027593A (ja) * | 2012-07-30 | 2014-02-06 | Fujitsu Ltd | 判定回路および半導体装置 |
| US10943643B2 (en) | 2017-10-20 | 2021-03-09 | Socionext Inc. | Semiconductor storage circuit |
-
1992
- 1992-09-09 JP JP4240148A patent/JPH0689584A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014027593A (ja) * | 2012-07-30 | 2014-02-06 | Fujitsu Ltd | 判定回路および半導体装置 |
| US10943643B2 (en) | 2017-10-20 | 2021-03-09 | Socionext Inc. | Semiconductor storage circuit |
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