JPH052888A - ゲートアレイ用メモリセル回路 - Google Patents
ゲートアレイ用メモリセル回路Info
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- JPH052888A JPH052888A JP3156681A JP15668191A JPH052888A JP H052888 A JPH052888 A JP H052888A JP 3156681 A JP3156681 A JP 3156681A JP 15668191 A JP15668191 A JP 15668191A JP H052888 A JPH052888 A JP H052888A
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- flip
- flop
- memory cell
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Abstract
(57)【要約】
【目的】 高速動作でかつ回路のレイアウト及び配線が
容易なメモリセル回路を提供する。 【構成】 インバータ１０１とインバータ１０１よりも
駆動能力の小さなインバータ１０２とがループ状に接続
されて構成されたフリップフロップ１１０を有し、イン
バータ１０１の入力にフリップフロップ１１０への書き
込み入力ＷＲＩＴＥを制御する転送ゲート１２１と、イ
ンバータ１０１の出力にフリップフロップ１１０の記憶
状態を読み出し出力ＲＥＡＤとして出力するインバータ
１０３と、読み出し出力ＲＥＡＤと外部回路との接続を
制御する転送ゲート１２２とを備えている。
容易なメモリセル回路を提供する。 【構成】 インバータ１０１とインバータ１０１よりも
駆動能力の小さなインバータ１０２とがループ状に接続
されて構成されたフリップフロップ１１０を有し、イン
バータ１０１の入力にフリップフロップ１１０への書き
込み入力ＷＲＩＴＥを制御する転送ゲート１２１と、イ
ンバータ１０１の出力にフリップフロップ１１０の記憶
状態を読み出し出力ＲＥＡＤとして出力するインバータ
１０３と、読み出し出力ＲＥＡＤと外部回路との接続を
制御する転送ゲート１２２とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体ＲＡＭのメモリ
セル回路にかかり、特に、ゲートアレイなど非常に高度
に集積された半導体ＩＣに供せられるＲＡＭ用のメモリ
セル回路に関する。
セル回路にかかり、特に、ゲートアレイなど非常に高度
に集積された半導体ＩＣに供せられるＲＡＭ用のメモリ
セル回路に関する。
【０００２】
【従来の技術】半導体ＩＣ技術の進歩は目覚ましく、Ｌ
ＳＩに代表されるように非常に集積度が向上し、また、
ゲートアレイなどに代表されるように、この集積度が向
上した装置に様々な要求に応じて機能を盛り込めるよう
になっている。半導体ＲＡＭも、半導体メモリだけでな
くゲートアレイなどにも盛り込まれる機能のひとつであ
り、ディジタルシステムの最高速の記憶手段として盛ん
に用いられている。
ＳＩに代表されるように非常に集積度が向上し、また、
ゲートアレイなどに代表されるように、この集積度が向
上した装置に様々な要求に応じて機能を盛り込めるよう
になっている。半導体ＲＡＭも、半導体メモリだけでな
くゲートアレイなどにも盛り込まれる機能のひとつであ
り、ディジタルシステムの最高速の記憶手段として盛ん
に用いられている。
【０００３】半導体ＲＡＭは、ひとつにつき１ビットを
記憶するメモリセル回路を非常に多数集積して構成さ
れ、所定のメモリセル回路にデータを書き込み、或い
は、所定のメモリセル回路からそのデータを読み出す、
という動作により記憶手段として機能している。ゲート
アレイ用メモリセル回路には、図４に示すような回路が
用いられている。この回路は、ふたつのインバータ４０
１，４０２をループ状に接続してフリップフロップ４０
３を構成し、図のように、フリップフロップ４０３とデ
ータ信号線Ｒ／Ｗ，（Ｒ／Ｗ）’との間に転送ゲートと
してＦＥＴ４１１，４１２が接続されている（ここで、
「’」は論理反転を示す。）。ＦＥＴ４１１，４１２は
制御信号Ｗ４１，Ｗ４２によりＯＮ−ＯＦＦ制御されて
いる。このメモリセル回路にデータ「１」を書き込む時
は、データ信号線Ｒ／Ｗを「１」の状態にし、データ信
号線（Ｒ／Ｗ）’を「０」の状態にして、データ信号線
Ｒ／Ｗ，（Ｒ／Ｗ）’の状態を確定させる。その後、制
御信号Ｗ４１，Ｗ４２によりＦＥＴ４１１，４１２を
「ＯＮ」とし、フリップフロップ４０３とデータ信号線
Ｒ／Ｗ，（Ｒ／Ｗ）’とを接続して、フリップフロップ
４０３にデータ「１」を書き込み保持させる。このメモ
リセル回路からデータを読み出す時は、プレチャージを
してから、即ち、データ信号線Ｒ／Ｗ，（Ｒ／Ｗ）’を
同電位にしてそれらの状態を揃えてから、制御信号Ｗ４
１，Ｗ４２によりＦＥＴ４１１，４１２を「ＯＮ」と
し、データ信号線Ｒ／Ｗ，（Ｒ／Ｗ）’にフリップフロ
ップ４０３の状態を出力させる。
記憶するメモリセル回路を非常に多数集積して構成さ
れ、所定のメモリセル回路にデータを書き込み、或い
は、所定のメモリセル回路からそのデータを読み出す、
という動作により記憶手段として機能している。ゲート
アレイ用メモリセル回路には、図４に示すような回路が
用いられている。この回路は、ふたつのインバータ４０
１，４０２をループ状に接続してフリップフロップ４０
３を構成し、図のように、フリップフロップ４０３とデ
ータ信号線Ｒ／Ｗ，（Ｒ／Ｗ）’との間に転送ゲートと
してＦＥＴ４１１，４１２が接続されている（ここで、
「’」は論理反転を示す。）。ＦＥＴ４１１，４１２は
制御信号Ｗ４１，Ｗ４２によりＯＮ−ＯＦＦ制御されて
いる。このメモリセル回路にデータ「１」を書き込む時
は、データ信号線Ｒ／Ｗを「１」の状態にし、データ信
号線（Ｒ／Ｗ）’を「０」の状態にして、データ信号線
Ｒ／Ｗ，（Ｒ／Ｗ）’の状態を確定させる。その後、制
御信号Ｗ４１，Ｗ４２によりＦＥＴ４１１，４１２を
「ＯＮ」とし、フリップフロップ４０３とデータ信号線
Ｒ／Ｗ，（Ｒ／Ｗ）’とを接続して、フリップフロップ
４０３にデータ「１」を書き込み保持させる。このメモ
リセル回路からデータを読み出す時は、プレチャージを
してから、即ち、データ信号線Ｒ／Ｗ，（Ｒ／Ｗ）’を
同電位にしてそれらの状態を揃えてから、制御信号Ｗ４
１，Ｗ４２によりＦＥＴ４１１，４１２を「ＯＮ」と
し、データ信号線Ｒ／Ｗ，（Ｒ／Ｗ）’にフリップフロ
ップ４０３の状態を出力させる。
【０００４】
【発明が解決しようとする課題】ゲートアレイなどで
は、様々な機能を盛り込み、より高機能な半導体ＩＣが
求められるようになってきている。このような半導体Ｉ
Ｃでは高機能を実現するため高速化することがもとめら
れている。高速，高機能化のためにＲＡＭの搭載が一般
化し、メモリセル回路についても高速性，高機能，低消
費電力といった点が求められている。前述したメモリセ
ル回路では、読み出しの際にプリチャージの時間が必要
なため高速化に限界があり、また、このメモリセル回路
に付加機能のための回路をつけると、ふたつのデータ信
号線Ｒ／Ｗ，（Ｒ／Ｗ）’が必要なため、回路のレイア
ウト及び配線が難しいものになってしまう。さらに、回
路の大規模化による発熱を押さえるため、低消費電力化
しなくてはならない。このように、前述したメモリセル
回路では、ゲートアレイの高機能化の問題点の一つとな
っていた。
は、様々な機能を盛り込み、より高機能な半導体ＩＣが
求められるようになってきている。このような半導体Ｉ
Ｃでは高機能を実現するため高速化することがもとめら
れている。高速，高機能化のためにＲＡＭの搭載が一般
化し、メモリセル回路についても高速性，高機能，低消
費電力といった点が求められている。前述したメモリセ
ル回路では、読み出しの際にプリチャージの時間が必要
なため高速化に限界があり、また、このメモリセル回路
に付加機能のための回路をつけると、ふたつのデータ信
号線Ｒ／Ｗ，（Ｒ／Ｗ）’が必要なため、回路のレイア
ウト及び配線が難しいものになってしまう。さらに、回
路の大規模化による発熱を押さえるため、低消費電力化
しなくてはならない。このように、前述したメモリセル
回路では、ゲートアレイの高機能化の問題点の一つとな
っていた。
【０００５】本発明は、前述した問題点に鑑み、高速動
作でかつ回路のレイアウト及び配線が容易なメモリセル
回路を提供することにある。
作でかつ回路のレイアウト及び配線が容易なメモリセル
回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明のメモリセル回路
は、第１のインバータとこの第１のインバータよりも駆
動能力の小さな第２のインバータとがループ状に接続さ
れて構成されたフリップフロップを有し、第１のインバ
ータの入力にフリップフロップへの書き込み入力を制御
する第１の転送ゲートと、第１のインバータの出力にフ
リップフロップの記憶状態を読み出し出力として出力す
る第３のインバータと、読み出し出力と外部回路との接
続を制御する第２の転送ゲートとを備えている。
は、第１のインバータとこの第１のインバータよりも駆
動能力の小さな第２のインバータとがループ状に接続さ
れて構成されたフリップフロップを有し、第１のインバ
ータの入力にフリップフロップへの書き込み入力を制御
する第１の転送ゲートと、第１のインバータの出力にフ
リップフロップの記憶状態を読み出し出力として出力す
る第３のインバータと、読み出し出力と外部回路との接
続を制御する第２の転送ゲートとを備えている。
【０００７】ここで、複数の読み出し出力を得たい場合
は、第２の転送ゲートを複数並列に設ける、という構成
にする。
は、第２の転送ゲートを複数並列に設ける、という構成
にする。
【０００８】また、記憶状態をまとめて消去する機能を
付加するときは、第２のインバータをＮＡＮＤゲート又
はＮＯＲゲートに置き換え、ＮＡＮＤゲート又はＮＯＲ
ゲートの入力のひとつをフリップフロップの記憶状態消
去用のクリア入力とする、という構成にする。
付加するときは、第２のインバータをＮＡＮＤゲート又
はＮＯＲゲートに置き換え、ＮＡＮＤゲート又はＮＯＲ
ゲートの入力のひとつをフリップフロップの記憶状態消
去用のクリア入力とする、という構成にする。
【０００９】
【作用】第２のインバータは第１のインバータよりも駆
動能力が小さく、第１のインバータの入力即ち第２のイ
ンバータの出力に書き込み入力が第１の転送ゲートを介
して接続されているため、フリップフロップへの書き込
みの際、第２のインバータの出力から流れ出す或いは出
力に流れ込む電流が少なくなり、フリップフロップへの
書き込みが行われる。また、論理反転された書き込み入
力が不要になり、単一の書き込み入力で動作する。
動能力が小さく、第１のインバータの入力即ち第２のイ
ンバータの出力に書き込み入力が第１の転送ゲートを介
して接続されているため、フリップフロップへの書き込
みの際、第２のインバータの出力から流れ出す或いは出
力に流れ込む電流が少なくなり、フリップフロップへの
書き込みが行われる。また、論理反転された書き込み入
力が不要になり、単一の書き込み入力で動作する。
【００１０】第２の転送ゲートが複数並列に設けられ、
それら第２の転送ゲートがそれぞれ外部回路につながれ
ていると、必要なものだけを接続するような制御をする
ことで、読み出し出力の配線の浮遊容量を減らせるた
め、第３のインバータの負荷が軽減し、出力の過渡応答
が速くなる。
それら第２の転送ゲートがそれぞれ外部回路につながれ
ていると、必要なものだけを接続するような制御をする
ことで、読み出し出力の配線の浮遊容量を減らせるた
め、第３のインバータの負荷が軽減し、出力の過渡応答
が速くなる。
【００１１】第２のインバータに代えてＮＡＮＤゲート
又はＮＯＲゲートが用いられていると、所定の信号をＮ
ＡＮＤゲート又はＮＯＲゲートの入力のひとつであるク
リア入力に入力するだけでフリップフロップの記憶状態
が消去される。
又はＮＯＲゲートが用いられていると、所定の信号をＮ
ＡＮＤゲート又はＮＯＲゲートの入力のひとつであるク
リア入力に入力するだけでフリップフロップの記憶状態
が消去される。
【００１２】
【実施例】本発明の実施例を図１乃至図３を用いて説明
する。図１には、本発明の第１実施例のメモリセル回路
が示されている。
する。図１には、本発明の第１実施例のメモリセル回路
が示されている。
【００１３】このメモリセル回路はＣＭＯＳ構成となっ
ていて、インバータ１０１とインバータ１０１よりも駆
動能力の小さなインバータ１０２とがループ状に接続さ
れてフリップフロップ１１０が構成されている。この図
では、インバータ１０２の方が駆動能力が小さいのが分
かるように、インバータ１０２は小さく描かれている。
フリップフロップ１１０のインバータ１０１の入力側に
転送ゲート１２１が設けられている。この転送ゲート１
２１は、Ｎｃｈ，ＰｃｈのＭＯＳトランジスタのドレイ
ン及びソースが接続されたバイラテラルスイッチで構成
され、制御信号Ｗ１，Ｗ２によりフリップフロップ１１
０と、フリップフロップ１１０への書き込み入力ＷＲＩ
ＴＥとの接続を制御するものである。フリップフロップ
１１０のインバータ１０１の出力側には、インバータ１
０３が設けられている。このインバータ１０３は、フリ
ップフロップ１１０の記憶状態を読み出し出力ＲＥＡＤ
として出力するバッファである。このインバータ１０３
の出力には、読み出し出力ＲＥＡＤとの接続を制御する
転送ゲート１２２が設けられている。この転送ゲート１
２２も、Ｎｃｈ，ＰｃｈのＭＯＳトランジスタのドレイ
ン及びソースが接続されたバイラテラルスイッチで構成
され、制御信号Ｗ３，Ｗ４により制御されている。
ていて、インバータ１０１とインバータ１０１よりも駆
動能力の小さなインバータ１０２とがループ状に接続さ
れてフリップフロップ１１０が構成されている。この図
では、インバータ１０２の方が駆動能力が小さいのが分
かるように、インバータ１０２は小さく描かれている。
フリップフロップ１１０のインバータ１０１の入力側に
転送ゲート１２１が設けられている。この転送ゲート１
２１は、Ｎｃｈ，ＰｃｈのＭＯＳトランジスタのドレイ
ン及びソースが接続されたバイラテラルスイッチで構成
され、制御信号Ｗ１，Ｗ２によりフリップフロップ１１
０と、フリップフロップ１１０への書き込み入力ＷＲＩ
ＴＥとの接続を制御するものである。フリップフロップ
１１０のインバータ１０１の出力側には、インバータ１
０３が設けられている。このインバータ１０３は、フリ
ップフロップ１１０の記憶状態を読み出し出力ＲＥＡＤ
として出力するバッファである。このインバータ１０３
の出力には、読み出し出力ＲＥＡＤとの接続を制御する
転送ゲート１２２が設けられている。この転送ゲート１
２２も、Ｎｃｈ，ＰｃｈのＭＯＳトランジスタのドレイ
ン及びソースが接続されたバイラテラルスイッチで構成
され、制御信号Ｗ３，Ｗ４により制御されている。
【００１４】つぎに、このメモリセル回路の動作につい
て説明する。
て説明する。
【００１５】このメモリセル回路にデータを書き込む場
合、書き込むデータを書き込み入力ＷＲＩＴＥに出力
し、制御信号Ｗ１，Ｗ２により転送ゲート１２１を「Ｏ
Ｎ」とし、フリップフロップ１１０と書き込み入力ＷＲ
ＩＴＥとを接続することで書き込まれる。もう少し詳し
く説明すると、フリップフロップ１１０の記憶状態（イ
ンバータ１０２の出力の状態）が「０」であるところに
「１」を書き込むとすると、書き込み入力ＷＲＩＴＥに
「１」を出力し、転送ゲート１２１を「ＯＮ」とする。
フリップフロップ１１０と書き込み入力ＷＲＩＴＥとが
接続される。書き込み入力ＷＲＩＴＥ「１」により、イ
ンバータ１０２は駆動能力が小さいため、インバータ１
０２に流れ込む電流が飽和し、インバータ１０２の出力
は「０」から「１」になる。インバータ１０１の出力が
「１」から「０」になって、フリップフロップ１１０の
状態が確定する。この書き込み動作時間は、転送ゲート
１２１のスイッチングタイム，インバータ１０２の出力
の状態の遷移時間，インバータ１０１のディレイタイム
で決定される。ここで、インバータ１０２は駆動能力が
小さいので、インバータ１０２に流れ込む電流が小さく
なる。そのため、インバータ１０２の出力は「０」から
「１」になる時間即ちインバータ１０２の出力の状態の
遷移時間は、駆動能力が大きいときと比較して短いもの
になり、また、消費電流も少なくなる。
合、書き込むデータを書き込み入力ＷＲＩＴＥに出力
し、制御信号Ｗ１，Ｗ２により転送ゲート１２１を「Ｏ
Ｎ」とし、フリップフロップ１１０と書き込み入力ＷＲ
ＩＴＥとを接続することで書き込まれる。もう少し詳し
く説明すると、フリップフロップ１１０の記憶状態（イ
ンバータ１０２の出力の状態）が「０」であるところに
「１」を書き込むとすると、書き込み入力ＷＲＩＴＥに
「１」を出力し、転送ゲート１２１を「ＯＮ」とする。
フリップフロップ１１０と書き込み入力ＷＲＩＴＥとが
接続される。書き込み入力ＷＲＩＴＥ「１」により、イ
ンバータ１０２は駆動能力が小さいため、インバータ１
０２に流れ込む電流が飽和し、インバータ１０２の出力
は「０」から「１」になる。インバータ１０１の出力が
「１」から「０」になって、フリップフロップ１１０の
状態が確定する。この書き込み動作時間は、転送ゲート
１２１のスイッチングタイム，インバータ１０２の出力
の状態の遷移時間，インバータ１０１のディレイタイム
で決定される。ここで、インバータ１０２は駆動能力が
小さいので、インバータ１０２に流れ込む電流が小さく
なる。そのため、インバータ１０２の出力は「０」から
「１」になる時間即ちインバータ１０２の出力の状態の
遷移時間は、駆動能力が大きいときと比較して短いもの
になり、また、消費電流も少なくなる。
【００１６】このメモリセル回路に記憶されたデータを
読み出す場合は、制御信号Ｗ３，Ｗ４により転送ゲート
１２２を「ＯＮ」とし、インバータ１０３と読み出し出
力ＲＥＡＤを接続することで、読み出し出力ＲＥＡＤに
記憶されたデータが出力される。この場合、インバータ
１０３がバッファとして働いており、フリップフロップ
１１０と読み出し出力ＲＥＡＤが分離されているので、
読み出し出力ＲＥＡＤに接続された負荷によってメモリ
セル回路に記憶されたデータが変わってしまうのを防止
し、また、余裕のある負荷駆動となっている。
読み出す場合は、制御信号Ｗ３，Ｗ４により転送ゲート
１２２を「ＯＮ」とし、インバータ１０３と読み出し出
力ＲＥＡＤを接続することで、読み出し出力ＲＥＡＤに
記憶されたデータが出力される。この場合、インバータ
１０３がバッファとして働いており、フリップフロップ
１１０と読み出し出力ＲＥＡＤが分離されているので、
読み出し出力ＲＥＡＤに接続された負荷によってメモリ
セル回路に記憶されたデータが変わってしまうのを防止
し、また、余裕のある負荷駆動となっている。
【００１７】このように、このメモリセル回路では、書
き込みのための信号線がひとつですむため、回路のレイ
アウト及び配線が容易になり、また、読み出し時のプリ
チャージが不要となり、アクセスタイムが向上する。さ
らに、インバータ１０３がバッファとして働いており、
読み出し出力に接続する負荷に余裕ができている。ま
た、書き込み入力と読み出し出力とが別系統なので、同
時に書き込みと読み出しができる。
き込みのための信号線がひとつですむため、回路のレイ
アウト及び配線が容易になり、また、読み出し時のプリ
チャージが不要となり、アクセスタイムが向上する。さ
らに、インバータ１０３がバッファとして働いており、
読み出し出力に接続する負荷に余裕ができている。ま
た、書き込み入力と読み出し出力とが別系統なので、同
時に書き込みと読み出しができる。
【００１８】つぎに、本発明の第２実施例について図２
を用いて説明する。
を用いて説明する。
【００１９】この図２のメモリセル回路は、２系統の読
み出し出力ＲＥＡＤ１，ＲＥＡＤ２をもち、それぞれ別
個にメモリセル回路に記憶されたデータが読み出される
点に特徴を有している。そのほかの点については、前述
の第１実施例と同等である。
み出し出力ＲＥＡＤ１，ＲＥＡＤ２をもち、それぞれ別
個にメモリセル回路に記憶されたデータが読み出される
点に特徴を有している。そのほかの点については、前述
の第１実施例と同等である。
【００２０】読み出し出力ＲＥＡＤ１，ＲＥＡＤ２は、
転送ゲート１２２，２２３を介してインバータ１０３に
接続されている。転送ゲート２２３は、制御信号Ｗ５，
Ｗ６によりフリップフロップ１１０との接続を制御し、
転送ゲート１２２とは、別個に制御されている。この回
路は、読み出し出力に複数の負荷が接続されているとき
に用いられ、特に、不要な負荷についての回路を転送ゲ
ートで切り離すことで、消費電力が減少し、また、浮遊
容量の減少によってアクセスタイムが向上する。
転送ゲート１２２，２２３を介してインバータ１０３に
接続されている。転送ゲート２２３は、制御信号Ｗ５，
Ｗ６によりフリップフロップ１１０との接続を制御し、
転送ゲート１２２とは、別個に制御されている。この回
路は、読み出し出力に複数の負荷が接続されているとき
に用いられ、特に、不要な負荷についての回路を転送ゲ
ートで切り離すことで、消費電力が減少し、また、浮遊
容量の減少によってアクセスタイムが向上する。
【００２１】この例では、読み出し出力２系統で示して
あるが、必要に応じてもっと多系統にできる。
あるが、必要に応じてもっと多系統にできる。
【００２２】つぎに、本発明の第３実施例について図３
を用いて説明する。
を用いて説明する。
【００２３】この図３のメモリセル回路は、図１のイン
バータ１０２に代えてＮＯＲゲート３０２が用いられ、
ＮＯＲゲートの入力のひとつにフリップフロップの記憶
状態を消去するクリア入力ＣＬＥＡＲを有している点に
特徴を有している。そのほかの点については、前述の第
１実施例と同等である。
バータ１０２に代えてＮＯＲゲート３０２が用いられ、
ＮＯＲゲートの入力のひとつにフリップフロップの記憶
状態を消去するクリア入力ＣＬＥＡＲを有している点に
特徴を有している。そのほかの点については、前述の第
１実施例と同等である。
【００２４】このメモリセル回路では、クリア入力ＣＬ
ＥＡＲを「１」にすることでフリップフロップの記憶状
態を「０」にすることができる。このメモリセル回路で
ＲＡＭを構成した場合、クリア入力ＣＬＥＡＲを「１」
にすることでＲＡＭの内容を一時に消去できるようにな
る。
ＥＡＲを「１」にすることでフリップフロップの記憶状
態を「０」にすることができる。このメモリセル回路で
ＲＡＭを構成した場合、クリア入力ＣＬＥＡＲを「１」
にすることでＲＡＭの内容を一時に消去できるようにな
る。
【００２５】この例では、インバータ１０２に代えてＮ
ＯＲゲート３０２を用いたが、ＮＡＮＤゲートも用いる
ことができる。ＮＡＮＤゲートを用いた場合は、クリア
入力ＣＬＥＡＲを「０」にすることでフリップフロップ
の記憶状態が「１」にクリアされる。
ＯＲゲート３０２を用いたが、ＮＡＮＤゲートも用いる
ことができる。ＮＡＮＤゲートを用いた場合は、クリア
入力ＣＬＥＡＲを「０」にすることでフリップフロップ
の記憶状態が「１」にクリアされる。
【００２６】これらの実施例では、転送ゲートをバイラ
テラルスイッチで構成したが、前述した従来例と同様ひ
とつのＦＥＴで構成することもできる。
テラルスイッチで構成したが、前述した従来例と同様ひ
とつのＦＥＴで構成することもできる。
【００２７】
【発明の効果】以上、本発明によると、フリップフロッ
プを構成するインバータの一つの駆動能力を小さくする
ことで、書き込み入力による電流が少なくなり、低消費
電力化され、また、フリップフロップの記憶状態の応答
が速くなり、プリチャージ不要になり回路の動作が高速
化する。そして、単一の書き込み入力で動作するので、
書き込み入力の配線がひとつになり、回路のレイアウト
及び配線が容易になる。さらに、読み出し出力の転送ゲ
ートを複数並列に設けることで、読み出し出力のインバ
ータの負荷が軽減し、出力の過渡応答が速くなり、ま
た、フリップフロップを構成するインバータの一つをＮ
ＡＮＤゲートなどに代えることで、新しい機能を付加す
ることができる。
プを構成するインバータの一つの駆動能力を小さくする
ことで、書き込み入力による電流が少なくなり、低消費
電力化され、また、フリップフロップの記憶状態の応答
が速くなり、プリチャージ不要になり回路の動作が高速
化する。そして、単一の書き込み入力で動作するので、
書き込み入力の配線がひとつになり、回路のレイアウト
及び配線が容易になる。さらに、読み出し出力の転送ゲ
ートを複数並列に設けることで、読み出し出力のインバ
ータの負荷が軽減し、出力の過渡応答が速くなり、ま
た、フリップフロップを構成するインバータの一つをＮ
ＡＮＤゲートなどに代えることで、新しい機能を付加す
ることができる。
【図１】本発明の第１実施例を示す図。
【図２】本発明の第２実施例を示す図。
【図３】本発明の第３実施例を示す図。
【図４】従来例を示す図。
１０１…インバータ
１０２…インバータ
１０３…インバータ
１１０…フリップフロップ
１２１…転送ゲート
１２２…転送ゲート
２２３…転送ゲート
３０２…ＮＯＲゲート
３１０…フリップフロップ
ＣＬＥＡＲ…クリア入力
ＲＥＡＤ…読み出し出力
ＲＥＡＤ１…読み出し出力
ＲＥＡＤ２…読み出し出力
ＷＲＩＴＥ…書き込み入力
Claims (3)
- 【請求項１】 第１のインバータとこの第１のインバー
タよりも駆動能力の小さな第２のインバータとがループ
状に接続されて構成されたフリップフロップを有し、前
記第１のインバータの入力に前記フリップフロップへの
書き込み入力を制御する第１の転送ゲートと、前記第１
のインバータの出力に前記フリップフロップの記憶状態
を読み出し出力として出力する第３のインバータと、前
記読み出し出力と外部回路との接続を制御する第２の転
送ゲートとを備えたことを特徴とするゲートアレイ用メ
モリセル回路。 - 【請求項２】 前記第２の転送ゲートが複数並列に設け
られていることを特徴とする請求項１記載のゲートアレ
イ用メモリセル回路。 - 【請求項３】 第１のインバータとこの第１のインバー
タよりも駆動能力の小さなＮＡＮＤゲート又はＮＯＲゲ
ートとがループ状に接続されて構成されたフリップフロ
ップを有し、前記ＮＡＮＤゲート又は前記ＮＯＲゲート
の入力のひとつを前記フリップフロップの記憶状態消去
用のクリア入力とし、前記第１のインバータの入力に前
記フリップフロップへの書き込み入力を制御する第１の
転送ゲートと、前記第１のインバータの出力に前記フリ
ップフロップの記憶状態を読み出し出力として出力する
第３のインバータと、前記読み出し出力と外部回路との
接続を制御する第２の転送ゲートとを備えたことを特徴
とするゲートアレイ用メモリセル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3156681A JPH052888A (ja) | 1991-06-27 | 1991-06-27 | ゲートアレイ用メモリセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3156681A JPH052888A (ja) | 1991-06-27 | 1991-06-27 | ゲートアレイ用メモリセル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052888A true JPH052888A (ja) | 1993-01-08 |
Family
ID=15633002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3156681A Pending JPH052888A (ja) | 1991-06-27 | 1991-06-27 | ゲートアレイ用メモリセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052888A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005275382A (ja) * | 2004-02-25 | 2005-10-06 | Hitachi Displays Ltd | 表示装置 |
| JP2007172813A (ja) * | 2005-11-25 | 2007-07-05 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置及び半導体記憶装置の動作方法 |
| US7367601B2 (en) | 2000-06-29 | 2008-05-06 | Shibaura Mechatronics Corporation | Substrate transfer apparatus and substrate transfer method |
| JP2010157311A (ja) * | 2008-12-30 | 2010-07-15 | Intel Corp | 擬似スタティック・ダイナミック・ビット・ライン回路および方法 |
| JP2013030265A (ja) * | 2005-11-25 | 2013-02-07 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60127598A (ja) * | 1983-12-14 | 1985-07-08 | Toshiba Corp | 半導体集積回路装置 |
| JPS62170090A (ja) * | 1986-01-21 | 1987-07-27 | Toshiba Corp | メモリセル |
| JPH01205789A (ja) * | 1988-02-10 | 1989-08-18 | Ricoh Co Ltd | スタティックｒａｍ |
| JPH03105788A (ja) * | 1989-09-19 | 1991-05-02 | Fujitsu Ltd | 半導体記憶装置 |
| JPH03116487A (ja) * | 1989-09-28 | 1991-05-17 | Nec Corp | メモリー回路 |
-
1991
- 1991-06-27 JP JP3156681A patent/JPH052888A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60127598A (ja) * | 1983-12-14 | 1985-07-08 | Toshiba Corp | 半導体集積回路装置 |
| JPS62170090A (ja) * | 1986-01-21 | 1987-07-27 | Toshiba Corp | メモリセル |
| JPH01205789A (ja) * | 1988-02-10 | 1989-08-18 | Ricoh Co Ltd | スタティックｒａｍ |
| JPH03105788A (ja) * | 1989-09-19 | 1991-05-02 | Fujitsu Ltd | 半導体記憶装置 |
| JPH03116487A (ja) * | 1989-09-28 | 1991-05-17 | Nec Corp | メモリー回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7367601B2 (en) | 2000-06-29 | 2008-05-06 | Shibaura Mechatronics Corporation | Substrate transfer apparatus and substrate transfer method |
| JP2005275382A (ja) * | 2004-02-25 | 2005-10-06 | Hitachi Displays Ltd | 表示装置 |
| JP2007172813A (ja) * | 2005-11-25 | 2007-07-05 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置及び半導体記憶装置の動作方法 |
| JP2013030265A (ja) * | 2005-11-25 | 2013-02-07 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
| JP2010157311A (ja) * | 2008-12-30 | 2010-07-15 | Intel Corp | 擬似スタティック・ダイナミック・ビット・ライン回路および方法 |
| KR101337240B1 (ko) * | 2008-12-30 | 2013-12-06 | 인텔 코포레이션 | 의사 정적 동적 비트 라인 칩 및 방법 |
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