KR960008283B1 - 반도체 메모리 장치 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래 기술에 의한 에스램(SRAM)의 메모리 코어 회로도이고,
제2도는 본 발명의 일실시예에 따른 SRAM의 데이터버스 라인 부하 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
Q3 내지 Q8,Q30,Q40 : N채널 모스트랜지스터
Q9,Q10 : P채널 모스트랜지스터 G1,G2 : NAND게이트
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 스태틱램(SRAM)의 데이터버스 라인 부하 회로에 관한 것이다.
제1도는 n개의 워드라인(WL1∼WLn)과 m개의 비트라인쌍(B1∼Bm,/B1∼/Bm)에 의해 다수의 셀이 어레이되어 있는 SRAM의 메모리 코어 회로도로써, 도면 부호 100은 데이터버스 라인 부하 회로를 나타낸다.
데이터버스 라인 부하 회로(100)는 m개의 비트라인쌍마다 구비하는 비트라인 전압 클램프용 부하 회로를 개선한 것으로써, 컬럼 선택(column select)만 달리하고, 동일 데이터버스 라인을 사용하는, 즉 입출력(I/O)이 같은 경우의 데이터버스(DB)라인으로 옮겨온 형태이다. 따라서 비트라인마다 붙는 부하 회로가 없어지고 여러개(m개)의 비트라인에서 공유할 수 있기 때문에, 면적이 줄어들고 간단한 레이아웃(Lay out)이 실현되며 로딩(Loading)의 감소 효과도 가져올 수 있도록 설계된 것이지만, 여전히 쓰기 동작시 직류전류(DC)의 소모가 많고, 소자의 수도 비교적 많아 더더욱 고집적화되어가는 소자에 부적절한 단점을 가지고 있다.
따라서, 본 발명은 소자의 수를 줄이고 DC 전류 소모의 단점을 보완하여 개선한 데이터버스 라인 부하 회로를 구비하는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, SRAM에 있어서, 데이타 입력 정, 부 신호가 각각 한 입력단에 입력되고 쓰기 인에이블 신호가 다른 입력단에 입력되는 쓰기 구동용 제1 및 제2부정논리곱 수단 ; 및 상기 제1 및 제2부정논리곱 수단의 출력단과 데이터버스 라인 사이에 채널을 형성하게끔 항시 턴-온되어, 쓰기 동작시 그 경로를 제공하고, 읽기 동작시 데이터버스 라인을 프리챠지(Precharge)시키는 제1 및 제2모스트랜지스터를 구비하는 것을 특징으로 한다.
이하, 본 발명은 제1도 및 제2도를 참조하여 상세하게 설명되게 된다.
먼저, 본 발명의 이해를 돕기 위해 종래의 데이터버스 라인 부하 회로(100)를 구비하는 SRAM인 제1도를 통해 그의 동작을 살펴보면, 각 모스트랜지스터(MOSFET)의 역할은 다음과 같다.
먼저, 모스트랜지스터 Q71 내지 Q7i,Q81∼8i, Q91 내지 Q9i 및 Q101 내지 Q10i로 구성된 Y-통과 게이트(Y-pass gate)들은 컬럼 선택(Column select)신호 YD1 내지 YDi 및 /YD1 내지 /YDi에 의해 선택된 비트라인에 대해서만 온되어 비트라인 및 데이터버스 라인을 연결한다. 모스트랜지스터 Q51 내지 Q5i 및 Q61 내지 Q6i는 게이트 입력이 /YD1 내지 /YDi에 연결되어 있어 선택된 컬럼에서는 오프(OFF)상태로 되어 트랜지스터 Q1 내지 Q2가 부하(Load) 역할을 하도록 하고, 선택되지 않은 컬럼에서는 온(ON)상태로 되어 프리챠지(Precharge)기능을 수행한다.
다음, 데이터버스 라인 부하 회로(100)의 N채널 모스트랜지스터 Q1 및 Q2는 읽기 동작(read)시, 데이터 버스 라인 및 선택된 비트라인의 전압을 클램프시키기 위한 것이며, N채널 모스트랜지스터-MOSFET Q3,Q4는 쓰기 동작시에 논리 1의 값을 갖는 쓰기 인에이블 신호 WE를 게이트 입력에 의해 온(on)상태로 되어 데이터 입력 신호 D 및 /D를 DB와 /DB라인으로 각각 전달한다.
여기서, 쓰기 동작시 데이터버스 라인 부하 회로에는 직류전류(DC)의 패스가 형성되어 직류전류(DC)의 소모가 많음을 알 수 있다.
제2도는 본 발명의 일실시예에 따른 SRAM의 데이터버스 라인 부하 회로도로서, 도면에 도시된 바와 같이, 데이터 입력 정, 부 신호(D,/D)가 각각 일 입력단에 입력되고 쓰기 인에이블 신호(WE)가 타입력단에 입력되는 제1 및 제2NAND 게이트(G1,G2)와, 각각의 게이트에 공급전원(Vcc)이 인가되어 항상 온되어 있으면서 상기 NAND 게이트(G1,G2) 각각의 출력단을 데이터버스 라인(DB,/DB)에 연결하는 제1 및 제2N채널 모스트랜지스터(Q30,Q40)로 구성된다.
그리고, 비트라인 프리챠지 트랜지스터(Q5,Q6) 및 Y-통과 게이트(Q7,Q8,Q9,Q10)는 종래의 구성과 동일하여, 프리챠지 트랜지스터(Q5,Q6)가 칼럼선택신호 /YD에 의해 오프되었을시 제1 및 제2N채널 모스트랜지스터(Q30,Q40)는 데이터버스 라인 부하 회로의 역할을 수행한다.
상기와 같이 데이터버스 라인 부하 회로의 동작을 살펴본다.
데이터 입력 신호 D 및 /D와 쓰기 인에이블 신호 WE를 입력으로 하는 NAND 게이트 G1 및 G2는 쓰기 동작시 쓰기 인에이블 신호 WE가 1이므로 데이터 입력 신호 /D와 D의 반전 신호를 출력으로 각각 내보내고 항상 온되어 있는 트랜지스터 Q30 및 Q40을 통해 데이터버스 라인 DB 및 /DB으로 각각 전달한다. 이는 선택된 컬럼의 Y-통과 게이트를 통해 비트라인 B 및 /B으로 전달되고 선택된 워드라인에 의해 소정의 셀(cell)로 데이터 쓰기 동작을 수행하게 되는 것이다. 이는 기존의 쓰기 동작 상태와 다른점이 없다.
읽기 동작(read)시에는 쓰기 인에이블 신호 WE가 0인 상태가 되므로 데이터 입력 신호 D 및 /D의 상태와는 상관없이 NAND 게이트 G1,G2의 출력은 하이(HIGH)상태, 즉 공급전원전압 Vcc가 된다. 따라서, 게이트 입력이 Vcc이고, 드레인도 Vcc에 연결된 모스트랜지스터 Q30,Q40은 읽기 동작시 데이터버스 라인의 부하 역할을 수행한다.
전술한 바와 같이, 읽기(Read)동작시의 데이터버스(DB)라인 부하 회로를 별도로 구성할 필요없이 데이터버스 라인과 연결된 쓰기 동작 구동용 N채널 모스트랜지스터를 이용하여 쓰기 동작과 읽기 동작을 수행할 수 있다는 것이 본 발명의 장점이며, 또한 종래 기술의 경우 데이터버스 라인 부하 회로로부터 쓰기 동작시에는 DC 전류 경로(path)가 만들어지고 이를 차단하기 위해서는 제1도 회로의 트랜지스터 Q1 및 Q2의 게이트 입력을 반전된 쓰기 인에이블 신호 /WE로 제어해야 했지만, 본 발명에서는 쓰기 동작 DC전류 경로가 처음부터 형성되지 않기 때문에 더 좋은 특성을 갖게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (3)
- 에스램(SRAM)에 있어서, 데이타 입력 정, 부 신호(/D,D)가 각각 한 입력단에 입력되고 쓰기 인에이블 신호(WE)가 다른 입력단에 입력되는 쓰기 구동용 제1 및 제2부정논리곱 수단(G1,G2) ; 및 상기 제1 및 제2부정논리곱 수단(G1,G2)의 출력단과 데이터버스 라인(DB/DB) 사이에 채널을 형성하게끔 항시 턴-온되어, 쓰기 동작시 그 경로를 제공하고, 읽기 동작시 데이터버스 라인을 프리챠지(Precharge)시키는 제1 및 제2모스트랜지스터(Q30,Q40)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 에스램(SRAM)의 비트라인(B,/B)에는 컬럼선택신호(/YD)에 의해 선택되지 않았을 시 비트라인(B,/B)을 프리챠지 시키고, 선택되었을 시 오프되는 모스트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항 또는 제2항에 있어서, 상기 제1 및 제2모스트랜지스터(Q30,Q40)는 게이트로 공급전원(Vcc)이 인가되는 N채널 모스트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920026950A KR960008283B1 (ko) | 1992-12-30 | 1992-12-30 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920026950A KR960008283B1 (ko) | 1992-12-30 | 1992-12-30 | 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940016273A KR940016273A (ko) | 1994-07-22 |
| KR960008283B1 true KR960008283B1 (ko) | 1996-06-21 |
Family
ID=19348101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920026950A KR960008283B1 (ko) | 1992-12-30 | 1992-12-30 | 반도체 메모리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960008283B1 (ko) |
-
1992
- 1992-12-30 KR KR1019920026950A patent/KR960008283B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940016273A (ko) | 1994-07-22 |
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