KR960001296B1 - 빠른 라이트 동작을 위한 디코딩 방법 및 회로 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 셀 어레이와 디코더의 구성을 도시한 블럭도.
제2도는 본 발명의 셀 어레이와 디코더의 구성을 도시한 블럭도.
제3도는 종래의 로오 디코더를 도시한 회로도.
제4도는 본 발명의 로오 디코더를 도시한 회로도.
제5도는 본 발명의 디코더에 입력되는 어드레스 신호를 바꾸는 어드레스 전환회로를 도시한 블럭도.
제6도는 제5도의 어드레스 전환회로의 한 예를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
10,20 : 셀 어레이 11 : 로오 디코더
12,24 : 비트라인 센스앰프 13,25 : 데이터 전달 게이트
14 : 종래의 컬럼 디코더 21 : 종래의 로오 디코더
23 : 새로운 로오 디코더 26 : 종래의 컬럼 디코더
27 : 컬럼 디코더 인에이블 회로 28 : 새로운 컬럼 디코더
31 : 로오 디코더 입력단 41 : 로오 디코더 인에이블 회로
51 : 어드레스 전환회로
본 발명은 반도체 기억소자의 매트릭스 구조를 갖는 셀 어레이(Cell Array)에 데이타를 빠른 속도로 라이트할 필요가 있을때, 한의 비트라인 센스앰프(Bit Line Sen ce Amplifier)에 연결된 2개 이상의 워드라인(Word Line)을 동시에 인에이블시키거나 하나의 워드라이에 접속된 셀의 비트라인을 동시에 2개 이상 인에이블시킬 수 있도록 구현한 로오 디코딩(Row Decoding)회로와 컬럼 디코딩(Column Decoding)에 관한 것이다.
제1도는 종래의 셀 어레이와 디코더의 구성을 도시한 블럭도이다.
상기 제1도의 셀 어레이(10)에 데이타가 라이트되는 경우에서는 같은 비트 라인 센스앰프(12)에 연결된 워드라인(WL) 중에서 하나만 인에이블되고, 컬럼 디코더( 14)에 의해 셀의 데이타 전달 게이트(13)중의 하나만이 인에이블되어 한개의 셀에 데이타를 라이트하고, 순차적으로 다음 셀에 라이트 동작을 계속하게 된다. 이러한 경우에서 반도체 기억소자의 모든 셀에 데이타를 라이트하는 경우에, 셀 어레이(10)의 매트릭스 구조(Matrix Structure)가 (M×]N)이면 전체 셀에 데이타를 라이트하는데 걸리는 시간은 하나의 셀에 데이타를 라이트하는 시간의 (M×N)배가 소모된다.
패스트 페이지 모드(Fast Page Mode)의 경우처럼 한 워드라인을 선택하고 순차적으로 컬럼을 변화시키면서 셀에 데이타를 라이트하는 경우에 있어서도 N개의 컬럼으로 이루어진 경우는, N개의 셀에 데이타를 라이트하는데에 워드라인 하나를 선택하고 한 컬럼에 데이타를 라이트하는 시간×N의 시간이 소모된다.
이는 제1도의 셀 어레이(10) 구조에서 정상동작(Normal Operation)시에 오동작이 일어나지 않도록 하기 위하여, 하나의 비트라인 센스앰프(12)를 공유하며 연결되어 있는 워드라인 중에서 오직 하나만 인에이블되도록 로오 디코더(11)가 구성되어 있으므로, 특정 모드-예를들면, 빌트인 셀프 테스트 모드(Built-in Self Test Mode)에서 전체 셀을 라이트하는데 너무 많은 시간이 걸린다.
따라서, 상기의 특정 모드에서 데이타를 라이트하는데 소모되는 시간을 줄이기 위하여, 한번의 동작 사이클 동안에 여러 셀에 같은 데이타를 동시에 라인트하도록 2개의 이상의 워드라인을 동시에 인에이블시키는 방법을 사용하게 된다.
한번의 동작 사이클 동안에 2개 이상의 워드라인을 동시에 인에이블시키는 방법으로는, 첫째로, 로오 디코더를 개조하는 방법과, 둘째로, 로우 디코더의 입력 어드레슬 특정 모드에서는 2개 이상이 인에이블되도록 하여 그 어드레스가 입력되는 2 이상의 로오 디코더가 동작되도록 하는 방법이 있다.
또한, 컬럼 디코더의 경우에 있어서도 상기의 로오 디코더에서와 마찬가지로, 상기 특정 모드인 경우에 하나의 라이트 버스에 연결된 여러개의 데이타 전달 게이트 중에서 2개 이상이 동시에 인에이블되도록 컬럼 디코더나 컬럼 디코더 입력 어드레스를 상기의 로오 디코딩 방법에서처럼 변형시킬 수 있다.
제2도는 본 발명의 셀 어레이와 디코더의 구성을 도시한 블럭도로서, 한 동작 사이클 동안에 워드라인(WL)이나 하나의 라이트 버스(WD./WD)에 연결된 데이타 전달 게이트(25)를 2개 이상 인에이블시키기 위하여, 종래의 디코더(12,26)에 특정 모드에서만 동작하는 회로인 디코더 인에이블 회로(22,27)를 포함시켜 개조한 새로운 디코더 (23,28)로 구성되어 있다.
제2도에 도시된 셀 어레이(20) 구조에서 정상동작이 일어날 경우에는 로오디코더 인에이블 회로(22)나 컬럼 디코더 인에이블 회로(27)가 동작하지 않기 때문에 한 동작 사이클 동안에 셀 어레이(20)에 연결된 로오 디코더와 컬럼 디코더 중에서 단지 하나의 새로운 로오 디코더(23)와 새로운 컬럼 디코더(28)만이 인에이블되어 데이타를 라이트하게 되고, 특정 모드의 동작시에는 새로운 디코더(23,28)에 포함된 로오 디코더 인에이블 회로(22)나 컬럼 디코더 인에이블 회로(27)가 동작하여 한 동작 사이클 동안에 2개 이상의 새로운 컬럼 디코더(28)나 새로운 로오 디코더(23)를 인에이블시킴으로써, 빌트인 셀프 테스트 모드와 같은 특정 모드에서 셀 어레이 데이타를 라이트하는데에 소모되는 시간을 감소할 수 있게 된다.
즉, 반도체 기억소자가 특정 모드에서 동작하게 되면 정해진 패턴에 의해 인에이블되는 ØB0,ØB1…,ØBi신호나 PC0, PC1,…,PCk 신호가 인에이블되어 그 신호에 의해 제어되는 디코더 인에이블 회로(22,27)를 동작시킴으로써, 한 사이클에 2개 이상의 로오, 컬럼 디코더를 인에이블시키게 되어 셀 어레이에 데이타를 단시간에 라이트하게 되는 것이다.
제3도는 종래의 로오 디코더를 도시한 회로도로서, 스탠바이 상테에서 ØXDP 신호에 의해 로직하이로 프리챠지(Prechare)되어 있던 로오 디코더 입력단(31)의 노드 N31의 전위가 입력된 로우 어드레스 AX23, AX45, AX67에 의해 로직로우로 전이하면 그에따라 노드 N32, N33이 로직하이, 로직로우로 전이하여 워드라인 인에이블 신호 ØX를 워드라인 WL에 전달하도록 구성되어 있어서, 입력 어드레스 신호에 의해서만 그 동작이 제어되며, 인에이블된 입력 어드레스에 의해 셀 어레이의 워드라인 중 단지 하나만 인에이블되도록 되어 있다.
제4도는 본 발명의 로우 디코더를 도시한 회로도로서, 특정 모드의 정해진 패턴에 의해 인에이블되는 ØB1신호를 게이트 입력으로 하는 NMOS 트랜지스터로 구성된 로오 디코더 인에이블 회로(41)를 제3도의 로오 디코더 입력단의 노드 N31에 접속하여 해당되는 로우 디코더를 인에이블시키고자 할때면 입력되는 로오 어드레스의 상태에 상관없이, ØB1신호를 로직하이로 인에이블시킴으로써, 노드 N31을 로직로우로 전이시켜 그 로오 디코더에 연결된 워드라인을 인에이블시킬 수 있도록 구성한 회로이다.
제4도에서 ØB1와 같은 임의의 신호에 의해 제어되는 NMOS 트랜지스터의 갯수는 필요에 따라 증가시킬 수 있으며, 또한, 상기의 NMOS 트랜지스터는 컬럼디코더에도 적용하여 PCk신호로 제어함으로써, 2개의 이상의 데이타 전달 게이트를 필요에 따라 인에이블시킬 수 있다.
상기의 제2도와 제4도에서 설명한 것은 디코더를 수정하여 한 동작 사이클동안에 2개 이상의 워드라인이나 2개 이상의 데이타 전달 게이트를 인에이블시키는 방법에 대한 것이다.
제5도는 본 발명의 디코더에 입력되는 어드레스 신호를 바꾸는 어드레스 전환회로를 도시한 블럭도로서, 2개 이상의 워드라인이나 2개 이상의 데이타 전달 게이트를 인에이블시키는 상기의 방법 중, 두번째 방법을 적용한 경우의 회로 구성이다.
제5도에서 특정 모드에서만 인에이블되는 ØSM신호를 입력으로 하는 어드레스 전환회로(51) 사용하여 2개의 로오 어드레스 AXi, AXj의 로오 어드레스 프리디코더 출력인 4개의 GAXij(0,1,2,3)신호를 필요에 따라 모두 인에이블시켜 로오 디코더의 입력신호 AXij(0,1,2,3)로 출력함으로써, 그 어드레스에 해당되는 로오 디코더가 인에이블되고, 그 로오 디코더에 연결된 워드라인이 인에이블되도록 구현한 것이다.
제6도는 제5도의 어드레스 전환회로의 한 예를 도시한 회로도로서, ØSM신호가 로직로우이면 패스 트랜지스터 MP61, MN61이 턴-온되어 입력 어드레스 GAXij(0,1, 2,3)를 그대로 AXij(0,1,2,3)로 전달하고, ØSM신호가 로직로우에서 로직하이로 전이하면 패스 트랜지스터 MP61, MN61 은 턴-오프되고 트랜지스터 MP62가 턴-온되어 출력인 AXij(0,1,2,3)를 로직하이 상태로 유지시킨다.
상기의 어드레스 전환회로를 사용하면 디코더의 입력신호 AX23, AX45, AX67을 특정 모드에서 선택적으로 액티브 모드가 되게 할 수 있고, 제3도의 워드라인 인에이블신호 ØX를 디코딩하는 어드레스도 상기의 어드레스 전환회로와 같은 회로를 사용하여 모두 인에이블시키면 특성 모드에서 모두 로직하이로 인에이블된 ØX(0,1,2,3)신호를 출력할 수 있게 된다.
또한, 상기의 제5도와 제6도에서 설명한 어드레스 전환회로는 컬럼 어드레스에 있어서도 그대로 적용될 수 있다.
이상에서 설명한 로오 디코딩과 컬럼 디코딩 방법을 사용하여 반도체 기억소자의 내부에 데이타를 라이트하게 되면 종래의 방법에 비해 더욱 짧은 시간으로 라이트 동작을 완료할 수 있는 효과가 있으므로, 고속 병렬 억세스 방식을 반도체 기억소자의 내부에 장치하는 경우와 빌트인 셀프 테스트 모드를 반도체 기억소자의 내부에 두는 경우에 유용하게 사용할 수 있다.
Claims (9)
- 적어도 2개 이상의 워드라인과, 상기 워드라인들과 수직하게 되도록 배열된 적어도 2개 이상의 비트라인들과, 상기 워드라인 및 상기 비트라인에 접속되도록 매트릭스 구조로 배열된 다수의 메모리 셀들과, 적어도 2개 이상의 메모리 셀들을 공유하도록 상기 적어도 2개 이상의 비트라인에 각각 접속된 적어도 2개 이상의 비트라인 센스앰프와, 그리고 자신들의 일측 전송단자를 상기 적어도 2개 이상의 비트라인 센스앰프와 각각 접속하고 자신들의 타측 전송단자를 하나의 데이타전송라인에 공통적으로 접속한 적어도 2개 이상의 데이타 전송 게이트를 갖는 반도체 기억소자에서의 로오 디코딩 방법에 있어서, 빌트인 셀프 테스트 모드에서 데이타 라이트 동작을 실시할때에 상기 적어도 2개 이상의 워드라인을 인에이블시키는 과정과, 상기 적어도 2개의 이상의 데이타 전송 게이트들 중에서 하나의 데이타 전송 게이트가 선택적으로 구동되도록 인에이블시키는 과정을 구비하여 빌트 인 셀프 테스트 모드에서의 데이타의 기록시간을 단축시키는 것을 특징으로 하는 로오 디코딩 방법.
- 적어도 2개 이상의 워드라인과, 상기 워드라인들과 수직하게 되도록 배열된 적어도 2개 이상의 비트라인들과, 상기 워드라인 및 상기 비트라인에 접속되도록 매트릭스 구조로 배열된 다수의 메모리 셀들과, 적어도 2개 이상의 메모리 셀들을 공유하도록 상기 적어도 2개 이상의 비트라인에 각각 접속된 적어도 2개 이상의 비트라인 센스앰프와, 그리고 자신들의 일측 전송단자를 상기 적어도 2개 이상의 비트라인 센스앰프와 각각 접속하고 자신들의 타측 전송단자를 하나의 데이타 전송라인에 공통적으로 접속한 적어도 2개 이상의 데이타 전송 게이트를 갖는 반도체 기억소자에서의 컬럼 디코딩 방법에 있어서, 상기 적어도 2개 이상의 워드라인들 중에서 하나의 워드라인이 선택적으로 구동되도록 인에이블시키는 과정과, 빌트 인 셀프 테스트모드에서 데이타의 데이타의 기록시간을 단축시키는 것을 특징으로 하는 컬럼 디코딩 방법.
- 적어도 2개 이상의 워드라인과, 상기 워드라인들과 수직하게 되도록 배열된 적어도 2개 이상의 비트라인들과, 상기 워드라인 및 상기 비트라인에 접속되도록 매트릭스 구조로 배열된 다수의 메모리 셀들과, 적어도 2개 이상의 메모리 셀들을 공유하도록 상기 적어도 2개 이상의 비트라인에 각각 접속된 적어도 2개 이상의 비트라인 센스앰프와, 그리고 자신들의 일측 전송단자를 상기 적어도 2개 이상의 비트라인 센스앰프와 각각 접속하고 자신들의 타측 전송단자를 하나의 데이타 전송라인에 공통적으로 접속한 적어도 2개 이상의 데이타 전송 게이트를 갖는 반도체 기억소자에서의 셀 어레이 디코딩 방법에 있어서, 빌트인 셀프 테스트 모드에서 데이타 라이트 동작을 실시할때에 상기 적어도 2개 이상의 워드라인들이 구동되도록 동시에 인에이블시키는 과정과, 상기 빌트 인 셀프 테스트 모드에서 데이타 라이트 동작을 실시할때에 상기 적어도 2개 이상의 데이타 전송 게이트들이 구동되도록 동시에 인에이블시키는 과정을 구비하여 빌트 인 셀프 테스트 모드에서 데이타 라이트 동작을 실시할때에 상기 적어도 2개 이상의 데이타 전송 게이트들이 구동되도록 동시에 인에이블시키는 과정을 구비하여 빌트 인 셀프 테스트 모드에서의 데이타의 기록시간을 단축시키는 것을 특징으로 하는 셀 어레이 디코딩 방법.
- 적어도 2개 이상의 워드라인과, 상기 워드라인들과 수직하게 되도록 배열된 적어도 2개 이상의 비트라인들과, 상기 워드라인 및 상기 비트라인에 접속되도록 매트릭스 구조로 배열된 다수의 메모리 셀들과, 상기 적어도 2개 이상의 워드라인에 각각 접속되엉 외부로부터의 어드레스 신호의 논리값에 따라 선택적으로구동되어 자신들과 접속된 워드라인이 구동되도록 하는 적어도 2개 이상의 로오 디코더와, 적어도 2개 이상의 메모리 셀들을 공유하도록 상기 적어도 2개 이상의 비트라인에 각각 접속된 적어도 2개 이상의 비트라인 센스앰프와, 그리고 자신들의 일측 전송단자를 상기 적어도 2개 이상의 비트라인 센스앰프와 각각 접속하고 자신들의 타측 전송단자를 하나의 데이타 전송라인에 공통적으로 접속한 적어도 2개 이상의 데이타 전송 게이트를 갖는 반도체 기억소자의 로오 디코딩 회로에 있어서, 빌트 인 셀프 테스트 모드에서만 인에이블되고 자신들의 게이트쪽으로 공통적으로 인가되는 제어신호에 의하여 선택적으로 구동되어, 상기 빌트 인 셀프 테스트 모드에서 자신들의 드레인과 각각 접속된 상기 적어도 2개 이상의 로오디코더들을 동시에 인에이블시켜 상기 적어도 2개 이상의 로오 디코더들로 하여금 상기 어드레스 신호의 논리값과 무관하게 상기 적어도 2개 이상의 워드라인들을 동시에 구동시키도록 하는 적어도 2개 이상의 트랜지스터를 포함한 것을 특징으로 하는 로오 디코딩 회로.
- 적어도 2개 이상의 워드라인과, 상기 워드라인들과 수직하게 되도록 배열된 적어도 2개 이상의 비트라인들과, 상기 워드라인 및 상기 비트라인에 접속되도록 매트릭스 구조로 배열된 다수의 메모리 셀들과, 상기 적어도 2개 이상의 워드라인에 각가 접속되어 외부로부터의 어드레스 신호의 논리값에 따라 선택적으로 구동되어 자신들과 접속된 워드라인이 구동하도록 하는 것어도 2개 이상의 로오 디코더와, 적어도 2개 이상의 메모리 셀들을 공유하도록 상기 적어도 2개 이상의 비트라인에 각각 접속된 적어도 2개 이상의 비트라인 센스앰프와, 그리고 자신들의 일측 전송단자를 상기 적어도 2개 이상의 비트라인 센스앰프와 각각 접속하고 자신들의 타측 전송단자를 하나의 데이타 전송라인에 공통적으로 접속한 적어도 2개 이상의 데이타 전송 게이트들과, 상기 적어도 2개 이상의 데이타 전송 게이트들에 각각 접속되어 외부로부터의 컬럼 어드레스 신호의 논리값에 따라 상호 배타적으로 구동되어 상기 적어도 2개 이상의 데이타 전송 게이트들 중에서 자신들과 접속된 데이타 전송 게이트만이 구동되도록 하는 적어도 2개 이상의 컬럼 디코더를 갖는 반도체 기억소자의 컬럼 디코딩 회로에 있어서, 빌트 인 셀프 테스트 모드에서만 인에이블되고 자신들의 게이트쪽으로 공통적으로 인가되는 제어신호에 의하여 선택적으로 구동되어, 상기 비트 인 셀프 테스트 모드에서 자신들의 드레인과 각각 접속된 상기 적어도 2개 이상의 컬럼 디코더들을 동시에 인에이블시켜 상기 적어도 2개 이상의 컬럼 디코더들로 하여금 상기 컬럼 어드레스 신호의 논리값과 무관하게 상기 적어도 2개 이상의 데이타 전송 게이트들을 동시에 구동시키도록 하는 적어도 2개 이상의 트랜지스터를 포함한 것을 특징으로 하는 컬럼 디코딩 회로
- 적어도 2개 이상의 워드라인과, 상기 워드라인들과 수직하게 되도록 배열된 적어도 2개 이상의 비트라인들과, 상기 워드라인 및 상기 비트라인에 접속되도록 매트릭스 구조로 배열된 다수의 메모리 셀들과, 상기 적어도 2개 이상의 워드라인에 각각 접속되어 외부로부터의 어드레스 신호의 논리값에 따라 선택적으로 구동되어 자신들과 접속된 워드라인이 구동되도록 하는 적어도 2개 이상의로오 디코더와, 적어도 2개 이상의 메모리 셀들을 공유하도록 상기 적어도 2개 이상의 비트라인에 각각 접속된 적어도 2개 이상의 비트라인 센스앰프와, 그리고 자신들의 일측 전송단자를 상기 적어도 2개 이상의 비트라인 센스앰프와 각각 접속하고 자신들의 타측 전송단자를 하나의 데이타 전송라인에 공통적으로 접속한 적어도 2개 이상의 데이타 전송 게이트들과, 상기 적어도 2개 이상의 데이타 전송 게이트들에 각각 접속되어 외부로부터의 컬럼 어드레스 신호의 논리값에 따라 상호 배타적으로 구동되어 상기 적어도 2개 이상의 데이타 전송 게이트들 중에서 자신들과 접속된 데이타 전송 게이트만이 구동되도록 하는 적어도 2개 이상의 컬럼 디코더로 이루어진 적어도 2개 이상의 메모리 블럭과, 블럭선택용 어드레스를 프리디코딩하여 프리디코딩 신호를 상기 적어도 2개 이상의 메모리 블럭들중 어느 한 메모리 블럭내에 있는 상기 적어도 2개 이상의 로오 디코더에 공급하는 프리디코더를 갖는 반도체 기억소자의 로오 디코딩 회로에 있어서, 상기 프리 디코더로부터 자신들의 게이트쪽으로 인가되는 상기 프리 디코딩 신호에 의하여 동시에 구동되어, 상기 빌트 인 셀프 테스트 모드에서 자신들의 드레인과 각각 접속된 상기 적어도 2개 이상의 로오 디코더들을 동시에 인에블시ㅋ 상기 적어도 2개 이상의 로오 디코더들로 하여금 상기 어드레스 신호의 논리값과 무관하게 상기 적어도 2개 이상의 워드라인들을 동시에 구동시키도록 하는 적어도 2개 이상의 트랜지스터와, 상기 프리 디코더에 공통 접속되고 상기 적어도 2개 이상의 트랜지스터의 게이트에 각각 접속되고, 상기 빌터인 셈프 테스트 모드만에서 인에이블되고 자신들에게 공통적으로 인가되는 제어신호에 의해 선택적으로 구동되어 상기 프리 디코더로부터의 상기 프리디코딩된 신호가 상기 적어도 2개 이상의 트랜지스터중 자신들과 접속된 트랜지스터의 게이트쪽으로 전송되도록 하는 적어도 2개 이상의 로오 어드레스 전환회로를 포함하는 것을 특징으로 하는 로오 디코딩 회로.
- 제6항에 있어서, 상기 로오 어드레스 전환회로는, 자신의 게이트쪽으로 인가되고 상기 빌트인 셀프 테스트 모드에서만 인에이블되는 제어신호의 논리상태에 따라 자신의 드레인쪽으로 인가되는 상기 프리디코더로부터의 상기 프리디코딩된 신호를 자신의 소오스를 경유하여 상기 트랜지스터의 게이트쪽으로 인기하는 제1PMOS 트랜지스터와, 상기 빌트인 셀프 테스트 모드에서만 인에이블되는 제어신호를 반전시키기 위한 인버터와, 자신의 게이트쪽으로 인가되는 상기 인버터의 출력신호에 의하여 상기 제1PMOS 트랜지스터와 동시에 구동되어, 자신의 드레인쪽으로 인가되는 상기 프리디코더로부터의 상기 프리디코딩된 신호를 자신의 소오스를 경유하여 상기 트랜지스터의 게이트쪽으로 인사하는 제1NMOS트랜지스터와, 자신의 게이트쪽으로 인가되는 상기 인버터의 출력신호에 의하여 상기 제1PMOS트랜지스터와 상호 보완적으로 구동되어, 자신의 드레인쪽으로 인가되는 전원전압을 자신의 소오스를 경유하여 상기 트랜지스터의 게이트쪽으로 인가하는 제2PMOS 트랜지스터로 구성되는 것을 특징으로 하는 로오 디코딩 회로.
- 적어도 2개 이상의 워드라인과, 상기 워드라인들과 수직하게 되도록 배열된 적어도 2개 이상의 비트라인들과, 상기 워드라인 및 상기 비트라인에 접속되도록 매트릭스 구조로 배열된 다수의 메모리 셀들과, 상기 적어도 2개 이상으 워드라인에 각가 접속되어 외부로부터의 어드레스 신호의 논리값에 따라서 선택적으로 구동되어 자신들과 접속된 워드라인이 구동되도록 하는 적어도 2개 이상의 로오 디코더와, 적어도 2개 이상의 메모리 셀들을 공유하도록 상기 적어도 2개 이상의 비트라인에 각각 접속된 적어도 2개 이상의 비트라인 센스앰프와, 그리고 자신들의 일측 전송단자를 상기 적어도 2개 이상의 비트라인 센스앰프와 각각 접속하고 자신들의 타측 전송단자를 하나의 데이타 전송라인에 공통적으로 접속한 적어도 2개 이상의 데이타 전송 게이트들과, 상기 적어도 2개 이상의 데이타 전송 게이트들에 각각 접속되어 외부로부터의 컬럼 어드레스 신호의 논리값에 따라 상호 배타적으로 구동되어 상기 적어도 2개 이상의 데이타 전송 게이트들 중에서 자신들과 접속된 데이타 전송 게이트만이 구동되도록 하는 적어도 2개 이상의 컬럼 디코더로 이루어진 적어도 2개 이상의 메모리 블럭과, 블럭선택용 어드레스를 프리디코딩하여 프리디코딩 신호를 상기 적어도 2개 이상의 메모리 블럭들 중 어느 한 메모리 블럭내에 있는 상기 적어도 2개 이상의 로오 디코더에 공급하는 프리디코더를 갖는 반도체 기억소자의 컬럼 디코딩 회로에 있어서, 상기 프리 디코더로부터 자신들의 게이트쪽으로 인가되는 상기 프리 디코딩 신호에 의하여 동시에 구동되어, 상기 빌트 인 셀프 테스트 모드에서 자신들의 드레인과 각각 접속된 상기 적어도 2개 이상의 컬럼 디코더들을 동시에 인에이블시켜 상기 적어도 2개 이상의 컬럼 디코더들로 하여금 상기 컬럼 어드레스 신호의 논리값과 무관하게 상기 적어도 2개 이상의 데이타 전송 게이트들을 동시에 구동시키도록 하는 적어도 2개 이상의 트랜지스터와, 상기 프리 디코더에 공통 접속되고 상기 적어도 2개 이상의 트랜지스터의 게이트에 각각 접속되고, 상기 빌트인 셀프 테스트 모드만에서 인에이블되고 자신들에게 공통적으로 인가되는 제어신호에 의해 선택적으로 구동되어 상기 프리 디코더로부터의 상기 프리디코딩된 신호가 상기 적어도 2개 이상의 트랜지스터중 자신들과 접속된 트랜지스터의 게이트쪽으로 전송되도록 하는 적어도 2개 이상의 컬럼 어드레스 전환회로를 포함한 것을 특징으로 하는 컬럼 디코딩 회로
- 제8항에 있어서, 상기 컬럼 어드레스 전환회로는, 자신의 게이트쪽으로 인가되고 상기 빌트인 셀프 테스트 모드에서만 인에이블되는 제어신호의 논리상태에 따라 자신의 드레인쪽으로 인가되는 상기 프리디코더로부터의 상기 프리디코딩된 신호를 자신의 소오스를 경유하여 상기 트랜지스터의 게이트쪽으로 인가하는 제1PMOS 트랜지스터와, 상기 빌트인 셀프 테스트 모드에서만 인에이블되는 제어신호를 반전시키기 위한 인버터와, 자신의 게이트쪽으로 인가되는 상기 인버터의 출력신호에 의하여 상기 제1PMOS 트랜지스터와 동시에 구동되어, 자신의 드레인쪽으로 인가되는 상기 프리디코더로부터의 상기 프리디코딩된 신호를 자신의 소오스를 경유하여 상기 트랜지스터의 게이트쪽으로 인가하는 제1NMOS 트랜지스터와, 자신의 게이트쪽으로 인가되는 상기 인버터의 출력신호에 의하여 상기 제1PMOS 트랜지스터와 상호 보완적으로 구동되어, 자신의 드레인쪽으로 인가되는 전원전압을 자신의 소오스를 경유하여 상기 트랜지스터의 게이트쪽으로 인가하는 제2PMOS 트랜지스터로 구성되는 것을 특징으로 하는 컬럼 디코딩 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930008527A KR960001296B1 (ko) | 1993-05-19 | 1993-05-19 | 빠른 라이트 동작을 위한 디코딩 방법 및 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930008527A KR960001296B1 (ko) | 1993-05-19 | 1993-05-19 | 빠른 라이트 동작을 위한 디코딩 방법 및 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940026950A KR940026950A (ko) | 1994-12-10 |
| KR960001296B1 true KR960001296B1 (ko) | 1996-01-25 |
Family
ID=19355567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930008527A KR960001296B1 (ko) | 1993-05-19 | 1993-05-19 | 빠른 라이트 동작을 위한 디코딩 방법 및 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960001296B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100312984B1 (ko) * | 1998-12-30 | 2001-12-12 | 박종섭 | 반도체메모리장치 |
-
1993
- 1993-05-19 KR KR1019930008527A patent/KR960001296B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940026950A (ko) | 1994-12-10 |
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