KR940026950A

KR940026950A - 빠른 라이트 동작을 위한 디코딩 방법 및 회로

Info

Publication number: KR940026950A
Application number: KR1019930008527A
Authority: KR
Inventors: 이재진; 안승한
Original assignee: 김주용; 현대전자산업 주식회사
Priority date: 1993-05-19
Filing date: 1993-05-19
Publication date: 1994-12-10
Also published as: KR960001296B1

Abstract

본 발명은 반도체 기억소자의 셀 어레이에 데이타를 빠른 속도로 라이트할 필요가 있을 때, 디코더를 개조하거나 입력 어드레스를 필요에 따라 조정할 수 있는 어드레스 변환회로를 구현하여, 한 동작 사이클 동안에 하나의 비트라인 센스앰프에 연결된 2개 이상의 워드라인을 동시에 인에이블시키거나 하나의 워드라인에 접속된 셀의 비트라인을 동시에 2개 이상 인에이블시킬 수 있도록 한 로오 디코딩과 컬럼 디코딩에 관한 기술이다.

Description

빠른 라이트 동작을 위한 디코딩 방법 및 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명의 셀 어레이와 디코더의 구성을 도시한 블럭도, 제3도는 종래의 로오 디코더를 도시한 회로도, 제4도는 본 발명의 로오 디코더를 도시한 회로도, 제5도는 본 발명의 디코더에 입력되는 어드레스 신호를 바꾸는 어드레스 전원회로를 도시한 블럭도, 제6도는 제5도의 어드레스 전환회로의 한 예를 도시한 회로도.

Claims

매트릭스 구조의 셀 어레이를 갖는 반도체 기억소자에서의 로오 디코딩 방법에 있어서, 빌트인 샐프테스트 모드에서 데이타 라이트 동작을 실시할때에 소모되는 시간을 단축시키기 위하여, 한 동작 사이틀 동안에 하나의 비트라인 센스앰프를 공유하고 있는 2개 이상의 워드라인을 동시에 인에이블시키는 것을 특징으로 하는 로오 디코딩 방법.
매트릭스 구조의 셀 어레이를 갖는 반도체 기억소자에서의 컬럼 디코딩 방법에 있어서, 빌트인 셀프테스트 모드에서 데이타 라이트 동작을 실시할때에 소모되는 시간을 단축시키기 위하여, 한 동작 사이클 동안에 하나의 라이트 데이타 버스를 공유하고 있는 2개 이상의 데이타 전달 게이트를 동시에 인에이블시키는 것을 특징으로 하는 컬럼디코딩 방법.
매트릭스 구조의 셀 어레이를 갖는 반도체 기억소자에서의 셀 어레이 디코딩 방법에 있어서, 빌트인셀프 테스트 모드에서 데이타 라이트 동작을 실시할때에 소모되는 시간을 단축시키기 위하여, 한 동작 사이클 동안에 하나의 비트라인 센스앰프를 공유하고 잇는 2개 이상의 워드라인과 하나의 라이트 데이타 버스를 공유하고 있는 2개 이상의 데이타 전달 게이트를 동시에 인에이블시키는 것을 특징으로 하는 셀 어레이 디코딩 방법.
매트릭스 구조의 셀 어레이를 갖는 반도체 기억소자의 로오 디코딩 회로에 있어서, 빌트인 셀프 테스트 모드(Built-in Self Test Mode)의 데이타 라이트 동작시, 한 동작 사이클 동안에 하나의 비트라인 센스앰프를 공유하고 있는 2개 이상의 워드라인을 동시에 인에이블시키기 위하여, 로오 디코더로 입력되는 어드레스 신호의 상태에 관게없이 그 디코더를 인에어블시킬 수 있도록, 케이트가 빌트인 셀프 테스트 모드에서만 인에어블되는 신호에 의해 제어되며, 드레인은 상기 로오 디코더에 연결되는 다수개의 트랜지스터로 구성된 로오 디코더 인에어블 회로를 포함하는 것을 특징으로 하는 로오 디코딩 회로.
매트리스 구조의 셀 어레이를 갖는 반도체 기억소자의 컬럼 디코딩 회로에 있어서, 빌트인 셀프 테스트 모드의 데이타 라이트 동작시, 한 동작 사이클 동안에 하나의 라이트 데이타 버스를 공유하고 있는 2개 이상의 데이타 전달 게이트를 동시에 인에어블시키기 위하여, 컬럼 디코더로 입력되는 어드레스 신호의 상태에 관계없이 그 디코더를 인에어블시킬 수 있도록, 게이트가 발트인 셀프 테스트 모드에서만 인에어블되는 신호에 의해 제어되며, 드레인은 상기 컬럼 디코더에 연결되는 다수개의 트랜지스터로 구성된 컬럼 디코더 인에이블 회로를 포함하는 것을 특징으로 하는 컬럼 디코딩 회로.
매트릭스 구조의 셀 어레이를 갖는 반도체 기억소자의 로오 디코딩 회로에 있어서, 빌트인 셀프 테스트 모드의 데이타 라이트 동작시, 한 동작 사이클 동안에 하나의 비트라인 센스앰프를 공유하고 있는 2개 이상의 워드라인을 동시에 인에이블시키기 위하여, 빌트인 셀프 테스트 모드에서 인에이블되는 신호가 인에이블되면 로오 어드레스 프리디코더이 출력인 GAXIJ(0, 1, 2, 3)를 모두 인에이블시켜 어드레스 출력 AXij(0, 1, 2, 3)로 출력하는 로오 어드레스 전환회로를 포함하는 것을 특징으로 하는 로오 디코딩 회로.
제6항에 있어서, 로오 어드레스 AXij(0, 1, 2, 3)가 워드라인 인에이블신호 디코딩 회로의 입력으로 들어가는 것을 특징으로 하는 로오 디코딩 회로.
제6항에 있어서, 로오 어드레스 AXij(0, 1, 2, 3)가 로우 디코더의 입력으로 들어가는 것을 특징으로 하는 로오 디코딩 회로.
제6항에 있어서, 로오 어드레스 전환회로는, 드레인은 입력인 GAXij(0, 1, 2, 3)에 접속되고 게이트는 빌트인 셀프 테스트 모드에서만 인에이블되는 ψ_SM신호에 의해 제어되며, 소오스는 출력인 AXij(0, 1, 2, 3)에 연결되어 ψ_SM신호가 로직로우인 정상동작시에 입력인 GAXij(0, 1, 2, 3)를 출력인 AXij(0, 1, 2, 3)로 전달하는 제 1PMOS트랜지스터와, 드레인은 입력인 GAYij(0, 1, 2, 3)에 접속되고 게이트는 빌트인 셀프 테스트 모드에서만 인에이블되는 ψ_SM신호가 반전된 신호에 의해 제어되며, 소오스는 출력인 AXij(0, 1, 2, 3)에 연결되어 ψ_SM신호가 로직오루인 정상동작시에 입력인 GAXij(0, 1, 2, 3)를 출력인 AXij(0, 1, 2, 3)로 전달하는 NMOS트랜지스터와, 드레인 출력인 AXij(0, 1, 2, 3)에 접속되고 게이트는 ψ_SM신호가 반전된 신호에 의해 제어되어 ψ_SM신호가 로지하이일 때, 출력인 AYij(0, 1, 2, 3)에 전하를 공급하는 제2PMOS트랜지스터로 구성되는 것을 특징으로 하는 로오 디코딩 회로.
매트릭스 구조의 셀 어레이를 갖는 반도체 기억소자의 컬럼 디코딩 회로에 있어서, 빌트인 셀프 테스트 모드의 데이타 라이트 동작시, 한 동작 사이클 동안에 하나의 라이트 데이타 버스를 공유하고 있는 2개이상의 데이타 전달 게이트를 동시에 인에이블시키기 위하여, 빌트인 셀프 테스트 모드에서만 인에이블되는 신호가 인에이블되면 컬럼 어드레스 프리디코더의 출력인 GAYij(0, 1, 2, 3)를 모두 액티브 상태로 만들어 컬럼 디코더의 입력으로 들어가는 어드레스 출력 AYij(0, 1, 2, 3)로 출력하는 컬럼 어드레스 전환회로를 포함하는 것을 특징으로 하는 컬럼 디코딩 회로.
제10항에 있어서, 컬럼 어드레스 전환회로는, 드레인 입력인 GAYij(0,1,2,3)에 접속되고 게이트는 빌트인 셀프 테스트 모드에서만 인에이블되는 ψ_SM신호에 의해 제어되며, 소오스는 출력인 AYij(0, 1, 2, 3)에 연결되어 ψ_SM신호가 로직로우인 정상동작시에 입력인 GAYij(0, 1, 2, 3)를 출력인 AYij(0, 1, 2, 3)로 전달하는 제1PMOS트랜지스터와, 드레인 입력인 GAYij(0, 1, 2, 3)에 접속되고 게이트는 빌트인 셀프 테스트 모드에서만 인에이블되는 ψ_SM신호가 반전된 신호에 의해 제어되며, 소오스는 출력인 AXij(0,1,2,3)에 연결되어 ψ_SM신호가 로직로우인 정상동작시에 입력인 GAYij(0, 1, 2, 3)를 출력인 AYij(0, 1, 2, 3)로 전달하는 NMOS트랜지스터와, 드레인 출력인 AYij(0, 1, 2, 3)에 접속되고 게이트는 ψ_SM신호가 반전된 신호에 의해 제어되어 ψ_SM신호가 로직하이일 때, 출력인 AXij(0, 1, 2, 3)에 전하를 공급하는 제2PMOS트랜지스터로 구성되는 것을 특징으로 하는 컬럼 디코딩 회로.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.