KR0150500B1 - 메모리 장치 - Google Patents

메모리 장치 Download PDF

Info

Publication number
KR0150500B1
KR0150500B1 KR1019940030715A KR19940030715A KR0150500B1 KR 0150500 B1 KR0150500 B1 KR 0150500B1 KR 1019940030715 A KR1019940030715 A KR 1019940030715A KR 19940030715 A KR19940030715 A KR 19940030715A KR 0150500 B1 KR0150500 B1 KR 0150500B1
Authority
KR
South Korea
Prior art keywords
data
register
memory
cell array
memory cell
Prior art date
Application number
KR1019940030715A
Other languages
English (en)
Other versions
KR950015376A (ko
Inventor
하루키 도다
Original Assignee
사토 후미오
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사토 후미오, 가부시키가이샤 도시바 filed Critical 사토 후미오
Publication of KR950015376A publication Critical patent/KR950015376A/ko
Application granted granted Critical
Publication of KR0150500B1 publication Critical patent/KR0150500B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 다이나믹형의 메모리셀에 직렬 레지스터를 부가하고 직렬 액세스 메모리를 구성한 경우에 부가되는 직렬 레지스터의 칩면적을 저감함으로써 메모리칩의 비용을 절감한다.
다이나믹형의 셀어레이(C)A에 대응해서 설치되고, 이에 의해 데이터를 독출하는 다이나믹형의 직렬 레지스터(SR)에 대해 전송게이트 제어블록(X' ferCTL)으로부터의 제어에 의해 데이터가 독출되었을 때에 이 어드레스를 어드레스 비교블록(X' ferAdd)에 기억해두고, 리프레쉬 제어블록(RefCTL)에 의한 셀어레이(CA)의 리프레쉬중에 리프레쉬중의 어드레스를 어드레스 비교블록(X' ferAdd)에 줌으로써 기억된 어드레스와 리프레쉬 어드레스가 일치된 경우에 전송게이트 제어블록(X' ferCTL)을 통해 셀어레이(CA)의 데이터를 직렬 레지스터(SR)에 전송하고 직렬 레지스터(SR)의 데이터를 리프레쉬한다.

Description

메모리장치
제1도는 본 발명의 제1실시예에 따른 메모리장치의 1열의 블록도.
제2도는 제1도의 구성에 대한 동작을 설명하기 위한 타이밍도.
제3도는 제1도의 구성에 적용되는 회로기능 블록도.
제4도는 입출력부에 직렬레지스터를 갖춘 메모리 구성을 여러종류 나타낸 도면.
제5도는 일반적인 메모리의 구성도.
제6도는 제5도의 구성 영역(A)의 구성을 나타낸 종래의 블록도.
제7도는 제6도의 구성에 적용되는 회로기능 블록도이다.
* 도면의 주요부분에 대한 부호의 설명
WL(A), 지(B) : 워드선 B, /B : 비트선
SA : 센스증폭기 SR : 직렬 레지스터
TG : 전송게이트 SG : 선택게이트
DQ, 어드레스(N)Q : 데이터선 쌍 RefCTL : 리프레쉬 제어블록
WLCTL : 워드선 제어블록 X' ferCTL : 전송게이트 제어블록
X' fer ADD : 어드레스 비교블록 CA ; 셀어레이
[산업상의 이용분야]
본 발명은 메모리장치에 관한 것으로, 특히 다이나믹형의 기억셀을 갖춘 반도체 메모리에 적용하기에 적당한 메모리장치에 관한 것이다.
[종래의 기술 및 그 문제점]
반도체메모리의 용량이 커져감에 따라 보다 사용이 용이한 X16이나 X32라는 다비트 구성의 것이 요구되어 오고 있다. 또한, 데이터의 입출력을 고속으로 행하기 위해 직렬액세스등의 기능을 갖춘 것이 많이 되어오고 있다.
특히, 화상용의 데이터를 다루는 경우는 고속인 직렬 액세스가 불가결하게 된다. 이 때문에 메모리 내부에서는 데이터를 일괄해서 병렬전송하고 그런고로 다음에 직렬출력하는 구성이 적용되도록 되어 있다. 이것은 소위 데이터의 입출력부에 병렬-직렬 변환회로부를 설치하고 고속으로 데이터전송에 대응하도록 한 것이다. 따라서, 필드 메모리나 비디오RAM에서는 셀어레이의 1행분의 데이터를 일괄해서 기억하고 이로부터 직렬로 데이터를 출력하는 레지스터를 갖춘 것이 된다.
그러나, 메모리용량이 커져 다비트화가 진행되면 저소비전력과 고속화를 도모하기 위해 메모리셀을 다수의 메모리 어레이를 다수로 분할해서 설치하며, 선택된 메모리 어레이중에서 다시 목적으로 하는 셀을 선택하게끔한 구성이 적용되게 된다. 특히, 다이나믹형의 셀을 이용한 경우에는 셀에 보존된 미소한 데이터를 감지증폭하기 때문에 메모리셀을 감지 가능한 범위의 수의 셀수로 이루어진 셀어레이로 구분하는 것이 필수로 된다. 이와 같은 구성의 것에 직렬독출의 기능을 갖추도록 하면 각 셀어레이에 각각 병렬-직렬 변환을 위한 레지스터를 설치할 필요가 있다.
제5도는 일반적인 메모리의 구성도이며, 특히 4M의 비디오RAM의 구성을 예시하는 것이다. 이 메모리는 256kX16의 구성이다. 각 셀어레이 블록은 128K비트의 셀로 구성된다. 도면에 있어서 영역(B)이 병렬-직렬 변환을 위한 레지스터부를 나타내고 있고 각각이 256비트의 레지스터에 의해 구성되어 있다. 한편, 셀어레이의 영역(C)에는 메모리셀에 더해 감지 증폭 등의 셀 정보로 액세스하기 위한 기능이 포함된다.
제5도의 영역(C)과 영역(B)이 비교로부터도 알 수 있는 바와 같이 병렬-직렬 변환부를 포함하는 영역(B)이 칩 전체의 면적을 점유하는 비율은 적지 않다.
제6도는 제5도에 있어서, 영역(A)의 부분 결국 1열분의 레지스터를 골라내서 나타낸 블록도이다. 제6도에 나타낸 바와 같이 메모리셀(MC)에 접속되는 워드선WL(A), WL(B)에는 비트선(B, /B)을 매개로 센스증폭기(센스앰프;SA)가 접속된다. 그리고, 센스증폭기(SA)에는 전송게이트(TG)를 매개로 직렬 레지스터(SR)가 접속된다. 이 직렬 레지스터(SR)에는 고전위전원(Vcc)과 저전위전원(Vss)이 공급된다. 직렬 레지스터(SR)는 선택게이트(SG)를 매개로 데이터선 쌍(DQ, 어드레스(N)Q)에 접속된다. 전송게이트(TG)는 전송게이트신호(X' ferG)에 의해 온/오프제어되고, 선택게이트(SG)는 게이트 선택신호(니)에 의해 온/오프제어된다.
상기한 바와 같은 구성에 있어서 다음에 그 동작을 설명한다.
워드선(WL(A),WL(B))의 어느 하나가 상승하면 메모리셀(MC)의 데이터는 비트선(B) 또는 비트선(/B)으로 나온다. 이 셀데이터에 근거한 약간의 전위차는 센스증폭기(SA)에 의해 증폭된다. 이와 같은 동작은 메모리셀의 데이터의 리프레쉬 및 목적인 워드선(WL(A), WL(B))의데이터 독출에 있어서 공통으로 행해진다.
그리고, 독출 데이터의 직렬 레지스터(SR)로의 병렬 독출의 명령이 있는 사이클에서는 센스증폭기(SA)에 의한 센스동작의 후에 독출 데이터의 직렬 레지스터(SR)로의 데이터 전송이 행해진다. 즉, 센스증폭기(SA)에 의한 비트선(B, /B)의 충분한 감지가 진행된 후에, 전송게이트신호(X' ferG)를 상승시켜서 전송게이트(TG)를 열고 직렬 레지스터(SR)의 내용을 센스증폭기(SA)의 데이터로 바꿔써넣는다. 이 바꿔써넣는 동작은 예컨대 256비트의 레지스터의 전체에 대해 동시에 행해진다.
직렬 레지스터(SR)로의 데이터의 기록이 종료하면, 전송게이트(TG)는 닺혀진다. 그후, 직렬 레지스터(SR)와 데이터선쌍(DQ, 어드레스(N)Q)을 연결하는 선택게이트(SG)를 게이트선택신호(니)를 이용해서 하나씩 닫음으로써 데이터선쌍(DQ, 어드레스(N)Q)를 통해 외부에 직렬로 데이터가 전송된다.
더욱이, 직렬 레지스터(SR)는 CMOS구성의 플립플롭이며 한번 보존된 데이터는 고전위전원(Vcc), 저전위전원(Vss)으로부터의 전원공급이 생길때까지 유지된다.
제7도는 상기한 바와 같은 동작을 실현하기 위한 회로기능블록이다.
제7도에 있어서 워드선 제어블록(WLCTL)은 워드선(WL(A), WL(B))을 선택해서 셀어레이(CA)의 센스동작을 실행시키기 위한 제어를 행한다.
여기서, 선택되는 워드선(WL(A), WL(B))은 데이터전송 명령이 나오게 되는 사이클에서는 데이터 독출되는 행에 대응하는 것이며, 리프레쉬 명령이 나오게 되는 사이클에서는 일정한 순서로 전체의 워드선(WL(A), WL(B))이 일순적(一巡的)으로 선택되는 중의 하나이다.
또한, 전송게이트 제어블록(X' ferCTL)은 전송명령이 있던 사이클에서 전송해야 할 워드선의 어드레스를 워드선 제어블록(WLCTL)에 주고, 어드레스 지정된 셀어레이(CA)로부터 워드선(WL(A), WL(B)), 비트선(B, /B)을 통해 센스증폭기(SA)로 데이터를 감지시킨다. 다시, 센스증폭기(SA)에서 감지된 데이터를 전송게이트(TG)에 전송게이트신호(X' ferG)를 줌으로써 병렬-직렬 변환회로를 구성하는 직렬 레지스터(SR)에 전송된다.
한편, 리프레쉬 제어블록(RefCTL)은 전송 명령이 출력되고 있는 사이클 이외의 시간에 다이나믹셀에서 어느 셀어레이(CA)를 차례로 리프레쉬하기 위해 일정한 순서로 어드레스를 발생시키고, 이것을 지정된 어드레스에 대응하는 워드선(WL(A), WL(B))에 따라 각각의 워드선의 감지동작을 통해 리프레쉬를 실행한다.
종래의 메모리장치는 이상과 같이 구성되므로 직렬 레지스터(SR)의 칩면적을 점유하는 비율이 커진다는 문제점이 있다. 결국 범용의 DRAM 구조에 직렬 레지스터를 부가해서 필드메모리나 화상용의 메모리를 만드는 경우에 있어서도, 면적의 증대를 극력 억제할 필요가 있는 것은 당연하고, 칩면적의 저감 즉, 칩의 코스트를 내리는 것이 가장 중요한 것중의 하나가 되어 있다. 따라서, DRAM에 직렬 레지스터를 부가한 경우의 칩면적의 증대가 어느 정도를 지나 크게되어가면 직렬 레지스터를 부가한 메모리를 만드는 것보다도 범용의 DRAM을 사용한 쪽이 코스트가 들지 않는다는 것이 되어버린다. 이 때문에 종래부터 일반적인 DRAM 구성에 데이터의 직렬 독출용의 직렬 레지스터를 부가해도 칩면적의 증대를 최소한으로 억제한 구조의 실현이 큰 과제로 되어왔다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 다이나믹형의 메모리셀에 직렬 레지스터를 부가해서 직렬 액세스 메모리를 구성한 경우에 있어서 부가되는 직렬 레지스터의 칩면적이 극력 증대하지 않도록 해서 메모리칩의 비용저감을 가능하게 한 메모리장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명의 제1메모리장치는 행열 형상으로 메모리셀이 배열된 메모리셀 어레이(CA)와, 이 메모리셀 어레이의 1행분의 상기 메모리셀과의 사이에서 데이터의 교환을 행함과 더불어 외부와의 사이에서 데이터를 입출력하는 것이 가능한 레지스터, 상기 메모리셀 어레이의 1행분의 메모리셀로부터 상기 레지스터에 전송된 데이터가 유효한 기간중에 상기 레지스터중의 데이터를 리프레쉬하기 위해 먼저 상기 레지스터로 데이터 전송한 것과 동일행의 상기 메모리셀 어레이중의 메모리셀을 액세스하고 재차 상기 레지스터로 데이터 전송시키는 제어수단을 구비한 것으로서 구성된다.
본 발명의 제2메모리장치는 제1메모리장치에 있어서,
상기 메모리셀이 다이나믹형의 것이며, 상기 제어수단은 상기 메모리셀 어레이의 각행의 상기 메모리셀을 순차적으로 액세스해서 데이터의 리프레쉬 동작을 행하고 다시 상기 메모리셀 어레이중의 행중의 상기 레지스터로 데이터전송한 행의 어드레스를 기억유지하고, 이 행의 어드레스와 상기 메모리셀 어레이의 리프레쉬 동작대상으로서의 행어드레스를 비교하고, 일치된 경우에는 상기 메모리셀 어레이의 이 행의 상기 메모리셀로부터 상기 레지스터로 다시 데이터전송을 행하도록 하는 것으로서 구성된다.
본 발명의 제3메모리장치는 제1 또는 제2메모리장치에 있어서 상기 레지스터는 직렬 레지스터인 것으로서 구성된다.
본 발명의 제4메모리장치는 제1~제3의 1개의 메모리장치에 있어서 상기 레지스터는 트랜지스터로서 N채널 트랜지스터만을 갖춘 것으로서 구성된다.
본 발명의 제5메모리장치는 제1~제3의 1개의 메모리장치에 있어서 상기 레지스터는 트랜지스터로서 P채널 트랜지스터만을 갖춘 것으로서 구성된다.
(작용)
상기와 같이 구성된 본 발명은 메모리셀 어레이중의 1행분의 메모리셀 어레이와 레지스터와의 사이에서 데이터의 교환이 행해진다. 메모리셀 어레이의 1행분으로부터 레지스터로의 데이터전송시에 있어서는 전송된 데이터가 유효한 기간중에 상기와 동일 행의 액세스 및 전송이 행해지고 레지스터중의 데이터의 리프레쉬가 행해진다. 더욱이 상기 데이터 전송된 메모리셀 어레이의 행의 어드레스와 메모리셀 어레이의 리프레쉬 동작에 따른 행의 어드레스가 비교된다. 어드레스가 일치한 경우에는 상기 메모리셀 어레이의 행으로부터 상기 레지스터로 다시 데이터전송이 행해진다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 1실시예를 상세히 설명한다.
제1도는 본 발명의 1실시예에 따른 메모리장치의 블록도이며, 특히 메모리셀의 1열분의 구성을 나타낸 것이다. 제1도에 나타낸 바와 같이 직렬 레지스터(SR)로서는 n채널 CMOS트랜지스터만으로 구성되는 다이나믹형의 레지스터 구조를 적용하고 있다. 제1도에 있어서 제6도와 동일한 요소에는 동일부호를 붙이고 설명을 생략한다.
제1도의 구성에 의하면 직렬 레지스터(SR)로서 다이나믹형의 구조의 것을 채용했으므로, 제6도에 나타낸 직렬 레지스터(SR)와 비교해서 약 반(半分)의 회로규모로 실현할 수 있다. 결국 종래에 비해 직렬 레지스터(SR)의 칩면적은 약 절반으로 된다.
그러나, 이 반면 직렬 레지스터(SR)로서 데이터의 유지능력을 갖춘 플립플롭 구조 대신에 다이나믹형의 레지스터 구조를 채용했기 때문에 칩면적은 반(半分)의 면적이 되어도 데이터를 일정한 시간밖에 유지할 수 없다.
결국, 직렬 레지스터(SR)에 있어서의 데이터의 유지기간은 노드의 전하가 누설 등으로 빠져나가는 시간이며, 다이나믹셀의 전하가 빠져나가는 시각과 거의 동일하다. 여기서, 직렬 레지스터(SR)의 데이터를 유지하기 위해서는 다이나믹셀과 마찬가지로 데이터의 리프레쉬를 행할 필요가 있다.
그리고, 메모리셀(MC)은 다이나믹형이므로 리프레쉬 동작으로서 일정기간내에서는 어느 셀이 속하는 워드선(WL(A), WL(B))이 반도시 선택되고 센스 동작이 행해진다. 이 동작은 메모리셀(MC)의 데이터가 정보로서 충분히 확정되어 있는 사이에 행해진다. 이 동작을 행하는 기간을 다이나믹형으로 구성되는 직렬 레지스터(SR)의 데이터 유지기간과 메모리셀(MC)의 데이터의 유지기간의 어느 하나가 짧은 쪽으로 설정한다. 그러나, 양자의 기간은 거의 동일한 정도이며, 그 때문에 짧은 쪽의 기간을 상기 동작의 기간으로 해도 실제로는 리프레쉬를 빈번하게 해야한다는 문제가 발생할 염려는 없다.
이와 같이 설정된 기간내에 직렬 레지스터(SR)의 내용을 리프레쉬할 수 있으면 직렬인 데이터의 독출에 대해 CMOS형의 플립플롭과 마찬가지인 조건이 설정될 수 있다. 즉, 긴 주기에서의 데이터의 독출이나, 긴 독출중단에 대해서도 직렬 레지스터(SR)의 데이터를 보증할 수 있다.
제2도는 제1도에 있어서의 직렬 레지스터(SR)의 리프레쉬 동작의 설명도이다. 제2도에 있어서, (A)는 메모리셀로부터 데이터를 독출하기 때문에 나오는 데이터 전송명령, (B)는 센스증폭기(SA)의 센스데이터를 전송게이트(TG)를 통해 직렬 레지스터(SR)로 전송하는 전송게이트신호(X' ferG), (C)는 메모리셀로부터 데이터를 독출하기 때문에 메모리셀에 어드레스로서 주어지는 워드선 데이터 전송신호(X' feredWL), (D)는 메모리셀을 리프레쉬할 때에 메모리셀에 어드레스로서 주어지는 워드선 리프레쉬신호(RefWL)를 각각 나타낸 것이다.
데이터 전송명령이 없으면서 메모리셀(MC)로부터 직렬 레지스터(SR)에 대한 데이터의 전송이 없을 때에는 셀 리프레쉬의 사이클이 있는 주기에서 워드선을 순번으로 선택하면서 들어온다. 이것이 제2도(d)에 나타낸 워드선 리프레쉬신호(RefWL)이며, 어드레스(n,n+1,n+2,n+3,···,N-1,N,N+1)라고 하는 바와 같이 메모리셀의 어드레스를 순번으로 지정하면서 워드선(WL(A), WL(B))을 선택한다. 이 사이클을 통해 메모리셀은 리프레쉬된다.
다음에 데이터 전송의 사이클로 들어가면 제2도(a)에 나타낸 바와 같이 데이터 전송 명령이 입력된다. 이 사이클에서는 동도(C)에 나타낸 바와 같이 메모리셀의 전송해야 할 행의 어드레스 예컨대 어드레스(N)가 워드선 데이터 전송신호(X' feredWL)로서 주어진다. 그리고, 메모리셀에서는 이 어드레스(N)에 대응하는 워드선(WL(A), WL(B))이 선택되고 비트선(B, /B)을 매개로 메모리셀의 데이터가 센스증폭기(SA)에 감지된다. 다음에 제2도(b)에 나타낸 바와 같이 전송게이트신호(X' ferG)를 상승시키고, 전송게이트(TG)를 매개로 감지된 데이터를 직렬 레지스터(SR)로 전송한다.
그리고, 여기서 전송된 어드레스(N)의 메모리셀에 대해서는 리프레쉬가 행해진 것과 마찬가지의 작용이 있다. 마찬가지로 센스증폭기(SA)로부터 직렬 레지스터(SR)에 기록된 데이터는 이 시점을 기점으로 해서 일정 기간 유지된다.
이상과 같이 해서 데이터의 전송 사이클이 종료되어도 제2도(d)에 나타낸 바와같이 원드선 리프레쉬신호(RefWL)는 메모리셀의 어드레스를 순차적으로 선택하면서 워드선(WL(A), WL(B))을 순차 상승시켜 메모리셀의 리프레쉬 동작을 실행한다. 따라서, 그후에 전송사이클이 없는 경우, 이 리프레쉬 어드레스가 N으로 된 경우에 제2도(b)에 나타낸 바와 같이 전송게이트(X' ferG)를 상승시키고 전송게이트(TG)를 통해 센스증폭기(SA)의 데이터를 직렬 레지스터(SR)에 전송함으로써 메모리셀의 리프레쉬에 합해서 직렬 레지스터(SR)를 리프레쉬할 수 있다. 결국 직렬 레지스터(SR)의 데이터를 유지하고 연결할 수 있다.
더욱이, 메모리셀의 리프레쉬 사이클의 일순(一巡)시간은 직렬 레지스터(SR)의 데이터 유지시간과 메모리셀에 필요한 리프레쉬 기간이 짧은 쪽에 설정되고 있으므로 메모리셀 및 직렬 레지스터(SR)의 어느 하나의 데이터도 유지되게 된다. 또한, 메모리셀의 데이터전송에 있어서의 어드레스(N)에 대해서도 이것이 독출하기 위해 선택되고 나서 리프레쉬에 의해 다시 어드레스(N)가 선택되도록 되기까지의 기간은 메모리셀의 리프레쉬 기간을 넘지 않으므로 직렬 레지스터(SR)의 데이터는 확실히 유지된다.
제3도는 이상과 같은 동작을 실현하기 위한 회로기능 블록이다. 제3도에 나타낸 바와 같이 리프레쉬 제어블록(RefCTL), 워드선 제어블록(WLCTL), 전송게이트 제어블록(X' ferCTL)에는 어드레스 비교블록(X' ferAdd)이 접속되어 있다.
상기한 바와 같은 구성에 있어서 데이터 전송사이클에 있어서는 워드선 제어블록(WLCTL)으로부터 독출을 행하는 셀어레이(CA)의 어드레스에 대응하는 워드선(WL(A), WL(B))을 상승시킨다. 더불어 전송게이트 제어블록(X' ferCTL)로부터의 전송게이트신호(X' ferG)를 전송게이트(TG)에 줌으로써 셀어레이(CA)로부터의 데이터를 워드선(WL(A), WL(B))을 통해 감지하고, 이것을 센스증폭기(SA)로부터 전송게이트(TG)를 통해 직렬 레지스터(SR)에 데이터를 전송한다.
이때 전송게이트 제어블록(X' ferCTL)으로부터의 데이터 전송에 맞춰서 어드레스 비교 블록(X' ferAdd)은 어드선 제어블록(WLCTL)으로 지정된 셀어레이(CA)의 어드레스를 취입해서 기억해둔다.
한편 데이터 전송사이클이 아닌 경우, 리프레쉬 제어블록(RefCTL)에 의해 워드선 제어블록(WLCTL)에 순차 리프레쉬 어드레스를 주면서 순차 셀어레이(CA)의 리프레쉬가 행해진다.
이 리프레쉬 사이클 마다 워드선 제어블록(WLCTL)으로부터 셀어레이(CA)에 주어지는 어드레스를 어드레스 비교 블록(X' ferAdd)에서 기억된 어드레스와 비교하고 이들의 어드레스가 일치한 경우에는 전송게이트 제어블록(X' ferCTL)을 제어하고, 전송게이트신호(X' ferG)를 출력시킨다. 이 결과 센스증폭기(SA)와 직렬 레지스터(SR) 사이의 전송게이트(TG)가 열리고, 셀어레이(CA)로부터의 독출데이터가 센스증폭기(SA)로부터 전송게이트(TG)를 통해서 직렬 레지스터(SR)에 전송되며, 직렬 레지스터(SR)의 리프레쉬가 행해진다.
상술한 바와 같이 메모리 용량이 크게되며 셀어레이 수가 많게 되어 각 어레이 마다에 병렬-직렬변환을 위한 직렬레지스터를 설치할 필요가 있으며, 직렬 액세스 기능을 갖춘 메모리에서는 병렬-직렬 변환을 위한 레지스트의 구조를, 스테틱형에서 다이나믹형으로 할수록 이 부분의 칩면적을 반감할 수 있다. 이 경우, 데이터의 유지에 문제가 있지만 메모리셀의 리프레쉬 동작에 맞춰서 병렬-직렬 변환용의 레지스터를 리프레쉬하도록 구성하는 것으로 기능적으로는 스테틱형의 쉬프트 레지스터를 이용한 경우와 완전히 동일한 것을 실현할 수 있다.
한편, 여기서 상술한 바와 같은 구성이 특히, 유효하게 되는 경우에 대해 설명한다.
제4도는 입출력부에 직렬 레지스터를 갖춘 메모리의 구성을 여러 종류 나타낸 것이다.
동도(a)는 하나의 직렬 레지스터로부터 셀어레이에 데이터를 입력하고 다른 직렬 레지스터를 통해 셀어레이로부터 데이터를 독출하는 구조를 갖추고 있다. 이 메모리는 앞에 선기록, 선독출형의 소위 FIFO로 불리는 것이다.
이 구조에서는 셀어레이에 대해 2개 배치되는 직렬 레지스터에 대해 그 한쪽에 직렬로 데이터를 기록하는 순서대로 셀어레이에 1행씩 전송해서 행하며, 그후에 기록된 순서대로 셀어레이의 행 데이터를 갖춘 한쪽의 직렬 레지스터에 전송하고 이것을 직렬로 독출하는 것이다.
이 형식의 메모리에 있어서는 직렬입력되고 직렬출력된다고 하는 1개의 사이클이 완료되기까지는 셀어레이의 데이터가 재기록되는 일은 없다.
결국 직렬출력의 데이터가 전송된 셀어레이의 워드선의 어드레스의 데이터는 변화하지 않으므로 본 발명의 구성은 유효하게 적용된다.
한편, 동도(b)는 랜덤액세스 가능한 셀어레이에 대해 직렬로 데이터 출력하기 위한 직렬 레지스터를 갖추게한 구조의 메모리 소위 멀티포트 타잎의 메모리이다.
이 메모리에서는 직렬 레지스터를 통해 직렬로 데이터를 독출하고 있는 사이에 셀어레이부의 데이터를 독립으로 출력할 수 있는 것을 특징으로 하고 있으며, 직렬 레지스터에 전송된 워드선 어드레스의 셀데이터는 직렬 레지스터로부터 데이터가 독출되고 있는 사이에도 갱신되어 간다.
따라서, 이와 같은 경우 랜덤액세스 셀어레이의 리프레쉬와 직렬 레지스터의 리프레쉬를 동일한 데이터에 근거해서 행할 수는 없으므로 본 발명의 적용은 할 수 없게 된다.
이에 대해 동도(c)는 하나의 직렬 레지스터를 통해 셀어레이에 데이터를 기록하고 동일한 직렬 레지스터를 통해 데이터를 직렬로 독출하는 구조를 갖춘 메모리이다. 이 메모리에서는 직렬 입력의 기간과 직렬출력의 기간이 동시에 발생하는 일은 없다. 이 때문에 직렬인 데이터의 출력이 행해지고 있는 한 셀어레이의 데이터의 갱신은 없으므로 본 발명의 구성이 효과적으로 적용가능하다.
더욱이 상기 실시예에서는 직렬 레지스터(SR)로서 n채널 MOS트랜지스터에 의해 구성되는 다이나믹형의 레지스터를 적용한 구성을 예시했지만 p채널 MOS트랜지스터를 이용한 구성이라도 좋으며, 동일한 효과를 얻을 수 있는 것이다.
상기한 바와 같이 본 발명의 실시예에서는 다이나믹형의 메모리셀에 대해 데이터의 직렬 출력용에 대응해서 설치된 직렬 레지스터에 다이나믹형을 적용하고, 이 직렬 레지스터의 리프레쉬를 메모리셀의 리프레쉬에 맞춰서 실행함으로써 직렬 레지스터의 데이터를 유지하도록 구성되었으므로 직렬 레지스터부의 칩면적이 작아지며 비용용 저감할 수 있다. 한편, 본원 특허청구범위의 각 구성요건에 병기한 도면의 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로서, 본원 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 메모리셀 어레이로부터 레지스터로의 데이터 전송 후, 레지스터내의 데이터가 유효한 중에 상기의 데이터전송을 다시 행하고 데이터 리프레쉬하도록 했기 때문에 레지스터를 작은 면적의 것으로 해서 구성하고 메모리를 점유하는 레지스터의 면적을 크게 줄일 수 있다.

Claims (7)

  1. 행열 형상으로 메모리셀(MC)이 배열된 메모리셀 어레이(CA)와, 이 메모리셀 어레이(CA)의 1행분의 데이터의 교환을 상기 메모리셀과의 사이에서 행함과 더불어 외부와의 사이에서 데이터를 입출력할 수 있는 레지스터(SR) 및, 상기 메모리셀 어레이(CA)의 1행분의 메모리셀(MC)로부터 상기 레지스터(SR)에 전송된 데이터가 유효한 기간중에 상기 레지스터(SR)중의 데이터를 리프레쉬하기 위해 먼저 상기 레지스터로 데이터 전송된 것과 동일행의 상기 메모리셀 어레이(CA)중의 메모리셀을 액세스하고, 다시 상기 레지스터(SR)로 데이터 전송시키는 제어수단(RefCTL, WLCTL,X' ferCTL,X' ferAdd)을 구비된 것을 특징으로 하는 메모리장치.
  2. 제1항에 있어서, 상기 메모리셀(MC)이 다이나믹형의 것이며, 상기 제어수단(RefCTL, WLCTL,X' ferCTL,X' ferAdd)은 상기 메모리셀 어레이의 각 행의 상기 메모리셀을 순차적으로 액세스해서 데이터의 리프레쉬 동작을 행하고, 다시 상기 메모리셀 어레이(CA)중의 행내의 상기 레지스터로 데이터 전송된 행의 어드레스를 기억유지하고, 이 행의 어드레스와 상기 메모리셀 어레이(CA)의 리프레쉬 동작대상으로서의 행어드레스를 비교하고, 일치된 경우에는 상기 메모리셀 어레이(CA)의 이 행의 상기 메모리셀(MC)로부터 상기 F(SR)로 다시 데이터전송을 행하는 것을 특징으로 하는 메모리장치.
  3. 제1항 또는 제2항에 있어서, 상기 레지스터(SR)는 직렬 레지스터인 것을 특징으로 하는 메모리장치.
  4. 제1항 또는 제2항중 어느 한항에 있어서, 상기 레지스터(SR)는 트랜지스터로서 n채널 트랜지스터만을 갖춘 것을 특징으로 하는 메모리장치.
  5. 제1항 또는 제2항중 어느 한항에 있어서, 상기 레지스터(SR)는 트랜지스터로서 p채널 트랜지스터만을 갖춘 것을 특징으로 하는 메모리장치.
  6. 제3항에 있어서, 상기 레지스터(SR)는 트랜지스터로서 n채널 트랜지스터만을 갖춘 것을 특징으로 하는 메모리장치.
  7. 제3항에 있어서, 상기 레지스터(SR)는 트랜지스터로서 p채널 트랜지스터만을 갖춘 것을 특징으로 하는 메모리장치.
KR1019940030715A 1993-11-24 1994-11-22 메모리 장치 KR0150500B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-293577 1993-11-24
JP5293577A JP2937717B2 (ja) 1993-11-24 1993-11-24 メモリ装置

Publications (2)

Publication Number Publication Date
KR950015376A KR950015376A (ko) 1995-06-16
KR0150500B1 true KR0150500B1 (ko) 1998-12-01

Family

ID=17796541

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940030715A KR0150500B1 (ko) 1993-11-24 1994-11-22 메모리 장치

Country Status (5)

Country Link
US (1) US5537359A (ko)
EP (1) EP0654790B1 (ko)
JP (1) JP2937717B2 (ko)
KR (1) KR0150500B1 (ko)
DE (1) DE69417994T2 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3723615B2 (ja) * 1995-01-06 2005-12-07 株式会社ルネサステクノロジ ダイナミック型半導体記憶装置
US5930178A (en) * 1997-11-17 1999-07-27 International Business Machines Corporation Bitline voltage stabilization device and method
FR2819091B1 (fr) * 2000-12-29 2003-04-11 St Microelectronics Sa Rafraichissement de memoire dram
US7062761B2 (en) 2001-07-10 2006-06-13 Micron Technology, Inc. Dynamic arrays and overlays with bounds policies
US7127559B2 (en) * 2001-07-10 2006-10-24 Micron Technology, Inc. Caching of dynamic arrays

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62197992A (ja) * 1986-02-25 1987-09-01 Mitsubishi Electric Corp ダイナミツクｒａｍ
JPS63146293A (ja) * 1986-12-09 1988-06-18 Toshiba Corp 半導体記憶装置
JPH07107797B2 (ja) * 1987-02-10 1995-11-15 三菱電機株式会社 ダイナミツクランダムアクセスメモリ
JP2664810B2 (ja) * 1991-03-07 1997-10-22 株式会社東芝 メモリセルアレイ分割型半導体記憶装置

Also Published As

Publication number Publication date
JPH07147085A (ja) 1995-06-06
KR950015376A (ko) 1995-06-16
EP0654790B1 (en) 1999-04-21
DE69417994D1 (de) 1999-05-27
US5537359A (en) 1996-07-16
JP2937717B2 (ja) 1999-08-23
DE69417994T2 (de) 1999-09-16
EP0654790A3 (en) 1995-08-16
EP0654790A2 (en) 1995-05-24

Similar Documents

Publication Publication Date Title
KR960001778B1 (ko) 이중포트메모리 및 그 데이터 전송방법
US6144587A (en) Semiconductor memory device
US6563754B1 (en) DRAM circuit with separate refresh memory
KR970003230B1 (ko) 멀티포트 반도체 기억장치
US5644537A (en) Memory device and serial-parallel data transform circuit
KR910009550B1 (ko) 메모리 집적회로
US5717638A (en) Multi-port memory cells and memory with parallel data initialization
KR950000025B1 (ko) 이중 포트 dram 및 그 동작 방법
JPS60136086A (ja) 半導体記憶装置
KR19990002657A (ko) 강유전 메모리 장치
JP2880547B2 (ja) 半導体記憶装置
US4937788A (en) Semiconductor memory circuit with improved serial access circuit arrangement
US5029134A (en) Memory circuit with improved serial access circuit arrangement
JPS61160898A (ja) 半導体記憶装置
US6282142B1 (en) Semiconductor memory device
US6400631B1 (en) Circuit, system and method for executing a refresh in an active memory bank
KR0150500B1 (ko) 메모리 장치
JP3057747B2 (ja) 半導体メモリ装置
US5383160A (en) Dynamic random access memory
US5862072A (en) Memory array architecture and method for dynamic cell plate sensing
KR100306015B1 (ko) 랜덤억세스메모리에서의다중비트블록기록
KR960003591B1 (ko) 반도체 기억 장치
KR930000768B1 (ko) 반도체 기억장치
US7064993B2 (en) Semiconductor memory device with common I/O type circuit configuration achieving write before sense operation
KR950003604B1 (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090527

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee