KR930000768B1 - 반도체 기억장치 - Google Patents

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KR930000768B1
KR930000768B1 KR1019890017063A KR890017063A KR930000768B1 KR 930000768 B1 KR930000768 B1 KR 930000768B1 KR 1019890017063 A KR1019890017063 A KR 1019890017063A KR 890017063 A KR890017063 A KR 890017063A KR 930000768 B1 KR930000768 B1 KR 930000768B1
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도시유끼 오가와
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미쓰비시 뎅끼 가부시끼가이샤
시기 모리야
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 이 발명의 1실시예에 의한 듀얼 포트 메모리(dual-port memory)의 주요부의 구성을 표시하는 도면.
제2도는 동 실시예의 듀얼 포트 메모리의 전체 구성을 표시하는 블록도.
제3도는 제1도의 듀얼 포트 메모리의 리드(read) 전송을 설명하기 위한 타이밍 챠트.
제4도는 제1도의 듀얼 포트 메모리의 라이트(write) 전송을 설명하기 위한 타이밍 챠트.
제5도는 이 발명의 타의 실시예에 의한 듀얼 포트 메모리의 주요부분의 구성을 표시하는 도면.
제6도는 이 발명의 더욱 타의 실시예에 의한 듀얼 포트 메모리의 주요부의 구성을 표시하는 도면.
제7도는 이 발명의 더욱 타의 실시예에 의한 듀얼 포트 메모리의 주요부의 구성을 표시하는 도면.
제8도는 일반적인 듀얼 포트 메모리의 구성을 표시하는 블럭도.
제9도는 종래의 듀얼 포트 메모리의 주요부의 구성을 표시하는 회로도.
제10도는 제9도의 듀얼 포트 메모리의 리드전송을 설명하기 위한 타이밍 챠트.
제11도는 제9도의 듀얼 포트 메모리의 라이트 전송을 설명하기 위한 타이밍 챠트.
제12도는 2블록의 분할동작이 가능한 듀얼 포트 메모리의 구성을 표시하는 블록도.
제13도는 2블록의 분할동작이 가능하고 동시에 블록간에 있어 쌍방향이 데이타 전송이 가능한 듀어 포트 메모리의 구성을 표시하는 도면.
제14도는 제13도의 1개의 블록의 구성을 표시하는 도면.
제15a는 메모리셀의 평면 패턴을 모식적으로 표시한 도면.
제15b는 제15도a에 대응하는 회로도.
* 도면의 주요분에 대한 부호의 설명
100a : 메모리셀어레이 3a : 행디코더
4a : 열디코더 50a : 센스 앰프
51a : 스위치회로 70 : 데이타레지스터
120a : 전송게이트
Figure kpo00001
: 비트 선대
XO~X7: 워드선 MC : 메모리셀
DR : 레지스터, 더욱, 각 도면중 동일부호는 동일 또는 상당 부분을 표시한다.
이 발명은 반도체기억장치에 관한 것이고, 특히 랜덤 액세스(random access)가 가능한 메모리 및 데이타 래지스터(data resister)를 비치한 듀얼 포트 메모리에 관한 것이다.
제8도는 종래의 듀얼 포트 메모리의 구성을 표시하는 블록도이다.
듀얼 포트 메모리는 랜덤 액세스가 가능한 메트릭스(matrix)상의 메모리셀 어레이(memorysell array)와 시리얼 액세스(serial access)가 가능한 데이타 레지스터를 비치한 것이고, 예를들면 비디오(video)용의 프레임 메모리(frame memary)에 사용되고 있다.
제8도에 있어, 메모리셀 어레이(1)은 512행 및 (512×4)열에 배열된 복수의 메모리셀을 포함한다.
어드래스 버퍼(address buffer)(2)에는, 외부에서 어드래스 신호 AO~A8이 제공된다.
행디코더(3)는 어드래스 버퍼(2)에서 어드레스 신호를 받고, 메모리셀 어레이 (1) 내의 1행을 선택한다.
행디코더(4)는 어드래스 버퍼(2)에서 어드래스 신호를 받고, 메모리셀 어레이 (1) 내의 4열을 선택한다.
행디코더(3) 및 열디코더(4)에 의해 선택된 메모리셀 내의 데이타는, 센스 앰프(sense amplifier)·I/O 제어회로(5) 및 I/O 버퍼(6)를 통하여 데이타 입출력 단자(r)에 출력된다.
또, 데이타 입출력단자(r)에 제공된 4비트의 데이타(WIO0~WIO3)는 I/O 버퍼(6) 및 센스 앰프·I/O 제어회로(5)를 통하여, 행디코더(3) 및 열디코더(4)에 의해 선택된 메모리셀에 입력된다.
한편, 데이타 레지스터(7)는 1행에 배열된 복수의 레지스터로 이루어진다.
데이타 레지스터와 메모리셀 어레이(1)의 사이에는 1행의 데이타의 전송이 이루어진다.
어드래스 포인터(8)에는, 어드래스 버퍼(2)에서 제공되는 어드래스 신호가 셀된다.
시리얼데이트 셀렉터(9)는 어드래스 포인터(8)의 출력을 받고, 데이타 레지스터(7)의 4비트를 선택한다.
시리얼 데이타 셀렉터(9)는 데이타 레지스터(7)의 4비트를 순차 선택하는 시프트 레지스터 또는 어드래스 신호를 응답하여 데이타 레지스터(7)의 4비트를 선택하는 디코더로 구성된다.
시리얼I/O 버퍼(10)는, 시리얼 데이타 셀렉터(9)와 데이타 입출력단자(s)와의 사이에서 시리얼 입출력 데이타(SIO0~SIO3)의 전송을 한다.
타이밍 제네레이터(Timing generater)(11)는, 외부에서 로우 어드래스 스트로브(Row address strobe)신호(
Figure kpo00002
), 컬럼 어드래스 스트로브(Column address strobe) 신호(
Figure kpo00003
), 라이트 퍼 비트(Write per bit)/라이트 인 에이블(Write enable) 신호(
Figure kpo00004
), 데이타 트랜스퍼(Data transger)/아웃 프트 인 에이블 (Aut put en able) 신호(
Figure kpo00005
), 시리얼 콘트롤(Serial sontrol) 신호(SC) 및 시리얼 인 에이블 콘트롤(
Figure kpo00006
)를 받고, 각 부분의 동작을 제어하기 위한 각종 타이밍 신호를 발생한다.
제9도는 듀얼 포트 메모리에 포함되는 메모리셀 어레이의 주요부의 구성을 표시하는 회로도이다.
메모리셀 어레이(1)에는 복수의 비트선대(BL,
Figure kpo00007
)가 배치되어 있다.
그 비트 선대(BL,
Figure kpo00008
)에 교차하도록 복수의 워드선 및 2개의 더미 워드 (Dummy word)선 배치되어 있다.
제9도에 있어서는, 워드선(XO~X3) 및 더미 워드선(DX0,DX1)이 표시되어 있다.
각 워드선과 비트선(BL) 또는 비트선(
Figure kpo00009
)과의 교점에는 메모리셀(MC)이 설정되어 있다.
또, 더미 워드선(DXO)과 비트선(
Figure kpo00010
)과의 교점 및 더미워드선(DX1)과 비트선 (BL)과의 교점에는 더미셀(DC)이 설정되어 있다.
복수의 워드선은, 행디코더(3)에 접속되어 있다.
또, 각 비트선대(BL,
Figure kpo00011
)에는 P 채널 MOS 트랜지스터(Q1,Q2) 및 N채널 MOS트랜지스터(Q3,Q4)으로 구성되는 센스 앰프(SA)가 접속되어 있다.
복수의 센스 앰프(SA가 센스 앰프부(50)를 구성한다.
각 비트선대(BL,
Figure kpo00012
)는 N 채널 MOS 트랜지스터(Q5,Q6)를 통하여 데이타 입출입선대(DIO,
Figure kpo00013
)에 접속되어 있다.
트랜지스터(Q5,Q6)의 게이트에는, 열디코더(4)에서 열선택 신호가 제공된다.
복수의 트랜지스터(Q5,Q6)가 I/O 제어회로(60)를 구성한다.
한편, 각 비트선대(BL,
Figure kpo00014
)에는 N 채널 MOS 트랜지스터(Q7,Q8)로 구성되는 프리챠지(Pre-charge)회로(PR)가 접속되어 있다.
복수의 프리챠지회로(PR) 프리챠지 회로부(70)를 구성한다.
각 비트선(BL)에는 N 채널 MOS 트랜지스터(Q10~Q12) 및 인버터(G1,G2)로 구성되는 래지스터(DR)가, N 채널 MOS 트랜지스터(Q9)를 통하여 접속되어 있다.
복수의 트랜지스터(Q9)가 전송 게이트(12)를 구성한다.
복수의 레지스터(DR)가 데이타 레지스터(7)를 구성한다.
각 레지스터(DR)의 데이터선(DL,
Figure kpo00015
)은, 트랜지스터(Q11,Q12)를 통하여 각각 시리얼 입출력선대(SIO,
Figure kpo00016
)에 접속되어 있다.
각 레지스터(DR)의 트랜지스터(Q11,Q12)의 게이트에는 셀렉터 회로(SL)에서 선택신호가 주어진다.
복수의 셀렉터 회로(SL)이 시리얼 데이타 셀렉터를 구성한다.
다음은, 제10도 및 제11도의 타이밍 챠트를 참조하면서 제8도 및 제9도에 표시하는 듀얼 포트 메모리의 동작에 대해 설명한다.
제10도는, 듀얼 포트 메모리의 리트전송을 설명하기 위한 타이밍 챠트이다.
리드전송이란, 메모리셀(MC)에서 판독된 데이타를 데이타 레지스터에 전송하는 것을 말한다.
제10도에 있어서, 시간(t0)에는 비트선대(BL,
Figure kpo00017
)는 프리챠지 회로부(70)에 의해 소정의 프리챠지 전위(VBL)에 프리챠지 되어있다.
이 프리챠지 전위(VBL)는, 예를들면, 전원전위(Vcc)의 반분(半分) 즉, 1/2 Vcc 전위이다.
다음은 시간(t1)에서 이퀼라이즈 신호(EQ)가 「L」레벨(저레벨)이 되면, 비트선대(BL,BL)는 프로팅 상태가 된다.
시간(t2)에서 행디코더(3)에 의해 복수의 워드선 중 어느것의 전위가 올려진다.
예를들면, 워드선(X0)의 전위가 「H」레벨(고레벨)에 올라간다.
이것에 의해, 워드선(X0)에 접속되는 메모리셀(MC)낸의 데이터가, 각각 대응하는 비트선(BL)에 판독된다.
통상, 비트선의 용량은 메모리셀의 용량의 10배~20배 정도로 설정되어 있기 때문에, 비트선(BL,BL)간에 100mV 정도의 미소한 전위차가 생긴다.
동시에, 더미셀 판독신호(RD0)가 「H」레벨에서 「H」레벨에 변화한다.
이 더미셀 판독신호(RD0)는 워드선(X0)의 전위가 「H」레벨로 변화할때의 비트선에의 용량 결합에 의한 노이즈를 타소(打消)하기 위해 워드선(X0)의 전위와 반상으로 변화하는 것이다.
다음은, 시간(t3)에서 센스 앰프부(50)에 입력되는 센스 앰프 활성화신호 (SP,SP)가 각각 「H」레벨, 「L」레벨로 서서히 변환한다.
이것에 의해, 각 비트선대(BL,
Figure kpo00018
)에 생긴 미소한 전위차가 센스 앰프(SA)에 의해 검출된다.
시간(t4)에서는 비트선(BL,BL)중 일방의 전위가 완전히「H」레벨이 되어 타방의 전위가완전히 「L」레벨이 된다.
이와같이하여, 메모리셀(MC)에서 판독되는 데이타의 검출이 완료된다.
이시점에서, 메모리셀(MC)내의 데이타의 판독이 완료하지만, 리드전송 사이클에 있어서는 비트선 상의 데이타가 전송 게이트(12)를 통하여 데이타 레지스터(7)에 전송된다.
시간(t5)에 있어서, 레지스터 전송신호(RT)가 「L」레벨로 변화한다.
이것에 의해, 각 레지스터(DR)에 있어 데이타선(DL)과 인버터(G1)의 출력과의 사이가 전기적으로 절리된다.
동시에, 데이타 전송신호(DT)가 「H」레벨로 변화한다.
이것에 의해, 비트선(BL)상의 데이타가 레지스터(DR)의 데이타와 경합하는 일 없이, 데이타선(DL)에 전송된다.
다음은, 시간(t6)에서 데이타 전송신호(DT)는「L」 레벨, 레지스터 전송신호
(RT)는「H」레벨이 된다.
이것에 의해, 비트선(BL)과 데이타선(DL)이 전기적으로 절리되어, 각 레지스터 (DR)은 안정상태에 되돌아간다.
시간(t7)에서는, 워드선(X0)의 전위 「L」레벨이 되고 더미셀 판독신호(RD0)는 「H」레벨이 된다.
이것에 의해, 일련의 판동동작이 완료하고 각 메모리셀(MC)에는, 판독 데이타가 또다시 격납된다.
시간(t8)에서는, 이퀼라이즈 신호(EQ)가 「H」레벨이 되면, 각 비트선대 (BL,BL)는 또다시 프리챠지 전위(VBL)에 프리챠지된다.
제11도는, 듀얼 포트 메모리의 라이트전송을 설명하기 위해서의 타이밍 챠트이다.
라이트 전송이란, 리드전송과는 반대로, 데이타 레지스터(7)내의 데이타를 비트선(BL)에 전송하는 것을 말한다.
각 비트선(BL)의 용량은 레지스터(DR)의 용량에 비하여 5~10배 이상크다.
따라서, 센스 앰프(SA)의 동작후에 레지스터(DR)에서 비트선(BL)에 데이타를 전송하는 것은 곤란하다.
그래서, 통상 라이트 전송에 있어서는 센스 앰프(SA)의 동작전에 데이타 전송신호(DT)가 「H」레벨로 된다.
이것에 의해, 레지스터(DR)에 보유된 데이타에 의해 비트선(BL)상에 미소한 전위차가 발생한 후에, 센스 앰프(SA)가 활성화 된다.
제11도에 있어서, 시간(t0)에서는 각 비트선대(BL,
Figure kpo00019
)는 프리챠지 전위 (VBL)(1/2·Vcc전위)에 프리챠지 된다.
다음은 시간(t1)에서 이퀼라이즈 신호(EQ)가 「L」레벨이 된다.
이것에 의해, 비트선대(BL,
Figure kpo00020
)는 프로팅 상태가 된다.
시간(t2)에서는, 워드선(X0)의 전위 및 더미셀 판독신호(RD0)가 변화하면, 리드전송의 경우와 같이 각비트선대(BL) 상에는 메모리셀(MC)에 기억되었던 데이타가 판독되어, 각 비트선(BL,
Figure kpo00021
)간에 미소한 전위차가 생긴다.
그러나, 라이트 전송에 있어서는 리드전송과는 달리 동시에 데이타 전송신호 (DT)가 「H」레벨로 되어 레지스터 전송신호(RT)는 「H」레벨을 유지한다.
이것에 의해, 각 레지스터(DR)의 데이타선(DL)상의 데이타가 전송 게이트
(12)의 트랜지스터(Q9)를 통하여 비트선(BL)에 전송된다.
데이타선(DL)에 의한 전하 공급능이, 비트선(BL)에 의한 공급능력 보다도 강하기 때문에, 결과적으로 레지스터(DR)의 데이타에 의한 미소 전위차가 비트선(BL,BL)간에 생긴다. 시간(t3)에서는, 센스 앰프 활성화신호(SP,SN)가 변화하고 각 센스 앰프(SA)가 동작한다.
그결과, 각 비트선대(BL,
Figure kpo00022
)상의 미소 전위차가 증폭된다. 시간(t4)에서는,비트선대(BL,
Figure kpo00023
)의 일방의 전위가 완전히 「H」레벨이 되어, 타방의 전위가 완전히 「L」레벨로 되어 데이타의 검출이 완료된다. 시간(t5) 및 시간(t6)에서는, 리드전송의 경우와 동일하게 초기상태에 돌아온다. 그런데, 통상의 다이나믹 RAM(Random Access Memory)에 있어서는, 메모리셀 내의 데이타의 판독시에 센스 앰프에 의해 충·방전이 행하여 진다. 이 비트선의 충·방전에 의한 소비전력은, 그 다이나믹 RAM에 있어 소비되는 전력의 8~9활을 접하고 있다. 따라서, 메모리셀 어레이 및 센스 앰프부를 2분할로 하고, 동시에 그들을 따로따로 동작하게 함으로서 소비전력을 1/2가까이 까지 저감하게 할수 있다. 2블록의 분할동작(1/2분할동작)을 하는 듀얼 포트 메모리의 구성으로서, 예를들면 제12도에 표시되는 구성이 생각 된다.
제12도에 있어서, 설명을 간단히 하기 위해서 프리챠지 회로부, 데이타 섹레터 및 I/O 제어회로는 생략되어 있다. 또, 각 블록간에 접속되는 배선도 생략되어 있다. 제12도의 듀얼 포트 메모리에 있어서는, 메모리셀 어레이(1a), 행디코더(3a), 열디코더(4a), 센스 앰프(50a), 전송 게이트(12a) 및 데이타 레지스터(70a)를 포함하는 블록(A)와, 메모리셀 어레이(1b), 행디코더(3b), 열디코더(4b), 센스 앰프(50b), 전송 게이트(12b) 및 데이타 레지스터(70b)를 포함하는 블록(B)이 설정되어 있다. 1회의 판독 사이클에 있어서는, 블록(A) 및 (B)의 어느것이 일방만이 동작한다.
또, 리드전송 사이클 및 라이트 전송 사이클에 있어서도 동일하게 블록(A) 및 (B)의 어느것이 일방만이 동작한다. 더욱, 데이타의 판독 사이클에 있어서는 어느것의 워드선 전위를 「H」레벨로 하는 것에 의해 메모리셀 내의 데이타가 비트선 상에 판독되어, 그 비트선상의 전위가 센스 앰프의 동작에 의해 「H」레벨 또는 「L」레벨로 증폭된다. 이때문에, 비활성 상태의 메모리셀 어레이에 있어서는 워드선의 선택신호는 「L」레벨의 상태로 되어 있는 필요가 있기 때문에, 행디코더도 별도로 설정된다. 제12도의 듀얼 포트 메모리에 있어서는, 리드전송 및 라이트 전송에 의해, 블록(A)의 내부 및 블록(B)의 내부에 있어, 메모리셀 어레이와 데이타 레지스터와의 사이에서 데이타를 쌍방향으로 전송하는 것이 가능하다. 그러나, 블록(A)과 블록(B)와의 사이에서 데이타를 전송할 수는 없다.
예를들면, 블록(B)내의 메모리셀 어레이(1b)의 데이타를 데이타 레지스터
(70b)에 리드전송 한후, 그 데이타를 블록(A)내의 메모리셀 어레이(1a)에 라이트 전송하는 것은 불가능하다.
블록(A)와 블록(B)과의 사이에서 쌍방향에 데이타를 전송할 수가 있는 듀얼 포트 메모리가 제13도에 표시된다. 제13도의 듀얼 포트 메모리에 있어서는, 블록(A)와 블록(B)에 공통으로, 1개의 데이타 레지스터(70)가 설정되어 있다.
그때문에, 메모리셀 어레이(1a)와 메모리셀 어레이(1b)와의 사이에서, 데이타 레지스터(70)를 통하여 쌍방향의 데이타 전송이 가능해 진다. 제14도는, 제13도의 영역(C)의 구성을 모식적으로 표시한 도면이다. 제14도에 있어서는 메모리셀 어레이 (1a)의 평면 패턴이 모식적으로 표시되어 있다. 제14도에 있어서, 메모리셀 어레이 (1a)에는 복수의 비트선대(BL,
Figure kpo00024
)와 복수의 워드선(X0~X3)이 서로 교차하도록 배치되어 있다.
복수의 비트선(BL,
Figure kpo00025
)에는, 복수의 센스 앰프(SA)로 되는 센스 앰프가(50a)가 접속되어 있다. 또. 복수의 비트선(BL)은 복수의 B채널 MOS트랜지스터(Q9)로 되는 전송 게이트(12a)를 통하여 복수의 레지스터(DR)로 되는 데이타 레지스터(70)에 접속되어 있다.
제15a도는 제14도의 메모리셀 어레이(1a)에 포함되는 2개의 메모리셀(MC)의 평면 패턴을 모식적으로 표시한 도면이다.
제15b도는 제15a도에 대응하는 회로도이다. 제15a도 및 제15b도에 있어서, 메모리셀(MC)의 각각은 셀 커패시터(Cs) 및 액세스 트랜지스터(Qs)를 포함한다. 셀 커패시터(Cs)의 일방의 전극은, 액세스 트랜지스터(Qs) 및 컨닥트 홀(CH)을 통하여 비트선(BL)에 접속되어 있다. 셀 커패시터(Cs)의 타방의 전극에는, 셀 프레이트 전위 (VCP)가 제공된다. 액세스 트랜지스터(QS)의 게이트 전극은 워드선(WL)에 접속되어 있다. 상기와 같이, 제13도의 듀얼 포트 메모리에 있어서는 블록(A)와 블록(B)와의 사이에서 쌍방향의 데이타 전송이 가능하다.
그러나, 이 듀얼 포트 메모리에 있어서는 2블록의 분할동작(1/2 분할동작)은 가능하나, 3블록 이상의 분할동작은 불가능하다고 하는 결점이 있다.
즉, 제13도에 표시하는 것과 같이 1개의 데이타 레지스터에 대해 2개의 블록을 설정하는 것은 용이하나, 1개의 데이타 레지스터에 대해 3개 이상의 블록을 설정하는 것은 곤란하다.
이 발명의 목적은, 3블록 이상의 분할동작이 가능하고 동시에 블록간에서 쌍방향의 데이타 전송이 될수 있는 반도체 기억장치를 얻는 것이다.
이 발명에 관한 반도체 기억장치는, 메모리셀 어레이, 선택수단, 데이타 보유수단 및 접속수단을 구비한다. 메모리셀 어레이는, 복수의 비트선대 거기에 교차되도록 배치된 복수 워드선 및 복수의 비트선대와 복수의 워드선과의 교점에 설정된 복수의 메모리셀을 포함한다. 메모리 어레이는, 복수의 비트선군에 분할되어 있다. 복수의 비트선군의 각각은, 동수의 복수의 비트선대를 포함한다.
각 비트선군에 포함되는 복수의 비트선대에 각각 대응하고, 그것에 의해 복수의 조가 구성된다. 복수의 조의 각각은, 복수의 비트선군에 있어서의 대응하는 복수의 비트선대를 포함한다. 복수의 워드선의 각각은, 복수의 조 어느것에 대응해 있다.
메모리셀은, 각 워드선과 그 워드선에 대응하는 조에 포함되는 비트선대와의 교점에 설정되어 있다. 복수의 데이타 보유수단은, 복수의 비트선군에 대응하여 설정되어 있다.
선택수단은, 복수의 워드선의 어느것인가를 선택한다. 접속수단은, 선택수단에 의해 선택되는 워드선에 대응하는 조에 포함되는 비트선대를 대응하는 데이타 보유수단에 접속한다.
이 발명에 관한 반도체 기억장치에 있어서는, 복수의 비트선군에 있어 서로 대응하는 비트선대에 의해, 복수의 조의 각각이 구성된다. 이들 복수의 조가, 각각 복수의 메모리셀 어레이 블록을 구성한다.
또, 복수의 워드선의 각각은 이들의 복수조의 어느것인가에 대응하고 있다. 그때문에, 복수의 워드선의 어느것인가가 선택되면 그것에 대응하는 조가 선택된다.
따라서, 워드선의 선택에 의해서 메모리셀 어레이의 블록 분할동작이 가능하게 된다.
또, 각 비트선군에 대응하여 데이타 보유수단이 설정되어 있고, 각 비트선군에 있어 선택된 조에 속하는 비트선대가 대응하는 데이타 보유수단에 접속된다. 따라서, 복수의 메모리셀 어레이 블록과 공통의 데이타 보유수단과의 사이에서, 데이타 전송이 가능하게 된다.
[실시예]
이하, 이 발명의 실시예를 도면을 사용하여 상세하게 설명한다. 제2도는, 이 발명의 1실시예에 의한 듀얼 포트 메모리의 전체 구성을 표시하는 블록도이다.
이 듀얼 포트 메모리는, 블록A 및 B를 포함한다.
블럭A는, 메모리셀 어레이(100a), 행디코더(3a), 열디코더(4a), 센스 앰프부
(50a), I/O제어회로부(60a) 및 전송 게이트(120a)를 포함한다. 동일하게, 블록B는, 메모리셀 어레이(100b), 행디코더(3b), 열디코더(4b), 센스 앰프부(50b), I/O제어회로부(60b) 및 전송 게이트(120b)를 포함한다.
블록A 및 블록B에 공통으로, 1개의 데이타 레지스터(70) 및 1개의 시리얼 데이타 세렉터(80)가 설정되어 있다. X어드레스 버퍼(2a)는, 외부에서의 어드래스 신호(A0~A8)을 받고, 그것을 소정의 타이밍으로 행디코더(3a,3b) 및 블록 선택회로 (140)에 제공된다.
Y어드래스 버퍼(2b)는, 외부에서 어드래스 신호(A0~A8)를 받고, 그것을 소정의 타이밍으로 열디코더(4a,4b) 및 시리얼 어드래스 포인터(8)에 제공한다.
행디코더(3a,3b)는, 어드래스 신호에 응답하고 각각 메모리셀 어레이 (100a,100b) 내의 복수행의 어느것을 선택한다.
열디코더(4a,4b)는 어드래스 신호에 응답하여, 각각 메모리셀 어레이 (100a,100b) 내의 복수열의 어느건가를 선택한다.
I/O버퍼(6)는, I/O제어회로 60a 또는 60b와 데이타 입출력단자(r)외의 사이에서 입출력 데이타의 전송을 한다.
일방, 메모리셀 어레이(100a)와 데이타 레지스터(70)와의 사이에서는, 전송 게이트(120a)를 통하여 1행의 데이터와 전송이 행하여 진다.
또, 메모리셀 어레이(100b)와 데이타 레지스터(70)와의 사이에서는, 전송 게이트(120b)를 통하여 1행의 데이타의 전송이 행하여 진다. 시리얼 데이타 세렉터(80)는 시리얼 어드래스 포인터(8)의 출력을 받고, 데이타 레지스터(70)내의 어느것인가의 비트를 선택한다. 시리얼 데이타 세렉터(80)는, 쉽트 레지스터 또는 디코더로 된다.
시리얼(I/O) 버퍼(10)는, 데이타 레지스터(70)와 데이타 입출력단자(S)와의 사이에서, 시리얼 입추력 데이타의 전송을 행한다.
타이밍 제네레이터(110)는, 외부에서 로우 어드래스 스트로브 신호(
Figure kpo00026
), 컬럼 어드래스 스트로브 신호(
Figure kpo00027
), 데이타 트랜스퍼 신호(
Figure kpo00028
) 및 라이트 퍼 비트신호 (
Figure kpo00029
)를 받고, 각 부문의 동작을 제어하기 위한 각종 타이밍 신호를 발생한다.
시리얼 타이밍 제네레이터(13)는, 시리얼 콘트를 신호(SC) 및 시리얼 이네이블 신호(
Figure kpo00030
)를 받고, 주로 시리얼 동작을 제어하기 위해서의 각종 타이밍 신호를 발생한다. 블록 선택신호(140)는, 타이밍 제네레이터(110)에서의 타이밍 신호 및 X어드래스 버퍼(2a)에서의 어드래스 신호에 응답하여, 블록 선택신호를 발생한다.
신호 발생회로(15)는, 블록 선택신호 및 타이밍 신호에 응답하여, 데이타 전송신호(TA1,TA2,TB1,TB2)를 발생한다.
신호 발생신호(160)는, 블록 선택신호 및 타이밍 신호에 응답하여, 스위치 신호(SA1,SA2,SB1,SB2)를 발생한다. 신호 발생회로(170)는, 블록 선택신호 및 타이밍 신호에 응답하고, 센스 앰프 활성화신호(SPA,SNA,SPB,SNB)를 발생한다.
신호 발생회로(180)는, 타이밍 신호에 응답하고, 이퀼라이즈 신호(EQ)를 발생한다. 신호 발생회로(190)는, 타이밍 신호에 응답하고, 레지스터 전송회로(RT)를 발생한다.
더욱, 전위 발생회로(200)는, 셀 프레이트 전위(VCP) 및 프리챠지 전위(VBL)를 발생한다. 제1도는, 제2도에 있어 블록A의 주요부의 구성을 표시하는 도면이다.
제1도에는, 메모리셀 어레이(100a)의 평면 패턴이 목식적으로 표시되어 있다. 각 메모리셀(MC)의 회로구성은, 제15b에 표시되는 회로구성과 동일하다.
제1도에 있어서는, 데미셀(DC)은 생략되어 있으나, 그 구성은, 메모리셀(MC)의 구성과 동일하다.
메모리셀 어레이(100a)에 있어서, 비트선대(
Figure kpo00031
) 및 비트선대 (
Figure kpo00032
)가 1개의 비트선군을 구성한다. 메모리셀 어레이(100a)에는, 복수의 비트선군이 설정되어 있다.
각 비트선군에 있어서, 비트선대(
Figure kpo00033
) 및 비트선대(
Figure kpo00034
)가 서로 인접하도록 설정되어 있다. 비트선대(
Figure kpo00035
)는, N채널 MOS트랜지스터(Q21,Q22)를 통하여 비트선대(BL,BL)에 접속되어 있다.
또, 비트선대(
Figure kpo00036
)는 N채널 MOS 트랜지스터(Q23,Q24)를 통하여 비트선대(BL,BL)에 접속되어 있다. 트랜지스터(Q21,Q22)의 게이트에는 스위치 신호(SA1)가 주어지고, 트랜지스터(Q23,Q24)의 게이트에는 스위치 신호(SA2)가 주어진다. 복수의 트랜지스터(Q21~124)가 스위치 회로(51a)를 구성한다.
각 비트선대(BL,
Figure kpo00037
)에는, 센스 앰프(SA)가 접속되어 있다. 센스 앰프(SA)의 구성은, 제9도에 표시되는 구성과 동일하다. 각 센스 앰프(SA)에는, 센스 앰프 활성화신호(SPA,SNA)가 주어진다.
일방, 비트선대(
Figure kpo00038
) 및 비트선대(
Figure kpo00039
)의 각각에는, 프리챠지 회로(PR)가 접속된다. 프리챠지 회로 PR의 구성은, 제9도에 표시된 구성과 동일하다. 비트선(BL1,BL2)은, 각각 N채널 MOS트랜지스터(Q31,Q32)를 통하여 래지스터 DR의 데이타선(DL)에 접속되어 있다. 트랜지스터(Q31)의 게이트에서는 데이타 전송신호 TA1가 주어져, 트랜지스터(Q32)의 게이트에는 데이타 전송신호 TA2가 주어진다. 복수의 트랜지스터(Q31,Q32)가 전송 게이트(12a)를 구성한다.
또, 래지스터 DR의 구성은 제9도에 표시되는 구성과 동일하다. 복수의 래지스터 DR이, 데이타 래지스터(70)를 구성한다. 메모리셀 어레이(100a)에 있어서, 워드선 (X0,X1)의 각각과 비트선(BL1)과의 교점, 워드선(X2,X3)의 각각과 비트선(BL1)과의 교점, 워드선(X4,X5)의 각각과 비트선(BL2)과의 교점 및 워드선(X6,X7)의 각각과 비트선(BL2)과의 교점에 각각 메모리셀(MC)에 설정되어 있다.
즉, 가워드선과 4줄 마다의 비트선과의 교점에 메모리셀(MC)가 설정되어 있다. 더욱, 제1도에 있어서 각 비트선(BL1,BL2)은 레지스터(DR)에는 접속되어 있지 않으나, 비트선(BL1,BL2)의 각각이 레지스터(DR)의 데이타선(DL)(제9도 참조)에 접속되어도 좋다.
더욱, 제2도에 있어 블록 8의 구성은 표시되는 구성과 동일하다.
단, 블록 8에는 센스 앰프 활성화신호(SPA,SNA), 스위치신호(SA1,SA2) 및 데이타 전송신호(TA1,TA2)의 대신에, 센스 앰프 활성화신호(SPB,SNB), 스위치 신호(SB1,SB2) 및 데이타 전송신호(TB1,TB2)가 주어진다. 제1도에 있어서, 스위치 신호(SA1)가 「H」레벨이 되면, 비트선대(BL1,BL2)가 센스 앰프(SA)에 접속된다. 역으로, 스위치 신호(SA2)가 「H」레벨이 되면 비트선대(
Figure kpo00040
)가 센스 앰프(SA)에 접속된다.
일방, 데이타 전송신호(TA1)가 「H」레벨이 되면 비트선(BL1)이 레지스터
(DR)에 접속된다. 역으로, 데이타 전송신호(TA2)가 「H」레벨이 되면, 비트선
(BL2)이 레지스터(DR)에 접속된다.
즉, 복수의 비트선대 (
Figure kpo00041
)가 1개의 블록을 구성하고, 복수의 비트선대 (
Figure kpo00042
)이 타의 블록을 구성한다.
따라서, 제1도에 표시되는 블록 A는 2개의 블록을 포함하는 것이 되다. 그 때문에, 제2도에 표시되는 듀얼 포트 메모리는 4개의 블록을 포함하는 것이 된다.
다음은, 이 실시예의 듀얼 포트 메모리의 동작을 제3도 및 제4도의 타이밍 챠트를 참조하며 설명한다. 제3도는, 이 듀얼 포트 메모리의 리드전송을 설명하기 위해서의 타이밍 챠트이다. 제3도에 있어서, 시간(t0)에는 비트선대(
Figure kpo00043
) 및 비트선대 (
Figure kpo00044
)가 프리챠지 회로(PR)에 의해 프리챠지 전위(VBL)에 의해 프리챠지 되어 있다.
다음은, 시간(t1)에서 이퀼라이즈 신호(EQ)가 「L」레벨이 되면, 비트선대 (
Figure kpo00045
) 및 비트선대(
Figure kpo00046
)는 프로팅 상태가 된다.
동시에, 스위치 신호(SA1)가 「H」레벨에 올라가면, 이것에 의해, 비트선대 (
Figure kpo00047
)가 비트선대(BL,BL)에 접속된다.
이때, 스위치 신호(SA2)는 「L」레벨을 유지한다. 시간(t2)에서, 워드선(X0)의 전위가 「H」레벨이 되고 그 워드선(X0)에 접속되는 메모리셀(MC)의 데이타가, 각각 비트선(BL1)에 판독된다.
이것에 의해, 비트선(BL,BL)간에 미소한 전위차가 생긴다. 동시에, 더미셀 판독신호(RD0)가 「H」레벨에서「L」레벨로 변화한다.
다음은, 시간(t3)에서 센스 앰프 활성화신호(SPA,SNA)가 각각 「H」레벨, 「L」레벨로 변화한다.
그것에 의해 시간(t4)에는, 비트선(BL,BL)의 일방의 전위가 「H」레벨이 되고, 타방의 전위가 「L」레벨이 된다.
이와 같이하여, 메모리셀(MC)의 데이타의 판독이 완료한다. 시간(t5)에서, 레지스터 전송신호(RT)가 「L」레벨로 변화하고, 동시에 데이타 전송신호(TA1)가 「H」레벨로 변화한다. 이것에 의해, 비트선(BL1)상의 데이타선(DL)에 전송된다.
이때, 데이타 전송신호(TA2)는 「L」레벨을 유지한다.
다음은, 시간(t6)에서 데이타 전송신호(TA1)는 「L」레벨, 레지스터 전송신호 (RT)는 「H」레벨이 된다.
이것에 의해, 비트선(BL1)과 데이타선(DL)의 전기적으로 절리되어, 레지스터
(DR)는 안정상태에 되돌아온다. 시간(t7)에서, 워드선(X0)의 전위가 「L」레벨이 되고, 더미셀 판독신호(RD0)는「H」레벨이 된다.
이와 같이하여, 일련의 판독 동작은 완료하고, 메모리셀(MC)에는, 판독된 데이타가 또다시 격납된다. 시간(t8)에서, 이퀼라이즈 신호(EQ)가 「H」레벨이 되면 비트선대(
Figure kpo00048
) 및 비트선(
Figure kpo00049
)가 또 다시 프리챠지 전위(VBL)에 프리챠지 된다. 동시에, 스위치 신호(SA1)가 「L」레벨로 변화한다. 제4도는, 이 듀얼 포트 메모리의 라이트 전송을 설명하기 위해서의 타이밍 챠트이다. 제4도에 있어서, 시간(t0)에서는, 비트선대(
Figure kpo00050
) 및 비트선(
Figure kpo00051
)는, 프리챠지 전위(VBL)에 프리챠지 되어있다.
다음은, 시간(t1)에서 이퀼라이즈 신호(EQ)가 「L」레벨이 되면, 비트선대 (
Figure kpo00052
) 및 비트선대(
Figure kpo00053
)는 프로팅 상태가 된다. 동시에 스위치 신호 (SA1)가 「H」레벨로 올라간다. 이것에 의해, 비트선대(
Figure kpo00054
)가 비트선대 (
Figure kpo00055
)에 접속된다.
이때, 스위치 신호(SA2)는 「L」레벨을 유지한다. 시간(t2)에서, 워드선(X0)의 전위 및 더미셀 판독 신호(RD0)가 변화하면, 리드전송의 경우와 동일하게 비트선(BL1)에는, 메모리셀(MC) 내의 데이터가 판독된다. 이것에 의해, 비트선 (
Figure kpo00056
)간에 미소한 전위차가 생긴다.
동시에, 데이타 전송신호(TA1)가 「H」레벨로 올라간다. 이것에 의해, 비트선 (BL)이 레지스터(DR)의 데이터선(DL)에 접속된다.
이때, 데이타 전송신호(TA2)는 「L」레벨을 유지한다. 또, 리드전송의 경우와 달리 레지스터 전송신호(RT)는 「H」레벨을 유지한다.
이것에 의해, 레지스터(DR)에 유지되었던 데이타에 의한 미소 전위차가, 비트선(BL,
Figure kpo00057
)간에 생긴다. 다음은, 시간(t3)에서 센스 앰프 활성화신호(SPA,SNA)가 변화하고, 센스 앰프(SA)가 동작한다.
그 결과, 비트선(
Figure kpo00058
)간의 미소 전위차가 증폭된다. 시간(t4)에서는, 비트선대(
Figure kpo00059
)의 일방의 전위가 완전히 「H」레벨이 되고, 타방의 전위가 완전히 「L」레벨이 된다.
이것에 의해, 데이타의 검출이 완료한다. 시간(t5) 및 시간(t6)에서는, 리드전송의 경우와 동일하게 초기상태에 되돌아 간다.
이와 같이, 상기 실시예에 있어서는 워드선의 선택에 의해, 복스의 비트선대
(
Figure kpo00060
) 및 복수의 비트선대(
Figure kpo00061
)의 어느것 한방이 선택된다. 스위치 신호(SA1) 또는 스위치 신호(SA2)를「H」레벨로 하는 것에 의해, 선택된 비트선대가 센스 앰프(SA)에 접속된다. 그것에 의해, 메모리셀 어레이에 포함되는 복수의 비트선대 중 반분의 비트선대가 활성화 된다.
또, 데이타 전송신호(TA1) 또는 데이타 전송신호(TA2)를「H」레벨로 하는 것에 의해, 선택된 비트선대가 레지스터(DR)에 접속된다.
이것에 의해, 선택된 비트선대와 레지스터(DR)와의 사이에서 데이타의 전송이 행하여 진다. 따라서, 블록 A 및 블록 B의 각각에 있어서 2블록의 분할동작(1/2 분할동작)이 가능하게 된다.
또, 선택된 비트선대를 공통의 데이타 레지스터(70)에 접속하는 것이 가능하게 된다. 결과로서, 제2도에 표시하는 듀얼 포트 메모리는 4블록의 분할 동자(1/4 분할동작)이 강능하게 된다. 제5도는, 이 발명의 타의 실시예에 의한 듀얼 포트 메모리의 주요부의 구성을 표시하는 도면이다. 이 실시예의 듀얼 포트 메모리에 있어서는, 제1도의 듀얼 포트 메모리와 동일하게, 4블록의 분할동작이 가능하다.
이 실시예에 있어서는, 1개의 비트선군에 포함되는 비트선(BL1) 및 비트선 (BL2)이 서로가 인접하여 있고, 비트선(
Figure kpo00062
) 및 비트선(
Figure kpo00063
)가 서로 인접하여 있다. 이 듀얼 포트 메모리의 기타 구성은, 제1도의 동일 포트 메모리의 구성과 동일하다. 제6도는, 이 발명의 더욱 타의 실시예에 의한 듀얼 포트 메모리의 주요부의 구성를 표시하는 도면이다. 제6도의 메모리셀 어레이(100a)에 있어서는, 3블록의 분할동작(1/3 분할동작)이 가능하게 된다.
따라서, 이 실시예의 동일 포트 메모리에 있어서는 결과로서, 6블럭의 분할동작 (1/6 분할동작)이 가능하게 된다. 제6도에 있어서, 1개의 비트선군은 비트선대 (
Figure kpo00064
), 비트선대(
Figure kpo00065
) 및 비트선대(BL3,BL3)를 포함한다. 각 비트선군에 있어서, 비트선대 (
Figure kpo00066
), 비트선대(
Figure kpo00067
) 및 비트선대(BL3,BL3)가 순서로 배열되어 있다. 이 실시예에 있어서 새로이 설정된 비트선대(BL3,BL3)는 N채널 MOS트랜지스터(Q25,Q26)를 통하여, 비트선대(
Figure kpo00068
)에 접속되어 있다. 트랜지스터(Q25,Q26)의 게이트에는, 스위치 신호(SA3)가 주어진다.
일방, 비트선 BL3은 N채널 MOS 트랜지스터(Q33)를 통하여 DR의 데이타선 (DL)에 접속되어 있다. 트랜지스터(Q33)의 게이트에는 데이타 전속신호(TA3)가 주어진다. 제7도는, 이 발명의 더욱 타의 실시예에의한 듀얼 포트 메모리의 주요부의 구성을 표시하는 도면이다. 이 실시예의 듀얼 포트 메모리에 있어서는, 제6도의 듀얼 포트 메모리와 동일하게, 6블록의 분할동작이 가능하다.
이 실시에에 있어서는, 1개의 비트선군에 포함되는 비트선(BL1,BL2,BL3)이 서로가 인접하도록 설정되어 있고, 비트선(
Figure kpo00069
,
Figure kpo00070
,
Figure kpo00071
)이 서로 인접하도록 설명되어 있다. 제7도의 듀얼 포트 메모리의 기타 구성은, 제6도의 듀얼 포트 메모리의 구성과 동일하다.
이와 같이, 이 발명의 실시예에 의한 듀얼 포트 메모리에 있어서는, 스위치 회로(51a)등의 배선을 복잡하게 하는 것이 없고, 2블록 이상의 분할동작이 가능하고 동시에 그들의 블록간에서의 쌍발향의 데이타 전송이 가능하게 된다.
이상과 같이. 이 발명에 의하면 복수의 비트선군에 있어 서로가 대응하는 비트선대에 의한 복수조의 각각이 구성되어, 동시에 각 워드선이 복수조의 어느것에 대응하여 있다. 또, 복수의 비트선군에 대응하여 복수의 데이타 유지수단이 설정되어, 각 비트선군에 있어 선택된 조에 속하는 비트선대가 대응하는 데이타 유지수단에 접속된다.
따라서, 배선 패턴을 복잡하게 하는일 없이 워드선의 선택에 의한 메모리셀 어레이 블록의 분할동작이 가능하고, 동시에 복수의 블록과 공통의 데이타 유지 수단과의 사이에서 쌍방향의 데이타 전송이 가능한 반도체 기억장치가 얻게 된다.

Claims (1)

  1. 복수의 비트선대 상기 복수의 비트선대에 교차하도록 배열된 복수의 워드선 및 상기 복수의 비트선대와 상기 복수의 워드선과의 교점에 설정된 복수의 메모리셀을 포함하는 메모리셀 어레이를 비치하고 상기 메모리셀 어레이는 각각이 동수의 복수의 비트선대를 포함하는 복수의 비트선군에 분할되어 있고 상기 각 비트선군에 포함되는 상기 복수의 비트선대는 타의 비트선군에 포함되는 상기 복수의 비트선대에 대응하고 그것에 의해 각각이 상기 복수의 비트선군에 있어 서로가 대응하는 복수의 비트선대를 포함하는 복수의 조가 구성되어 상기 복수의 조의 어느것에 대응하여 있고 상기 메모리셀은 상기 각 워드선과 그 워드선에 대응하는 상기 조에 포함되는 비트선대와의 교점에 설정되어 있고 상기 복수의 워드선의 어느것인가를 선택하는 선택수단, 상기 복수의 비트선군에 대응하여 설정된 복수의 데이타 유지수단 및 상기 선택수단에 의해 선택되는 워드선에 대응하는 상기 조에 포함되는 비트선대를 대응하는 상기 데이타 유지수단에 접속하는 접속수단을 더욱 비치하는 반도체 기억장치.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0821233B2 (ja) 1990-03-13 1996-03-04 株式会社東芝 画像メモリおよび画像メモリからデータを読み出す方法
US5687132A (en) * 1995-10-26 1997-11-11 Cirrus Logic, Inc. Multiple-bank memory architecture and systems and methods using the same
JPH1031886A (ja) * 1996-07-17 1998-02-03 Nec Corp ランダムアクセスメモリ
US6388931B1 (en) * 1999-02-25 2002-05-14 Micron Technology, Inc. Dummy wordline for controlling the timing of the firing of sense amplifiers in a memory device in relation to the firing of wordlines in the memory device
US7903678B2 (en) * 2004-12-13 2011-03-08 Bt Ins, Inc. Internet protocol address management system and method
US7623547B2 (en) * 2004-12-13 2009-11-24 Bt Ins, Inc. Internet protocol address management system and method
US7746701B2 (en) * 2008-01-10 2010-06-29 Micron Technology, Inc. Semiconductor memory device having bit line pre-charge unit separated from data register

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4347587A (en) * 1979-11-23 1982-08-31 Texas Instruments Incorporated Semiconductor integrated circuit memory device with both serial and random access arrays
US4616310A (en) * 1983-05-20 1986-10-07 International Business Machines Corporation Communicating random access memory
JPS59223994A (ja) * 1983-06-03 1984-12-15 Hitachi Ltd ダイナミツク型ｒａｍ
US4729119A (en) * 1984-05-21 1988-03-01 General Computer Corporation Apparatus and methods for processing data through a random access memory system
JPS6148200A (ja) * 1984-08-14 1986-03-08 Fujitsu Ltd 半導体記憶装置
JPS61160898A (ja) * 1985-01-05 1986-07-21 Fujitsu Ltd 半導体記憶装置
US4731758A (en) * 1985-06-21 1988-03-15 Advanced Micro Devices, Inc. Dual array memory with inter-array bi-directional data transfer
US4796222A (en) * 1985-10-28 1989-01-03 International Business Machines Corporation Memory structure for nonsequential storage of block bytes in multi-bit chips
JPS62194561A (ja) * 1986-02-21 1987-08-27 Toshiba Corp 半導体記憶装置
JPS62231495A (ja) * 1986-03-31 1987-10-12 Toshiba Corp 半導体記憶装置
JPS62252590A (ja) * 1986-04-24 1987-11-04 Ascii Corp メモリ装置
JPS62287497A (ja) * 1986-06-06 1987-12-14 Fujitsu Ltd 半導体記憶装置
JPH0740430B2 (ja) * 1986-07-04 1995-05-01 日本電気株式会社 メモリ装置
JPS6353579A (ja) * 1986-08-23 1988-03-07 Canon Inc 現像装置
JPS63104296A (ja) * 1986-10-21 1988-05-09 Nec Corp 半導体記憶装置
JPS63225990A (ja) * 1987-03-16 1988-09-20 Hitachi Ltd 半導体記憶装置
JPS63259893A (ja) * 1987-04-16 1988-10-26 Sony Corp メモリ装置
US4875196A (en) * 1987-09-08 1989-10-17 Sharp Microelectronic Technology, Inc. Method of operating data buffer apparatus
JPS6468851A (en) * 1987-09-09 1989-03-14 Nippon Electric Ic Microcomput Semiconductor integrated circuit
JPH0760595B2 (ja) * 1988-01-12 1995-06-28 日本電気株式会社 半導体メモリ
US4891794A (en) * 1988-06-20 1990-01-02 Micron Technology, Inc. Three port random access memory
US5138705A (en) * 1989-06-26 1992-08-11 International Business Machines Corporation Chip organization for an extendable memory structure providing busless internal page transfers

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