JPS62252590A

JPS62252590A - メモリ装置

Info

Publication number: JPS62252590A
Application number: JP9564586A
Authority: JP
Inventors: Takatoshi Ishii; 石井　孝寿
Original assignee: ASCII Corp
Current assignee: ASCII Corp
Priority date: 1986-04-24
Filing date: 1986-04-24
Publication date: 1987-11-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、画像表示装置のフレームバッファメモリと
して使用するのに好適なメモリ装置に係り、特に、いわ
ゆるデュアルポートメモリと呼ばれるメモリ装置の改善
に関する。

［従来の技術］画像表示の分野におい°ては、ＣＰＵからの指令によっ
てフレームバッファメモリ上に描かれた図形、文字等の
画像データを、表示コントローラによって逐次読み出し
、ラスクスキャン方式の表示装置に表示するようにした
装置が広く用いられている。

この種の表示装置では、ＣＰＵ側からのアクセスと表示
コントローラ側からのアクセスとが競合する。このため
、水平走査や垂直走査の帰線期間に限ってＣＰＵからの
アクセスを許可するようにしたり、メモリアクセスタイ
ミングをいくつかのタイムスロットに分割して、特定の
タイムスロットをＣＰＵに割り当て、残りのタイムスロ
ットを表示コントローラに割り当てるといった手法をと
っている。

しかしながら、上記いずれの方法によってらＣＰＵ側か
らのアクセスは著しく制限されていた。

そこで近年、ＣＰＵ側からのアクセスと表示コントロー
ラ側からのアクセスとを並行して行うことのできるデュ
アルポートメモリが広く用いられるようになってきた。

このデュアルポートメモリは、通常のＲＡＭと同様の書
き込み、読み出しが可能なランダムボートの他に、デー
タのシリアル人出力ができるシリアルボートをも有し、
ランダムボートを用いてＣＰＵからのアクセスを行い、
シリアルボートを用いて表示コントローラからのアクセ
スを行えるようになっている（日経エレクトロニクス、
１９８５年５月２０日号、ｎｏ、　３６９　、ｐｐ。

１９５〜２１９参照）。

第５図は、この種のデュアルポートメモリの一例を示す
ブロック図である。図において、１〜４は各々２５６行
×２５６列のメモリセルアレイであり、メモリセルアレ
イ１〜４内のデータは、ランダムアクセスおよびシリア
ルアクセスの２種類のモードでアクセスできるようにな
っている。

まず、通常のランダムアクセスモードにおいては、メモ
リセルアレイ１〜４のアドレスは、アドレスバッファ５
から順次供給される行アドレスと列アドレスを、ロウデ
コーダ６とコラムデコーダ＋１〜１４とてデコードして
得られる。そして、各メモリセルアレイ１〜４の同一ア
ドレスから読み出された４ビツトのデータは、センスア
ンプ・Ｉ１０ゲート１５〜１８を介して、人出力バッフ
ァ２１〜２４へ転送され、出力データ１００〜Ｉ０３と
して外部へ出力される。

一方、メモリセルアレイ１〜４への書き込みデータ１０
０〜１０３は、人出力バッファ２１〜２４からセンスア
ンプ・Ｉ１０ゲート１５〜１８へ４ビット単位で送られ
て書き込まれる。このように、上記構成要素Ｉｆ−１８
および２１〜２４によって、４而のメモリセルアレイ１
〜４の任意のアドレスに、４ビット同時にデータを書き
込み、また読み出すことかできる。すなわち、一般のＲ
ＡＭと同様にランダムライトおよびランダムリード可能
な構成となっている。

次に、シリアルアクセスモードについて説明する。まず
、各メモリセルアレイ１〜４には、長さが２５６ビツト
のデータレジスタ３１〜３４が接続され、メモリセルア
レイ１〜４と行単位でデータ転送ができるようになって
いる。すなわち、メモリセルアレイ１〜４に書き込まれ
たデータが行単位でデータレジスタ３１〜３４に転送（
リードデータ転送）されるとともに、データレジスタ３
１〜３４にシリアル人力されたデータかメモリセルアレ
イ１〜４に行単位で転送（ライトデータ転送）されて書
き込まれるようになっている。

また、データレジスタ３１〜３４にはポインタ３５〜３
８が付属し、データレジスタ３１〜３４の２５６ビツト
の内のどのビットを入出力するか（ビットアドレス）を
指定する。このポインタ３５〜３８は、アドレスバッフ
ァ５から供給される列アドレスを初期値とし、シリアル
コントロールクロックＳＣをカウントする２５６進（８
ビツト）のカウンタであり、カウント値がデータレジス
タ３１〜３４のビットアドレスとなる。

そして、シリアル出力の場合は、データレジスタ３１〜
３４にリードデータ転送されたデータが、前記初期値の
示すビットアドレスから始めて順次シリアル人出力バッ
ファ４１〜４４に送られ、シリアル出力データＳＤＯ〜
ＳＤ３として出力される。一方、シリアル入力の場合は
、ポインタ３５〜３８によって指示されたデータレジス
タ３１〜３４のビットアドレスへ、シリアル入力データ
ＳＤＯ〜ＳＤ３がシリアル人出力バッファ４１〜４４を
介して順次シリアル人力され、シリアル入力が終了した
時点で、データレジスタ３１〜３４からメモリセルアレ
イ１〜４へ一括ライトデータ転送される。こうして、行
データの任意のビットアドレスからシリアル入出力でき
るようになっている。

なお、第５図中、４５は行アドレスストローブ信号ＲＡ
Ｓ、または列アドレスストローブ信号ＣＡＳによって起
動されるクロックジェネレータ、４６はリフレッシュア
ドレスを順次出力するリフレッシュアドレスカウンタ、
４７はデータ書き込み時にクロックを出力するライトク
ロックジェネレータ、４８はメモリセルアレイＩ〜４と
データレジスタ３（〜３４との間のデータ転送を制御す
る転送コントロールである。

第６図は、上述した従来のデュアルポートメモリの動作
を示すタイミングチャートである。

まず、通常のランダムアクセスを行う場合は、行アドレ
スストローブ信号ＲＡＳの立ち上がり時点で、出力イネ
ーブル信号ＯＥを“０“としてランダムアクセスである
ことを指示するとともに（同図（ｆ））、メモリセルア
レイ１〜４の行アドレスを指示する（同図（Ｃ））。ま
た、列アドレスストローブ信号ＣＡＳの立ち上がり時点
で、列アドレスを指示する（同図（Ｃ））。これにより
、メモリセルアレイＬ〜４とデータレジスタ３１〜３４
との間のデータ転送は行なわれず、通常の読み出しまた
は書き込みが行なわれる。すなわち、信号ＲＡＳ。

ＣＡＳによって、行アドレスがロウデコーダ６に、列ア
ドレスがコラムデコーダ１１〜１４にそれぞれセットさ
れ、メモリセルアレイｌ〜４の該当アドレスから、４ビ
ツトのデータ１００〜１０３の読み出し、または書き込
みが実行される（同図（ｅ）参照）。

次に、信号ＲＡＳの立ち上がり時点で、出力イネーブル
信号ＯＥを“Ｉ”としてデータ転送を指示するとと乙に
、行アドレスを指定すると、データ転送ザイクルに入り
、出力イネーブル信号ＯＥの立ち下がりによって、行ア
ドレスで指定された行データが、メモリセルアレイ１〜
４からデータレジスタ３１〜３４に一括り−ドデータ転
送されろ。

なお、このときの列アドレスは、ポインタ３５〜３８に
シリアル出力スタードアドレスを初期設定するのに用い
られる。

こうしてデータレジスタ３１〜３４に転送されたデータ
は、同図（ｇ）〜（ｉ）に示すように、シリアルイネー
ブル信号ＳＥ！ｌ＜’ｌ”の間シリアル出力される。す
なわち、シリアルコントロールクロックＳＣによって、
ポインタ３５〜３８のビットアドレスが１ずつ更新され
、このビットアドレスにより指示されたデータレジスタ
３１〜３４内のデータが、シリアル入出力バッファ４１
〜４４から、シリアルデータＳＤ、−５Ｄ３として４ビ
ット単位で出力される。なお、シリアル入力もほぼ同様
に行なわれ、データレジスタ３１〜３４に入力されたシ
リアル人力データは、ライトデータ転送によってメモリ
セルアレイ１〜４に書き込まれる。

［発明が解決しようとする問題点］ところで、上述した従来のデュアルポートメモリにおい
ては、次のような問題があった。

（１）第６図（ｆ）、（ｈ）に示すように、シリアル出
力を連続させる場合、出力イネーブル信号ＯＥとシリア
ルコントロールクロックＳＣとの同期を取らなければな
らなかった。すなわち、図の時間ｔｓＤＤとｔＳＤＨと
をいずれら１０ｎｓ以上に設定しなければならない。こ
のため、タイミング合わせをしなければならなず、回路
設計上の制約となり、困難を生じた。

（２）メモリセルアレイ１〜４の行データの一部だけを
シリアル入力で書き替えることはできない。

これを行なうためには、上記行データをまずデータレジ
スタ３１〜３４にリードデータ転送し、書き替えを行な
う部分だけを、データレジスタ３１〜３４にシリアル入
力して書き替え、次にデータレジスタ３１〜３４からメ
モリセルアレイ１〜４の元の行にライトデータ転送によ
って戻すといった順序で書き替えればよいが、従来のデ
ュアルポートメモリでは、メモリセルアレイ１〜４から
データレジスタ３１〜３４ヘリードデータ転送した後は
、シリアル出力しかできずシリアル人力ができない。従
って、メモリセルアレイ１〜４からデータレジスタ３１
〜３４へのリードデータ転送の後、シリアル人力によっ
てデータレジスタ３１〜３４の一部を書き替えるといっ
たことは不可能であり、結局、行データの一部書き替え
はできないこととなる。

（３）シリアル人力を連続的に行なうことができない。

すなわち、データレジスタ３１〜３４にシリアル入力し
た後、書き込まれたデータを一部メモリセルアレイ１〜
４にライトデータ転送するため、シリアル入力を連続的
に行なうことができなかった。

この発明は、このような背景の下になされた乙ので、次
の（１）〜（３）項の機能を有するメモリ装置を提供す
ることを目的とする。

（１）データ転送を指示する出力イネーブル信号とシリ
アル入出力を歩進させるシリアルコントロールクロック
との同期をとる必要がない。

（２）行データの一部はそのままに保ち、残りの部分の
みをシリアル入力によって書き替えることができる。

（３）連続的にシリアル人力できる。

［問題点を解決するための手段］上記問題点を解決するためにこの発明は、対をなす同一
行、同一列のメモリセルアレイと、前記各メモリセルア
レイに接続され、該メモリセルアレイと行単位でデータ
の授受を行う対レジスタと、前記対レジスタのいずれか
一方をシリアル入出力可能とする切換制御手段と、前記
対レジスタの内、シリアル入出力を実行していないレジ
スタと該レジスタに接続された前記メモリセルアレイと
の間のデータ転送を許可する手段とを具備することを特
徴とする。

［作用］上記構成によれば、対となるメモリセルアレイおよびレ
ジスタの一方がシリアル人出力を実行している間、他方
がアイドル状態となる。このアイドル状態にあるメモリ
セルアレイとレジスタとの間でデータ転送が可能になる
ので、上記シリアル入出力終了前にデータ転送を行なっ
てシリアル入出力の準備をしておけば、シリアル入出力
を連続的に行なうことができる。つまり、対となる一方
がシリアル入出力中には他方でデータ転送を行ない、他
方がシリアル人出力中には一方でデータ転送を行なうと
いう動作を繰り返せば、連続的にシリアル入出力を実行
できる。しかもこのとき、シリアル入出力とデータ転送
との同期をとる必要がない。

また、シリアル人力のとき、レジスタにシリアル入力す
る而にメモリセルアレイの行データを予めレジスタに転
送しておき、このデータの一部をシリアル人力によって
書き替えた後、レジスタからメモリセルアレイの元の行
に戻すようにすれば、シリアル人力によって書き替えら
れない部会のデー夕を保存できろ。つまり、行データの
一部書き替えが可能となる。

［実施例］以下、図面を参照して、本発明の詳細な説明する。

第１図は、この発明の一実施例によるメモリ装置が適用
された画像表示装置の構成を示すブロック図である。図
において、５０はＣＰＵである。

ＣＰＵ５０は、描画や表示に必要なコマンドやデータを
表示コントローラ５１に供給する一方、表示コントロー
ラ５夏からはメモリ装置５２内のデータやコマンドに対
する応答を受は取るようになっている。

表示コントローラ５１はメモリ装置５２への描画を行な
うとともに、水平同期信号、垂直同期信号、シリアルコ
ントロールクロックなどの各種タイミング信号を形成し
、メモリ装置５２から表示データを逐次読み出し、読み
出したデータをＤＡＣ（Ｄ／Ａ変換器）５３に供給する
。ＤＡＣ５３は供給されたディジタル信号をアナログ信
号に変換し、ＣＲＴ表示装置５４に表示する。なお、表
示コントローラ５Ｉとメモリ装置５２との間は、図に示
すような制御線やアドレス線、およびデータ線で接続さ
れているが、これらについては後述する。

本実施例の構成第２図は、上記メモリ装置５２の構成を示すブロック図
である。図において、６Ｌａ、６１ｂはそれぞれ、第５
図に示すデュアルポートメモリとほぼ同様の構成をもつ
メモリである。従って、メモリ装置５２は、第５図に示
すメモリセルアレイＩ〜４を２而ずつ（一対ずつ）有す
るとともに、他の構成要素をも一対ずつ持つこととなる
。そして、これらのメモリ６１ａ、６１ｂのアドレス端
ＡＤＯ〜７、ランダムデータ入出力端Ｉ００〜３および
シリアルデータ入出力端ＳＤＯ〜３はそれぞれ共通接続
され、第１図に示す表示コントローラ５１に接続されて
いる。

また、行アドレスストローブ信号ＲＡＳ、列アドレスス
トローブ信号ＣＡＳ、ライトイネーブル信号ＷＥおよび
出力イネーブル信号ＯＥはそれぞれ、アンドゲート６２
ａ〜６５ａおよびアンドゲート６２ｂ〜６５ｂの第１入
力端に供給されている。

これらのアンドゲート６２ａ〜６５ａの第２入力端には
オアゲート６６ａの出力が供給されろ一方、アンドゲー
ト６２ｂ〜６５ｂの第２入力端にはオアゲート６６ｂの
出力が供給されている。

上記オアゲート６６ａの第１入力端には、選択信号ＬＲ
８が供給され、オアゲート６６ｂの第１入力端には選択
信号ＬＲＳの反転信号がインバータ６７から供給されて
いる。また、オアゲート６６ａおよび６６ｂの第２入力
端には信号ＦＳＢが供給されている。これにより、選択
信号Ｌ　ＲＳ　ｈ＜“ｌ”のときにはオアゲート６６ａ
を介してアンドゲート６２ａ〜６５ａが開かれ、信号Ｒ
ＡＳ、ＣＡＳ。

ＷＥ、ＯＥがメモリ６１ａの端子ＲＡＳ、ＣＡＳ、ＷＥ
、ＯＥに供給され、選択信号ＬＲＳｈ（’Ｏ″のときに
はオアゲート６６ｂを介してアンドゲート６２ｂ〜６５
ｂが開かれ、メモリ６１ｂの端子ＲＡＳ。

ＣＡＳ、ＷＥ、ＯＥに上記各信号が供給される。一方、
信号ＦＳＢＩ）＜”ｌ”のときにはオアゲート６６ａ、
６６、、ｂを介してアンドゲート６２ａ〜６５ａおよび
６２ｂ〜６５ｂが開かれ、メモリ６１ａ、６１ｂの双方
の端子ＲＡＳ、ＣＡＳ、ＷＥ、ＯＥに上記信号が供給さ
れる。

すなわち、信号ＦＳＢが“０”のときは、選択信号Ｌ　
Ｉｔ　Ｓの“ｌ“／“０”に応じてメモリ６１ａまたは
６１ｂの所定端子に信号ｒ（ＡＳ、ＣＡＳ、ＷＥ、ＯＥ
が供給されるのに対し、信号ＦＳＢが“１″のときには
メモリ６１ａ、６１ｂの所定端子に同時に信号ｒ（ＡＳ
、ＣＡＳ、ＷＥ、ＯＥが供給されるようになっている。

次に、シリアル系の構成についてい説明する。

シリアル系は、行アドレスストローブ信号ＲＡＳが“ｌ
”信号に立ち上がる時点で、出力イネーブル信号ＯＥが
“１”の場合に起動され、ライトイネーブル信号ＷＥの
“１”／“Ｏ”に応じてシリアル人力／シリアル出力が
決定される。

第２図において、出力イネーブル信号ＯＥはアンドゲー
ト７１の第１入力端に供給されている。

このアントゲ−）７１の第２入力端には、インバータ７
２から列アドレスストローブ信号ＣＡＳの反転信号が供
給され、アンドゲート７１から出力されたデータ転送イ
ネーブル信号ＤＴＥがラッチ回路７３のデータ入力端り
に供給されている。ラッチ回路７３のラッチ端りには行
アドレスストローブ信号ｒ（ＡＳが供給され、“ｌ”に
立ち上がる時点で信号ＤＴＥをラッチする。

ラッチ回路７３から出力されたデータ転送コントロール
信号ＤＴＣはアンドゲート７４に供給され、上記信号Ｃ
ＡＳ、およびインバータ７４ａから供給されるシリアル
イネーブル信号ＳＥＮの反転信号との論理積がとられ、
アンドゲート７４の出力がＤフリップフロップ７５のク
ロック端に供給される。このＤフリップフロップ７５の
データ入力端りには、ライトイネーブル信号ＷＥが加え
られており、上記アンドゲート７４の出力信号により取
り込まれるようになっている。

Ｄフリップフロップ７５に取り込まれた“！”信号は、
シリアル入力を指示する信号であり、インバータ７６で
反転されてアンドゲート７７の第２入力端に供給される
とともに、アンドゲート７８の第２入力端に直接供給さ
れる。上記アンドゲート７７．７８の各第１入力端には
、シリアルイネーブル信号ＳＥＮが供給され、アンドゲ
ート７７からはシリアル出力モード信号ＳＯＭが、また
アンドゲート７８からはシリアル人力モード信号ＳＩＭ
がそれぞれ出力される。そして、信号ＳＯＭがアンドゲ
ート８２ａおよび８２ｂの第１入力端に供給され、信号
ＳｔＭがアンドゲート８３ａおよび８３ｂの第１入力端
に供給される。

一方、アンドゲート８１ａ、８１ｂの第１入力端には、
アンドゲート８４の出力が供給されている。

このアンドゲート８４は、第１図の表示コントローラ５
１から送られてくる、シリアルイネーブル信号ＳＥＮと
、シリアルコントロールクロックＳＣとの論理積をとる
ものである。

上記アンドゲート８１ａ〜８３ａおよび８１ｂ〜８３ｂ
の各出力はメモリ６１ａおよび６１ｂの端子ＳＣ，ＳＯ
Ｅ、ＳＩＥに供給されている。ここで、ＳＣは第５図に
示４°シリアルコントロール端をひ味し、ＳＯＥ、ＳＩ
Ｅはそれぞれシリアル出力イネーブル入力端、シリアル
人力イネーブル入力端を意味する。また、上記アンドゲ
ート８１ａ〜８３ａの第２入力端には後述するＪＫフリ
ップフロップ９６のＱ出力端から信号ＬＰＴが供給され
、アンドゲート８１ｂ〜８３ｂの第２入力端には、イン
バータ８５から信号ＬＦＴの反転信号が供給される。こ
れにより、信号ＬＦＴが“！”のときにはアンドゲート
８１ａ〜８３ａが開いてメモリ６１ａのシリアル系がア
クティブとなり、上記信号ＬＦＴが“０”のときはアン
ドゲート８１ｂ〜８３ｂが開いてメモリ６１ｂのシリア
ル系がアクティブとなる。

次に、９１ａ、９１ｂはプリセット付きの２５６進カウ
ンタであり、シリアル入出力時の人出力データのピット
アドレスをカウントするものである。

これらのカウンタ９１ａ、９１ｂのプリセット端ＰＳに
は、第１図の表示コントローラ５■からアドレスバスＡ
ＤＯ〜ＡＤ７を介してプリセット値が供給され、このプ
リセット値がカウンタ９１ａ、９１ｂのロード端ＬＤに
供給されるロード信号によってロードされる。

ここで、上記ロード信号の形成は次のようになされる。

まず、データ転送コントロール信号Ｄ　ＴＣと列アドレ
スストローブ信号ＣＡＳとの論理積がロードシリアルコ
ントロール信号ＬＤＳＣとしてアンドゲート９２から出
力される。次に、アンドゲート９３ａにおいて、信号Ｌ
ＤＳＣと選択信号ＬＲＳとの論理積がとられ、カウンタ
９１ａのロード信号が形成される。同様にして、アンド
ゲート９３ｂにおいて、インバータ９４から出力された
選択信号ＬＲＳの反転信号と、信号ＬＤＳＣとの論理積
がとられ、カウンタ９１ｂのロード信号が形成される。

従って、選択信号ＬＲＳが“Ｉ”のときにはアンドゲー
ト９３ａが、“０”のときにはアンドゲート９３ｂが開
かれ、信号ＬＤＳＣはカウンタ９１ａ、９１ｂの一方に
のみ供給され、プリセット値を取り込む。

カウンタ９１ａ、９１ｂは、こうして取り込まれたプリ
セット値を初期値とし、アンドゲート９５ａ、９５ｂを
介してクロック端ＧＫに供給されるクロックをアップカ
ウントする。ここで、アンドゲート９５ａ、９５ｂの第
１入力端には、アンドゲート８４からシリアルコントロ
ールクロックｓｃとシリアルイネーブル信号ＳＥＮとの
論理積信号が供給され、第２入力端にはＪＫフリップフ
ロップ９６のＱ出力とＱ出力がそれぞれ供給されている
。

この結果、カウンタ９１ａは、メモリ６１ａがらシリア
ルデータが入出力される度にアップカウントし、カウン
タ９１ｂは、メモリ６１ｂからシリアルデータが入出力
される度にアップカウントする。

そして、カウンタ９１ａのカウント値が２５５から０に
戻るときに、キャリイアウド信号ｃｏが出力され、これ
がＪＫフリップフロップ９６のに入力端に供給される。

また同様に、カウンタ９１ｂのキャリイアウド信号ｃｏ
がＪＫフリップフロップ９６のＪ入力端に供給される。

更に、上記各キャリイアウド信号Ｃｏはオアゲート９７
に供給され、シリアルランアウト信号ＳＲＯとして表示
コントローラ５１に送られる。この信号ＳＲＯは、メモ
、す６１ａまたは６１’ｂのデータレジスタ３１ａまた
は３１ｂ等からのシリアル人出力が終了したことを示す
乙のである。

上記ＪＫフリップフロップ９６のセット端Ｓにはアンド
ゲート９８ａの出力が供給され、リセット端Ｒにはアン
ドゲート９８ｂの出力が供給されている。これはデータ
転送開始時に選択信号ＬＲ８によってＪＫフリップフロ
ップ９６の状態を切り替えるためのらので、アンドゲー
ト９８ａ、９８ｂの各第１入力端にはアンドゲート７４
の出力が供給され、アンドゲート９８ａの第２人力端に
は選択信号ＬＲＳが、アンドゲート９８ｂの第２入力端
には選択信号ＬＲ９の反転信号がそれぞれ供給されてい
る。なお、上記反転信号はインバータ９９から出力され
る。

この結果、メモリ６１ａ、６Ｉｂ内のデータ転送開始時
に、アンドゲート７４がら“ド信号が出力されると、選
択信号ＬＲ９の“ビ／”０”に応じて、ＪＫフリップフ
ロップ９６がセット／リセットされ、メモリ６１ａ、６
１ｂの一方のシリアル系のみがアクティブとなり、シリ
アル出力またはシリアル入力可能となる。

本実施例の動作次に、第１図〜第４図を参照して、本実施例の要旨であ
るシリアル出力モード、シリアル入力モードおよび高速
コピーモードの動作を順次説明するが、これに先立ち、
データ転送について説明する。なお、ランダムアクセス
系の入出力は従来と同様に行なうことができるので説明
を省略する。

また、以下の説明においては、メモリ６１ａ側のメモリ
セルアレイをｌａ〜４ａ、データレジスタを３１　ａ〜
３４　ａｓ　ポインタを３５ａ〜３８ａとし、メモリ６
１ｂ側のメモリセルアレイを１ｂ〜４ｂ。

データレジスタを３１ｂ〜３４ｂ、ポインタを３５ｂ〜
３８ｂとす、る。また、以下の動作は、メモリセルアレ
イ１　ａ、　ｌ　ｂとデータレジスタ３１ａ、３１ｂに
ついてのみ説明するが、他のメモリセルアレイ２ａ〜４
ａ、２ｂ〜４ｂおよびデータレジスタ３２ａ〜３４ａ、
３２ｂ〜３４ｂについても全く同様の動作が行なわれ、
４ビット単位の入出力が行なわれる。

さて、上記データ転送とは、すでに述べたように、メモ
リセルアレイＩ　ａ（Ｉ　ｂ）と、データレジスタ３１
　ａ（３ｌ　ｂ）との間のデータの授受を色味し、メモ
リセルアレイ１側からデータレジスタ３１側へのデータ
転送をリードデータ転送、その逆方向のデータ転送をラ
イトデータ転送という。まず、リードデータ転送につい
て説明する。

（１）リードデータ転送リードデータ転送を行なう場合、表示コントローラ５１
はまず、データ転送を指示する出力イネーブル信号ＯＥ
を“１”、データ転送の方向を指示するライトイネーブ
ル信号ＷＥを“０”（リード）にするとともに、転送す
べき行アドレスをアドレスバスＡＯ〜Ａ７に乗せ、行ア
ドレスストローブ信号ＲＡＳを“ｌ”に立ち上げる。次
に、データレジスタ３１ａ、３１ｂにおけるシリアル出
力開始アドレス（スタートアドレス）をアドレスバスＡ
Ｏ−Ａ７に乗せるとともに、データレジスタ３１ａ、３
１ｂの人出ツノ方向を指示するライトイネーブル信号Ｗ
Ｅを“０”（ンリアル出力）とし、列アドレスストロー
ブ信号ＣＡＳを“ｌ”に立ち上げろ。表示コントローラ
５１はまた、データ転送を行なうメモリか、メモリ６１
ａ側かメモリ６１ｂ側かによって、選択信号Ｌｒ（Ｓを
予め“ｌ”／“０”のいずれかに切り替え設定しておく
。

第３図は、このときのメモリ装置５２の動作をを示ずタ
イミングヂャートである。図において、行アドレススト
ローブ信号ＲＡＳが立ち上がる時刻１１において、出力
イネーブル信号ＯＥが“１”、列アドレスストローブ信
号ＣＡＳが“０”であるから、第２図のラッチ回路７３
に“ｌ”がラッチされ、データ転送コントロール信号Ｄ
ＴＣが“Ｉ“となる。

また、このとき表示コントローラ５１からオアゲート６
６ａ、６６ｂに供給されている選択信号ＬＲ８によって
選択されたメモリ６１ａまたはメモリ６１ｂに行アドレ
スが取り込まれる（第３図（Ｃ））。

また同時に、ライトイネーブル信号ＷＥの“１”／“０
”に応じて、ライトデータ転送／リードデータ転送のい
ずれかのモードがメモリ６１ａ、６Ｉｂ内で選択されろ
。信号ＷＥが“０”の今の場合は、リードデータ転送モ
ードに設定されろ。

このような設定後、出力イネーブル信号ＯＥが立ち下が
ると、リードデータ転送が実行され、上記行アドレスで
指定されたメモリセルアレイＩａまたは！ｂの行データ
がデータレジスタ３１ａまたは３１ｂへ一括転送されろ
。

次に、時刻ｔ２に、列アドレスストローブ信号ＣＡＳが
立ち上がると、アンドゲート７４が開かれ、このときの
ライトイネーブル信号ＷＥがＤフリップフロップ７５に
読み込まれる（第３図（ｄ））。

リードデータ転送の今の場合、ライトイネーブル信号Ｗ
Ｅが“０“であるから、Ｄフリップフロップ７５のＱ出
力端も０”となり、アンドゲート７７からシリアル出力
モード信号ＳＯＭを出力する準備が行なわれる。

このとき同時に、アンドゲート９２から信号ＬＤＳＣが
出力され、続いて選択信号ＬＲＳの“ｌ”／“０”に応
じてアンドゲート９３ａまたはアンドゲート９３ｂから
“ｌ”信号が出力され、カウンタ９１ａまたはカウンタ
９１ｂにプリセット値が取り込まれろ。このプリセット
値は、アドレスバスＡＤＯ〜ＡＤ７を通して、メモリ６
１ａ、６１ｂのポインタ３５ａまたは３５ｂに、上記時
刻Ｌ２に同時に初期設定された乙のと同値であり、デー
タレジスタ３１ａ、３１ｂにおけるスタートアドレスを
示すものである。

こうしてリードデータ転送が行なわれ、メモリセルアレ
イ１　ａ、　Ｉ　ｂの指定された行データがデータレジ
スタ３１ａ、３１ｂへ転送される。

（２）ライトデータ転送次に、データレジスタ３１ａ、３１ｂからメモリセルア
レイＩ　ａ、　１　ｂヘライトデータ転送する場合は、
上記リードデータ転送において、ライトイネーブル信号
ＷＥを“０”としたところを“ｌ”とすればよい。これ
により、メモリ６１ａまたはメモリ６１ｂがライトデー
タ転送モードに設定され、出力イネーブル信号ＯＥの立
ち下がりでライトデータ転送が実行される。また、列ア
ドレスストローブ信号ＣＡＳの立ち上がりで、ポインタ
３５ａまたは３５ｂおよびカウンタ９１ａまたは９１ｂ
にシリアル人力時のスタートアドレスがセットされる。

さらに、Ｄフリップフロップ７５のＱ出力端から“１”
信号か出力され、アンドゲート７８からシリアル人力モ
ート信号ＳＩＭを出力する窄備がなされる。

以上がメモリ６１ａまたはメモリ６１ｂにおけるデータ
転送である。次に、第４図を参照して、シリアル出力、
シリアル入力および高速コピーについて説明する。

（１）シリアル出力モード第４図（ａ）に示すように、メモリセルアレイｌｂ上の
データＡから始めて、メモリセルアレイ【ａ上のデータ
Ｄまでを、Ａ−Ｂ−Ｃ−Ｄの順序でシリアル出力する場
合を例にとって説明する。なお、データＡはスタートポ
イントＳＰＡから始まり、データＤの終了アドレスは、
シリアルコントロールクロックＳＣをカウントすること
に上り、表示コントローラ５１が把握する。

（１）準備表示コントローラ５１はまず、選択信号ＬＲＳを“１”
とし、メモリセルアレイｌａからデータレジスタ３１ａ
へ、データＢをリードデータ転送する。この場合、デー
タＢのスタートアドレスは最下位アドレスしてある。

次に、選択信号ＬＲＳを“０”とし、メモリセルアレイ
ｌｂからデータレジスタ３１ｂへ、データＡをリードデ
ータ転送する。この場合、データＡのスタートアドレス
は、アドレスＳＰＡである。

これらのスタートアドレスは、信号ＣＡＳの立ち上がり
によって、各メモリ６１ａ、６１ｂのポインタ３５ａ、
３５ｂに取り込まれるとともに、第２図のカウンタ９１
ａ、９１ｂにプリセットされる。

また、上記データＡのリードデータ転送時、ラッチ回路
７３の出力信号ＤＴＣは“Ｉ”、選択信号Ｌｒ（Ｓは“
０”になっている。これにより、アンドゲート７４、ア
ンドゲート９８ｂが相次いで開かれ、ＪＫフリップフロ
ップ９６がリセットされ、そのＱ出力端から出力される
信号ＬＦＴが“Ｏ”になり、インバータ８５を介してア
ンドゲート８１ｂ〜８３ｂが開かれる。すなわち、メモ
リ６１ｂのシリアル系がアクティブとなる。

（２）データＡのシリアル出力開始この状態で、表示コントローラ５Ｉがシリアルイネーブ
ル信号ＳＥＮを“ｌ“として、シリアルコントロールク
ロックＳＣを出力すると、アンドゲート７７からシリア
ル出力モード信号ＳＯＭが出力され、これがアンドゲー
ト８２ｂを経てメモリ６１ｂのシリアル出力イネーブル
端子ＳＯＥに供給され、シリアル出力イネーブルとなる
。更に、シリアルコントロールクロックＳＣが、アンド
ゲート８４、アンドゲート８１ｂを介してメモリ６１ｂ
のシリアルコントロール端子ＳＣに供給され、このクロ
ックＳＣにより、データレジスタ３１ｂにセットされた
データＡがスタートアドレスＳＰＡから順次読み出され
、メモリ６１ｂの端子５ＤＱ−９Ｄ３から４ビツトずつ
シリアル出力される。

なお、シリアルイネーブル信号ＳＥＮが“ｌ”となると
、アンドゲート７４．９８ａ、９８ｂが閉じて、Ｄフリ
ップフロップ７５とＪＫフリップフロップ９６の状態は
、外部から変えられないようになる。

上記データＡのシリアル出力の間、シリアルコントロー
ルクロツクＳＣが、アンドゲート８４゜９５ｂを通して
カウンタ９１ｂに供給され、カウンタ９１ｂによってア
ップカウントされる。そして、データＡの出力が終了す
ると、カウンタ９１ｂからキャリイアウド信号ＣＯが出
力され、ＪＫフリップフロップ９６が反転され、そのＱ
出力端から出力される信号ＬＦＴが“ｌ”となる。これ
により、アンドゲート８１ｂ〜８３ｂが閉状態となって
メモリ６１ｂのシリアル系が停止状態に入るとともに、
アンドゲート８１ａ〜８３ａが開、かれてメモリ６１ａ
のシリアル系が起動され、データＡの場合と同様にして
、データＢのシリアル出力が開始される。

また、この時オアゲート９７からシリアルランアウト信
号ＳＲＯが出力され、表示コントローラ５１に送られる
。

（３）データＢのシリアル出力とデータＣの転送シリア
ルランアウト信号ＳＲＯを受は取った表示コントローラ
５１は、データＣの行アドレスを出力するとともに、出
力イネーブル信号ＯＥ、および行アドレスストローブ信
号ＲＡＳを相次いで“ｌ”とする。このとき、選択信号
ＬＲ８は“０”に保たれ、オアゲート６６ｂから“１“
信号が出力されて、アンドゲート６２ｂが開かれ、デー
タＣの行アドレスがメモリ６１ｂに取り込まれろ。

なお、この間、シリアル出力イネーブル信号ＳＥＮが“
１”となっているため、アンドゲート７４゜９８ａ、９
８ｂはいずれも閉状態を保ち、ＪＫフリップフロップ９
６の状態も保持される。

この状態でシリアル出力イネーブル信号ＯＥが立ち下が
ると、メモリ６１ｂのメモリセルアレイｌｂからデータ
レジスタ３１ｂへ、データＣのり−ドデータ転送が行な
われる。

次に、表示コントローラ５１は、アドレスバスＡＯ〜Ａ
７にデータＣのスタートアドレス■（を供給するととも
に、列アドレスストローブ信号ＣＡＳを“Ｉ”に立ち上
げる。このとき、選択信号ＬＲ８が“Ｏ”で、アンドゲ
ート６３ｂおよび９３ｂが開いているため、データＣの
スタートアドレスＨがメモリ６１ｂのポインタ３５ｂに
取り込まれるとともに、カウンタ９１ｂにセットされる
。

こうして、メモリ６１ａからデータＢがシリアル出力さ
れている間に、メモリ６１ｂ内では、データＣのリード
データ転送が行なわれ、そのスタートアドレスが設定さ
れる。

（４）データＣのシリアル出力とデータＤの転送メモリ
６１ａからデータＢのシリアル出力が終了すると、カウ
ンタ９１ａからキャリイアウド信号ＣＯが出力される。

これにより、ＪＫフリップフロップ９６が再び反転して
信号ＬＦＴが“０”となり、メモリ６１ｂのシリアル系
が起動され、メモリ６１ａのノリアル系が停止状態に入
る。そして、上と同様にして、メモリ６１ｂからデータ
Ｃのシリアル出力が行なわれる。

この間、表示コントローラ５１は選択信号ＬＲ８を“ｌ
”に切り替え、メモリ６１ａのメモリセルアレイｌａか
らデータレジスタ３１ａにデータＤをリードデータ転送
する。このリードデータ転送はデータＣの転送と同様に
行なわれる。

（５）停止表示コントローラ５１は、データＤがすべて送り出され
た時点で、シリアルイネーブル信号ＳＥＮを“０”とす
る。これにより、アンドゲート７７が閉じられて、シリ
アル出力モード信号ＳＯＭかＯ”となり、シリアル出力
が停止する。

こうして、本実施例では、一方のメモリ、６１ａ（また
は６１ｂ）でシリアル出力している間に、他方のメモリ
６１ｂ（または６１ａ）でリードデータ転送を行うよう
にしたので、出力イネーブル信号ＯＥとシリアルコント
ロールクロックＳＣとの同期をとらなくても済み、連続
的にシリアル出力することができる。

（ＩＩ）シリアル入力モード第４図（ｂ）に示すように、メモリセルアレイｌａ上の
データＡから始めて、メモリセルアレイｌａ上のデータ
Ｃまでを、Ａ−Ｂ−Ｃの順序でシリアル入力する場合を
例にとって説明する。

この場合、メモリセルアレイＩ　ａ、　１　ｂの各デー
タは、一旦データレジスタ３１ａ、３１ｂへリードデー
タ転送された後、シリアル入力により書き替えられ、ラ
イトデータ転送により再びメモリセルアレイ１　ａ、　
Ｌ　ｂの元の行に書き戻される。このようにするのは、
行データの一部書き替えの場合に、書き替えられない部
分を保存するためである。以下、書き替え前のデータと
書き替え後のデータとを区別するために、書き替え前の
データにはサフィックスａを付けて、データＡａ、Ｂａ
、Ｃａのように表すものとする。

なお、データＡはスタートアドレスＳＰＡから始まり、
データＣの終了アドレスは表示コントローラ５１がシリ
アルコントロールクロックＳＣをカウントして判定する
。また、他の３対のメモリセルアレイ（２ａ、　２　ｂ
）〜（４ａ、　４　ｂ）においてもまったく同様の動作
が行なわれ、各データは４ビット単位でシリアル入力さ
れる。

（１）準備表示コントローラ５１は、まず、選択信号ＬＲ６を“０
”とし、メモリセルアレイ１ｂからデータレジスタ３１
ｂへデータＢａをリードデータ転送する。次に、選択信
号ＬＲ５を“１”とし、メモリセルアレイ１ａからデー
タレジスタ３１ａヘデータＡａをリードデータ転送する
。ここで、データＡ　ａのスタートアドレスはアドレス
５ＰＡ１データＢａのスタートアドレスは図のアドレス
１（であり、これらがポインタ３５ａ、３５ｂおよびカ
ウンタ９１ａ。

９１ｂにプリセットされる。

また、“ｌ“信号の選択信号ＬＲ８によりアンドゲート
９８ａが開かれて、ＪＫフリップフロップ９６がセット
され、Ｑ出力端から出力される信号ＬＦＴが“ｌ”にな
り、アンドゲート８１ａ〜８３ａが開かれる。更に、表
示コントローラ５１はライトイネーブル信号ＷＥを“夏
”にすることにより、Ｄフリップフロップ７５を“！”
にセットする。これにより、アンドゲート７Ｂからシリ
アル人力モード信号ＳＩＭが出力される準備が行なわれ
る。

（２）シリアル人力開始上記準備終了後、表示コントローラ５１はシリアルイネ
ーブル信号ＳＥＮを“ｌ”とするとともに、シリアルコ
ントロールクロックＳＣの出力を開始する。これにより
、アンドゲート８４，８１ａを通して、メモリ６１ａの
シリアルコントロール端子ＳＣにクロックＳＣが供給さ
れ、シリアル入出力端子５ＤＯ−ＳＣ２からシリアル人
力されたデータＡが、データレジスタ３１ａのスタート
アドレスＳＰＡから順次取り込まれる。

上記シリアル入力の間、アンドゲート８４および９５ａ
を通してカウンタ９１ａにシリアルコントロールクロッ
クＳＣが供給され、このクロックＳＣがカウンタ９１ａ
によってアップカウントされる。そして、データレジス
タ３１ａ内のデータＡａがスタートアドレスＳＰＡから
順次書き替えられ、データＡのシリアル入力が終了する
と、この時点でカウンタ９１ａからキャリイアウド信号
ＣＯが出力され、ＪＫフリップフロップ９６が反転され
、信号ＬＦＴが“０”になる。これにより、アンドゲー
ト８１ａ〜８３ａが閉状態となってメモリ６１ａのシリ
アル系が停止状態に入るとともに、アンドゲート８１ｂ
〜８３ｂが開かれてメモリ６１ｂのシリアル系が起動さ
れ、メモリ６１ｂのシリアル人出力端５Ｄ（１−ＳＣ２
から、データＢのシリアル入力が開姶六れる一部だ、こ
の時オアゲート９７からシリアルランアウト信号ＳＲＯ
が出力され、表示コントローラ５Ｋに送られる。

（３）データＡのライトデータ転送とデータＣａのリー
ドデータ転送（データＢシリアル入力中）シリアルラン
アウト信号ＳＲＯを受は取った表示コントローラ５１は
、シリアル入力されたデータＡをデータレジスタ３１ａ
からメモリセルアレイｌａにライトデータ転送する。す
なわち、ライトイネーブル信号ＷＥと出力イネーブル信
号ＯＥを“ｌ”にした状態で、行アドレスストローブ信
号ＲＡＳを立ちあげ、ライトデータ転送とし、出力イネ
ーブル信号ＯＥの立ち下がりでライトデータ転送を実行
する。

次に、表示コントローラ５１は、データＣａをメモリセ
ルアレイ１ａからデータレジスタ３１ａにリードデータ
転送する。この場合、スタートアドレスは最下位アドレ
スしであり、これがポインタ３５ａとカウンタ９１ａに
プリセットされる。

この間データＢがシリアル人力され、データレジスタ３
Ｉｂ内のデータＢａが順次書き替えられて行き、人力終
了時点でカウンタ９６ｂからキャリイアウド信号ＣＯが
出力される。これにより、ＪＫフリップフロップ９６が
反転され、信号しＦＴが“ｌ”となり、メモリ６１ａの
シリアル系が起動されるとともに、メモリ６１ｂのシリ
アル系が停止される。この結果、メモリ６１ａの入力端
子５ＤＯ−９Ｄ３からデータＣのシリアル入力が開始さ
れるとともに、オアゲート９７からシリアルランアウト
信号ＳＲＯが出力される。

（４）データＢのライトデータ転送とデータＤａのリー
ドデータ転送（データＣシリアル入力中）表示コントロ
ーラ５１は、シリアルランアウト信号ＳＲＯを受は取る
と、上記（３）項と同様にして、データレジスタ３１ｂ
からメモリセルアレイ１ｂへデータＢをライトデータ転
送する。次に、データＤａをメモリセルアレイ１ｂから
データレジスタ３１ｂへリードデータ転送する。

この間、メモリ６１ａの入力端ＳＤＯ〜ＳＤ３からは、
データＣのシリアル入力が継続され、データレジスタ３
１ａ内のデータＣａが書き替えられろ。

（５）シリアル人力停止データＣの人力終了を検出すると、表示コントローラ５
１は、シリアルイネーブル信号ＳＥＮを“０”とし、シ
リアル人力の停止を指示する。これにより、メモリ装置
５２は、アンドゲート７８を閉じ、シリアル入力モード
信号ＳＩＭを“０”とし、シリアル入力を停止する。

（６）データＣおよびデータＤのライトデータ転送最終
的にシリアル人力したデータＣおよびり−ドデータ転送
されたデータＤａを、データレジスタ３１ａ、３１ｂか
らメモリセルアレイｌ　ａ、　１　ｂヘライトデータ転
送する。これにより、シリアル入力が終了する。

こうして、本実施例では、一方のメモリ６１ａ（または
６１ｂ）でシリアル入力している間に、他方のメモリ６
１ｂ（または６１ａ）でリードデータ転送およびライト
データ転送を行うようにしたので、連続的にシリアル入
力することができる。

なお、上記動作において、リードデータ転送を行なうの
は、すでに述べたように、行データの一部を書き替える
ときに、書き替えない部分を保存するためであるから、
上記データＢのように、行データ全体をシリアル入力す
ることが予め分かっているときには、リードデータ転送
は不要になる。

（ＩＩＩ）高速コピーモード第４図（ｃ）に示すように、行アドレスＡのデータを行
アドレスＢおよび行アドレスＣへ転送する動作を説明す
る。

（１）表示コントローラ５１は、まず、シリアルイネー
ブル信号ＳＥＮを“０”、信号ＦＳＢを“１″とする。

これにより、メモリ６１ａ、６１ｂのシリアル系が停止
されるとともに、オアゲート６６ａ、６６ｂから“１″
信号が出力され、アンドゲート６２ａ〜６５ａおよび６
２ｂ〜６５ｂが開かれる。

（２）表示コントローラ５Ｎは、行アドレスＡでリード
データ転送を指令する。これにより、メモリセルアレイ
１　ａ、　１　ｂの行アドレスＡのデータがデータレジ
スタ３１ａ、３１ｂに転送される。

（３）次に、表示コントローラ５１は、データレジスタ
３１ａ、３１ｂの内容をメモリセルアレイＩａ。

１ｂの行アドレスＢにライトデータ転送する。この転送
終了後、データレジスタ３１ａ、３１ｂの同じ内容を行
アドレスＣにライトデータ転送する。

（４）指定されたすべての行アドレスへのライトデータ
転送が済んだら終了とする。

この高速コピーモードを使用すれば、メモリ内でのデー
タの高速転送が可能となり、画面のスクロール等の処理
に特に有効である。

［発明の効果］以上説明したように、この発明は、メモリセルアレイ、
データレジスタを一対、または複数対設け、６対の一方
においてシリアル入出力を行っている間、他方において
データ転送を行ない、次のシリアル人出力の準備をする
ようにしたので、以下の効果を上げることができる。

（２）メモリセルアレイの行データの一部のみを書き替
え、他の部分をそのまま保存する処理が可能となる。

（３）連続的なノリアル人力が可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるメモリ装置が適用さ
れた画像表示装置の全体構成を示すブロック図、第２図
は前記メモリ装置の構成を示すブロック図、第３図は同
メモリ装置の転送動作を説明するためのタイミングチャ
ート、第４図は同メモリ装置におけるシリアル出力、シ
リアル入力、高速コピーの各モードの動作を説明するた
めの概念図、第５図は従来のデュアルポートメモリの構
成を示すブロック図、第６図は同メモリの動作を説明す
るためのタイミングチャートである。Ｉ　ａ、　Ｉ　ｂ・・・・・・メモリセルアレイ、３１
ａ、３１ｂ・・・・・・データレジスタ、３５・・・・
・・ポインタ、６２ａ〜６５ａ、６２ｂ〜６５ｂ−アン
ドゲート（データ転送を許可する手段）、６６ａ、６６ｂ・・・・・・オアゲート（データ転送を
許可する丁段）、８１ａ　〜８３ａ、　　８１ｂ〜８３ｂ・・・・・・ア
ンドゲート（切換制御手段）、９１ａ、９１ｂ・・・・・・カウンタ、９６・・・・・
・、Ｊ　Ｋフリップフロップ（切換制御手段）。

Claims

【特許請求の範囲】

対をなす同一行、同一列のメモリセルアレイと、前記各
メモリセルアレイに接続され、該メモリセルアレイと行
単位でデータの授受を行う対レジスタと、前記対レジス
タのいずれか一方をシリアル入出力可能とする切換制御
手段と、前記対レジスタの内、シリアル入出力を実行し
ていないレジスタと該レジスタに接続された前記メモリ
セルアレイとの間のデータ転送を許可する手段とを具備
することを特徴とするメモリ装置。