JPH0215425Y2 - - Google Patents

Description

【考案の詳細な説明】 (イ) 産業上の利用分野 本考案は文字放送受信機、ビデオテツクス端末
機、パーソナルコンピユータ等、画像メモリを有
するとともに該画像メモリに書込まれた画像情報
を順次読み出してテレビ受像機等のデイスプレー
装置に表示する機能を有する画像表示装置に関す
るものである。

(ロ) 従来技術 ビデオテツクス端末機等において、外部から伝
送されてくる画像情報はCPU（マイクロプロセツ
サ）によつて一旦画像メモリ（VRAM）に書込
まれ、その書込まれた画像情報を読み出してデイ
スプレー装置に表示している。

このような画像表示装置において、CPUによ
つて画像メモリをアクセスする方法は、従来より
種々の方法が提案されているが、近年表示すべき
画像情報量の増大に伴なつて高速に画像メモリを
アクセスすることが必要となつてきている。この
ため画像メモリを高速にアクセスする代表的な方
法として、画像メモリに対するアクセスサイクル
を、表示アドレス発生器が画像メモリをアクセス
する表示サイクルとCPUが画像メモリをアクセ
スするCPUアクセスサイクルの２つのサイクル
に分けて時分割で画像メモリをアクセスするリア
ルタイム描画がある。

第２図はこのようなリアルタイム描画を行なう
ようにした従来の画像表示装置のブロツク図を示
している。

第２図において、１はCPU、２は表示アドレ
ス発生器、３は表示アドレスバスＡ及びCPUア
ドレスバスＢを択一選択してVRAMアドレスバ
スＤに接続するセレクタ、４は画像メモリ、５，
６はそれぞれトライステートバツフア、７はラツ
チ、８は並直変換器、９は前記セレクタ３、トラ
イステートバツフア５，６、ラツチ７等を制御す
るためのコントロール回路である。

次にこのブロツク図に従つて従来装置の動作説
明をする。

上述したように画像メモリ４に対するアクセス
は画像メモリに書込まれた画像情報を順次読出し
てデイスプレー装置（図示せず）に表示するため
の表示サイクルとCPUが画像メモリに画像情報
を書込んだり、画像メモリに書込まれた画像情報
を読み出すためのCPUサイクルの２つのサイク
ルに時分割されて行なわれる。

表示サイクル中は、表示アドレス発生器２から
出力される表示アドレスがセレクタ３〔このとき
セレクタ３はコントロール回路９から与えられる
切換え信号ａによつて表示アドレスバスＡ側に切
換えられている。〕を介して画像メモリ４に与え
られる。一方、コントロール回路９からの信号ｂ
によりトライステートバツフア５はハイインピー
ダンス状態となつてVRAMデータバスＥはCPU
データバスＣから切り離される。そして、表示ア
ドレス発生器２から与えられる信号に従つて画像
メモリ４から読出された並列データは並直変換器
８にラツチされるとともに該変換器８に与えられ
る表示用クロツクｅによつて直列データに変換さ
れて画像情報〔ビデオ信号ｊ〕として出力され
る。

一方、CPUサイクルにおいては、コントロー
ル回路９が切換え信号ａをセレクタ３に与えるこ
とによつて、CPUアドレスバスＢをVRAMアド
レスバスＤに接続するようになす。このような
CPUサイクルは表示サイクル間の時間的な隙間
に実行されるものであるが、この時間的な隙間と
は例えば画像情報が並直変換器８においてシリア
ルアウトされている期間である。

そして、CPUサイクルが書込みサイクルであ
れば、CPU１からの書込み信号（VRAMWR）
ｈがコントロール回路９に与えられ、それによつ
てコントロール回路９から出力されるコントロー
ル信号ｂによつてトライステートバツフア５が導
通し、CPU１からのアドレス情報に従つて
VRAMデータバスＥを通つて入力される画像情
報が画像メモリ４に書込まれる。また、CPUサ
イクルが読出しサイクルであれば、CPU１から
の読出し信号（VRAMRD）ｇがコントロール回
路９に与えられ、該コントロール回路９からのコ
ントロール信号ｂによりトライステートバツフア
５はハイインピーダンス状態となり、CPU１か
らのアドレス情報に従つて画像メモリ４から読出
された画像情報はVRAMデータバスＥを通りラ
ツチ７に保持されトライステートバツフア６を介
しCPUデータバスを通つてCPU１に読込まれる。
尚、前記ラツチ７はCPUの読出しサイクル時の
みコントロール信号ｄによつて画像情報を保持
し、トライステートバツフア６はコントロール信
号ｃによつて適当なタイミングで導通されるよう
になつている。この読出しサイクルは画像メモリ
４内の画像情報をCPU１内の処理で情報内容を
変更したいときに行なわれる場合であり、通常こ
のような動作をCPUが実行することは少ない。
また、並直変換器８はCPUサイクルにおいて
VRAMデータバスＥに乗つた画像情報はラツチ
しないように制御される。

ところで、CPUサイクルが表示サイクルに割
込んだ場合、不所望なデータがVRAMデータバ
スに乗つて、この結果表示画面上にノイズとして
発生するので、これを防止するという条件から、
表示サイクルが優先され、CPUサイクルは前述
したように表示サイクルの時間的隙間に実行する
ことになる。

しかしながら通常CPUサイクルは表示サイク
ルと同期していないので、表示サイクルを優先さ
せるためにCPUが画像メモリをアクセスする場
合は、表示サイクルが終了してCPUが画像メモ
リをアクセスすることが可能になるまでCPUに
対してウエイトをかける必要がある。CPUに対
するウエイトはコントロール回路から出力される
ウエイト信号ｉ〔WAIT〕によつて為されるが、
CPUにウエイトをかけることによつてCPUの処
理の実行時間を遅らせてしまうという欠点があ
る。尚、上述のようなリアルタイム描画について
は例えば雑誌アスキー、1983年８月号P152〜
P153に記載されている。

(ハ) 考案の目的 本考案は上記欠点を解消するように工夫された
ものであり、CPUが画像メモリをアクセスする
場合、特に書込み時におけるCPUの処理時間の
ロスを低減し、高速にアクセスできるようにした
画像表示装置を提供することを目的とする。

(ニ) 考案の構成 本考案は主制御回路と画面メモリ間に、前記主
制御回路からのアドレス情報を前記画像メモリに
転送するためのアドレスバスと、前記主制御回路
からの画像情報を前記画像メモリに転送するため
のデータバスを備えるとともに前記画像メモリに
書込まれた画像情報を順次読出して表示するよう
にした画像表示装置において、前記アドレスバス
にアドレス情報を保持する第１レジスタを設ける
とともに前記データバスに画像情報を保持する第
２レジスタを設け、前記主制御回路の前記画像メ
モリへの書込みを、前記第１、第２レジスタを介
して行なうようにしたことを特徴とする構成であ
る。

(ホ) 実施例 以下、本考案の一実施例を第１図を参照しつつ
説明する。

第１図はリアルタイム描画が可能な本考案の画
像表示装置のブロツク図を示しており、第２図と
同一部分には同一符号を付している。

第１図において、１はCPU、２は表示アドレ
ス発生器、３はセレクタ、４は画像メモリ、５，
６はそれぞれトライステートバツフア、７はラツ
チ、８は並直変換器、９はコントロール回路であ
つて、斯る構成は従来と変りないが、本考案では
更にCPUアドレスバスＢに第１レジスタ１１を
設けるとともにCPUデータバスＣに第２レジス
タ１２を設け、第１、第２レジスタ１１，１２を
制御するためのオア回路１０及びRSフリツプフ
ロツプ１３を設けている。

また、ｈはCPUの画像メモリ４に対する書込
み信号（VRAMWR）、ｇはCPUの画像メモリ４
に対する読出し信号（VRAMRD）、ｉはCPUに
対するウエイト信号、ａはセレクタ３をコントロ
ールするための切換え信号、ｂはトライステート
バツフア５の開閉及びRS−フリツプフロツプ１
３のリセツトを行なう信号、ｃはトライステート
バツフア６の開閉を行なう信号、ｄはラツチ７を
コントロールする信号、ｆはCPUが画像メモリ
をアクセス可能かどうかを知らせる信号
（CPU／）、ｅは表示クロツク、ｊは並直
変換器８から出力されるビデオ信号である。

次に本装置の動作を説明する。

従来例においても説明したように画像メモリ４
に対するアクセスは画像メモリに書込まれた画像
情報を順次読出して、デイスプレー装置（図示せ
ず）に表示するための表示サイクルとCPUが画
像メモリに画像情報を書込んだり、画像メモリに
書込まれた画像情報を読み出すためのCPUサイ
クルの２つのサイクルに時分割されて行なわれ
る。表示サイクル中は、表示アドレス発生器２か
ら出力される表示アドレスがセレクタ３〔このと
きセレクタ３はコントロール回路９から与えられ
る切換え信号ａによつて表示アドレスバスＡ側に
切換えられている。〕を介してVRAMアドレスバ
スＤを通り画像メモリ４に与えられる。一方、コ
ントロール回路９からの信号ｂによりトライステ
ートバツフア５はハイインピーダンス状態となつ
てVRAMデータバスＥはCPUデータバスＣから
切り離される。そして、表示アドレス発生器２か
ら与えられる信号に従つて画像メモリ４から読出
された並列データは並直変換器８にラツチされる
とともに該変換器８に与えられる表示用クロツク
ｅによつて直列データに変換されて画像情報ｊと
して出力される。この表示サイクルは従来の場合
と同様であり、前記並直変換器８はCPUサイク
ルにおいてVRAMデータバスに乗つた画像情報
をラツチしないように制御される。

次にCPUサイクルについて述べる。

CPU１が画像メモリ４を読出す場合にはまず
VRAMRD信号ｇがアクテイブとなる。そして、
コントロール回路９に与えられるCPU／
信号ｆによりCPU１が画像メモリ４をアクセス
可能であり、しかもCPU１の読出しサイクルが
次の表示サイクルの開始時期までに完了すると判
断された場合には、切換え信号ａによつてセレク
タ３がCPUアドレスバスＢに接続するようにな
され、これによつて第１レジスタ１１に保持され
たCPU１からのアドレス情報が画像メモリ４に
加えられ、そのアドレス情報に従つて読出された
画像情報がVRAMデータバスＥを介してラツチ
７に保持され、トライステートバツフア６を通つ
てCPU１に読込まれる。

また、CPU／信号ｆによりCPU１が画
像メモリ４をアクセスできないが、或はアクセス
できても次の表示サイクルが開始されるまでにア
クセスが完了できない場合にはコントロール回路
９から出力されるWAIT信号ｉによつてCPU１
が待ち状態に入る。その後CPUがアクセス可能
な期間が到来した時に初めて第１レジスタ１１に
保持されたCPU１からのアドレス情報がセレク
タ３を介して画像メモリ４に加えられ、そのアド
レス情報に従つて読出された画像情報がラツチ７
に保持され、トライステートバツフア６を通つて
CPU１に読込まれる。尚、この際CPU１が読込
むべきデータが確定した時点〔すなわち、ラツチ
７にデータが取込まれたとき〕でWAIT信号が
解除される。このCPUサイクルにおける読出し
サイクルも従来と略変わりはないが次に説明する
CPUの書込みサイクルが従来と異なる。

すなわち、CPU１が画像メモリ４に画像情報
データを書込む場合、まずVRAMWR信号ｈが
アクテイブとなり、この信号がオア回路１０を通
つて第１レジスタ１１に与えられることにより
CPU１から出力されるアドレス情報は前記第１
レジスタ１１に保持され、一方CPU１からの画
像情報は前記VRAMWR信号ｈによつて第２レ
ジスタ１２に保持されるとともにフリツプフロツ
プ１３がセツトされる。これによつて、CPU１
が画像メモリ４に書込むべき画像情報及びそのア
ドレス情報は第１、第２レジスタ１１，１２に書
込まれたことになり、このとき表示サイクル中で
あつてもWAIT信号ｉはアクテイブとならない
ようにコントロール回路９が制御する。

そして、前記RSフリツプフロツプ１３の出力
信号がコントロール回路９に加えられると、該コ
ントロール回路９はCPUがアクセス可能な時期
が到来したことをCPU／信号により検出
してセレクタ３をCPUアドレスバスＢに切換え
るとともにトライステートバツフア５を導通させ
る。これによつて第１レジスタ１１に保持されて
いたアドレス情報が画像メモリに加えられ、一方
第２レジスタ１２に保持されている画像情報が画
像メモリ４に与えられて書込みが行なわれる。そ
して、この書込み終了と同時に前記コントロール
信号ｈによつてフリツプフロツプ１３がリセツト
される。

以上の様に構成することにより、CPUが画像
メモリにデータを書込む場合、表示サイクル中で
あつてもCPUに対してウエイトをかけることな
く描画が実行できる。尚、通常はCPUが画像メ
モリーをアクセスしてから次の画像メモリーのア
クセスまでの処理時間は表示サイクルに比較して
十分長いと考えられるので、本実施例の様に書き
込み用のレジスタは通常１組でよい。しかし
CPUの処理速度が表示サイクルに比較して相対
的に速い場合にはCPUアドレスバス及びCPUデ
ータバスにレジスタをそれぞれ複数個設ける構成
としてもよい。

(ヘ) 考案の効果 本考案に依れば、CPUが画像メモリに対して
書込みを行なう場合、全く時間的なロスを生じる
ことなく高速の書込みが実現できる。特にCPU
は画像メモリに対して、通常読出しよりも書込み
のみを行なう場合が殆どであるので本考案による
効果は大きい。

【図面の簡単な説明】

第１図は本考案の画像表示装置のブロツク図、
第２図は従来の画像表示装置のブロツク図であ
る。 １…CPU（主制御回路）、４…画像メモリ、１
１…第１レジスタ、１２…第２レジスタ、Ｂ…
CPUアドレスバス、Ａ…表示アドレスバス、Ｃ
…CPUデータバス、Ｄ…VRAMアドレスバス、
Ｅ…VRAMデータバス。

Claims (1)

1. 【実用新案登録請求の範囲】 主制御回路１と、 画面メモリ４と、 表示アドレス発生器２と、 前記主制御回路１と表示アドレス発生器２から
   のアドレスデータを選択して前記画像メモリ４に
   転送するためにアドレスバスＡ，Ｂ，Ｄ上に設け
   られたセレクタ３と、 前記画像メモリ４と前記主制御回路１間でデー
   タの転送をするためのデータバスＣ，Ｅと、 を備える画像表示装置に於いて、 前記セレクタ３と前記主制御回路１間のアドレ
   スバスＢ上に設けられアドレス情報を保持する第
   １レジスタ１１と、 前記データバスＣ，Ｅ上に設けられ画像情報を
   保持する第２レジスタ１２と、 表示サイクル中は前記セレクタ３を表示アドレ
   ス発生器２側とし、この表示サイクルの時間的隙
   間におけるCPUサイクル中は、前記セレクタ３
   を主制御回路１側とすると共に、前記主制御回路
   １からの書き込み信号（VRAMWR信号）を受
   けて、前記第１第２レジスタ１１，１２に画像情
   報及びアドレス情報を書き込む時は前記表示サイ
   クル中であつても前記主制御回路１を待ち状態と
   せず、又、前記主制御回路１からの読み出し信号
   （VRAMRD信号）を受けた時に前記表示サイク
   ル中であれば前記主制御回路１を待ち状態とする
   ウエイト信号（WAIT信号）を出力するコント
   ロール回路９と、 を備えることを特徴とする画像表示装置。