JPH01162294A - ダイナミックｒａｍ - Google Patents
ダイナミックｒａｍInfo
- Publication number
- JPH01162294A JPH01162294A JP62321037A JP32103787A JPH01162294A JP H01162294 A JPH01162294 A JP H01162294A JP 62321037 A JP62321037 A JP 62321037A JP 32103787 A JP32103787 A JP 32103787A JP H01162294 A JPH01162294 A JP H01162294A
- Authority
- JP
- Japan
- Prior art keywords
- serial
- data
- clock
- input
- ports
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 238000012905 input function Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
皮果上■肌里公！
本発明はダイナミック・ランダム・アクセス・メモリ（
以下ｒＤＲＡＭＪという）に関するものである。 − 亘】繋ｌえ避 近年、主にパーソナルコンピュータの画像メモリとして
の利用を主目的とした２ポ一トＲＡＭが開発されている
。このメモリは第２図に示すように１つのランダムセル
（ランダムボート）（１）に対し、１つのシリアルポー
ト（２）を追加してＣＰＵアクセスはランダムセル（１
）で行い、表示データの出力はシリアルポート（２）で
行うというちのである。即ち、第２図でランダムセル（
１）は２５６×２５６ビツト構成（実際の画像メモリ装
置では第２図に示す構成を４個用いて２５６Ｘ ２５６
Ｘ ４ビツト構成としている）となっていて、１回のア
ドレス指定で２５６ビツト分の情報を１度にシリアルポ
ート（２）に転送し、そのシリアルポート（２）ではシ
リアルクロック（ＣＫ）によってデータをシリアルに出
力する。そして、ランダムセル（１）はシリアルポート
（２）に上記の如く情報を転送した後はシリアルポート
（２）とは無関係にランダムアクセスできる状態となる
。そのため、ＣＰＵアクセスが表示データの出力のため
に邪魔されることが殆ど無くなり高速なアクセスが可能
である。
以下ｒＤＲＡＭＪという）に関するものである。 − 亘】繋ｌえ避 近年、主にパーソナルコンピュータの画像メモリとして
の利用を主目的とした２ポ一トＲＡＭが開発されている
。このメモリは第２図に示すように１つのランダムセル
（ランダムボート）（１）に対し、１つのシリアルポー
ト（２）を追加してＣＰＵアクセスはランダムセル（１
）で行い、表示データの出力はシリアルポート（２）で
行うというちのである。即ち、第２図でランダムセル（
１）は２５６×２５６ビツト構成（実際の画像メモリ装
置では第２図に示す構成を４個用いて２５６Ｘ ２５６
Ｘ ４ビツト構成としている）となっていて、１回のア
ドレス指定で２５６ビツト分の情報を１度にシリアルポ
ート（２）に転送し、そのシリアルポート（２）ではシ
リアルクロック（ＣＫ）によってデータをシリアルに出
力する。そして、ランダムセル（１）はシリアルポート
（２）に上記の如く情報を転送した後はシリアルポート
（２）とは無関係にランダムアクセスできる状態となる
。そのため、ＣＰＵアクセスが表示データの出力のため
に邪魔されることが殆ど無くなり高速なアクセスが可能
である。
更に、このようなりＲＡＭではシリアルポート（２）か
らの入力機能を備えているものが多く、リアルタイムな
画像入力等が可能になっている。
らの入力機能を備えているものが多く、リアルタイムな
画像入力等が可能になっている。
日が”しようと る口 占
しかし、シリアルポートの入力機能を利用してリアルタ
イムに画像入力やデータの加工を行う場合には幾つかの
問題が生じる。
イムに画像入力やデータの加工を行う場合には幾つかの
問題が生じる。
まず、第１に、シリアルポート（２）のシリアルクロッ
ク（ＣＭ）に対する入力出力データのタイミングの問題
である。即ち、第３図のように出力モード時（ａ）の出
力データ（ＤＯ）と入力モード時（ｂ）の入力データ（
ＤＩ）はシリアルクロック（ＣＫ）の立ち上がりに対す
るタイミングが異なる。そのため、後段の画像データ出
力回路でデータのラッチミスやデータのずれが生じ、そ
れが画面のチラッキやずれになって現れてくる。
ク（ＣＭ）に対する入力出力データのタイミングの問題
である。即ち、第３図のように出力モード時（ａ）の出
力データ（ＤＯ）と入力モード時（ｂ）の入力データ（
ＤＩ）はシリアルクロック（ＣＫ）の立ち上がりに対す
るタイミングが異なる。そのため、後段の画像データ出
力回路でデータのラッチミスやデータのずれが生じ、そ
れが画面のチラッキやずれになって現れてくる。
第２に、ＣＲＴに画面を表示しながらシリアル入力をし
ようとすると、そのクロックは表示用に固定されてしま
う。そのため外部から入力するデータを表示用のクロッ
クに合わせるか、或いは外部データの出力タイミングに
合わせてクロックを変える（表示モードを変える）かし
なければならなかった。
ようとすると、そのクロックは表示用に固定されてしま
う。そのため外部から入力するデータを表示用のクロッ
クに合わせるか、或いは外部データの出力タイミングに
合わせてクロックを変える（表示モードを変える）かし
なければならなかった。
本発明はこのような問題を解決した新規且つ有効なりＲ
ＡＭを提供することを目的とする。
ＡＭを提供することを目的とする。
５ 占を”′するための
上記の目的を達成するため、本発明のＤＲＡＭは１つの
ランダムセルに対し複数のシリアルポートを設けると共
に該シリアルポートにそれぞれシリアルタロツク入力手
段を設けた構成となっている。
ランダムセルに対し複数のシリアルポートを設けると共
に該シリアルポートにそれぞれシリアルタロツク入力手
段を設けた構成となっている。
カＬＪＩ
このような構成によるとランダムセルから一方のシリア
ルポートに所定量の情報が転送され、該一方のシリアル
ポートからデータをシリアルに出力しているときに、他
方のシリアルポートへ外部からデータをシリアルに入力
することができる。
ルポートに所定量の情報が転送され、該一方のシリアル
ポートからデータをシリアルに出力しているときに、他
方のシリアルポートへ外部からデータをシリアルに入力
することができる。
しかも、これらのシリアルポートはそれぞれクロック入
力手段を有しているので、外部から独自にクロックを入
力してそれぞれの用途に応じたシリアル動作をすること
ができる。
力手段を有しているので、外部から独自にクロックを入
力してそれぞれの用途に応じたシリアル動作をすること
ができる。
尖ＪＬＪ
以下、図面に示した本発明の一実施例について説明する
。
。
第１図において、（１０）はランダムセルであり、画像
メモリ装置としては同じものがデータバスのビット数に
応じて複数個構成されるが、ここではその１つのみを示
している。 （１１）は第１のシリアルボー）、 （１
２）は第２のシリアルポートである。
メモリ装置としては同じものがデータバスのビット数に
応じて複数個構成されるが、ここではその１つのみを示
している。 （１１）は第１のシリアルボー）、 （１
２）は第２のシリアルポートである。
これら゛のシリアルボー） （１１） （１２）はそれ
ぞれランダムセル（１０）の１行分のビット構成となっ
ていて、前記ランダムセル（１０）に対し、データバス
（１３）（１４）を通してデータの授受を行うと共に、
外部に対しそれぞれのデータバス（１７） （１Ｂ）を
通してシリアルにデータの受は渡しを行う。シリアルポ
ート（１１） （１２）は、また互いに独自のシリアル
クロックで動作できるようにシリアクロック入力部（１
５）（１６）を有している。
ぞれランダムセル（１０）の１行分のビット構成となっ
ていて、前記ランダムセル（１０）に対し、データバス
（１３）（１４）を通してデータの授受を行うと共に、
外部に対しそれぞれのデータバス（１７） （１Ｂ）を
通してシリアルにデータの受は渡しを行う。シリアルポ
ート（１１） （１２）は、また互いに独自のシリアル
クロックで動作できるようにシリアクロック入力部（１
５）（１６）を有している。
今、第１シリアルポート（１１）を入力用として用い、
第２シリアルポート（１２）を出力用とした場合に、ラ
ンダムセル（１０）からは第２シリアルポート（１２）
へ１行分の画像データを一度に転送し、第２シリアルポ
ート（１２）はそれに応じて、その転送された画像デー
タを第２シリアルクロツク（ＣＫｚ）によって順次シリ
アルにデータバス（１８）を通して外部へ出力する。一
方、第１シリアルポー） （１１）はそのような第２シ
リアルポート（１２）の動作とは無関係に外部からのデ
ータを第１シリアルクロツク（ＣＫ＋）に同期してデー
タバス（１７）を介してシリアルに読み込む。この第１
シリアルポート（１１）に読み込まれたデータは前記ラ
ンダムセル（１０）から第２シリアルポート（１２）へ
の転送とは異なるサイクルでランダムセル（１０）へ転
送される。
第２シリアルポート（１２）を出力用とした場合に、ラ
ンダムセル（１０）からは第２シリアルポート（１２）
へ１行分の画像データを一度に転送し、第２シリアルポ
ート（１２）はそれに応じて、その転送された画像デー
タを第２シリアルクロツク（ＣＫｚ）によって順次シリ
アルにデータバス（１８）を通して外部へ出力する。一
方、第１シリアルポー） （１１）はそのような第２シ
リアルポート（１２）の動作とは無関係に外部からのデ
ータを第１シリアルクロツク（ＣＫ＋）に同期してデー
タバス（１７）を介してシリアルに読み込む。この第１
シリアルポート（１１）に読み込まれたデータは前記ラ
ンダムセル（１０）から第２シリアルポート（１２）へ
の転送とは異なるサイクルでランダムセル（１０）へ転
送される。
上述のように、ランダムセル（１０）に対する第１゜第
２シリアルポート（１１） （１２）のデータ授受動作
サイクルは互いに異なるが、この各サイクルでのシリア
ルポート（１１） （１２）の択一動作選択は（イ）点
から与えられる判定信号によってなされる。ランダムセ
ル（１０）と、第１．第２シリアルポート（１１）（１
２）との間でデータの授受がない時間にはランダムセル
（１０）に対しランダムアクセスを行うことができる。
２シリアルポート（１１） （１２）のデータ授受動作
サイクルは互いに異なるが、この各サイクルでのシリア
ルポート（１１） （１２）の択一動作選択は（イ）点
から与えられる判定信号によってなされる。ランダムセ
ル（１０）と、第１．第２シリアルポート（１１）（１
２）との間でデータの授受がない時間にはランダムセル
（１０）に対しランダムアクセスを行うことができる。
以上のような構成にすることにより、例えば１つのポー
トを画面データ出力専用にしてビデオクロックを与え、
そして残りのシリアルポートをシステムのデータ入出力
用、若しくは入出力用に割り当てるという使い方が可能
となり、そのデータのタイミングはビデオクロックに左
右されることなく全く独立にすることができるため、画
面を乱さずにＣＰＵのサイクルに合わせたり画像データ
の入力ではシステムのＡ／Ｄ変換スピードに容易に合わ
せることができる。尚、シリアルポートの数は１つのラ
ンダムセル（１０）に対し２個に限る必要はなく、３個
以上としてもよいことはいうまでもない。
トを画面データ出力専用にしてビデオクロックを与え、
そして残りのシリアルポートをシステムのデータ入出力
用、若しくは入出力用に割り当てるという使い方が可能
となり、そのデータのタイミングはビデオクロックに左
右されることなく全く独立にすることができるため、画
面を乱さずにＣＰＵのサイクルに合わせたり画像データ
の入力ではシステムのＡ／Ｄ変換スピードに容易に合わ
せることができる。尚、シリアルポートの数は１つのラ
ンダムセル（１０）に対し２個に限る必要はなく、３個
以上としてもよいことはいうまでもない。
光皿傅勉来
本発明によれば、シリアルポートに対する入力とシリア
ルポートからの出力はそれぞれ異なるシリアルポートに
よりなされるので、従来のようなデータの入力時と出力
時とにおけるタイミングが異なって後段の画面データ出
力回路でのデータのラッチミスやデータずれが生じると
いう問題は払拭される。また、各シリアルポートにはシ
リアルクロック入力部を設けていて独自のシリアルクロ
ックを受は入れることができるので、外部入力回路や出
力回路との関係に応じて、それぞれ適切なりロックでシ
リアル動作させることができる。
ルポートからの出力はそれぞれ異なるシリアルポートに
よりなされるので、従来のようなデータの入力時と出力
時とにおけるタイミングが異なって後段の画面データ出
力回路でのデータのラッチミスやデータずれが生じると
いう問題は払拭される。また、各シリアルポートにはシ
リアルクロック入力部を設けていて独自のシリアルクロ
ックを受は入れることができるので、外部入力回路や出
力回路との関係に応じて、それぞれ適切なりロックでシ
リアル動作させることができる。
第１図は本発明を実施したダイナミックＲＡＭのブロッ
ク図である。第２図は従来例のブロック図であり、第３
図はその説明図である。
ク図である。第２図は従来例のブロック図であり、第３
図はその説明図である。
Claims (1)
- （１）一つのランダムセルに対し複数のシリアルポート
を設けると共に該シリアルポートにそれぞれシリアルク
ロック入力手段を設けたことを特徴とするダイナミック
ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321037A JPH01162294A (ja) | 1987-12-18 | 1987-12-18 | ダイナミックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321037A JPH01162294A (ja) | 1987-12-18 | 1987-12-18 | ダイナミックｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01162294A true JPH01162294A (ja) | 1989-06-26 |
Family
ID=18128096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62321037A Pending JPH01162294A (ja) | 1987-12-18 | 1987-12-18 | ダイナミックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01162294A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009064548A (ja) * | 2003-03-13 | 2009-03-26 | Marvell World Trade Ltd | マルチポートメモリアーキテクチャ、装置、システム、および方法 |
| US8205028B1 (en) | 2007-07-31 | 2012-06-19 | Marvell International Ltd. | Adaptive bus profiler |
| US8234425B1 (en) | 2007-06-27 | 2012-07-31 | Marvell International Ltd. | Arbiter module |
| US8683085B1 (en) | 2008-05-06 | 2014-03-25 | Marvell International Ltd. | USB interface configurable for host or device mode |
| US8688922B1 (en) | 2010-03-11 | 2014-04-01 | Marvell International Ltd | Hardware-supported memory management |
-
1987
- 1987-12-18 JP JP62321037A patent/JPH01162294A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009064548A (ja) * | 2003-03-13 | 2009-03-26 | Marvell World Trade Ltd | マルチポートメモリアーキテクチャ、装置、システム、および方法 |
| US8335878B2 (en) | 2003-03-13 | 2012-12-18 | Marvell World Trade Ltd. | Multiport memory architecture, devices and systems including the same, and methods of using the same |
| US8688877B1 (en) | 2003-03-13 | 2014-04-01 | Marvell World Trade Ltd. | Multiport memory architecture |
| US8234425B1 (en) | 2007-06-27 | 2012-07-31 | Marvell International Ltd. | Arbiter module |
| US8205028B1 (en) | 2007-07-31 | 2012-06-19 | Marvell International Ltd. | Adaptive bus profiler |
| US8683085B1 (en) | 2008-05-06 | 2014-03-25 | Marvell International Ltd. | USB interface configurable for host or device mode |
| US8688922B1 (en) | 2010-03-11 | 2014-04-01 | Marvell International Ltd | Hardware-supported memory management |
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