JP2009064548A - マルチポートメモリアーキテクチャ、装置、システム、および方法 - Google Patents

マルチポートメモリアーキテクチャ、装置、システム、および方法 Download PDF

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Abstract

【課題】マルチポートメモリアーキテクチャ、それを含むシステム及びそれを用いる方法を提供する。
【解決手段】メモリアレイと、データを受信/送信するように構成された複数のポートと、それぞれがポートの一つ以上との間でデータの送信/受信を行う複数のポートバッファとを備える。ポートバッファの全ては、(i)第一の共通バス上でメモリアレイにデータを送信し、(ii)第二の共通バス上でメモリアレイからデータを受信する。方法は、データのブロックを書き込み、データのブロックを読み出し、メモリをまたがってデータのブロックを転送する。ポートバッファをメインメモリに密に結合し、メモリ読み出しおよび書き込みパスの長い区間にわたるポイント間通信を用いる。特にネットワークスイッチにおいて、データ通信における待ち時間を減らし、それによりルーティングの過密を減らし、かつFIFOをなくすことができる。
【選択図】図1

Description

本出願は、2003年5月13日に出願された米国仮出願第60/454,443号(弁護士整理番号第MP0300PR)に基づく優先権を主張しており、それを全体としてここに援用する。
本発明はマルチポートメモリの分野に関連する。特に本発明の実施形態は、マルチポートメモリを用いるネットワークにおけるデータ通信のためのアーキテクチャ、システムおよび方法に関連する。
メモリは、一つ以上のデータソースから複数の宛先のいずれかへの高速なデータ転送を可能にするためにネットワークにおいて、しばしばスイッチング素子において用いられる。図1は、従来のマルチポートメモリアーキテクチャ10を示している。このマルチポートメモリアーキテクチャ10は、メモリアレイ20と、ポート30〜37と、先入れ先出しメモリ(FIFO)バッファ40〜47と、マルチプレクサ54とを備えている。ポート30〜37のそれぞれは、ネットワーク(例えばイーサネット装置)からシリアルデータを受け取り、それをmビット幅のパラレルデータに変化する。一例において、mは8である。このmビット幅のパラレルデータは、メモリアレイ20に格納される前に対応するFIFOバッファ40〜47に一時的に置かれる。FIFOバッファ40〜47は時間領域変換バッファとしても機能する。メモリアレイ20は、書き込みポート22と読み出しポート24とを有しており、それらを通じてデータはアレイ20内の記憶素子に転送されたり、記憶素子から転送されたりする。FIFOバッファ40〜47のそれぞれは、メモリアレイ20の周囲の書き込みバス50および読み出しバス52のおかげで、メモリアレイ20と独立して相互作用することができる。また各FIFOバッファ40〜47は、シリアルデータをパラレルデータに変換するように構成されており、一例において、バイトシリアルデータをバイトパラレルデータに変換する。各FIFOバッファ40〜47はメモリ20に対して、自身の専用書き込みバスを有しているので、書き込みバス50は(m*n)から(8m*n)ビット幅を有しており、それにより、バッファ40〜47の一つがメモリアレイ20と通信することを可能にするm*nビット幅のバスのそれぞれを収容する。またメモリ入力ポート22もm*nビット幅を有しているので、マルチプレクサ50は。FIFOからメモリ20へのデータの書き込みのために、専用のFIFO−メモリ書き込みバスの一つを選択する。読み出しバス52は、FIFOバッファ40〜47の全てにメモリ20からm*nビット幅のデータを出力する。FIFOバッファ40〜47の全てに痛心される多ビット制御信号が、対応するポート30〜37を通じてのそれに続く外部との転送のためにどのFIFOバッファ40〜47がメモリセルにデータを書き込むかを決定する。
ポート30〜37は典型的には、ネットワークの速さ、例えば1GHz程度で操作する。しかしながら、メモリアレイ20は典型的には、著しく遅い速さ、例えば100〜200MHzで動作する。したがって、アーキテクチャ10は、メモリアレイ20に入っていく、あるいはメモリアレイ20から出ていくデータをFIFOバッファに一時的に格納させる必要がある。しかしFIFOバッファ40〜47は典型的にはポート30〜37の近くにあり、これがバス50および52のロード要件(例えばバス50および52の固有の容量、抵抗、および/またはインピーダンスを克服あるいは制御するために必要な電流および/または電圧)ゆえにFIFOバッファ40〜47およびメモリアレイ20の実行動作レートを制限する。したがって、図1のアーキテクチャを用いてスループットを改良するためには、メモリスピードか帯域(すなわち、メモリアレイ20との間でデータを出し入れするバスの幅)を増やさなければならない。
しかしながら、アーキテクチャ10の最大スループットについては物理的な制限がある。メモリは任意のプロセス技術においてある程度速くなることはでき、メモリ幅を増やすことは、メモリ制御信号の内部ローディングのためにそのスピードを制限する。メモリの外部の幅を増やすことはダイの面積およびダイのコストの増加を引き起こす。図1の例においては、全てのポート30〜37が1Gbit/秒で動作し、mが8であるときには、FIFO40〜47は125MHzのレートで8ビットバイトのデータを受け取る。データは全二重であり、それにより8ビットのデータはそれぞれのポートについて125MHzのレートで各方向に処理されなければならない。その結果、メモリ20は1サイクル当たり、(8ポート*8ビット*2方向)=128ビットのデータを125MHzのレートで処理することができなければならない。24ポートアーキテクチャにおいては、メモリ20は125MHzのレートで384ビットのデータを処理することができなければならない。メモリスピードおよび/あるいはメモリバスの寸法(幅および/あるいは長さ)への制限が標準的なメモリアレイ20のスループットを制限するので、代替的なアプローチが望まれる。
したがって、マルチポートメモリの動作スピードを増やして、ネットワークスピードの高速化および高いネットワークスイッチングフレキシビリティへの依然として増え続けている要求についていく必要がある。
本発明の実施形態は、マルチポートメモリアーキテクチャ、それを用いるシステムおよび方法に関する。マルチポートメモリアーキテクチャは、(a)メモリアレイと、(b)データを送受信するように構成された複数のポートと、(c)複数のポートとを備えており、複数のポートバッファのそれぞれは一つ以上のポートとの間でデータを送受信するように構成されており、ポートバッファの全ては、(i)第一の共通バス上でメモリアレイにデータを送信し、(ii)第二の共通バス上でメモリアレイからデータを受信するように構成されている。システムおよびネットワークスイッチは、ここに開示されている発明の概念の一つ以上を具体化するアーキテクチャを含むシステムおよびネットワークスイッチを備えている。
書き込む方法は、(1)シリアルデータをnビット幅のパラレルデータに変換するステップであって、データのnビットがワードを形成するステップと、(2)nビット幅のパラレルデータのkワード長をバッファリングするステップと、(3)実質的に同時にk*nビットのデータをメモリに書き込むステップとを備えている。発明はまたメモリからデータを読み出す方法に関連しており、(1')メモリからk*nビットのデータをk*nビット幅のバス上に実質的に同時に出力するステップと、(2')k*nビットのデータをnビット幅のパラレルデータに変換するステップと、(3')nビット幅のパラレルデータを、外部からメモリから読み出されるべきシリアルデータに変換するステップとを包含している。発明はまた、ネットワークにおいてデータを転送する方法にも関連しており、メモリに書き込む本発明の方法およびメモリから読み出す本発明の方法のそれぞれからの一つ以上の組み合わせを包含している。
本発明は、ポートバッファをメインメモリに密に結合することによって、データ通信、特にパケットネットワークスイッチにおける待ち時間を減らし、それにより(1)メモリの読み出し・書き込みパスの比較的長い区間にわたるポイント間の通信の使用と、(2)メモリの読み出し・書き込みパスにおいてFIFOメモリをなくすこととを可能にするという効果をもつ。したがって本発明はまた、特に標準的なセルベースの設計技術を用いているときに、ルーティングの過密を減らし、ダイサイズを減らす。ボンドパッドとポートバッファとの間のオンチップでのポイント間通信はさらに、対応する配線における寄生を減少させる。ポートバッファをメインメモリアレイに密に結合させることによって、本発明は、メモリの読み出し・書き込みバスのRC要素を減らすという効果を有し、さらにデータ転送レートおよびスループットを増加させる。対照的に図1のアーキテクチャのルーティングは、比較的複雑であり、より大きなチップ面積を使う。
本発明のこれら、および他の効果は、以下の好ましい実施形態の詳細な説明から容易に明らかになることであろう。
本発明の好ましい実施形態に詳細に言及する。好ましい実施形態の例は添付の図面に示されている。発明は、好ましい実施形態と関連して説明されるが、それらは発明をこれらの実施形態に限定することを意図するものではないということを理解されたい。逆に発明は、代替物、変更および等価物をカバーするように意図されており、これらは添付のクレームによって定義される発明の精神および範囲内に含まれうる。さらに、本発明の以下に続く詳細な説明において、本発明の徹底的な理解を提供するために、数多くの具体的な内容が述べられる。しかしながら、当業者は、本発明はこれらの具体的な内容なして実行され得ることを容易に理解するであろう。他の例において、本発明の特徴を不必要に分かりにくくするのを避けるために、公知の方法、手順、構成要素および回路は詳細には説明しない。
以下に続く詳細な説明のいくつかの部分は、コンピュータ、プロセッサ、コントローラおよび/あるいはメモリ内でのデータビット、データストリームあるいは波形についてのプロセス、手順、論理ブロック、機能ブロック、処理および他の象徴的な動作の表現に関して、提示される。これらの説明および表現は、データ処理分野における当業者が同分野における他の人に、自身の仕事の実体を効果的に伝えるために一般的に使用されるものである。プロセス、手順、論理ブロック、機能、プロセス等がここで使われ、一般的には、所望のおよび/あるいは予測される結果に至る一貫したステップあるいは指示のシーケンスであるものと考えられる。これらのステップは、一般的には物理量の物理的な操作を含む。通常は、必ずしもとはいえないが、これらの量は、コンピュータあるいはデータ処理システムにおいて記憶、転送、結合、比較およびその他の操作を行うことが可能である電気、磁気、光学あるいは量子信号の形態をとる。主として一般的な使用の理由から、これらの信号を、ビット、波、波形、ストリーム、値、要素、シンボル、文字、語句、あるいは数等として言及されることが便利であるということがわかる。
しかしながら、これらの、および類似した用語の全ては適切な物理量に関連づけられ、これらの量に適用される都合のよいラベルに過ぎないことに留意されたい。それ以外であると具体的に述べない、および/あるいは以下の議論から明らかではない限り、本出願を通じて、「処理する」、「演算する」、「コンピュータで計算する」、「計算する」、「判断する」、「操作する」、「変換する」、「表示する」等の用語を用いる議論は、物理(例えば電気的)量として表されるデータを操作し、変換するコンピュータ、あるいはデータ処理システム、あるいは類似した処理装置(例えば電気、光学的、量子コンピューティング装置あるいは処理装置)の作用およびプロセスに言及している。これらの用語は、システムあるいはアーキテクチャの構成要素内(レジスタ、メモリ、他のこのような情報記憶、転送あるいは表示装置等)における物理量を操作あるいは変換して、同一あるいは異なるシステムあるいはアーキテクチャの他の構成要素内の物理量として同様に表される他のデータにする処理装置の作用およびプロセスに言及する。
さらに、簡便さのために、「クロック」、「時間」、「レート」、「周期」および「周波数」という用語は、ここではいくらか交換可能であるものとして使われ得るが、一般的にはそれらがこの分野で理解される意味を与えられているものとする。また、簡便さのために、「データ」、「データストリーム」、「信号」、「波形」および「情報」という用語は交換可能に用いられ得、同様に、「接続される」、「結合される」、「連結される」および「連通している」は交換可能に用いられ得る(これらは直接的あるいは間接的なリンクまたは信号路を指し得る)が、一般的には、それら自体がこの分野で理解される意味も与えられているものとする。
本発明はマルチポートメモリアーキテクチャ、これを備えたシステム、ならびにこれを用いる方法に関連する。このマルチポートメモリアーキテクチャは一般的には、(a)メモリアレイと、(b)データを受信および/または送信するように構成された複数のポートと、(c)複数のポートバッファとを備えており、複数のポートバッファのそれぞれは、ポートの一つ以上にデータを送信し、および/またはポートの一つ以上からデータを受信するように構成されており、複数のポートバッファの全ては、(i)第一の共通バス上でメモリアレイへのデータを送信し、(ii)第二の共通バス上でメモリアレイからデータを受信するように構成される。発明のさらなる特徴は、本発明のアーキテクチャを包含する、および/あるいはここで述べられる発明の概念の一つ以上を具体化するネットワークスイッチ、システムおよびネットワークに関連する。
発明のさらなる特徴は、メモリからの読み出しおよび/あるいはメモリへの書き込みの方法に関連する。書き込みの方法は、(1)シリアルデータをnビット幅のパラレルデータに変換するステップであって、データのnビットがワードを構成するステップと、(2)nビット幅のパラレルデータのkワード長のブロックをバッファリングするステップと、(3)データのk*nビットを実質的に同時にメモリに出力するステップとを包含する。発明はメモリからデータを読み出す方法にも関連しており、(1')メモリからk*nビット幅のバス上にデータのk*nビットを実質的に同時に出力するステップと、(2')データのk*nビットをnビット幅のパラレルデータに変換するステップと、(3')nビット幅のパラレルデータを外部からメモリから読み出され得るシリアルデータに変換するステップとを包含する。発明はまた、ネットワークにおいてデータを転送する方法にも関連しており、この方法は、本発明のメモリへの書き込み方法およびメモリからの読み出し方法のそれぞれからの一つ以上のステップの組み合わせを包含する。
本発明は、そのさまざまな態様において、例示的な実施形態に関して以下により詳細に説明される。
メモリアーキテクチャの一例:一態様において、本発明は、(a)メモリアレイと、(b)データを受信および/あるいは送信するように構成された複数のポートと、(c)複数のポートバッファとを備えているマルチポートメモリアーキテクチャに関連しており、複数のポートバッファのそれぞれは、ポートの一つ以上へデータを送信し、および/あるいはポートの一つ以上からデータを受信するように構成されており、複数のポートバッファの全ては(i)第一の共通バス上にメモリアレイにデータのブロックを送信し、(ii)第二の共通バス上でメモリアレイからデータのブロックを受信するように構成されている。
図2は、本発明のマルチポートメモリアーキテクチャの第一の例示的な実施形態100を示しており、これは、メモリアレイ110、ポートバッファ120〜127、ポート130〜144、並列読み出し・書き込みレジスタ141〜142および「スヌープ」レジスタ140を有している。図1からFIFOメモリがなくなっているのが目立つ。ポートバッファ120〜127は、一つ以上のレジスタ、あるいはフリップフロップ、ラッチまたはレジスタのバンクを備えており、ポートおよびメモリアレイ110からパラレルデータを受け取り、ポートおよびメモリアレイ110にパラレルデータを提供するように構成されている。データは、共通のメモリ書き込みバス150aおよび150b上、ならびに共通のメモリ読み出しバス155aおよび155b上でポートバッファ120〜127とメモリアレイ110との間で通信される。
本アーキテクチャにおいては、メモリアレイは従来のものであり、複数のメモリサブアレイを備えている。これらのサブアレイは、一つ以上のメモリの行、列、ブロックまたはページを備えていてもよく、ページが好ましいインプリメンテーションである(いわゆる「マルチポートページモードメモリ」、MPPM)。メモリの行、列、ブロックおよび/またはページのそれぞれは、行、列、ブロックおよび/またはページに対応する固有のメモリアドレスによって識別可能、および/またはアクセス可能である。好ましいインプリメンテーションにおいては、メモリアレイ110とポートバッファ120〜127との間で転送されるデータのブロックのそれぞれは、データのページを備えている。典型的には、メモリアレイ110の最小密度は256kbあるいは1Mbである。メモリアレイ110の最大密度には制限はないが、実際の問題として、典型的な最大密度は約32Mbあるいは128Mbである。
メモリアレイ110におけるメモリ素子の性質も特に限定されておらず、ラッチ、スタティックランダムアクセスメモリ(SRAM)、ダイナミックランダムアクセスメモリ(DRAM)、磁気ランダムアクセスメモリ(MRAM)、電気的消去可能ROM(EEPROM)およびフラッシュメモリを含み得るが、簡単にするために、またスピードと低電力を考慮して、ラッチが好ましい。メモリアレイ110はシンクロナスであっても非シンクロナスであってもよいが、スピードとタイミングを考慮すると、シンクロナスメモリが好ましい。
本アーキテクチャにおいては、ポートバッファ120〜127は、メモリアレイ110に「密に連結される」と考えてもよい。基本的に、「密に連結される」とは、ポートバッファ120〜127は、ポート130〜145よりもメモリアレイ110の方の近くにあり、メモリバス150a、150b、155aおよび155bは、バスにおける隣接するメタル配線間でのバス長(抵抗に対応する)および/あるいは寄生容量のようなRC要素を減少させる、または最小にするように設計されることを意味する。ポートバッファ120〜127はメモリアレイ110の異なる側に示されており、ポート130〜144はポートバッファ120〜127の異なる側に示されているとき、ポートバッファ120〜127はアレイ110の片側に配置することができ(例えば図3)、ポート130〜144はポートバッファ120〜127の一方の側に配置することができる。さらに、ポートバッファ120〜127とメモリアレイ110との間の通信は、好ましくは、メモリアレイに「密に連結されている」ポートバッファにおけるクロック依存の回路によって遅延されない。
本マルチポートメモリアーキテクチャにおいては、ポートバッファの数は、2以上、3以上、あるいは4以上のいずれであってもよい。あるインプリメンテーションにおいては、アーキテクチャにおいては(2−d)個のポートバッファがあり、xは少なくとも3である整数であり、さまざまな実施態様においては、4から8(例えば5または6)という整数であり、dは0または(2x−1−1)以下の整数である。dの値は、ポートバッファに伴う(例えばポートバッファアドレスを有する)並列なレジスタの数によって決定され得るが、それは「スヌープ」レジスタ140および/または並列な読み出し・書き込みレジスタ141〜142のような異なる機能を提供する。独立して、対応するポートの数は一般的には2以上、3以上、あるいは4以上であり、あるインプリメンテーションにおいては、(2−d)であり得る。ここでxおよびdは上述した通りである。一インプリメンテーションにおいては10個のポートがある。好ましくは、ポートおよびポートバッファは1対1の関係にある。しかし各ポートは単一のポートバッファだけと通信するというのは必ずしも本当ではない(あるいはその逆もしかり。いわゆる「専用の」ポートあるいはポートバッファ)。
ここで図4を参照すると、ポートバッファは、読み出し部250iおよび書き込み部240iを有する。読み出し部250iおよび書き込み部240iのそれぞれは、複数のエントリ242a〜242o、244a〜244o、252a〜252oおよび254a〜254oを備え、エントリのそれぞれは一つ以上のデータ記憶ユニットを備えている。データ記憶ユニットは、1ビットのデータを記憶するように構成された従来のメモリセルであり、SRAMセル、DRAMセル、MRAMセル、EEPROMセルおよび/あるいはフラッシュメモリセルを備えているが、スピードと低電力とを考慮すると、SRAMが好ましい。
好ましいインプリメンテーションにおいては、読み出し部250iおよび書き込み部240iはそれぞれ独立に、a*(2+b)個のエントリを備えており、ここでaはエントリのラインあるいは行の数(例えば、書き込みライン242および/あるいは244)であり、2は一つのラインまたは行におけるエントリの数であり、yは少なくとも3の整数であり、bは0または(2−1)以下の整数である。ある実施形態においては、bは0であり、yは4から8の整数であり、具体的な実施形態においてyは5または6である。
図2に戻ると、本アーキテクチャにおけるメモリ読み出し・書き込みバス150a、150b、155aおよび155bは、それぞれk*nビットの幅を有している。ここでkは一つのポートバッファのラインまたは行におけるエントリの数であり、nは一つのエントリにおけるデータビットの数である。上述したように、kは(2+b)であり得る。ここでyおよびbは上述した通りである。したがって、共通のメモリバスは、n*(2+b)ビットの幅を有する。あるインプリメンテーションにおいては、nは(2+c)であり、ここでpは2から7の整数(例えば3から6)であり、cは0または(2−1)以下の整数である。ある実施形態においてはcは0である。これは実質的に、データのブロック全体(ここでデータの一つのブロックは、図4に示されるようにポートバッファライン222、224、226あるいは228におけるデータである)を、メモリアレイ110に対して、あるいはメモリアレイ110から実質的に同時に書き込む、あるいは読み出すことを可能にする。好ましい実施形態においては、nはポートとそれに対応するポートバッファとの間でデータを通信するように構成されたバスの幅でもある。このようなバスは、2つの別個の一方向性のバス(例えば、図1に示すmビット幅のバス)を備えている。
再び図2に戻って、メモリ読み出し・書き込みバス155a、150b、155aおよび155bは、「共通の」バスであると考えられる。なぜならそれらは、複数のポートバッファに共通であり、それらの全長にわたって一定のビット幅を有しているからである。例えば、ポートバッファ120〜123はそれぞれ、メモリ書き込みバス150a上への同じ数の出力を有し、メモリ読み出しバス155aからの同じ数の入力を有する。その結果、メモリアレイ110からメモリ読み出しバス155a上に読み出されるデータは、ポートバッファ120〜123のいずれか一つ(あるいは全て)へとラッチされ得る。
本アーキテクチャにおけるポートバッファは、単一バッファ型であってもよく(例えば図5参照)、その場合には読み出し部は第一の読み出しラインを備え、書き込み部は第一の書き込み部を備える。あるいはマルチバッファ型(例えば、図4の二重バッファ型の実施形態220iを参照)であってもよく、この場合には、読み出し部は複数の読み出しラインを備え、書き込み部は複数の書き込みラインを備える。例えば、二重バッファ型の構成は、第一および第二の読み出しラインと第一および第二の書き込みラインとを備え、三重バッファ型構成は、第一、第二および第三の読み出しラインと、第一、第二および第三の書き込みラインとを備え、四重バッファ型の構成は、第一、第二、第三および第四の読み出しラインと第一、第二、第三および第四の書き込みラインとを備える。以下同様である。いずれの構成においても、書き込み部は、(i)対応するポートからのデータを記憶するためのエントリ(例えば244a〜244o)の一つを選択するように構成されたデマルチプレクサ258と、(ii)ポートバッファからメモリアレイにデータを転送するための書き込みラインの一つを選択するように構成された一つ以上の制御信号とをさらに備える。ここで図4だけを参照して、マルチバッファ型の構成(例えば、二重バッファ型のポートバッファ220i)においては、読み出し部は、マルチプレクサ256および/あるいは、対応するポートへデータを出力するための読み出しラインの一つを選択するように構成された一つ以上の制御信号をさらに備える。
本アーキテクチャは、さまざまなレートで、および/あるいは時間領域にわたってデータを処理および/あるいは転送することを可能にする。例えば、メモリアレイは第一の周波数で動作し、ポートのそれぞれは、第一の周波数よりも大きい、または小さい第二の周波数で独立して動作してもよい。例えば、図2に戻ると、ポート130〜144の受信部あるいは送信部は、約10MHz、100MHz、1GHz、約2GHz、あるいは約3.125GHzのレートでデータを受信あるいは送信してもよい。また、各ポートは、他のポートの動作周波数とは独立した周波数で動作してもよい。しかしながら、メモリアレイ110およびポートバッファ120〜127は、一般的には100MHzから400MHzの周波数で動作するが、ポートバッファ120〜127は、メモリアレイ110と必ずしも同じ周波数で動作しない。さらに、メモリアレイ110およびポートバッファ120〜127は互いに同期して動作してもよく、ポート130〜144のそれぞれは、(i)メモリアレイ110およびポートバッファ120〜127および(ii)他のポートに対して同期して動作する。したがって、ポートバッファ120〜127は、ポート領域のそれぞれとメモリ領域との間での時間領域バッファ(あるいはスイッチ)として独立して機能する。
続いて図2を参照すると、さらなる実施形態においては、本メモリアーキテクチャは、(i)並列読み出しレジスタ140および並列書き込みレジスタ141、および/あるいは(ii)読み出し専用「スヌープ」レジスタ142をさらに有する。並列読み出しレジスタ140は、ポートバッファ読み出しレジスタ(例えば図4におけるポートバッファ読み出し部250i)のための冗長レジスタである。当業者に知られているように、冗長読み出しレジスタは、主要な読みだしレジスタにハードウェア上の欠陥があるときに、通常は冗長読み出しレジスタのアドレスを主要な読み出しレジスタのアドレスに置き換えることによって、あるいは主要な読み出しレジスタへ、およびそれからのバスを再配線する(典型的にはヒューズを切る)ことによって、主要な読み出しレジスタを置き換えることができる。処理エラーが主要な読み出しレジスタから下流で起これば、冗長読み出しレジスタは、データを素早く置き換えるために、主要な読み出しレジスタにおけるデータのコピーを一時的に格納することができる。したがって、並列読み出しレジスタ140(図2)はおおまかには、ポートバッファ読み出し部250i(図4)と類似した、あるいは同一の構造を有する。同様に、並列書き込みレジスタ141(図2)は、ポートバッファ書き込みレジスタ(例えば図4におけるポートバッファ読み出し部240i)のための冗長書き込みレジスタであり、おおまかにはそれと類似した構造および機能を有する。並列読み出し・書き込みレジスタ140〜141のデータ幅はメモリアレイ110の全幅とすることができるので、並列読み出し・書き込みレジスタ140〜141は、標準的なポートを用いて得られるよりも大きい帯域幅の利益を享受することができるポートあるいはデータ処理素子を供給することができる。並列読み出し・書き込みレジスタ140〜141はまた、メモリのBIST中のメモリへの高速アクセスのために用いられることができる。
読み出し専用「スヌープ」レジスタ142(図2)は、メインメモリ(例えばメモリ110)に書き込まれるべきデータのコピーを記憶するように構成される。スヌープレジスタ142は、パケットまたはヘッダ処理ロジック(例えば宛先アドレス、ソースアドレス、フレームタイプ等)のようなある処理動作のために、処理ロジックをさらに含んでもよく、あるいは外部の処理ロジックに接続されてもよく、その結果、後に続くデータの修正および/あるいはメモリを含むネットワークにおけるスイッチングの決定を行うことが可能である。このような修正および/あるいは転送を実行するさらなるロジックは、本マルチポートメモリを含むICにおけるどこに配置されてもよく、あるいはそれに近接するコプロセッサ内に(例えば共通の基板あるいはプリント回路基板上)配置される。したがって、スヌープレジスタ142は実質的に、マルチポートメモリ110が処理ロジックを複数のセット、各ポートバッファに対して一つのセットを有することから救うことになる。これは、パケットあるいはフレーム処理を含むアプリケーションにおいて、このような動作のための専用のおよび/あるいは冗長レジスタがない場合に必要とされる。
パケットネットワークスイッチ、システムおよびネットワークの例:発明のさらなる態様において、ネットワークスイッチ、システムおよびネットワークは、概して、ここで開示される発明的な概念の一つ以上を具体化するアーキテクチャを含むものを備えている。例えば、ネットワークスイッチは、単に本マルチポートメモリアーキテクチャを備えていてもよい。好ましい実施形態においては、ネットワークスイッチは単一の集積回路上で具体化される。
上述したように、本発明の利点の一つは、ポートとメインメモリとの間でデータをバッファするためのFIFOバッファは必要ないということであり、それによりFIFO−メインメモリのルーティング専用のICの面積を減らすことができ、(理想的には)ICを通るデータ転送スピードを上げることができる。したがって、本ネットワークスイッチは、それぞれが(i)第一のデータパスに沿って対応するポートにデータを送信し、(ii)第二のデータパスに沿って対応するポートからのデータを受信する、複数のポートバッファを備えていてもよく、これらのデータパスはいずれも、先入れ先出し(FIFO)メモリを含まない。
さらなる実施形態においては、システムは、ネットワークスイッチにおける処理のために、ネットワークからのシリアルデータをパラレルデータに変換する、および/またはネットワークスイッチからのパラレルデータをネットワークのためのシリアルデータに変換するように構成されたポートを有していてもよい。大半のインプリメンテーションにおいては、システムポートは、上述したメモリアーキテクチャポートとなるが、いくつかのインプリメンテーションにおいては、システムポートは、メモリアーキテクチャおよび送信部を含む集積回路(IC)に外部からデータを送信するように構成された別個のポートでもあり得る。したがって、システムは、(i)シリアルデータを外部の受信部に送信するように構成された送信部を備えている少なくとも一つのポート(および好ましくは複数のポート)と、(ii)外部で生成されたシリアルデータ(例えば、外部の送信部からのシリアルデータ)を受信するように構成された受信部を備えている少なくとも一つのポート(および好ましくは複数のポート)とをさらに有していてもよい。
発明はさらに、本システムの少なくとも一つと、複数の記憶あるいはデータ通信装置とを備えているネットワークに関連しており、これらの装置のそれぞれは、通信可能にシステムに連結されている。さらなる実施形態においては、ネットワークは、(a)複数の本システムであって、互いに通信可能に連結され、および/あるいは互いに縦続接続されていてもよい本システムと、(b)複数の記憶あるいは通信装置とを備えていてもよく、各記憶あるいは通信装置は、システムの少なくとも一つと通信可能に連結されている。一インプリメンテーションにおいては、それらの装置のそれぞれは固有のシステムに通信可能に連結されている。ネットワークは、パケットスイッチングネットワークのような公知のネットワークのどの種のものであってもよい。
方法の例:本発明はさらに、メモリにデータを書き込む方法にも関連している。この方法は、(a)シリアルデータをnビット幅のパラレルデータに変換するステップであって、nビットのデータがワードを形成するステップと、(b)nビット幅のパラレルデータのkワード長のブロックをバッファリングするステップと、(c)k*nビットのデータをメモリに実質的に同時に書き込むステップとを包含している。発明はメモリからデータを読み出す方法にも関連しており、この方法は、(1)メモリからk*nビット幅のバス上にk*nビットのデータを実質的に同時に出力するステップと、(2)このk*nビットのデータをnビット幅のパラレルデータに変換するステップと、(3)このnビット幅のパラレルデータを、メモリから外部的に読み出されるべきシリアルデータに変換するステップとを包含している。発明は、ネットワークにおいてデータを転送する方法にも関連しており、この方法は、書き込み方法および読み出し方法のステップの組み合わせを包含している。
書き込み方法の一実施形態において、バッファリングは、nビット幅のパラレルデータのkワードをk個のデータ記憶素子に順に書き込むことを包含してもよい。読み出しおよび/あるいは書き込み方法のさらなる実施形態において、シリアルデータをnビット幅のパラレルデータに変換するステップは第一の周波数で行われ、バッファリングステップは第二の周波数で行われ、k*nビットのデータを実質的に同時に書き込むステップは第三の周波数で行われてもよく、第一の周波数は第二および第三の周波数の両方と同じであるか、異なっている。上述したように、第一の周波数は第二および第三の周波数よりも大きい、あるいは小さくてもよい。しかしながら、第三の周波数は一般的には、第二の周波数と実質的に同じであるか、第二の周端数よりも高い。
データを書き込む方法はさらに、(i)nビット幅のパラレルデータのkワード長のブロックをバッファリングするための複数のバッファアドレスの一つを特定するステップと、(ii)k*nビットのデータを実質的に同時にメモリに書き込むために複数のメモリアドレスの一つを特定するステップと、(iii)シリアルデータを受け取るステップとを包含してもよい。
発明はさらに、ネットワークにおいてデータを転送する方法を包含しており、この方法は、メモリにデータを書き込む本方法と、k*nビットのデータをメモリから実質的に同時に読み出すこととを備えている。予想されるかもしれないが、好ましいインプリメンテーションにおいては、k*nビットのデータを実質的に同時に読み出すステップは、k*nビットのデータをnビット幅のデータのk個のワードとしてバッファリングすることを含んでいる。また、nビット幅のデータを、外部的にメモリから読み出し可能であるシリアルデータに変換することをさらに含んでいてもよい。
メモリからデータを読み出す方法は一般的には、(1)k*nビットのデータをメモリからk*nビット幅のデータバス上に実質的に同時に出力するステップと、(2)k*nビットのデータをnビット幅のパラレルデータに変換するステップと、(3)nビット幅のパラレルデータを、外部的にメモリから読み出し可能であるシリアルデータに変換するステップとを備えている。好ましい実施形態においては、k*nビットのデータをnビット幅のパラレルデータに変換するステップは、nビット幅のデータのk個のワードをバッファリングすることを含んでおり、このバッファリングステップは、k個のレジスタにnビット幅のデータのk個のワードを格納することを含んでいてもよく、各レジスタはn個のデータ記憶素子を有する(ここでkおよびnは上述した通りである)。言い換えると、読み出し方法においては、k*nビットのデータをnビット幅のパラレルデータに変換することは、そのデータをnビット幅のデータのk個のワードとしてバッファリングすることを含んでいる。好ましいインプリメンテーションにおいては、k*nビットのデータをnビット幅のパラレルデータに変換するステップはさらに、nビット幅のデータのk個のワードをnビット幅のバス上へと順にシフトさせることを含んでいる。上述したように、nビット幅のパラレルデータをシリアルデータに変換するステップは第一の周波数で行われてもよく、k*nビットのデータをnビットのパラレルデータに変換するステップは第二の周波数で行われてもよく、k*nビットのデータを実質的に同時に出力するステップは第三の周波数で行われてもよく、第一、第二および第三の周波数は上述した通りである。
メモリからデータを読み出す方法はさらに、(a)nビット幅のデータのk個のワードをバッファリングするための複数のバッファアドレスの一つを特定すること、および/あるいは(b)メモリからk*nビットのデータを実質的に同時に出力するために複数のメモリアドレスの一つを特定することを備えていてもよい。
実施例:図3を参照すると、発明の一実施例は、マルチポートページモードメモリ200に関連している。以下の実施例においては、マルチポートページモードメモリ200は、拡張可能なマルチポートメモリブロック210を備えている。このメモリブロック210は、所望のアプリケーションに応じて、一ブロックあたり、いかなる数の(そしてある具体的な実施例では16)書き込みポートでもサポートすることができる。全てのポートは同時に動作することができるが、ランダムワードアクセスはサポートされていない。メモリ210へのアクセスは、ページ単位220a〜220kで行われる。各ポートは、専用の読み出しページおよび専用の書き込みページを通じてメモリにアクセスする。各ページは、1ラインあたり、2個(具体的な実施例では32)の8ビットエントリを含む2ラインの記憶部を有する二重バッファ型である。読み出しおよび書き込みデータ幅は、それぞれ8ビットである。1ラインあたり2個の8ビットエントリがこの例では実施されているが、ポートバッファの位置ラインに何個のエントリがあってもよく、そのエントリは何ビットを含んでもよい。また、読み出しおよび書き込みポートのデータ幅は、何ビット幅であってもよい。メモリへのアクセスは、構成に応じて、32バイトまでのページで行われる。このメモリは、ポートの総数までが、共通のメモリブロック210における2個(具体的な実施例では4096個)のページを共有することを可能にする。メモリブロック210は、64kbから64Mb以上の密度を有してもよい(例えば、128kbから32Mb、あるいは256kbから約16Mb、一具体例では約1Mビット)。この例では32バイトの最大のページサイズと、2個のページというメモリサイズとが実施されているが、最大のページサイズは何バイトでもよく、メモリはどのようなサイズでもあり得る(好ましくはメモリは上述した最小密度を有するが)。また読み出しおよび書き込みポートのデータ幅は、何ビット幅でもよい。帯域幅および維持される同時アクセスの要件にしたがって、より多くの、あるいはより少ないポートを用いることができる。
このメモリは2つの主要は機能ユニット、すなわちポートページ220a〜kとメモリブロック210とを含んでいる。ポートからのメモリアクセスは、ポートページ220i(記号「i」は、構造的および/あるいは機能的に実質的に同一である複数の要素のうちのいずれか一つを指している)を通じて行われ、それは、内部メモリブロックインタフェース(例えばバッファ230)とポートインタフェースとの間の掛け橋として働き、メモリブロックの帯域幅の効率的に使用することを可能にしつつ、メモリブロックの帯域幅と個々のポートの帯域幅との間の差を調整する。内部のメモリブロックデータインタフェース230の幅は比較的広く、ポートデータインタフェースの幅は比較的狭いので、ポートページは、一時的な記憶部、ならびにパラレルからシリアルへ、およびシリアルからパラレルへのコンバータとして機能する。
読み出しおよび書き込みアクセスの両方に関してポートページを二重バッファリングすることで、マルチポートメモリ200は、メモリ210と全てのポートの間での持続した同時の非ブロックアクセス(sustained concurrent non−blocking access)を無制限に維持することができるように使用可能である。ポート書き込みアクセスについては、専用の8ビットポート書き込みデータバスを通じて、対応するページエントリを順に書き込みデータで満たしていく。続いて、メモリ書き込み信号の合図で、ページ220iの全内容が、メモリ210内の選択されたページに書き込まれる。
メモリ制御インタフェースおよびページ制御インタフェース(図示せず)を通じて、ユーザは、いつメモリ210にページの内容を書き込むかを制御することができる。ここで図4を参照すると、二重バッファ型のページ220iは、第一のライン224からメモリ210(図4には示されていない)へのデータ転送がメモリの使用可能性が示されるのを待っている間に、ポート書き込みアクセスをページ220iの書き込みバッファ部240iの第二のライン222に向けることができることを示している。
ポート読み出しアクセスは、メモリ210内の所望のページから内容(32バイトまで)をまずポートページ220iの読み出しバッファ部250iへとロードすることによって行われる。次に、ポートページ220iの内容は、専用の8ビットポート読み出しバスRD〔7:0〕を通じて順にクロックアウトされる。制御信号NRSEiの適切な状態およびマルチプレクサ256を用いてラインを選択することによって、ポートが第一のライン228からのデータを送っている間に、第二の読み出しページライン226がメモリからのデータの次のページについてできるだけ早く利用可能となる。第一のライン228からデータが全て出されるとすぐに、データは第二のライン226から送られることが可能であり、第一のライン228は、メモリ210からのデータの次のページのために利用可能となる。
メモリブロック210は、メモリ制御信号、ポートページへの専用の読み出しバス212および専用の書き込みバス214を通じてアクセスされる。データバスの幅は、ページにおけるエントリ242a〜o、244a〜o、252a〜oあるいは254a〜oの数に8をかけたものとなる。メモリ読み出しバス212およびメモリ書き込みバス214は、それぞれ、ポート読み出しページ250iおよびポート書き込みページ240iに連結されている。ソースアドレスおよび宛先アドレスは、各メモリリクエストを伴わなければならない。書き込みアクセスについては、ソースアドレスはポートページ220iのアドレスであり、宛先アドレスはメモリ210におけるページアドレスである。読み出しアクセスについては、ソースアドレスはメモリ210におけるページアドレスであり、宛先アドレスはポートページ220iのアドレスである。ユーザは、ポートページ220iおよびメモリブロック210におけるデータの一時的な妥当性にしたがって、ポートページ220iおよびメモリブロック210に対する書き込み動作および読み出し動作のスケジューリングを制御する。
多くの場合、持続された同時非ブロックモードにおいて動作することは、ページ220iあたりのエントリ242i、244i、252iおよび254iのエントリの数がポートの数を2で割ったものよりも大きいことを必要とし、かつ、メモリの帯域幅が、ポートページ220a〜220kの必要とされる総計の帯域幅よりも大きいことを必要とする。
ポートカウント、メモリ容量およびメモリの帯域幅は、上述したマルチポートメモリシステムの複数個のブロックを用いることで増やすことができる。この分野で知られている技術によって2個のマルチポートページモード(MPPM)メモリアーキテクチャ200を縦続接続することによって、1ラインあたり2(一具体例では32)バイトまでのデータを含む、2*2(一具体例では8192)個までのページの持続される同時アクセスが、2*2(一具体例では32)個までの読み出しおよび/あるいは書き込み(R/W)ポートによって実現可能である。最大m個のMPPMメモリ200が縦続接続されてもよく、m*2(ここでxは例えば2から7))個までのR/Wポートによって、1ラインあたり2(ここでyは例えば3から8)バイトまでのデータを含む、m*2(ここでzは、例えば8から15)個のページの持続された同時アクセスを可能にする。ポートの正確な数は、所望の総計のポート帯域幅およびメモリの動作周波数に依存する。
マルチポートページモードメモリ200のアプリケーションは、高ポートカウント、高帯域幅のスイッチ構造を用いることができるものを含んでいる。メモリ200の特徴には、いかなる数のポート(例えば、一実施例では10であり、他の実施例では16)、各ポートについての専用の読み出しページおよび専用の書き込みページ、専用の二重バッファ型読み出しポートページ、専用の二重バッファ方書き込みポートページ、1ページラインあたりどのようなビット数(例えば、(2+c)まで、一実施例では8)のいかなる数のエントリ(2まで、一実施例では32)、いかなる数のページまたはメモリブロック(例えば2まで、一実施例では4096)、200MHzまでのポートページ動作周波数(あるいは用いられる技術に応じてそれ以上)、200MHzまで(あるいはそれ以上)のメモリブック動作周波数、2サイクルのメモリ読み出し待ち時間、2サイクルのメモリ書き込みの待ち時間、単純なインタフェース、書き込みスヌープレジスタ260、並列読み出しポートレジスタ270、および並列書き込みポートレジスタ280が含まれる。メモリ200のハードウェアの説明は、0.13あるいは0.15μmCMOS技術における必要以上の実験なしで存在し、あるいは提供可能である。1Mbの9ポート二重バッファ構成のおおよその寸法は、約1880μm×2870μmであり、2Mbの26ポートの単一バッファの構成のおおよその寸法は、約3800μm×3120μmである(ともに0.15μm技術に関して見積もっている)。200MHz(ページクロック周波数およびメモリクロック周波数)での予想消費電力は、1Wよりも少ない。
以下の名称および使用の規則を図3〜14で用いる。信号名は、大文字で始まる(例えばCLK)。かっこで挟まれた範囲が後に続く信号名は、論理的に関連している信号の範囲、すなわちバスを表す。範囲の最初の数は最上位ビット(MSb)をしめし、最後の数は最下位ビット(LSb)を示すものとする。例えば、RD〔15:0〕は、RD〔15〕がRDバスの最上位ビット(「MSb」)であるようなバスである。信号名の最初の「N」は、電圧がローであるときに信号のアクティブな状態が生じることを示している。例えば、NWR(アウトプットイネーブルハイ)はアクティブローの信号である。RST上のアンダースコア(「_」)は、電圧がローである時に信号のアクティブ状態が生じることを示している。図3〜14に示されているポートインタフェース信号の説明を以下の表1に示す。
Figure 2009064548
図3〜14に示されるメモリインタフェース信号の説明を以下の表2に示す。
Figure 2009064548
機能の説明:図3を参照して、各ポート220iは、専用の読み出しバス212および専用の書き込みバス214を含んでいる。したがって、読み出しおよび書き込み活動は、各ポート220iを通じて同時に起こることができる。ポートインタフェースは、8ビット読み出しバス(RD)と、8ビット書き込みバス(WD)と、書き込みポートクロック(WPCK)と、読み出しポートクロック(RPCK)と、書き込みエントリポインタリセット(WEPR)と、書き込み二重バッファラインセレクタ(NWSE)と、読み出し二重バッファラインセレクタ(NRSE)とをそれぞれのラインについて含んでいる。ポートクロックのどちらか、あるいは両方を、専用のあるいは全体的/ユニバーサルなポートリファレンスクロック(例えば、図6〜9における信号ref pck)に同期されてもよい。二重バッファ型の読み出しおよび書き込みポートページ220iの詳細なブロック図を図4に示す。MPPMの2つ以上のバンクを用いるシステムについては、ポートページは二重バッファ型にする必要はない。二重バッファは、一以上のマルチバッファリング機能を行うように、複数個のバンクからそれぞれの単一のバッファを組み合わせることができるという事実に起因する。図5は、単一バッファ型のポートページ220'のブロック図を示しており、これは二重バッファ型ページと似ている。しかしそれにおいては。読み出し部250および書き込み部240のそれぞれは、それぞれエントリ252iおよび242iの単一のラインを含み、かつ読み出し部はマルチプレクサ256を含まない。
図4に戻って、ページ220における各ラインはn個の8ビットエントリを含む。あるラインにおける書き込みエントリへのアクセスは、アクセスポインタを用いて順に行われる。このアクセスポインタは、それぞれの書き込みライン選択信号NWSEを用いてアクティベートされる。図6を参照すると、ポートクロック(書き込みラインについてはWPCKであり、これは、リファレンスクロックref pckと同一である、補完的である、あるいはの整数倍および/あるいは分数であってもよい)の立ち上がりエッジで選択されたエントリポインタリセット信号WEPRをアサートすることで、エントリ0を選択するようにエントリポインタをリセットし、これがWD〔7:0〕上の8ビットのデータをライン0にラッチする(NWSE0はアクティブローの状態である)。次の(n−1)クロックは順に選択されたポインタをエントリNへと進め、WD〔7:0〕上のデータを、連続するクロックのそれぞれについての連続したラインエントリのそれぞれにラッチする。(n−1)クロックサイクルの後、NWSE1はアクティブロー状態へと遷移し、NWSE0は非アクティブなハイ状態へと遷移する。いずれかの付加的なポートクロックWPCKサイクルが、エントリポインタがライン0におけるエントリをどれも選択しないようにし(ヌルポインタ)、そしてライン0のエントリポインタは、リセット信号WEPRが再びアサートされてエントリ0を選択するようにそれを設定するまではヌルの状態のままである。WEPRは、nクロックサイクルおきに1クロックサイクルの間アクティブであるように、(例えばカウンタ回路を用いて)時間を計測されてもよい。WEPRおよびNWSE1をアサートした後、データをライン0についてと同じやり方で、連続したライン1のエントリに書き込む。電力節約のためにNWSEは、ポートがアクティブでないときにはアサート停止されるべきである。
図6は、相補的な配置における書き込みライン選択信号NWSE0およびNWSE1を示しているが、これらの信号は同時に状態を変化させる必要はない。例えば、特に両方のラインを連続して書き込む必要がない場合には、NWSE0のアサート停止とNWSE1のアサートとの間にいくらかの時間があってもよい。図7は、相補的な方法でNWSE0およびNWSE1が状態を変化させるさらに他の場合を示しているが、(n−1)WPCKサイクルの後にはいくらか時間がある。例えば、WEPRおよびNWSEをアクティベートさせる遷移は、タイミングを確実にするために、および/あるいは潜在的なデータ損失を避けるために、一つ以上のクロックサイクル分ずれていてもよい。このような場合、WEPRは、NWSEが状態を変化させる前にWPCKの立ち上がりおよび立ち下がりの遷移の両方をまたいでアサートされてもよい。
図8を参照すると、読み出しラインエントリへのアクセスは、縦続接続されたフリップフロップを用いて順に行われる。読み出しラインを通じたデータのシフトは、それぞれの読み出しライン選択信号NRSEを用いてアクティベートされる。図8は、二重バッファ型ポートバッファ(例えば、図4における読み出しページ構成250iを参照)における2つのページラインからエントリデータを読み出すためのRPCK、NRSE0およびNRSE1信号のシーケンスを示している。
図8の一部に示すように、単なるNRSE0のアサートは、ポート読み出しクロックRPCKの次の立ち上がりエッジ(サイクル0)で、メモリ読み出しバス上でn*8ビットのデータをライン0、ポート220iのn個のエントリにラッチする。次の(n−1)個の読み出しクロックは、ライン228(図4参照)からのn個のエントリをRD〔7:0〕上に順にシフトする。エントリポインタをエントリ0にリセットする必要はない。これは、読み出しバッファライン226および228の構造(例えば従来のシフトレジスタ)が連続した立ち上がりクロック遷移で連続したエントリからのデータを自動的に出力するので、ポインタリセット信号WEPRがアサートされているときに選択されたエントリである。(n−1)クロックサイクルの後、NRSE1はアクティブロー状態に遷移し、NRSE0は非アクティブのハイ状態に遷移する。もしNRSE1がアクティブな状態に遷移しなければ、NRSE信号の一つのようなリセット信号(好ましくはNRSE1)がポート220iからの別の読み出し動作を開始するべくアサートされるまで、さらなるRPCKサイクルはライン0からの高インピーダンスあるいはヌルステートを読み出す。NRSE信号は、適切な(そして一般的に外部で生成される)読み出し指示によっていつでもアクティベートされたときはいつも、連続した32クロックサイクルの間アクティブであるように時間を(例えばカウンタ回路を用いて)計測されてもよい。NRSE1をアサートした(これはNRSE0がハイに遷移する前でもあり得、サイクルN−1での直前のRPCKの立ち上がりエッジの後のいつでもよい)後に、ライン0と同様なやり方でn個のライン1のエントリにn*8ビットのデータを書き込む。電力を節約するために、NRSEは、ポートが非アクティブのときにはアサート停止されるべきである。同様に書き込みの場合も電力節約のために、NWSEは、ポートが非アクティブであるときには、アサートを停止されるべきである。
メモリインタフェース:図3に戻って、メモリインタフェースは、内部のメモリブロック210とポートページ220a〜kとの間のデータ転送を制御するように構成される。個のインタフェースは、専用の読み出しおよび専用の書き込みバスを有している。メモリ読み出しおよびメモリ書き込みコマンドは、メモリクロックMCKの立ち上がりでサンプリングされ、一般的にはソースアドレスおよび宛先アドレス、ならびにページライン番号(アドレスのポートページが二重バッファ構成であるとき)を有している。有効なメモリインタフェースコマンドは、読み出し、書き込みおよびノーオペレーション(読み出しも書き込みもアサートされないとき)を含む。ポートページ220iからメモリ210内のページへの書き込みについては、PAバス上で駆動されるソースアドレスはポートアドレスであり、MAバス上で駆動される宛先アドレスはメモリページアドレスである。メモリ210内のページからポートページ220iへの読み出しについては、MA上で駆動されるソースアドレスはメモリページアドレスであり、PA上で駆動される宛先アドレスはポートページアドレスである。メモリコマンドは、MCKサイクル毎に受け入れ可能である。
メモリへの書き込み:書き込みページでの全てのエントリのロードは追跡されなければならない。これは、従来のロジック(例えばWEPRおよび/あるいはNWSEの適切な遷移または組み合わせに応じてリセットされるnビットカウンタ)を用いて自動的に行われてもよい。一旦ポートページに全てのエントリがロードされると、NWRをアサートし、NRDをアサート停止し、適切なソースアドレスおよび宛先アドレスを指定することによって、このページの内容全体がメモリ210に書き込まれる。図4を参照すると、書き込みページライン224または222における最後のエントリ242oまたは244oにおけるデータが、関連する書き込みによってメモリに確実に書き込まれるようにするために、最後のエントリ242o/244oをロードするページクロック(PCK)の立ち上がりエッジから、書き込みコマンドをサンプリングするMCKの立ち上がりエッジまでの最小時間は、少なくとも0nsでなければならず、好ましくは0nsよりも大きい。書き込みコマンドと、データガ実際にメモリに書き込まれる時との間には、一般的には2MCKサイクルの待ち時間がある。
図3に戻ると、スヌープバッファ260は、一個のMCKサイクル内でメモリ210に書き込まれるデータを取り込むように構成される。スヌープバッファ260は、メモリ書き込みコマンドの間にSLDをアサートすることによってアクティベートされる。メモリ210に書き込まれるべきN個のエントリの全てからのデータは、スヌープバッファにも書き込まれ、N*8ビット幅のスヌープバス上に駆動される。
図9は、ポートページ240jからメモリブロック210内のページへのデータの書き込みを関連するタイミングの制約とともに示すタイミング図である。ある書き込みイベントのトリガとなるメモリインタフェース信号のさまざまな状態が図9の上から2段目の波形に示されている。MCKエッジ301で、ポート240j、ライン0からのデータは、メモリ210、ページアドレスXに書き込まれる。書き込みページ224jにおける最後のエントリ244oへデータを書き込むポートクロックWPCK〔j〕の立ち上がりエッジ302は、MCKエッジ301の前の少なくともTLEMWの期間に生じなければならない。TLEMWは、最後に書き込まれるエントリのためのクロックと、メモリブロック210への関連する書き込みのためのメモリコマンドクロックとの間の時間である。TLEMWは少なくとも0nsであり、好ましくは0nsよりも大きく、より好ましくは少なくとも1nsである。
MCKエッジ303で、ポート240k、ライン1からのデータがメモリ210、ページアドレスZに書き込まれる。クロックWPCK〔j〕については、書き込みページ224kにおける最後のエントリにデータを書き込むポートクロックWPCK〔k〕の立ち上がりエッジは、MCKエッジ303の前の少なくともTLEMWの期間に生じなければならない。ポート240j、ライン0からのデータは、MCKエッジ303でスヌープレジスタ260においてラッチされる。
MCKエッジ305で、ポート240q、ライン0からのデータがメモリ210、ページアドレスXに書き込まれる。したがって、本アーキテクチャは、メモリ210内のデータを、データの最初のブロックまたはページが書き込まれた2クロックサイクル後すぐにオーバーライトすることが可能である。ポート240k、ライン1からのデータは、MCKエッジ305でスヌープレジスタ260においてラッチされる。
MPPMブロック200も、N*8個のパラレル入力、PWD〔N*8−1:0〕と、メモリ書き込みバス214へのN*8個のパラレル出力を有してもよい。存在すれば、並列書き込みポートページレジスタ280は、31というポートアドレスを有し得る。このレジスタの内容は、ソースアドレスとして並列書き込みポート280を有し、宛先アドレスとしてメモリ210内のページを有するメモリ書き込みコマンドを用いてメモリ210に書き込まれてもよい。
メモリからの読み出し:図10を参照すると、メモリ210におけるページからポートページ210iへの読み出しのために、読み出しコマンド(NRD=0、NWR=1)がメモリページアドレス(MA)、ポートページアドレス(PA)およびライン番号(ポートページ210iが二重バッファ型である場合)とともにMPPM200に送られる。図10に示すように、メモリ210からのデータがポートページ220iにロードされる前には、2MCKサイクル(TMRL2)プラスTMCO(2サイクルの待ち時間の終わりからMCKの次の立ち上がり遷移までの時間)の待ち時間がある。データは、メモリ読み出しコマンドの2個か3個のMCKサイクルの後に、ポートページから読み出すことができる。図10は、2あるいは3サイクルの待ち時間がある場合を示しているが、待ち時間は、メモリ動作周波数、レジスタ動作周波数、ポート動作周波数、処理技術(例えば抵抗率)、レイアウト(例えばデータ転送配線の長さ)等の数多くのファクタに依存する。したがって、適切な設計および処理技術の条件下では、1サイクルの待ち時間で十分であり、他の条件下では3サイクル以上が望ましい。
図10〜12は、二重バッファ型ポートページ220jの読み出し部250jから連続したデータストリームを得るためにメモリ読み出しコマンドとポートライン(アドレス)選択とをインターリーブすることを示している。メモリ読み出しコマンドの2MCKサイクル後での適切な読み出しタイミングを確保するように、NRSEがアサートされ、読み出されたデータがメモリ読み出しコマンドの3MCKサイクル後にシフトされ始める。例えば、対応するメモリ読み出しコマンドから2MCKサイクルしか経っていないときに読み出しラインからのデータをシフトすると、TPCOタイミングの不利益(すなわち、RPCKの立ち上がりエッジから有効なRDまで)があり得る。
図10は、メモリ210からポート220jへの読み出しの待ち時間が2サイクルである場合を示している。MCKエッジ311では、アドレス/コマンドインタフェースの波形上のコマンドおよび信号312がMA〔X〕、PA〔j〕、NRD=0、MWR=1およびRPL=1の値を有しているので、メモリ210、ページXからのデータがポート220j、ライン1に読み出される。図10の一番下のRD波形に示すように、ポート220j、ライン1からのデータは、MCKエッジ311の2MCKサイクルプラスTMCO後にアーキテクチャ/装置200から読み出される。MCKエッジ313では、アドレス/コマンドインタフェース波形上のコマンドおよび信号314がMA〔Z〕、PA〔q〕、NRD=0、NWR=1およびRPL=1という値を有しているので、メモリ210、ページZからのデータがポート220q、ライン1に読み出される。この実施形態では、メモリ読み出しコマンドNRDのアサートからポートページラインのRD〔7:0〕上への出力までの読み出し待ち時間は、RPCKがMCKと同じであるときには、2MCKサイクルプラスTMCO程度の短さである。データは、適切なNRDエッジの2サイクル後に、ポート読み出しライン226/228から移動され得る。NRSEのアサートの後に読み出されたエントリの時間を測定する、あるいはそのエントリをラッチする立ち上がりのRPCK〔x〕エッジは、TMPCR(TMRL2からRPCK〔x〕の次の立ち上がりエッジまでの時間、これは少なくとも0nsでなければならず、好ましくは0nsよりも大きい)プラス、NRDエッジからのTMRL2よりも小さくてはならない。
図11は、メモリ210からポート220iへの読み出しの待ち時間が3MCKサイクルである場合を示している。MCKエッジ321では、アドレス/コマンドインタフェースの波形上のコマンドおよび信号322がMA〔X〕、PA〔j〕、NRD=0、NWR=1およびRPL=1という値を有するので、メモリ210、ページXからのデータがポート220iに読み出される。図11の一番下のRD波形に示すように、ポート220j、ライン1からのデータ323は、MCKエッジ321の3MCKサイクルプラスTMCO後にアーキテクチャ/装置200から読み出される。NRSEのアサート後に読み出されるエントリの時間を計る、あるいはこのエントリをラッチするRPCK〔x〕の立ち上がりエッジは、関連するNRDエッジから、TMPCR(上で定義した通り)プラスTMRL3(3MCKサイクル)以上であり得る。「待ち時間が3」の場合は、この例示的な実施形態において製造プロセス技術およびタイミングの制限のもとで、RPCKがMCKと同じでないときに好ましい。異なるプロセスおよび/またはタイミング条件下では、異なるサイクル数の待ち時間を適用してもよい。
図3に戻ると、MPPMブロック200は、N*8ビットメモリ読み出しバス214によって駆動される(N*8)ビットパラレル入力と、PRD〔N*8−1:0〕を駆動するN*8パラレル出力バスとを有するページ270も含んでいてもよい。ある場合には、並列読み出しポートページレジスタ270は、ポートアドレスを30と仮定してもよい。RPDバスの内容は、メモリ読み出しコマンドにおける宛先としての並列読み出しポート270のアドレスを用いて、メモリページの内容で更新することができる。
次の図12を参照する。MCKエッジ311では、アドレス/コマンドインタフェース波形上のコマンドおよび信号332がMA〔X〕、PA〔31〕、NRD=1およびNWR=0の値を有するので、並列書き込みポート280からメモリ210にデータガ書き込まれる。図12のPWD波形に示すように、並列書き込みポート280からのデータは、(TLPWDS+TLPWDH)の時間、すなわち並列書き込みレジスタ(PWD)セットアップおよびホールドタイムの間有効である。典型的には、TLPWDS(PWDセットアップ時間)は、PWCKの立ち上がりエッジの前の0nsから2nsまでであり(例えば0nsと約1nsとの間であり、一実施例では約0.3ns)、TLPWDH(PWDホールドタイム)は、PWCKの立ち上がりエッジの後0.5nsから4nsまで(例えば0.5nsから2nsであり、一実施例では約1.2ns)である。MCKエッジ333では、アドレス/コマンドインタフェース波形上のコマンドおよび信号334はMA〔Z〕、PA〔30〕、NRD=0およびNWR=1の値を有するので、データは、メモリ210、ページZから並列読み出しポート270へと読み出される。上述したメモリの読み出し動作については、MA〔Z〕からのデータ337は、対応する読み出しコマンドのエッジ333の2MCKサイクルプラスTPRDCの時間(すなわち、MCKエッジから有効な並列読み出しポートデータPRDまで)だけ後に並列読み出しポートバスPRD上に読み出される。
MCKエッジ335では、アドレス/コマンドインタフェース波形上のコマンドおよび信号336がMA〔X〕、PA〔q〕、NRD=0、NWR=1およびRPL=0の値を有しているので、データは、上述したメモリ読み出し動作にしたがってメモリ210、ページXからポートバッファ220q、ライン0に読み出される。MA〔Z〕からのデータ337については、対応する読み出しコマンドエッジ333の2MCKサイクルプラスTPRCOの時間後に並列読み出しポートバスPRD上に読み出される。アドレス/コマンドインタフェース波形上のコマンドおよび信号338は、MA〔Y〕、PA〔30〕、NRD=0およびNWR=1の値を有している。したがって、MCKエッジ339では、データは、メモリ210、ページYから並列読み出しポート270に読み出される。このデータ338は、対応するコマンドエッジ339の2MCKサイクルプラスTPRDOの時間の後、並列読み出しポートバスRPD上に読み出される。
結論/まとめ:したがって、本発明はマルチポートメモリアーキテクチャ、ならびにこのようなメモリおよび/あるいはネットワークまたはこのようなメモリを有するネットワークにおいてデータを操作するシステムおよび方法を提供する。本発明は、ポートバッファをメインメモリに密に結合させ、ポートからポートバッファへの狭い幅のポイント間通信を有用に用いることによって、特に非常に高速なネットワークスイッチにおいて、データ通信装置におけるダイサイズを減らし、それにより、チップのかなりの面積にわたるルーティングの過密を減少させ、メモリ読み出しおよび書き込みパスにおけるFIFOをなくすことができるという効果を有する。FIFOをなくすことによって、発明は、データ転送レートおよびスループットを高めることができる。ポイント間通信を用いるある実施形態においては、発明は、メモリ読み出しおよび書き込みバスのRC要素が減ることによってメモリの周波数を高めることができ、それによりデータ転送レートおよびスループットをさらに高めることができるという効果を有する。
本発明の具体的な実施形態の上で行った説明は、例示および説明のためのものであり、包括的である、あるいは発明を開示されたまさにその形態に限定することを意図するものではなく、明らかに上記教示に照らして多くの改変および変形が可能である。実施形態は、発明の原理およびその実際の応用を最もよく説明するために選ばれて説明されたものであり、それによって、当業者が特定の使用の目的に適合されたさまざまな改変とともに発明およびさまざまな実施形態を最もよく使用することを可能にするであろう。発明の範囲は、ここに添付のクレームおよびそれらの等価物によって規定される。
従来のマルチポートメモリアーキテクチャを示す図である。 本発明のマルチポートメモリアーキテクチャの一実施形態を示す図である。 本発明のマルチポートメモリアレイの好ましいインプリメンテーションを示す図である。 二重バッファ型のポートバッファの一例のブロック図である。 単一バッファ型のポートバッファの一例のブロック図である。 本発明によるポートバッファの書き込み動作の一例のタイミング図である。 本発明によるポートバッファの書き込み動作の第二の例のタイミング図である。 本発明によるポートバッファの読み出し動作の一例のタイミング図である。 本発明によるメモリブロックの書き込み動作の一例のタイミング図である。 本発明によるメモリブロックの読み出し動作の一例のタイミング図である。 本発明によるメモリブロックの読み出し動作の第二の例のタイミング図である。 は本発明による並行書き込み・読み出し動作の一例のタイミング図である。
符号の説明
110 メモリアレイ
120〜127 ポートバッファ
130〜144 ポート
140 並列読み出しレジスタ
141 並列書き込みレジスタ
142 スヌープレジスタ
150a、150b 共通メモリ書き込みバス
155a、155b 共通メモリ読み出しバス
250i ポートバッファ読み出し部
本アーキテクチャは、さまざまなレートで、および/あるいは時間領域にわたってデータを処理および/あるいは転送することを可能にする。例えば、メモリアレイは第一の周波数で動作し、ポートのそれぞれは、第一の周波数よりも大きい、または小さい第二の周波数で独立して動作してもよい。例えば、図2に戻ると、ポート130〜144の受信部あるいは送信部は、約10MHz、100MHz、1GHz、約2GHz、あるいは約3.125GHzのレートでデータを受信あるいは送信してもよい。また、各ポートは、他のポートの動作周波数とは独立した周波数で動作してもよい。しかしながら、メモリアレイ110およびポートバッファ120〜127は、一般的には100MHzから400MHzの周波数で動作するが、ポートバッファ120〜127は、メモリアレイ110と必ずしも同じ周波数で動作しない。さらに、メモリアレイ110およびポートバッファ120〜127は互いに同期して動作してもよく、ポート130〜144のそれぞれは、(i)メモリアレイ110およびポートバッファ120〜127および(ii)他のポートに対して同期動作する。したがって、ポートバッファ120〜127は、ポート領域のそれぞれとメモリ領域との間での時間領域バッファ(あるいはスイッチ)として独立して機能する。

Claims (14)

  1. a)メモリアレイと、
    b)データを、受信および/あるいは送信するように構成された複数のポートと、
    c)複数のポートバッファと
    を備えているマルチポートメモリアーキテクチャであって、
    前記複数のポートバッファのそれぞれは、前記ポートの一つ以上に前記データを送信する、および/あるいは前記ポートの一つ以上から前記データを受信するように構成されており、前記複数のポートバッファの全ては、(i)第一の共通バス上で前記メモリアレイに前記データの第一のブロックを送信し、(ii)第二の共通バス上で前記メモリアレイから前記データの第二のブロックを受信するように構成されているマルチポートメモリアーキテクチャ。
  2. 前記メモリアレイは複数のページを備えており、前記ページのそれぞれは、固有のメモリページアドレスによって識別可能および/あるいはアクセス可能であり、前記データの第一のブロックおよび第二のブロックのそれぞれは、前記データの一ページを含んでいる請求項1に記載のマルチポートメモリアーキテクチャ。
  3. 前記複数のポートバッファのそれぞれは、読み出し部と書き込み部とを備えている請求項1に記載のマルチポートメモリアーキテクチャ。
  4. 前記読み出し部は第一の読み出しラインおよび第二の読み出しラインを備えており、前記書き込み部は第一の書き込みラインおよび第二の書き込みラインを備えている請求項3に記載のマルチポートメモリアーキテクチャ。
  5. 前記メモリアレイは、単一のデータ書き込みポートおよび単一のデータ読み出しポートを有している請求項1に記載のマルチポートメモリアーキテクチャ。
  6. 請求項1に記載のマルチポートメモリアーキテクチャを備えているネットワークスイッチ。
  7. 第一および第二のデータパスのいずれも、先入れ先出し(FIFO)メモリを有していない請求項6に記載のネットワークスイッチ。
  8. メモリにデータを書き込む方法であって、
    a)シリアルデータをnビット幅のパラレルデータに変換するステップであって、nビットのデータは1ワードを構成するステップと、
    b)前記nビット幅のパラレルデータのkワード長のブロックをバッファリングするステップと、
    c)前記k*nビットのデータを前記メモリに実質的に同時に書き込むステップと
    を包含する方法。
  9. k*nビットのデータ全てを前記メモリに実質的に同時に書き込むために、複数のメモリアドレスのうちの一つを特定するステップをさらに包含している請求項8に記載の方法。
  10. シリアルデータをnビット幅のパラレルデータに変換するステップは第一の周波数で行われ、バッファリングステップは第二の周波数で行われ、前記k*nビットのデータを実質的に同時に書き込むステップは第三の周波数で行われ、前記第一の周波数は前記第三の周波数とは異なっている請求項9に記載の方法。
  11. メモリからデータを読み出す方法であって、
    a)前記メモリからk*nビットのデータをk*nビット幅のバス上に実質的に同時に出力するステップと、
    b)前記k*nビットのデータをnビット幅のパラレルデータに変換するステップと、
    c)前記nビット幅のパラレルデータを、前記メモリから外的に読み出されるシリアルデータに変換するステップと
    を包含している方法。
  12. 前記k*nビットのデータを実質的に同時に読み出すステップは、前記k*nビットのデータをnビット幅のデータのk個のワードとしてバッファリングすることを含んでおり、nビットのデータが前記ワードの一つを形成する請求項11に記載の方法。
  13. 前記k*nビットのデータをnビット幅のパラレルデータに変換する工程は、nビット幅のデータをnビット幅のバス上で順にシフトさせることを含んでおり、nビットのデータが前記ワードの一つを形成する請求項11に記載の方法。
  14. nビット幅のパラレルデータをシリアルデータに変換するステップは第一の周波数で行われ、前記k*nビットのデータをnビット幅のパラレルデータに変換するステップな第二の周波数で行われ、前記k*nビットのデータを同時に出力するステップは第三の周波数で行われ、前記第一の周波数は前記第三の周波数とは異なっている請求項11に記載の方法。
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