JPH05282870A - デュアルポート型ランダム・アクセス・メモリ - Google Patents
デュアルポート型ランダム・アクセス・メモリInfo
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- JPH05282870A JPH05282870A JP4077777A JP7777792A JPH05282870A JP H05282870 A JPH05282870 A JP H05282870A JP 4077777 A JP4077777 A JP 4077777A JP 7777792 A JP7777792 A JP 7777792A JP H05282870 A JPH05282870 A JP H05282870A
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Abstract
(57)【要約】
【目的】 本発明は、画像データ処理等の分野で使用さ
れるデュアルポート型ＲＡＭにおいてシリアル・アクセ
ス時のアドレス設定を制御する技術に関し、回路構成を
複雑にすることなく、ＳＡＭのタップアドレスを通常ア
クセスのスピードで任意に切り換え可能にし、ひいては
高速動作に寄与することを目的とする。 【構成】 ＲＡＭ１と、各メモリセルが制御クロックＣ
Ｋに応答してポートＰ２に順次接続されるＳＡＭ２と、
該メモリ１，２の間でデータ転送を制御する回路３と、
コラムアドレス・ストローブ信号ＣＡＳＸのレベル変化
（立ち下がりまたは立ち上がり）時に入力されたコラム
アドレスＡＤＣをＳＡＭ２のタップアドレスとして内部
に設定すると共に前記制御クロックを発生する手段４と
を具備し、１回のデータ転送サイクル中に前記信号ＣＡ
ＳＸのレベルを少なくとも２回変化させてＳＡＭ２のタ
ップアドレスを切り換えるように構成する。
れるデュアルポート型ＲＡＭにおいてシリアル・アクセ
ス時のアドレス設定を制御する技術に関し、回路構成を
複雑にすることなく、ＳＡＭのタップアドレスを通常ア
クセスのスピードで任意に切り換え可能にし、ひいては
高速動作に寄与することを目的とする。 【構成】 ＲＡＭ１と、各メモリセルが制御クロックＣ
Ｋに応答してポートＰ２に順次接続されるＳＡＭ２と、
該メモリ１，２の間でデータ転送を制御する回路３と、
コラムアドレス・ストローブ信号ＣＡＳＸのレベル変化
（立ち下がりまたは立ち上がり）時に入力されたコラム
アドレスＡＤＣをＳＡＭ２のタップアドレスとして内部
に設定すると共に前記制御クロックを発生する手段４と
を具備し、１回のデータ転送サイクル中に前記信号ＣＡ
ＳＸのレベルを少なくとも２回変化させてＳＡＭ２のタ
ップアドレスを切り換えるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ランダム・アクセス・
メモリ（ＲＡＭ）用の入出力ポート（以下、ＲＡＭポー
トと称する）とシリアル・アクセス・メモリ（ＳＡＭ）
用の入出力ポート（以下、ＳＡＭポートと称する）を有
するデュアルポート型ＲＡＭに係り、特に、画像データ
処理等の分野で使用されるデュアルポート型ＲＡＭにお
いてシリアル・アクセス時のアドレス設定を制御する技
術に関する。
メモリ（ＲＡＭ）用の入出力ポート（以下、ＲＡＭポー
トと称する）とシリアル・アクセス・メモリ（ＳＡＭ）
用の入出力ポート（以下、ＳＡＭポートと称する）を有
するデュアルポート型ＲＡＭに係り、特に、画像データ
処理等の分野で使用されるデュアルポート型ＲＡＭにお
いてシリアル・アクセス時のアドレス設定を制御する技
術に関する。
【０００２】
【従来の技術】近年の画像データ処理には、上述したデ
ュアルポート型ＲＡＭが使用されることが多い。その
際、ＳＡＭポートに対してデータを高速に入出力させる
こと（つまり高速化）と、シリアル・アクセス時にＳＡ
Ｍ内のアドレスを任意に設定できること（つまりアドレ
ス設定の自由度）が要求される。
ュアルポート型ＲＡＭが使用されることが多い。その
際、ＳＡＭポートに対してデータを高速に入出力させる
こと（つまり高速化）と、シリアル・アクセス時にＳＡ
Ｍ内のアドレスを任意に設定できること（つまりアドレ
ス設定の自由度）が要求される。
【０００３】後者は、ＳＡＭポートに対してシリアルに
出力または入力されるデータを、高速に途絶えることな
く部分的に間引きしたり、あるいはＳＡＭ１行分（１ワ
ード分）の２個所以上の連続しないアドレスに対し連続
して高速出力させるものである。このため、シリアル・
アクセス時のＳＡＭのアドレス設定に自由度を持たせる
ことが必要となる。
出力または入力されるデータを、高速に途絶えることな
く部分的に間引きしたり、あるいはＳＡＭ１行分（１ワ
ード分）の２個所以上の連続しないアドレスに対し連続
して高速出力させるものである。このため、シリアル・
アクセス時のＳＡＭのアドレス設定に自由度を持たせる
ことが必要となる。
【０００４】従来知られているシリアル・アクセス時の
アドレス設定の一つの形態として、ＳＡＭ内の途中の任
意のアドレス（タップアドレス）を転送サイクル毎に設
定するものがある。この場合、転送サイクルは、ＲＡＭ
とＳＡＭの間に設けられた転送ゲートをイネーブル状態
にすることにより、実行開始される。従ってこの方式で
は、ＳＡＭ内でタップアドレスを切り換える際にはその
都度、上述したような転送サイクルを新たに実行開始す
る必要があり、また、そのために転送ゲート制御用のタ
イミング信号を上記タップアドレスの切り換え毎に発生
させる必要がある。
アドレス設定の一つの形態として、ＳＡＭ内の途中の任
意のアドレス（タップアドレス）を転送サイクル毎に設
定するものがある。この場合、転送サイクルは、ＲＡＭ
とＳＡＭの間に設けられた転送ゲートをイネーブル状態
にすることにより、実行開始される。従ってこの方式で
は、ＳＡＭ内でタップアドレスを切り換える際にはその
都度、上述したような転送サイクルを新たに実行開始す
る必要があり、また、そのために転送ゲート制御用のタ
イミング信号を上記タップアドレスの切り換え毎に発生
させる必要がある。
【０００５】また、シリアル・アクセス時のアドレス設
定の他の形態として、いわゆるスプリット型ＳＡＭを用
いて、メモリアクセスを停止させるためのストップアド
レスを設定できるようにしたものがある。この方式で
は、例えば上述したようにＳＡＭのタップアドレスを設
定してメモリアクセスを開始させた後、当該ストップア
ドレスを設定するためのサイクルを実行開始する必要が
ある。これによって、当該ストップアドレスに対応する
メモリセルに対してアクセスが行われた時、その時点で
アクセスを自動的に終了させるようにしている。この方
式では、設定したストップアドレスから次のデータアク
セスのためのスタートアドレスまでは高速にアクセスを
行うことができるという利点がある。
定の他の形態として、いわゆるスプリット型ＳＡＭを用
いて、メモリアクセスを停止させるためのストップアド
レスを設定できるようにしたものがある。この方式で
は、例えば上述したようにＳＡＭのタップアドレスを設
定してメモリアクセスを開始させた後、当該ストップア
ドレスを設定するためのサイクルを実行開始する必要が
ある。これによって、当該ストップアドレスに対応する
メモリセルに対してアクセスが行われた時、その時点で
アクセスを自動的に終了させるようにしている。この方
式では、設定したストップアドレスから次のデータアク
セスのためのスタートアドレスまでは高速にアクセスを
行うことができるという利点がある。
【０００６】
【発明が解決しようとする課題】上述した従来の一形態
では、ＳＡＭ上のデータを変化させる必要がなくても、
ＳＡＭ内のアドレスを（不連続に）飛ばしてアクセスす
る際には必ず転送サイクルを必要とするので、そのため
の転送ゲート制御用のタイミング信号を内部でその都度
発生させる必要があるという不都合があり、また、その
ための回路構成が比較的複雑になるという課題があっ
た。
では、ＳＡＭ上のデータを変化させる必要がなくても、
ＳＡＭ内のアドレスを（不連続に）飛ばしてアクセスす
る際には必ず転送サイクルを必要とするので、そのため
の転送ゲート制御用のタイミング信号を内部でその都度
発生させる必要があるという不都合があり、また、その
ための回路構成が比較的複雑になるという課題があっ
た。
【０００７】一方、上述した従来の他の形態では、スト
ップアドレスから次のスタートアドレスには高速にアク
セス可能であるが、区切られるＳＡＭ内のビット数（つ
まりメモリセルの数）が一定であって限られているため
に、当該ストップアドレスで指示されるビットが或るデ
ータの最終ビットでない場合には、ひき続きデータアク
セスを行うために次のストップアドレスを設定するため
のサイクルを再度実行開始する必要がある。つまり、ス
トップアドレス設定のためのサイクルを必要とするの
で、上述した従来の一形態と同様、当該サイクル設定の
ためのタイミング信号を内部でその都度発生させなけれ
ばならないという不都合が生じる。
ップアドレスから次のスタートアドレスには高速にアク
セス可能であるが、区切られるＳＡＭ内のビット数（つ
まりメモリセルの数）が一定であって限られているため
に、当該ストップアドレスで指示されるビットが或るデ
ータの最終ビットでない場合には、ひき続きデータアク
セスを行うために次のストップアドレスを設定するため
のサイクルを再度実行開始する必要がある。つまり、ス
トップアドレス設定のためのサイクルを必要とするの
で、上述した従来の一形態と同様、当該サイクル設定の
ためのタイミング信号を内部でその都度発生させなけれ
ばならないという不都合が生じる。
【０００８】このように、従来知られているシリアル・
アクセス時のアドレス設定の技術では、ＳＡＭの任意ア
ドレスへの高速アクセスが困難であり、またシリアル・
アクセス時のＳＡＭのアドレス設定に自由度を持たせる
ことができないという課題があった。本発明は、かかる
従来技術における課題に鑑み創作されたもので、回路構
成を複雑にすることなく、ＳＡＭのタップアドレスを通
常アクセスのスピードで任意に切り換え可能にし、ひい
ては高速動作に寄与することができるデュアルポート型
ＲＡＭを提供することを目的としている。
アクセス時のアドレス設定の技術では、ＳＡＭの任意ア
ドレスへの高速アクセスが困難であり、またシリアル・
アクセス時のＳＡＭのアドレス設定に自由度を持たせる
ことができないという課題があった。本発明は、かかる
従来技術における課題に鑑み創作されたもので、回路構
成を複雑にすることなく、ＳＡＭのタップアドレスを通
常アクセスのスピードで任意に切り換え可能にし、ひい
ては高速動作に寄与することができるデュアルポート型
ＲＡＭを提供することを目的としている。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明では、転送サイクルをいったん実行開始させ
た時に当該サイクル中に２回以上ＳＡＭポートのタップ
アドレスを設定できるように回路構成を工夫している。
従って、本発明のデュアルポート型ＲＡＭは、図１の原
理構成図に示されるように、ランダム・アクセス用の第
１の入出力ポートＰ１を備えた第１のメモリ１と、シリ
アル・アクセス用の第２の入出力ポートＰ２を備え、各
メモリセルが制御クロックＣＫに応答して該第２の入出
力ポートに順次接続される第２のメモリ２と、該第２の
メモリにおける１ワード分の各メモリセルと前記第１の
メモリにおける選択ワード線に対応する各メモリセルと
の間でデータ転送を制御するデータ転送回路３と、コラ
ムアドレス信号ＡＤＣおよびコラムアドレス・ストロー
ブ信号ＣＡＳＸに応答し、該コラムアドレス・ストロー
ブ信号のレベルの立ち下がり時または立ち上がり時に入
力されたコラムアドレスを前記第２のメモリのタップア
ドレスとして内部に設定すると共に前記制御クロックを
発生するアドレス設定手段４とを具備し、前記データ転
送回路をイネーブル状態にして実行開始される１回のデ
ータ転送サイクル中に前記コラムアドレス・ストローブ
信号のレベルを少なくとも２回立ち下げまたは立ち上げ
て、前記第２のメモリのタップアドレスを切り換えるよ
うにしたことを特徴とする。
め、本発明では、転送サイクルをいったん実行開始させ
た時に当該サイクル中に２回以上ＳＡＭポートのタップ
アドレスを設定できるように回路構成を工夫している。
従って、本発明のデュアルポート型ＲＡＭは、図１の原
理構成図に示されるように、ランダム・アクセス用の第
１の入出力ポートＰ１を備えた第１のメモリ１と、シリ
アル・アクセス用の第２の入出力ポートＰ２を備え、各
メモリセルが制御クロックＣＫに応答して該第２の入出
力ポートに順次接続される第２のメモリ２と、該第２の
メモリにおける１ワード分の各メモリセルと前記第１の
メモリにおける選択ワード線に対応する各メモリセルと
の間でデータ転送を制御するデータ転送回路３と、コラ
ムアドレス信号ＡＤＣおよびコラムアドレス・ストロー
ブ信号ＣＡＳＸに応答し、該コラムアドレス・ストロー
ブ信号のレベルの立ち下がり時または立ち上がり時に入
力されたコラムアドレスを前記第２のメモリのタップア
ドレスとして内部に設定すると共に前記制御クロックを
発生するアドレス設定手段４とを具備し、前記データ転
送回路をイネーブル状態にして実行開始される１回のデ
ータ転送サイクル中に前記コラムアドレス・ストローブ
信号のレベルを少なくとも２回立ち下げまたは立ち上げ
て、前記第２のメモリのタップアドレスを切り換えるよ
うにしたことを特徴とする。
【００１０】また、本発明の好適な実施形態において
は、２度目以降のタップアドレスが設定された時に転送
サイクルを実行しなくても済むようにしている。
は、２度目以降のタップアドレスが設定された時に転送
サイクルを実行しなくても済むようにしている。
【００１１】
【作用】上述した構成によれば、アドレス設定手段４に
おいて、１回のデータ転送サイクル中にコラムアドレス
・ストローブ信号ＣＡＳＸのレベル変化（立ち下がりま
たは立ち上がり）を２回以上検出し、該検出時に入力さ
れたコラムアドレスＡＤＣを第２のメモリ（ＳＡＭ）２
のタップアドレスとして内部に取り込み、アドレス設定
するようにしている。従って、ＳＡＭ２のメインクロッ
ク（制御クロックＣＫ）の周期を変えずに、ＳＡＭ２上
のランダムアドレスへのタップ切り換えを行うことがで
きる。
おいて、１回のデータ転送サイクル中にコラムアドレス
・ストローブ信号ＣＡＳＸのレベル変化（立ち下がりま
たは立ち上がり）を２回以上検出し、該検出時に入力さ
れたコラムアドレスＡＤＣを第２のメモリ（ＳＡＭ）２
のタップアドレスとして内部に取り込み、アドレス設定
するようにしている。従って、ＳＡＭ２のメインクロッ
ク（制御クロックＣＫ）の周期を変えずに、ＳＡＭ２上
のランダムアドレスへのタップ切り換えを行うことがで
きる。
【００１２】また、従来形に見られたような転送サイク
ル、ストップアドレス設定のためのサイクル等の特定の
サイクルを実行しなくても、ＳＡＭ２上のタップアドレ
スを任意に切り換えることが可能であり、これは、アク
セスの高速化に寄与するものである。なお、本発明の他
の構成上の特徴および作用の詳細については、添付図面
を参照しつつ以下に記述される実施例を用いて説明す
る。
ル、ストップアドレス設定のためのサイクル等の特定の
サイクルを実行しなくても、ＳＡＭ２上のタップアドレ
スを任意に切り換えることが可能であり、これは、アク
セスの高速化に寄与するものである。なお、本発明の他
の構成上の特徴および作用の詳細については、添付図面
を参照しつつ以下に記述される実施例を用いて説明す
る。
【００１３】
【実施例】図２に本発明の一実施例としてのデュアルポ
ート型ＲＡＭの構成がブロック図の形で示される。同図
において、ＲＰはＲＡＭ用の入出力ポート（ＲＡＭポー
ト）、ＳＰはＳＡＭ用の単一の入出力ポート（ＳＡＭポ
ート）、１０は複数のワード線と相補ビット線に沿って
ダイナミック型メモリセル（図示せず）がマトリクス状
に配設されて成るＲＡＭセルアレイ、１１は１行（ワー
ド）分のメモリセルから成り、各メモリセルがクロック
ＳＣ（後述）に応答して順次ＳＡＭポートＳＰに択一的
に接続され、ＳＡＭポートＳＰとの間でシリアル入出力
データＳＤIN／ＳＤOUT の授受を行うＳＡＭセルアレ
イ、１２は転送制御信号ＴＲ（後述）に応答してＳＡＭ
セルアレイ１１の各メモリセルとＲＡＭセルアレイ１０
内の選択ワード線に対応する各メモリセルとの間でデー
タ転送を制御する転送ゲートを示す。
ート型ＲＡＭの構成がブロック図の形で示される。同図
において、ＲＰはＲＡＭ用の入出力ポート（ＲＡＭポー
ト）、ＳＰはＳＡＭ用の単一の入出力ポート（ＳＡＭポ
ート）、１０は複数のワード線と相補ビット線に沿って
ダイナミック型メモリセル（図示せず）がマトリクス状
に配設されて成るＲＡＭセルアレイ、１１は１行（ワー
ド）分のメモリセルから成り、各メモリセルがクロック
ＳＣ（後述）に応答して順次ＳＡＭポートＳＰに択一的
に接続され、ＳＡＭポートＳＰとの間でシリアル入出力
データＳＤIN／ＳＤOUT の授受を行うＳＡＭセルアレ
イ、１２は転送制御信号ＴＲ（後述）に応答してＳＡＭ
セルアレイ１１の各メモリセルとＲＡＭセルアレイ１０
内の選択ワード線に対応する各メモリセルとの間でデー
タ転送を制御する転送ゲートを示す。
【００１４】また、１３，１４はそれぞれアドレス信号
のロウアドレスＡＤＲ，コラムアドレスＡＤＣのバッフ
ァリングを行うロウアドレスバッファおよびコラムアド
レスバッファ、１５，１６はそれぞれ制御信号Ｃ１，Ｃ
２（後述）に応答して活性化され、対応するバッファを
介して入力されたロウアドレスおよびコラムアドレスを
それぞれデコードして上記複数のワード線および相補ビ
ット線の各１本（または１対）を選択するロウデコーダ
およびコラムデコーダ、１７は選択されたビット線を対
応するコラム線（相補コラム線）に接続するコラムゲー
ト、１８は制御信号Ｃ３（後述）に応答して書き込みデ
ータの増幅または読み出しデータのセンス増幅を行う書
き込み回路およびセンスアンプ（Ｓ／Ａ）回路、１９は
制御信号Ｃ４（後述）に応答してＲＡＭポートＲＰと書
き込み回路およびＳ／Ａ回路１８との間でランダム入出
力データＤIN／ＤOUT の授受を行う入出力（Ｉ／Ｏ）バ
ッファを示す。
のロウアドレスＡＤＲ，コラムアドレスＡＤＣのバッフ
ァリングを行うロウアドレスバッファおよびコラムアド
レスバッファ、１５，１６はそれぞれ制御信号Ｃ１，Ｃ
２（後述）に応答して活性化され、対応するバッファを
介して入力されたロウアドレスおよびコラムアドレスを
それぞれデコードして上記複数のワード線および相補ビ
ット線の各１本（または１対）を選択するロウデコーダ
およびコラムデコーダ、１７は選択されたビット線を対
応するコラム線（相補コラム線）に接続するコラムゲー
ト、１８は制御信号Ｃ３（後述）に応答して書き込みデ
ータの増幅または読み出しデータのセンス増幅を行う書
き込み回路およびセンスアンプ（Ｓ／Ａ）回路、１９は
制御信号Ｃ４（後述）に応答してＲＡＭポートＲＰと書
き込み回路およびＳ／Ａ回路１８との間でランダム入出
力データＤIN／ＤOUT の授受を行う入出力（Ｉ／Ｏ）バ
ッファを示す。
【００１５】２０はタイミング信号生成回路を示し、外
部から供給されるアクティブ・ローの各制御信号（チッ
プ選択信号ＣＳＸ、ライト・イネーブル信号ＷＥＸ、ロ
ウアドレス・ストローブ信号ＲＡＳＸ、コラムアドレス
・ストローブ信号ＣＡＳＸおよび転送制御信号ＴＲＸ）
に基づいて内部の各回路に必要なタイミング信号（転送
制御信号ＴＲおよび各制御信号Ｃ１〜Ｃ４）を生成する
ためのものである。この場合、ロウデコーダ１５に供給
される制御信号Ｃ１はロウアドレス・ストローブ信号Ｒ
ＡＳＸのタイミングに同期して生成され、コラムデコー
ダ１６に供給される制御信号Ｃ２はコラムアドレス・ス
トローブ信号ＣＡＳＸのタイミングに同期して生成さ
れ、書き込み回路およびＳ／Ａ回路１８に供給される制
御信号Ｃ３はライト・イネーブル信号ＷＥＸのタイミン
グに同期して生成され、そして、Ｉ／Ｏバッファ１９に
供給される制御信号Ｃ４はチップ選択信号ＣＳＸとライ
ト・イネーブル信号ＷＥＸの各タイミングに同期して生
成される。また、転送ゲート１２に供給される転送制御
信号ＴＲは外部からの転送制御信号ＴＲＸのタイミング
に同期して生成される。
部から供給されるアクティブ・ローの各制御信号（チッ
プ選択信号ＣＳＸ、ライト・イネーブル信号ＷＥＸ、ロ
ウアドレス・ストローブ信号ＲＡＳＸ、コラムアドレス
・ストローブ信号ＣＡＳＸおよび転送制御信号ＴＲＸ）
に基づいて内部の各回路に必要なタイミング信号（転送
制御信号ＴＲおよび各制御信号Ｃ１〜Ｃ４）を生成する
ためのものである。この場合、ロウデコーダ１５に供給
される制御信号Ｃ１はロウアドレス・ストローブ信号Ｒ
ＡＳＸのタイミングに同期して生成され、コラムデコー
ダ１６に供給される制御信号Ｃ２はコラムアドレス・ス
トローブ信号ＣＡＳＸのタイミングに同期して生成さ
れ、書き込み回路およびＳ／Ａ回路１８に供給される制
御信号Ｃ３はライト・イネーブル信号ＷＥＸのタイミン
グに同期して生成され、そして、Ｉ／Ｏバッファ１９に
供給される制御信号Ｃ４はチップ選択信号ＣＳＸとライ
ト・イネーブル信号ＷＥＸの各タイミングに同期して生
成される。また、転送ゲート１２に供給される転送制御
信号ＴＲは外部からの転送制御信号ＴＲＸのタイミング
に同期して生成される。
【００１６】２１はＳＡＭ用のアドレスカウンタを示
し、コラムアドレス・ストローブ信号ＣＡＳＸとコラム
アドレスＡＤＣに応答して上述のＳＡＭ用クロックＳＣ
を発生するためのものである。本実施例では、アドレス
カウンタ２１は、コラムアドレス・ストローブ信号ＣＡ
ＳＸの立ち下がり時に入力されたコラムアドレス（ｎと
する）をＳＡＭセルアレイ１１のタップアドレスとして
取り込み、内部カウンタにアドレス設定すると共に上記
クロックＳＣの発生を開始する。これによって、上記コ
ラムアドレスｎに対応するＳＡＭセルアレイ１１内の途
中のメモリセルがアクセスされ、以降、クロックＳＣに
応答して、該メモリセル以降のメモリセルが順次アクセ
スされる。
し、コラムアドレス・ストローブ信号ＣＡＳＸとコラム
アドレスＡＤＣに応答して上述のＳＡＭ用クロックＳＣ
を発生するためのものである。本実施例では、アドレス
カウンタ２１は、コラムアドレス・ストローブ信号ＣＡ
ＳＸの立ち下がり時に入力されたコラムアドレス（ｎと
する）をＳＡＭセルアレイ１１のタップアドレスとして
取り込み、内部カウンタにアドレス設定すると共に上記
クロックＳＣの発生を開始する。これによって、上記コ
ラムアドレスｎに対応するＳＡＭセルアレイ１１内の途
中のメモリセルがアクセスされ、以降、クロックＳＣに
応答して、該メモリセル以降のメモリセルが順次アクセ
スされる。
【００１７】次に、本実施例の回路の動作について図３
の信号タイミング図および図４を参照しながら説明す
る。なお、図３の例ではデータ読み出しの場合について
示されている。まず、転送制御信号ＴＲＸを“Ｌ”レベ
ルにして転送ゲート１２をイネーブル状態にし、転送サ
イクル（つまりＲＡＭ側からＳＡＭ側への転送、あるい
はＳＡＭへの書き込みとそれに続くＲＡＭ側への転送）
を実行開始する。次いで、ロウアドレス・ストローブ信
号ＲＡＳＸを“Ｌ”レベルに立ち下げて、ロウデコーダ
１５を活性化する。
の信号タイミング図および図４を参照しながら説明す
る。なお、図３の例ではデータ読み出しの場合について
示されている。まず、転送制御信号ＴＲＸを“Ｌ”レベ
ルにして転送ゲート１２をイネーブル状態にし、転送サ
イクル（つまりＲＡＭ側からＳＡＭ側への転送、あるい
はＳＡＭへの書き込みとそれに続くＲＡＭ側への転送）
を実行開始する。次いで、ロウアドレス・ストローブ信
号ＲＡＳＸを“Ｌ”レベルに立ち下げて、ロウデコーダ
１５を活性化する。
【００１８】次に、任意のタイミングでコラムアドレス
・ストローブ信号ＣＡＳＸを“Ｌ”レベルに立ち下げ
て、コラムデコーダ１６を活性化すると共に、この時点
でアドレスカウンタ２１に取り込まれたコラムアドレス
ＡＤＣをＳＡＭセルアレイ１１のタップアドレス〔ＳＴ
Ａ〕ｎ（図４のＴＡ）として内部カウンタに設定する。
この時、カウンタ２１はクロックＳＣを発生する。これ
によって、タップアドレスｎに対応するＳＡＭセルアレ
イ１１内のメモリセルがアクセスされてそのデータが出
力され、以降、クロックＳＣに応答して、該メモリセル
以降のメモリセルが順次アクセスされてそれぞれ対応す
るデータが順次出力される。
・ストローブ信号ＣＡＳＸを“Ｌ”レベルに立ち下げ
て、コラムデコーダ１６を活性化すると共に、この時点
でアドレスカウンタ２１に取り込まれたコラムアドレス
ＡＤＣをＳＡＭセルアレイ１１のタップアドレス〔ＳＴ
Ａ〕ｎ（図４のＴＡ）として内部カウンタに設定する。
この時、カウンタ２１はクロックＳＣを発生する。これ
によって、タップアドレスｎに対応するＳＡＭセルアレ
イ１１内のメモリセルがアクセスされてそのデータが出
力され、以降、クロックＳＣに応答して、該メモリセル
以降のメモリセルが順次アクセスされてそれぞれ対応す
るデータが順次出力される。
【００１９】続いて、ロウアドレス・ストローブ信号Ｒ
ＡＳＸを“Ｌ”レベルに維持した状態で、コラムアドレ
ス・ストローブ信号ＣＡＳＸをいったん“Ｈ”レベルに
立ち上げた後に“Ｌ”レベルに立ち下げる。この時、ア
ドレスカウンタ２１に取り込まれたコラムアドレスＡＤ
ＣはＳＡＭセルアレイ１１のタップアドレスｍ（図４の
ＴＢ）として内部カウンタに設定される。この場合、上
記クロックＳＣは継続して発生されている（つまり、Ｓ
ＡＭのサイクルタイムは変化せず、一定のままであ
る）。１回目のタップアドレスの設定時と同様にして、
タップアドレスｍに対応するＳＡＭセルアレイ１１内の
メモリセルがアクセスされてそのデータが出力され、以
降、クロックＳＣに応答して、該メモリセル以降のメモ
リセルが順次アクセスされてそれぞれ対応するデータが
順次出力される。
ＡＳＸを“Ｌ”レベルに維持した状態で、コラムアドレ
ス・ストローブ信号ＣＡＳＸをいったん“Ｈ”レベルに
立ち上げた後に“Ｌ”レベルに立ち下げる。この時、ア
ドレスカウンタ２１に取り込まれたコラムアドレスＡＤ
ＣはＳＡＭセルアレイ１１のタップアドレスｍ（図４の
ＴＢ）として内部カウンタに設定される。この場合、上
記クロックＳＣは継続して発生されている（つまり、Ｓ
ＡＭのサイクルタイムは変化せず、一定のままであ
る）。１回目のタップアドレスの設定時と同様にして、
タップアドレスｍに対応するＳＡＭセルアレイ１１内の
メモリセルがアクセスされてそのデータが出力され、以
降、クロックＳＣに応答して、該メモリセル以降のメモ
リセルが順次アクセスされてそれぞれ対応するデータが
順次出力される。
【００２０】なお、ＳＡＭセルアレイ１１から出力され
る各データは、好適にはＳＡＭポートＳＰからシリアル
出力データＳＤOUT として読み出されるが、アドレスカ
ウンタ２１におけるタップアドレスの設定に時間を要す
ることを考慮し、スピード的に厳しい場合（特に２回目
のタップアドレスｍを設定する場合）には、転送サイク
ルを実行せずに、該タップアドレス（つまりコラムアド
レス・ストローブ信号ＣＡＳＸの立ち下がり時のアドレ
ス）が決定した際にＲＡＭポートＲＰから出力データＤ
OUT として読み出してもよい（図３のタイミング図参
照）。
る各データは、好適にはＳＡＭポートＳＰからシリアル
出力データＳＤOUT として読み出されるが、アドレスカ
ウンタ２１におけるタップアドレスの設定に時間を要す
ることを考慮し、スピード的に厳しい場合（特に２回目
のタップアドレスｍを設定する場合）には、転送サイク
ルを実行せずに、該タップアドレス（つまりコラムアド
レス・ストローブ信号ＣＡＳＸの立ち下がり時のアドレ
ス）が決定した際にＲＡＭポートＲＰから出力データＤ
OUT として読み出してもよい（図３のタイミング図参
照）。
【００２１】この場合、コラムアドレス・ストローブ信
号ＣＡＳＸのタイミングに同期した制御信号Ｃ２により
活性化されるコラムデコーダ１６の出力により、コラム
ゲート１７は、当該タップアドレスに対応するコラム線
を開放状態にしている。従って、該タップアドレスに対
応するＳＡＭセルアレイ１１内のメモリセルのデータと
同じデータを、ＲＡＭセルアレイ１０内の対応するメモ
リセルからコラムゲート１７および各回路１８，１９を
介してＲＡＭポートＲＰに出力させることが可能とな
る。この場合、転送サイクルを実行しないでデータ出力
を可能にしているので、アクセスの高速化を図ることが
できる。
号ＣＡＳＸのタイミングに同期した制御信号Ｃ２により
活性化されるコラムデコーダ１６の出力により、コラム
ゲート１７は、当該タップアドレスに対応するコラム線
を開放状態にしている。従って、該タップアドレスに対
応するＳＡＭセルアレイ１１内のメモリセルのデータと
同じデータを、ＲＡＭセルアレイ１０内の対応するメモ
リセルからコラムゲート１７および各回路１８，１９を
介してＲＡＭポートＲＰに出力させることが可能とな
る。この場合、転送サイクルを実行しないでデータ出力
を可能にしているので、アクセスの高速化を図ることが
できる。
【００２２】このように本実施例の構成によれば、アド
レスカウンタ２１により、１回のデータ転送サイクル中
にコラムアドレス・ストローブ信号ＣＡＳＸの立ち下が
りを２回検出し、該検出時に入力されたコラムアドレス
ＡＤＣをＳＡＭのタップアドレスとして内部にアドレス
設定するようにしているので、ＳＡＭのメインクロック
ＳＣの周期を変えずに、ＳＡＭのタップアドレスを任意
に切り換えることができる。
レスカウンタ２１により、１回のデータ転送サイクル中
にコラムアドレス・ストローブ信号ＣＡＳＸの立ち下が
りを２回検出し、該検出時に入力されたコラムアドレス
ＡＤＣをＳＡＭのタップアドレスとして内部にアドレス
設定するようにしているので、ＳＡＭのメインクロック
ＳＣの周期を変えずに、ＳＡＭのタップアドレスを任意
に切り換えることができる。
【００２３】また、従来形に見られたような転送サイク
ル、ストップアドレス設定のためのサイクル等の特定の
サイクルを実行しなくても、タップアドレスを任意に切
り換えることが可能となる。これによって、ＳＡＭセル
のアクセスを高速に行うことができる。
ル、ストップアドレス設定のためのサイクル等の特定の
サイクルを実行しなくても、タップアドレスを任意に切
り換えることが可能となる。これによって、ＳＡＭセル
のアクセスを高速に行うことができる。
【００２４】
【発明の効果】以上説明したように本発明によれば、Ｓ
ＡＭのタップアドレスの切り換えを、高速に且つ転送サ
イクルを実行することなく行うことができる。また、Ｓ
ＡＭのアドレス設定に自由度を持たせることが可能とな
り、特に画像データ処理の分野に適用された場合には画
像処理の自由度を向上させることができる。
ＡＭのタップアドレスの切り換えを、高速に且つ転送サ
イクルを実行することなく行うことができる。また、Ｓ
ＡＭのアドレス設定に自由度を持たせることが可能とな
り、特に画像データ処理の分野に適用された場合には画
像処理の自由度を向上させることができる。
【図１】本発明のデュアルポート型ＲＡＭの原理構成図
である。
である。
【図２】本発明の一実施例としてのデュアルポート型Ｒ
ＡＭの構成を示すブロック図である。
ＡＭの構成を示すブロック図である。
【図３】図２の回路の動作を説明するための信号タイミ
ング図である。
ング図である。
【図４】図２の回路によるシリアル・アクセス時のアド
レス設定を説明するための図である。
レス設定を説明するための図である。
１…第１のメモリ（ＲＡＭ） ２…第２のメモリ（ＳＡＭ） ３…データ転送回路 ４…アドレス設定手段（ＳＡＭ２のタップアドレス設定
手段） ＡＤＣ…コラムアドレス信号 ＣＡＳＸ…コラムアドレス・ストローブ信号 ＣＫ…制御クロック Ｐ１…第１の入出力ポート（ＲＡＭポート） Ｐ２…第２の入出力ポート（ＳＡＭポート）
手段） ＡＤＣ…コラムアドレス信号 ＣＡＳＸ…コラムアドレス・ストローブ信号 ＣＫ…制御クロック Ｐ１…第１の入出力ポート（ＲＡＭポート） Ｐ２…第２の入出力ポート（ＳＡＭポート）
Claims (2)
- 【請求項１】 ランダム・アクセス用の第１の入出力ポ
ート（Ｐ１）を備えた第１のメモリ（１）と、 シリアル・アクセス用の第２の入出力ポート（Ｐ２）を
備え、各メモリセルが制御クロック（ＣＫ）に応答して
該第２の入出力ポートに順次接続される第２のメモリ
（２）と、 該第２のメモリにおける１ワード分の各メモリセルと前
記第１のメモリにおける選択ワード線に対応する各メモ
リセルとの間でデータ転送を制御するデータ転送回路
（３）と、 コラムアドレス信号（ＡＤＣ）およびコラムアドレス・
ストローブ信号（ＣＡＳＸ）に応答し、該コラムアドレ
ス・ストローブ信号のレベルの立ち下がり時または立ち
上がり時に入力されたコラムアドレスを前記第２のメモ
リのタップアドレスとして内部に設定すると共に前記制
御クロックを発生するアドレス設定手段（４）とを具備
し、 前記データ転送回路をイネーブル状態にして実行開始さ
れる１回のデータ転送サイクル中に前記コラムアドレス
・ストローブ信号のレベルを少なくとも２回立ち下げま
たは立ち上げて、前記第２のメモリのタップアドレスを
切り換えるようにしたことを特徴とするデュアルポート
型ランダム・アクセス・メモリ。 - 【請求項２】 前記コラムアドレス信号およびコラムア
ドレス・ストローブ信号に応答して前記第１のメモリと
前記第１の入出力ポートとの間でデータ転送を制御する
ゲート回路をさらに具備し、前記アドレス設定手段によ
り前記第２のメモリの２度目以降のタップアドレスが設
定された時に、当該タップアドレスに対応する第２のメ
モリ内のメモリセルのデータと同じデータを前記第１の
メモリ内の対応するメモリセルから前記ゲート回路を介
して前記第１の入出力ポートに出力させるようにしたこ
とを特徴とする請求項１に記載のデュアルポート型ラン
ダム・アクセス・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4077777A JPH05282870A (ja) | 1992-03-31 | 1992-03-31 | デュアルポート型ランダム・アクセス・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4077777A JPH05282870A (ja) | 1992-03-31 | 1992-03-31 | デュアルポート型ランダム・アクセス・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282870A true JPH05282870A (ja) | 1993-10-29 |
Family
ID=13643395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4077777A Withdrawn JPH05282870A (ja) | 1992-03-31 | 1992-03-31 | デュアルポート型ランダム・アクセス・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05282870A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009064548A (ja) * | 2003-03-13 | 2009-03-26 | Marvell World Trade Ltd | マルチポートメモリアーキテクチャ、装置、システム、および方法 |
-
1992
- 1992-03-31 JP JP4077777A patent/JPH05282870A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009064548A (ja) * | 2003-03-13 | 2009-03-26 | Marvell World Trade Ltd | マルチポートメモリアーキテクチャ、装置、システム、および方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |