JP2000148580A - 半導体記憶装置 - Google Patents
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G—PHYSICS
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- General Physics & Mathematics (AREA)
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- Memory System (AREA)
Abstract
(57)【要約】
【課題】 動作周波数が一層高速化した場合でも、制
御コマンド列がアクセス制御時の負担となる不具合を回
避することができ、複数のバンクに対する読出し及び書
込み動作を連続して間断なく実行できる半導体記憶装置
を提供する。 【解決手段】 行列状に配列された複数のメモリセルか
ら成るバンクＡ及びＢを有し、各バンクＡ及びＢが列方
向に延びるデータ入出力ラインを有し、指定した行アド
レス内に順次にアクセスする形式の半導体記憶装置は、
バンクＡ及びＢの内で最初にアクセスする第１のバンク
を判定するバンク判定回路１３と、第１のバンク内で連
続的にアクセスされる行アドレスをカウントするロウ・
アドレス・カウンタ回路１４と、第１のバンク内の最上
位列のアクセス終了後に、第２のバンク内に続いてアク
セスするバンク切替え回路１５とを備え、第１のバンク
と第２のバンクとの間で交互にアクセスを切り替えて読
出し又は書込み動作を連続して行う。
御コマンド列がアクセス制御時の負担となる不具合を回
避することができ、複数のバンクに対する読出し及び書
込み動作を連続して間断なく実行できる半導体記憶装置
を提供する。 【解決手段】 行列状に配列された複数のメモリセルか
ら成るバンクＡ及びＢを有し、各バンクＡ及びＢが列方
向に延びるデータ入出力ラインを有し、指定した行アド
レス内に順次にアクセスする形式の半導体記憶装置は、
バンクＡ及びＢの内で最初にアクセスする第１のバンク
を判定するバンク判定回路１３と、第１のバンク内で連
続的にアクセスされる行アドレスをカウントするロウ・
アドレス・カウンタ回路１４と、第１のバンク内の最上
位列のアクセス終了後に、第２のバンク内に続いてアク
セスするバンク切替え回路１５とを備え、第１のバンク
と第２のバンクとの間で交互にアクセスを切り替えて読
出し又は書込み動作を連続して行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、入力クロックに同期してデータを入出力す
る半導体記憶装置に関する。
関し、特に、入力クロックに同期してデータを入出力す
る半導体記憶装置に関する。
【０００２】
【従来の技術】近年、画像処理装置における処理速度の
高速化に伴い、画像情報を高速で読出し及び書込み動作
できるメモリの要請がある。この要請に応えるメモリの
１つとして、シンクロナスＤＲＡＭ、或いは、シンクロ
ナスグラフィックＲＡＭと呼ばれる高速ＤＲＡＭが普及
しつつある。
高速化に伴い、画像情報を高速で読出し及び書込み動作
できるメモリの要請がある。この要請に応えるメモリの
１つとして、シンクロナスＤＲＡＭ、或いは、シンクロ
ナスグラフィックＲＡＭと呼ばれる高速ＤＲＡＭが普及
しつつある。
【０００３】例えば、シンクロナスＤＲＡＭは、独立し
たアドレス空間を備えた２つのバンクを有しており、各
バンクは夫々独立に作動することができる。また、シン
クロナスＤＲＡＭは、同一のロウ（行）空間における連
続するアドレスに格納されたデータにシーケンシャルに
アクセスするバースト動作を行うことにより、データへ
の高速アクセスを実現している。
たアドレス空間を備えた２つのバンクを有しており、各
バンクは夫々独立に作動することができる。また、シン
クロナスＤＲＡＭは、同一のロウ（行）空間における連
続するアドレスに格納されたデータにシーケンシャルに
アクセスするバースト動作を行うことにより、データへ
の高速アクセスを実現している。
【０００４】
【発明が解決しようとする課題】上記従来のシンクロナ
スＤＲＡＭ等の同期式メモリの制御時には、ＣＰＵ等か
らの複数の制御コマンドを組み合わせて読出し又は書込
み動作を行うため、ある動作を繰り返し実行する場合に
は、対応するコマンド列を繰り返し入力する必要があ
る。従って、バースト動作、つまりバンク・インタリー
ブ等の処理を行ってデータ処理を効率化するためには、
メモリ・コントローラに複雑な処理を要求しなければな
らない。制御コマンドは、メモリに対する動作命令であ
り、活性化された行アドレスのプリチャージや、あるバ
ンクにおけるアドレス信号で指定されるアドレスに対す
るアクセス等を行わせる。
スＤＲＡＭ等の同期式メモリの制御時には、ＣＰＵ等か
らの複数の制御コマンドを組み合わせて読出し又は書込
み動作を行うため、ある動作を繰り返し実行する場合に
は、対応するコマンド列を繰り返し入力する必要があ
る。従って、バースト動作、つまりバンク・インタリー
ブ等の処理を行ってデータ処理を効率化するためには、
メモリ・コントローラに複雑な処理を要求しなければな
らない。制御コマンドは、メモリに対する動作命令であ
り、活性化された行アドレスのプリチャージや、あるバ
ンクにおけるアドレス信号で指定されるアドレスに対す
るアクセス等を行わせる。
【０００５】また、シンクロナスＤＲＡＭでは、動作周
波数が１００MHzを越え、１２５MHz或いは１４３MHzと
いうように更なる高速化が進み、制御コマンド列が一層
複雑化する傾向にあり、このことがメモリ・コントロー
ラにとって大きな負担となっている。
波数が１００MHzを越え、１２５MHz或いは１４３MHzと
いうように更なる高速化が進み、制御コマンド列が一層
複雑化する傾向にあり、このことがメモリ・コントロー
ラにとって大きな負担となっている。
【０００６】本発明は、上記に鑑み、動作周波数が一層
高速化した場合でも、制御コマンド列がアクセス制御時
の負担となる不具合を回避することができ、複数のバン
クに対する読出し及び書込み動作を連続して間断なく実
行できる半導体記憶装置を提供することを目的とする。
高速化した場合でも、制御コマンド列がアクセス制御時
の負担となる不具合を回避することができ、複数のバン
クに対する読出し及び書込み動作を連続して間断なく実
行できる半導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置は、行列状に配列された複
数のメモリセルから成る複数のバンクを有し、各バンク
が列方向に延びるデータ入出力ラインを有し、指定した
行アドレス内に順次にアクセスする形式の半導体記憶装
置において、前記複数のバンクの内で最初にアクセスす
る第１のバンクを判定するバンク判定手段と、前記第１
のバンク内で連続的にアクセスされる行アドレスをカウ
ントする行アドレスカウンタと、前記第１のバンク内の
最上位列のアクセス終了後に前記第２のバンク内に続い
てアクセスするバンク切替え手段とを備え、前記第１の
バンクと第２のバンクとの間で交互にアクセスを切り替
えて読出し又は書込み動作を連続して行うことを特徴と
する。
に、本発明の半導体記憶装置は、行列状に配列された複
数のメモリセルから成る複数のバンクを有し、各バンク
が列方向に延びるデータ入出力ラインを有し、指定した
行アドレス内に順次にアクセスする形式の半導体記憶装
置において、前記複数のバンクの内で最初にアクセスす
る第１のバンクを判定するバンク判定手段と、前記第１
のバンク内で連続的にアクセスされる行アドレスをカウ
ントする行アドレスカウンタと、前記第１のバンク内の
最上位列のアクセス終了後に前記第２のバンク内に続い
てアクセスするバンク切替え手段とを備え、前記第１の
バンクと第２のバンクとの間で交互にアクセスを切り替
えて読出し又は書込み動作を連続して行うことを特徴と
する。
【０００８】本発明の半導体記憶装置では、外部から供
給されるクロックに同期して動作する回路部分で、行ア
ドレスカウンタが、各バンクの行アドレスを連続的にイ
ンクリメントしてカウントし、バンク切替え手段が、第
１のバンク内のカウントされた行アドレスに続いて第２
のバンク内のカウントされた行アドレスに移行する。こ
のような本半導体記憶装置は、ＣＰＵ等からの複雑な制
御コマンドに従って動作する従来方式の半導体記憶装置
とは異なり、ＣＰＵ等から特定の制御コマンドを受ける
と、複数のバンク間で読出し又は書込み動作を自動的に
連続して行うことができる。従って、本半導体記憶装置
では、動作周波数が一層高速化した場合でも、制御コマ
ンド列がアクセス制御時の負担となる不具合を回避する
ことができる。更に、１の行アドレスにおける列（カラ
ム）長に拘わらず、メモリセル全体に対して連続して読
出し又は書込み動作を行うことができるので、大量のデ
ータを連続して読出し又は書込み動作する際の制御コマ
ンドの効率化を図ることができる。
給されるクロックに同期して動作する回路部分で、行ア
ドレスカウンタが、各バンクの行アドレスを連続的にイ
ンクリメントしてカウントし、バンク切替え手段が、第
１のバンク内のカウントされた行アドレスに続いて第２
のバンク内のカウントされた行アドレスに移行する。こ
のような本半導体記憶装置は、ＣＰＵ等からの複雑な制
御コマンドに従って動作する従来方式の半導体記憶装置
とは異なり、ＣＰＵ等から特定の制御コマンドを受ける
と、複数のバンク間で読出し又は書込み動作を自動的に
連続して行うことができる。従って、本半導体記憶装置
では、動作周波数が一層高速化した場合でも、制御コマ
ンド列がアクセス制御時の負担となる不具合を回避する
ことができる。更に、１の行アドレスにおける列（カラ
ム）長に拘わらず、メモリセル全体に対して連続して読
出し又は書込み動作を行うことができるので、大量のデ
ータを連続して読出し又は書込み動作する際の制御コマ
ンドの効率化を図ることができる。
【０００９】ここで、前記第１のバンクが、バンクアド
レスに関して下位側のバンクを示し、前記第２のバンク
が、バンクアドレスに関して上位側のバンクを示し、前
記バンク切替え手段は、下位バンクから上位バンクにア
クセスを移行させるときには同じ行アドレスにおける前
記データ入出力ラインを活性化し、上位バンクから下位
バンクに移行させるときには後続する行アドレスにおけ
る前記データ入出力ラインを活性化することが好まし
い。この場合、既にデータを書き込んだ同じアドレスを
次にアクセスする不具合を防止し、円滑な読出し又は書
込み動作が実現できる。
レスに関して下位側のバンクを示し、前記第２のバンク
が、バンクアドレスに関して上位側のバンクを示し、前
記バンク切替え手段は、下位バンクから上位バンクにア
クセスを移行させるときには同じ行アドレスにおける前
記データ入出力ラインを活性化し、上位バンクから下位
バンクに移行させるときには後続する行アドレスにおけ
る前記データ入出力ラインを活性化することが好まし
い。この場合、既にデータを書き込んだ同じアドレスを
次にアクセスする不具合を防止し、円滑な読出し又は書
込み動作が実現できる。
【００１０】或いは、上記に代えて、前記第１のバンク
が、バンクアドレスに関して下位側のバンクを示し、前
記第２のバンクが、バンクアドレスに関して上位側のバ
ンクを示し、前記バンク切替え手段は、上位バンクから
下位バンクにアクセスを移行させるときには同じ行アド
レスにおける前記データ入出力ラインを活性化し、下位
バンクから上位バンクに移行させるときには後続する行
アドレスにおける前記データ入出力ラインを活性化する
ことが好ましい。この場合、既にデータを書き込んだ同
じアドレスを次にアクセスする不具合を防止し、円滑な
読出し又は書込み動作を実現することができる。
が、バンクアドレスに関して下位側のバンクを示し、前
記第２のバンクが、バンクアドレスに関して上位側のバ
ンクを示し、前記バンク切替え手段は、上位バンクから
下位バンクにアクセスを移行させるときには同じ行アド
レスにおける前記データ入出力ラインを活性化し、下位
バンクから上位バンクに移行させるときには後続する行
アドレスにおける前記データ入出力ラインを活性化する
ことが好ましい。この場合、既にデータを書き込んだ同
じアドレスを次にアクセスする不具合を防止し、円滑な
読出し又は書込み動作を実現することができる。
【００１１】本発明の半導体記憶装置は、行列状に配列
された複数のメモリセルから成る複数のバンクを有し、
各バンクが列方向に延びるデータ入出力ラインを有し、
指定した行アドレス内に順次にアクセスする形式の半導
体記憶装置において、前記複数のバンクの内で最初にア
クセスする第１のバンクを判定し、該第１のバンク内で
連続的にアクセスされる行アドレスをカウントし、前記
第１のバンク内の最上位列のアクセス終了後に、前記第
２のバンク内に続いてアクセスするためにバンクを切り
替え、前記第１のバンクと第２のバンクとの間で交互に
アクセスを切り替えて読出し又は書込み動作を連続して
実行することを特徴とする。
された複数のメモリセルから成る複数のバンクを有し、
各バンクが列方向に延びるデータ入出力ラインを有し、
指定した行アドレス内に順次にアクセスする形式の半導
体記憶装置において、前記複数のバンクの内で最初にア
クセスする第１のバンクを判定し、該第１のバンク内で
連続的にアクセスされる行アドレスをカウントし、前記
第１のバンク内の最上位列のアクセス終了後に、前記第
２のバンク内に続いてアクセスするためにバンクを切り
替え、前記第１のバンクと第２のバンクとの間で交互に
アクセスを切り替えて読出し又は書込み動作を連続して
実行することを特徴とする。
【００１２】本発明の半導体記憶装置では、動作周波数
が一層高速化した場合でも、コマンド列がアクセス制御
時の負担となる不具合を回避でき、複数のバンクに対す
る読出し及び書込み動作を連続して間断なく実行するこ
とができる。
が一層高速化した場合でも、コマンド列がアクセス制御
時の負担となる不具合を回避でき、複数のバンクに対す
る読出し及び書込み動作を連続して間断なく実行するこ
とができる。
【００１３】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の第１実施形態例における
シンクロナスＤＲＡＭ等の半導体記憶装置の回路構成を
示すブロック図である。
に説明する。図１は、本発明の第１実施形態例における
シンクロナスＤＲＡＭ等の半導体記憶装置の回路構成を
示すブロック図である。
【００１４】本実施形態例における半導体記憶装置は、
主記憶装置（メモリ）に備えたセル・アレイ２９Ａ及び
２９Ｂを有している。セル・アレイ２９Ａ、２９Ｂは、
夫々、行列状に配列された複数のメモリセル（図示せ
ず）から成るバンクＡ及びバンクＢを構成する。バンク
Ａ及びＢは夫々、行方向でのアドレス（行アドレス）を
選択するためのロウ・デコーダ３１と、列方向でのアド
レス（列アドレス）を選択するためのカラム・デコーダ
３０と、選択されたメモリセル内の記憶内容を読み出す
ためのセンスアンプ３２とを有する。
主記憶装置（メモリ）に備えたセル・アレイ２９Ａ及び
２９Ｂを有している。セル・アレイ２９Ａ、２９Ｂは、
夫々、行列状に配列された複数のメモリセル（図示せ
ず）から成るバンクＡ及びバンクＢを構成する。バンク
Ａ及びＢは夫々、行方向でのアドレス（行アドレス）を
選択するためのロウ・デコーダ３１と、列方向でのアド
レス（列アドレス）を選択するためのカラム・デコーダ
３０と、選択されたメモリセル内の記憶内容を読み出す
ためのセンスアンプ３２とを有する。
【００１５】本実施形態例では、バンクＡ及びバンクＢ
は、行列方向において相互に等しいアドレスを夫々有
し、バンクＡが、バンクアドレスに関して下位バンクを
構成し、バンクＢが、バンクアドレスに関して上位のバ
ンクを構成する。また、バンクＡ及びバンクＢは、列方
向に延びるデータ入出力ラインを有し、本半導体記憶装
置は、指定した行アドレス内に順次にアクセスする形式
をとっている。
は、行列方向において相互に等しいアドレスを夫々有
し、バンクＡが、バンクアドレスに関して下位バンクを
構成し、バンクＢが、バンクアドレスに関して上位のバ
ンクを構成する。また、バンクＡ及びバンクＢは、列方
向に延びるデータ入出力ラインを有し、本半導体記憶装
置は、指定した行アドレス内に順次にアクセスする形式
をとっている。
【００１６】半導体記憶装置は更に、クロック・ジェネ
レータ２１、モード・レジスタ２２、コマンド・デコー
ダ２３、コントロール論理回路２４、ロウ・アドレス・
バッファ２５、リフレッシュ・カウンタ２６、カラム・
アドレス・バッファ２７、バースト・カウンタ２８、バ
ンク判定回路１３、ロウ・アドレス・カウンタ１４、及
びバンク切替え回路１５を有する。
レータ２１、モード・レジスタ２２、コマンド・デコー
ダ２３、コントロール論理回路２４、ロウ・アドレス・
バッファ２５、リフレッシュ・カウンタ２６、カラム・
アドレス・バッファ２７、バースト・カウンタ２８、バ
ンク判定回路１３、ロウ・アドレス・カウンタ１４、及
びバンク切替え回路１５を有する。
【００１７】クロック・ジェネレータ２１は、クロック
信号ＣＬＫ及びクロックイネーブル信号ＣＫＥが入力さ
れ、クロック信号を、コマンド・デコーダ２３、バンク
切替え回路１５及びラッチ回路１１に夫々供給する。
信号ＣＬＫ及びクロックイネーブル信号ＣＫＥが入力さ
れ、クロック信号を、コマンド・デコーダ２３、バンク
切替え回路１５及びラッチ回路１１に夫々供給する。
【００１８】モード・レジスタ２２は、ＣＰＵ（図示せ
ず）からアドレス信号Addが送られたとき、実行すべき
モードに対応する信号を、コントロール論理回路２４に
供給する。
ず）からアドレス信号Addが送られたとき、実行すべき
モードに対応する信号を、コントロール論理回路２４に
供給する。
【００１９】コマンド・デコーダ２３は、アドレス信号
Addと、クロック・ジェネレータ２１の出力と、各ロー
アクティブのチップセレクト信号／ＣＳ、／ＲＡＳ信号
(RowAccess Strobe)、／ＣＡＳ信号(Column Access Str
obe)、ライトイネーブル信号／ＷＥとが夫々入力され、
その出力をコントロール論理回路２４に供給する。／Ｒ
ＡＳ信号は行（ロウ）アドレスを渡そうとしていること
を知らせるための信号、／ＣＡＳ信号は列（カラム）ア
ドレスを渡そうとしていることを知らせるための信号、
ライトイネーブル信号／ＷＥは書込みを許可するための
信号である。
Addと、クロック・ジェネレータ２１の出力と、各ロー
アクティブのチップセレクト信号／ＣＳ、／ＲＡＳ信号
(RowAccess Strobe)、／ＣＡＳ信号(Column Access Str
obe)、ライトイネーブル信号／ＷＥとが夫々入力され、
その出力をコントロール論理回路２４に供給する。／Ｒ
ＡＳ信号は行（ロウ）アドレスを渡そうとしていること
を知らせるための信号、／ＣＡＳ信号は列（カラム）ア
ドレスを渡そうとしていることを知らせるための信号、
ライトイネーブル信号／ＷＥは書込みを許可するための
信号である。
【００２０】コントロール論理回路２４は、コマンド・
デコーダ２３、クロック・ジェネレータ２１及びモード
・レジスタ２２の各出力が入力されると、制御信号を生
成して、ロウ・アドレス・バッファ２５、センスアンプ
３２、カラム・アドレス・バッファ２７、データ・コン
トロール回路１０及びラッチ回路１１に夫々供給する。
デコーダ２３、クロック・ジェネレータ２１及びモード
・レジスタ２２の各出力が入力されると、制御信号を生
成して、ロウ・アドレス・バッファ２５、センスアンプ
３２、カラム・アドレス・バッファ２７、データ・コン
トロール回路１０及びラッチ回路１１に夫々供給する。
【００２１】ロウ・アドレス・バッファ２５は、入力さ
れるバンク・アドレス信号Addの内の行アドレスを記憶
し、カラム・アドレス・バッファ２７は、入力されるア
ドレス信号Addの内の列アドレスを記憶する。リフレッ
シュ・カウンタ２６は、リフレッシュのアドレスをカウ
ントする。バースト・カウンタ２８は、読出しデータ及
び書込みデータのバースト長をカウントする。バースト
長は、列アドレスでの最大データ長を示している。
れるバンク・アドレス信号Addの内の行アドレスを記憶
し、カラム・アドレス・バッファ２７は、入力されるア
ドレス信号Addの内の列アドレスを記憶する。リフレッ
シュ・カウンタ２６は、リフレッシュのアドレスをカウ
ントする。バースト・カウンタ２８は、読出しデータ及
び書込みデータのバースト長をカウントする。バースト
長は、列アドレスでの最大データ長を示している。
【００２２】バンク判定回路１３は、バンクＡ及びＢの
内で最初にアクセスすべきバンクを判定する。例えば、
バースト長が、バンク内の特定の行アドレス内における
全ての列アドレスに（フル・ページ）として設定された
場合、バンク判定回路１３には、バンク内の行アドレス
の選択時にバンク・アドレス信号Addが供給されるの
で、バンク判定回路１３はどのバンクが選択されたかを
判定することができる。
内で最初にアクセスすべきバンクを判定する。例えば、
バースト長が、バンク内の特定の行アドレス内における
全ての列アドレスに（フル・ページ）として設定された
場合、バンク判定回路１３には、バンク内の行アドレス
の選択時にバンク・アドレス信号Addが供給されるの
で、バンク判定回路１３はどのバンクが選択されたかを
判定することができる。
【００２３】ロウ・アドレス・カウンタ１４は、バンク
判定回路１３によって判定されたバンクＡ（又はＢ）内
で連続的にアクセスされる行アドレスをインクリメント
しつつカウントする。
判定回路１３によって判定されたバンクＡ（又はＢ）内
で連続的にアクセスされる行アドレスをインクリメント
しつつカウントする。
【００２４】バンク切替え回路１５は、ロウ・アドレス
・カウンタ回路１４によってカウントされたバンクＡ
（又はＢ）内の最上位列のアクセス終了時（終了後）
に、バンクＢ（又はＡ）内の続いてアクセスする行アド
レスにおけるデータ入出力ラインに移行して、アクセス
が終了したバンクＡ（又はＢ）の行アドレスをプリチャ
ージすることにより、バンクＡとバンクＢとの間で交互
にアクセスを切り替えて読出し又は書込み動作を連続し
て行うバンク切替え手段としての機能を有する。
・カウンタ回路１４によってカウントされたバンクＡ
（又はＢ）内の最上位列のアクセス終了時（終了後）
に、バンクＢ（又はＡ）内の続いてアクセスする行アド
レスにおけるデータ入出力ラインに移行して、アクセス
が終了したバンクＡ（又はＢ）の行アドレスをプリチャ
ージすることにより、バンクＡとバンクＢとの間で交互
にアクセスを切り替えて読出し又は書込み動作を連続し
て行うバンク切替え手段としての機能を有する。
【００２５】例えば、選択されたバンクＡ（又はＢ）の
最上位番地の列アドレスをインクリメントする場合、そ
の列アドレスはバンク切替え回路１５に供給される。バ
ンク切替え回路１５は、非選択のバンクＢ（又はＡ）内
で活性化されている行アドレスの例えば０番地における
列アドレスにシフトさせる。バンク切替え回路１５は更
に、次のバンクに切り替わるときに選択されたバンクの
行アドレスにおけるデータ入出力ラインに対し、プリチ
ャージ・コマンドを内部で発行して自動的にプリチャー
ジを行う。更に、プリチャージ終了後、ロウ・アドレス
・カウンタ１４が選択されたバンクの行アドレスをイン
クリメントし、インクリメントされた行アドレスを活性
化させる。
最上位番地の列アドレスをインクリメントする場合、そ
の列アドレスはバンク切替え回路１５に供給される。バ
ンク切替え回路１５は、非選択のバンクＢ（又はＡ）内
で活性化されている行アドレスの例えば０番地における
列アドレスにシフトさせる。バンク切替え回路１５は更
に、次のバンクに切り替わるときに選択されたバンクの
行アドレスにおけるデータ入出力ラインに対し、プリチ
ャージ・コマンドを内部で発行して自動的にプリチャー
ジを行う。更に、プリチャージ終了後、ロウ・アドレス
・カウンタ１４が選択されたバンクの行アドレスをイン
クリメントし、インクリメントされた行アドレスを活性
化させる。
【００２６】半導体記憶装置は更に、データ・コントロ
ール回路１０、ラッチ回路１１、及び入出力バッファ１
２を有する。
ール回路１０、ラッチ回路１１、及び入出力バッファ１
２を有する。
【００２７】データ・コントロール回路１０は、コント
ロール論理回路２４からの信号を取り込み、カラム・デ
コーダ３０及びラッチ回路１１を夫々制御する。ラッチ
回路１１は、クロック・ジェネレータ２１からのクロッ
ク信号、データ・コントロール回路１０からの信号、及
び、コントロール論理回路２４からの信号が夫々入力さ
れ、必要な信号をクロック信号でラッチして取り込み、
入出力バッファ１２に送る。なお、図１中のＤＱＭは、
入出力データをマスクする信号である。ＤＱは、データ
の入出力ピンを示し、ライトデータの場合にはデータイ
ンを意味し、リードデータの場合にはデータアウトを意
味する。
ロール論理回路２４からの信号を取り込み、カラム・デ
コーダ３０及びラッチ回路１１を夫々制御する。ラッチ
回路１１は、クロック・ジェネレータ２１からのクロッ
ク信号、データ・コントロール回路１０からの信号、及
び、コントロール論理回路２４からの信号が夫々入力さ
れ、必要な信号をクロック信号でラッチして取り込み、
入出力バッファ１２に送る。なお、図１中のＤＱＭは、
入出力データをマスクする信号である。ＤＱは、データ
の入出力ピンを示し、ライトデータの場合にはデータイ
ンを意味し、リードデータの場合にはデータアウトを意
味する。
【００２８】以下、本実施形態例の作動について説明す
る。まず、半導体記憶装置におけるバースト長がフル・
ページに設定された場合、バンクＡから開始される読出
し動作について、図１と、図２のタイミングチャートと
を参照して説明する。
る。まず、半導体記憶装置におけるバースト長がフル・
ページに設定された場合、バンクＡから開始される読出
し動作について、図１と、図２のタイミングチャートと
を参照して説明する。
【００２９】図２は、列アドレスの最終番地が２５５の
場合のバンクＡにおけるタイミングチャートである。図
２においての横方向はクロック・ジェネレータ２１から
のクロック信号を基準とする時間軸を、縦方向は信号線
軸を夫々示す。同図(a)〜(d)は夫々、クロック信号、制
御コマンド、バンク・アドレス信号Add、及び入出力ピ
ンＤＱにおける状態を示す。
場合のバンクＡにおけるタイミングチャートである。図
２においての横方向はクロック・ジェネレータ２１から
のクロック信号を基準とする時間軸を、縦方向は信号線
軸を夫々示す。同図(a)〜(d)は夫々、クロック信号、制
御コマンド、バンク・アドレス信号Add、及び入出力ピ
ンＤＱにおける状態を示す。
【００３０】図２(a)では、クロック信号がＴ０〜Ｔｂ
〜Ｔｂ＋４・・・として所定の周期で送信される。図２
(b)の制御コマンドにおいて、ＡＣＴはアクティブコマ
ンド、ＲＥＡＤはリードコマンドを夫々示す。図２(c)
のアドレス信号において、「ＲＡａ」はバンクＡの行ア
ドレスａ番地、「ＣＡｂ」はバンクＡの列アドレスｂ番
地を夫々示す。
〜Ｔｂ＋４・・・として所定の周期で送信される。図２
(b)の制御コマンドにおいて、ＡＣＴはアクティブコマ
ンド、ＲＥＡＤはリードコマンドを夫々示す。図２(c)
のアドレス信号において、「ＲＡａ」はバンクＡの行ア
ドレスａ番地、「ＣＡｂ」はバンクＡの列アドレスｂ番
地を夫々示す。
【００３１】図２(d)の入出力ピンＤＱにおいて、「Ｑ
Ａａｂ」はバンクＡの行アドレスａ番地且つ列アドレス
ｂ番地における出力データ、「ＱＡａｂ＋１」はバンク
Ａの行アドレスａ番地且つ列アドレスｂ＋１番地におけ
る出力データ、「ＱＢａ０」はバンクＢの行アドレスａ
番地で列アドレス０番地における出力データを夫々示
す。
Ａａｂ」はバンクＡの行アドレスａ番地且つ列アドレス
ｂ番地における出力データ、「ＱＡａｂ＋１」はバンク
Ａの行アドレスａ番地且つ列アドレスｂ＋１番地におけ
る出力データ、「ＱＢａ０」はバンクＢの行アドレスａ
番地で列アドレス０番地における出力データを夫々示
す。
【００３２】まず、時刻T1で、制御コマンドとして、ア
クティブコマンド(ACT)とバンクＡの行アドレスa番地と
が入力されると、アクティブコマンド(ACT)はコマンド
・デコーダ２３に、行アドレスa番地はロウ・アドレス
・バッファ２５に夫々供給される。これにより、アドレ
ス信号Addによって選択されたバンクＡの行アドレスに
おけるデータ入出力ラインを活性化する。
クティブコマンド(ACT)とバンクＡの行アドレスa番地と
が入力されると、アクティブコマンド(ACT)はコマンド
・デコーダ２３に、行アドレスa番地はロウ・アドレス
・バッファ２５に夫々供給される。これにより、アドレ
ス信号Addによって選択されたバンクＡの行アドレスに
おけるデータ入出力ラインを活性化する。
【００３３】更に、アドレス信号Addがロウ・アドレス
・バッファ２５を介してバンク判定回路１３に供給され
るので、バンク判定回路１３はアドレス信号Addに基づ
いて、どのバンクが選択されたのかを判別するので、バ
ンク切替え回路１５がその出力によって、非選択且つ上
位側のバンクＢにおけるバンクＡと同じ行アドレスａ番
地におけるデータ入出力ラインを活性化する。
・バッファ２５を介してバンク判定回路１３に供給され
るので、バンク判定回路１３はアドレス信号Addに基づ
いて、どのバンクが選択されたのかを判別するので、バ
ンク切替え回路１５がその出力によって、非選択且つ上
位側のバンクＢにおけるバンクＡと同じ行アドレスａ番
地におけるデータ入出力ラインを活性化する。
【００３４】次いで、時刻T3で、リードコマンド(READ)
とバンクＡの列アドレスb番地とが入力されると、リー
ドコマンド(READ)はコマンド・デコーダ２３に、列アド
レスはカラム・アドレス・バッファ２７に供給され、時
刻T5以降のクロック信号の各立上がりエッジに同期して
データが出力される。
とバンクＡの列アドレスb番地とが入力されると、リー
ドコマンド(READ)はコマンド・デコーダ２３に、列アド
レスはカラム・アドレス・バッファ２７に供給され、時
刻T5以降のクロック信号の各立上がりエッジに同期して
データが出力される。
【００３５】上記出力データは、バンクＡにおける行ア
ドレスａ番地且つ列アドレスｂ番地のデータを先頭とし
て、バースト・カウンタ２８によって列アドレスをイン
クリメントしたデータである。バンクＡにおける最上位
番地の列アドレスをインクリメントする際に、この列ア
ドレスがバンク切替え回路１５に供給されるので、バン
クＢにおいて活性化されている行アドレスａ番地におけ
る列アドレス０番地（データ入出力ライン）にシフトさ
せる。
ドレスａ番地且つ列アドレスｂ番地のデータを先頭とし
て、バースト・カウンタ２８によって列アドレスをイン
クリメントしたデータである。バンクＡにおける最上位
番地の列アドレスをインクリメントする際に、この列ア
ドレスがバンク切替え回路１５に供給されるので、バン
クＢにおいて活性化されている行アドレスａ番地におけ
る列アドレス０番地（データ入出力ライン）にシフトさ
せる。
【００３６】更に、バンク切替え回路１５は、読出し動
作が終了したバンクＡ内の行アドレスにおけるデータ入
出力ラインに対し、プリチャージ・コマンドを内部で発
行して自動的にプリチャージを行い、ロウ・アドレス・
カウンタ１４によって行アドレスをインクリメントし、
この行アドレスにおけるデータ入出力ラインを活性化す
る。
作が終了したバンクＡ内の行アドレスにおけるデータ入
出力ラインに対し、プリチャージ・コマンドを内部で発
行して自動的にプリチャージを行い、ロウ・アドレス・
カウンタ１４によって行アドレスをインクリメントし、
この行アドレスにおけるデータ入出力ラインを活性化す
る。
【００３７】同様に、バンクＢでは、最上位番地の列ア
ドレスをインクリメントするとき、列アドレスがバンク
切替え回路１５に供給されるので、バンクＡで活性化さ
れている行アドレスのａ＋１番地における列アドレス０
番地（データ入出力ライン）にシフトさせる。
ドレスをインクリメントするとき、列アドレスがバンク
切替え回路１５に供給されるので、バンクＡで活性化さ
れている行アドレスのａ＋１番地における列アドレス０
番地（データ入出力ライン）にシフトさせる。
【００３８】次いで、読出し動作が終了したバンクＢに
おける行アドレスに対し、プリチャージ・コマンドを内
部で発行して自動的にプリチャージを行い、ロウ・アド
レス・カウンタ１４によって行アドレスをインクリメン
トし、その行アドレスにおけるデータ入出力ラインを活
性化する。これにより、バンクＡとバンクＢとの間で間
断なく連続して読出し動作が実行される。
おける行アドレスに対し、プリチャージ・コマンドを内
部で発行して自動的にプリチャージを行い、ロウ・アド
レス・カウンタ１４によって行アドレスをインクリメン
トし、その行アドレスにおけるデータ入出力ラインを活
性化する。これにより、バンクＡとバンクＢとの間で間
断なく連続して読出し動作が実行される。
【００３９】一方、半導体記憶装置におけるバースト長
がフル・ページに設定された場合に、バンクＢから開始
される読出し動作について、図１と、図３のタイミング
チャートとを参照して説明する。
がフル・ページに設定された場合に、バンクＢから開始
される読出し動作について、図１と、図３のタイミング
チャートとを参照して説明する。
【００４０】図３は、列アドレスの最上位番地が２５５
の場合のバンクＢにおけるタイミングチャートである。
図３においての横方向はクロック・ジェネレータ２１か
らのクロック信号を基準とする時間軸を、縦方向は信号
線軸を夫々示す。同図(a)〜(d)は夫々、クロック信号、
制御コマンド、アドレス信号Add、及び入出力ピンＤＱ
における状態を示す。
の場合のバンクＢにおけるタイミングチャートである。
図３においての横方向はクロック・ジェネレータ２１か
らのクロック信号を基準とする時間軸を、縦方向は信号
線軸を夫々示す。同図(a)〜(d)は夫々、クロック信号、
制御コマンド、アドレス信号Add、及び入出力ピンＤＱ
における状態を示す。
【００４１】図３(a)では、クロック信号がＴ０〜Ｔｂ
〜Ｔｂ＋４・・・として所定の周期で送信される。図３
(b)の制御コマンドにおいて、ＡＣＴはアクティブコマ
ンド、ＲＥＡＤはリードコマンドを夫々示す。図３(c)
のアドレス信号において、「ＲＢａ」はバンクＢの行ア
ドレスａ番地、「ＣＢｂ」はバンクＢの列アドレスｂ番
地を夫々示す。
〜Ｔｂ＋４・・・として所定の周期で送信される。図３
(b)の制御コマンドにおいて、ＡＣＴはアクティブコマ
ンド、ＲＥＡＤはリードコマンドを夫々示す。図３(c)
のアドレス信号において、「ＲＢａ」はバンクＢの行ア
ドレスａ番地、「ＣＢｂ」はバンクＢの列アドレスｂ番
地を夫々示す。
【００４２】図３(d)の入出力ピンＤＱにおいて、「Ｑ
Ｂａｂ」はバンクＢの行アドレスａ番地で列アドレスｂ
番地における出力データ、「ＱＢａｂ＋１」はバンクＢ
の行アドレスａ番地で列アドレスｂ＋１番地における出
力データ、「ＱＡａ＋１」はバンクＡの行アドレスａ＋
１番地で列アドレス０番地における出力データを夫々示
す。
Ｂａｂ」はバンクＢの行アドレスａ番地で列アドレスｂ
番地における出力データ、「ＱＢａｂ＋１」はバンクＢ
の行アドレスａ番地で列アドレスｂ＋１番地における出
力データ、「ＱＡａ＋１」はバンクＡの行アドレスａ＋
１番地で列アドレス０番地における出力データを夫々示
す。
【００４３】まず、時刻T1で、制御コマンドとして、ア
クティブコマンド(ACT)とバンクＢの行アドレスa番地と
が入力されると、アクティブコマンド(ACT)はコマンド
・デコーダ２３に、行アドレスa番地はロウ・アドレス
・バッファ２５に夫々入力される。これにより、アドレ
ス信号Addによって選択されたバンクＢの行アドレスに
おけるデータ入出力ラインを活性化する。
クティブコマンド(ACT)とバンクＢの行アドレスa番地と
が入力されると、アクティブコマンド(ACT)はコマンド
・デコーダ２３に、行アドレスa番地はロウ・アドレス
・バッファ２５に夫々入力される。これにより、アドレ
ス信号Addによって選択されたバンクＢの行アドレスに
おけるデータ入出力ラインを活性化する。
【００４４】更に、アドレス信号Addがロウ・アドレス
・バッファ２５を介してバンク判定回路１３に供給され
るので、バンク判定回路１３はアドレス信号Addに基づ
いて、どのバンクが選択されたのかを判別し、バンク切
替え回路１５はその出力によって、非選択且つ下位側の
バンクＡにおけるバンクＢより１つ先の行アドレスａ＋
１番地におけるデータ入出力ラインを活性化する。
・バッファ２５を介してバンク判定回路１３に供給され
るので、バンク判定回路１３はアドレス信号Addに基づ
いて、どのバンクが選択されたのかを判別し、バンク切
替え回路１５はその出力によって、非選択且つ下位側の
バンクＡにおけるバンクＢより１つ先の行アドレスａ＋
１番地におけるデータ入出力ラインを活性化する。
【００４５】次いで、時刻T3で、リードコマンド(READ)
とバンクＢの列アドレスb番地とが入力されると、リー
ドコマンド(READ)はコマンド・デコーダ２３に、列アド
レスはカラム・アドレス・バッファ２７に供給され、時
刻T5以降のクロック信号の各立上がりエッジに同期して
データが出力される。
とバンクＢの列アドレスb番地とが入力されると、リー
ドコマンド(READ)はコマンド・デコーダ２３に、列アド
レスはカラム・アドレス・バッファ２７に供給され、時
刻T5以降のクロック信号の各立上がりエッジに同期して
データが出力される。
【００４６】上記出力データは、バンクＢにおける行ア
ドレスａ番地且つ列アドレスｂ番地のデータを先頭とし
て、バースト・カウンタ２８によって列アドレスをイン
クリメントしたデータである。バンクＢにおける最上位
番地の列アドレスをインクリメントする際に、この列ア
ドレスがバンク切替え回路１５に供給されるので、バン
クＡにおいてプリチャージされている行アドレスａ＋１
番地における列アドレス０番地にシフトさせる。
ドレスａ番地且つ列アドレスｂ番地のデータを先頭とし
て、バースト・カウンタ２８によって列アドレスをイン
クリメントしたデータである。バンクＢにおける最上位
番地の列アドレスをインクリメントする際に、この列ア
ドレスがバンク切替え回路１５に供給されるので、バン
クＡにおいてプリチャージされている行アドレスａ＋１
番地における列アドレス０番地にシフトさせる。
【００４７】更に、バンク切替え回路１５が、読出し動
作が終了したバンクＢにおける行アドレスに対してプリ
チャージ・コマンドを内部で発行して自動的にプリチャ
ージを行う。次いで、ロウ・アドレス・カウンタ１４が
行アドレスをインクリメントし、バンク切替え回路１５
が、この行アドレスにおけるデータ入出力ラインを活性
化する。
作が終了したバンクＢにおける行アドレスに対してプリ
チャージ・コマンドを内部で発行して自動的にプリチャ
ージを行う。次いで、ロウ・アドレス・カウンタ１４が
行アドレスをインクリメントし、バンク切替え回路１５
が、この行アドレスにおけるデータ入出力ラインを活性
化する。
【００４８】同様に、バンクＡでは、その最上位番地の
列アドレスをインクリメントするとき、列アドレスがバ
ンク切替え回路１５に供給されるので、バンクＢでプリ
チャージされている行アドレスａ＋１番地における列ア
ドレス０番地にシフトさせる。
列アドレスをインクリメントするとき、列アドレスがバ
ンク切替え回路１５に供給されるので、バンクＢでプリ
チャージされている行アドレスａ＋１番地における列ア
ドレス０番地にシフトさせる。
【００４９】次いで、バンク切替え回路１５が、読出し
動作が終了したバンクＡにおける行アドレスに対し、プ
リチャージ・コマンドを内部で発行して自動的にプリチ
ャージを行う。次いで、ロウ・アドレス・カウンタ１４
が行アドレスをインクリメントし、バンク切替え回路１
５が、その行アドレスを活性化する。これにより、バン
クＢとバンクＡとの間で間断なく連続して読出し動作が
実行される。
動作が終了したバンクＡにおける行アドレスに対し、プ
リチャージ・コマンドを内部で発行して自動的にプリチ
ャージを行う。次いで、ロウ・アドレス・カウンタ１４
が行アドレスをインクリメントし、バンク切替え回路１
５が、その行アドレスを活性化する。これにより、バン
クＢとバンクＡとの間で間断なく連続して読出し動作が
実行される。
【００５０】以上のように、本実施形態例では、バンク
ＡとバンクＢとの間で間断なく連続して読出し又は書込
み動作させる場合に、下位のバンクＡから上位のバンク
Ｂに移行するときには同一の行アドレスに、上位のバン
クＢから下位のバンクＡに移行するときには後続する行
アドレスにシフトさせている。
ＡとバンクＢとの間で間断なく連続して読出し又は書込
み動作させる場合に、下位のバンクＡから上位のバンク
Ｂに移行するときには同一の行アドレスに、上位のバン
クＢから下位のバンクＡに移行するときには後続する行
アドレスにシフトさせている。
【００５１】本実施形態例では、特定の規定により１単
位として取り扱う連続信号又はデータの集合であるバー
スト長がフル・ページに設定されているとき、最初のア
クセスがどのバンクを指しているのか判別するバンク判
定回路１３と、行アドレスのインクリメントを行うロウ
・アドレス・カウンタ１４と、連続するリード及びライ
ト・データがバンク間を、隣り合うアドレスが別々のバ
ンクに割り当てられるインタリーブを実行するためのバ
ンク切り替え回路１５とを有する。これにより、例え
ば、バースト長をフル・ページに設定したとき、バンク
Ａ及びバンクＢに対する読出し及び書込み動作を交互に
間断なく実行することができ、制御コマンドの効率化を
図ることができる。
位として取り扱う連続信号又はデータの集合であるバー
スト長がフル・ページに設定されているとき、最初のア
クセスがどのバンクを指しているのか判別するバンク判
定回路１３と、行アドレスのインクリメントを行うロウ
・アドレス・カウンタ１４と、連続するリード及びライ
ト・データがバンク間を、隣り合うアドレスが別々のバ
ンクに割り当てられるインタリーブを実行するためのバ
ンク切り替え回路１５とを有する。これにより、例え
ば、バースト長をフル・ページに設定したとき、バンク
Ａ及びバンクＢに対する読出し及び書込み動作を交互に
間断なく実行することができ、制御コマンドの効率化を
図ることができる。
【００５２】次に、本発明の第２実施形態例について説
明する。第１実施形態例では、バンクＡ及びＢ間で間断
なく連続して読出し又は書込み動作させる場合に、下位
のバンクＡから上位のバンクＢに移行するときには同一
の行アドレスにおけるデータ入出力ラインに、上位のバ
ンクＢから下位のバンクＡに移行するときには後続する
行アドレスにおけるデータ入出力ラインにシフトした。
しかし、本実施形態例では、上位のバンクＢから下位の
バンクＡに移行するときには同一の行アドレスにおける
データ入出力ラインに、下位のバンクＡから上位のバン
クＢに移行するときには後続する行アドレスにおけるデ
ータ入出力ラインにシフトさせる構成を有する。
明する。第１実施形態例では、バンクＡ及びＢ間で間断
なく連続して読出し又は書込み動作させる場合に、下位
のバンクＡから上位のバンクＢに移行するときには同一
の行アドレスにおけるデータ入出力ラインに、上位のバ
ンクＢから下位のバンクＡに移行するときには後続する
行アドレスにおけるデータ入出力ラインにシフトした。
しかし、本実施形態例では、上位のバンクＢから下位の
バンクＡに移行するときには同一の行アドレスにおける
データ入出力ラインに、下位のバンクＡから上位のバン
クＢに移行するときには後続する行アドレスにおけるデ
ータ入出力ラインにシフトさせる構成を有する。
【００５３】本実施形態例では、上記構成を実現するた
めに、バンクの行アドレスを選択する場合、バンクＢが
選択されたときにはバンク判定回路１３によって、非選
択のバンクＡにおける同じ行アドレスにおけるデータ入
出力ラインを同時に活性化する。また、バンクＡが選択
されたときには、非選択のバンクＢにおける同じ行アド
レスをロウ・アドレス・カウンタ１４によってインクリ
メントし、その行アドレスにおけるデータ入出力ライン
を同時に活性化する。このような構成の第２実施形態例
によっても、第１実施形態例と同様の効果を得ることが
できる。
めに、バンクの行アドレスを選択する場合、バンクＢが
選択されたときにはバンク判定回路１３によって、非選
択のバンクＡにおける同じ行アドレスにおけるデータ入
出力ラインを同時に活性化する。また、バンクＡが選択
されたときには、非選択のバンクＢにおける同じ行アド
レスをロウ・アドレス・カウンタ１４によってインクリ
メントし、その行アドレスにおけるデータ入出力ライン
を同時に活性化する。このような構成の第２実施形態例
によっても、第１実施形態例と同様の効果を得ることが
できる。
【００５４】第１及び第２実施形態例におけるバースト
長は、任意の値（２，４，８）に変更することもでき
る。バースト長がフル・ページ以外の任意の値の場合に
は、複数のバンクを任意のデータ長で交互に間断なくリ
ード及び書込み動作を得ることができる。
長は、任意の値（２，４，８）に変更することもでき
る。バースト長がフル・ページ以外の任意の値の場合に
は、複数のバンクを任意のデータ長で交互に間断なくリ
ード及び書込み動作を得ることができる。
【００５５】また、第１及び第２実施形態例では、ＣＰ
Ｕ等からの複雑な制御コマンドに従って動作する従来方
式の半導体記憶装置とは異なり、ＣＰＵ等から特定の制
御コマンドを受けると、バンクＡ及びＢ間で読出し又は
書込み動作を自動的に連続して行うことができる。従っ
て、本半導体記憶装置では、動作周波数が一層高速化し
た場合でも、制御コマンド列がアクセス制御時の負担と
なる不具合を回避することができる。更に、１の行アド
レスにおける列（カラム）長に拘わらず、メモリセル全
体に対して連続して読出し又は書込み動作を行うことが
できるので、大量のデータを連続して読出し又は書込み
動作する際の制御コマンドの効率化を図ることができ
る。
Ｕ等からの複雑な制御コマンドに従って動作する従来方
式の半導体記憶装置とは異なり、ＣＰＵ等から特定の制
御コマンドを受けると、バンクＡ及びＢ間で読出し又は
書込み動作を自動的に連続して行うことができる。従っ
て、本半導体記憶装置では、動作周波数が一層高速化し
た場合でも、制御コマンド列がアクセス制御時の負担と
なる不具合を回避することができる。更に、１の行アド
レスにおける列（カラム）長に拘わらず、メモリセル全
体に対して連続して読出し又は書込み動作を行うことが
できるので、大量のデータを連続して読出し又は書込み
動作する際の制御コマンドの効率化を図ることができ
る。
【００５６】なお、第１及び第２実施形態例では、バン
クがＡ及びＢの２つのバンクを有する例を挙げて説明し
たが、これに限らず、本発明は、バンクを３つ以上有す
る半導体記憶装置に適用することもできる。この場合に
も、第１及び第２実施形態例と同様の効果を得ることが
できる。
クがＡ及びＢの２つのバンクを有する例を挙げて説明し
たが、これに限らず、本発明は、バンクを３つ以上有す
る半導体記憶装置に適用することもできる。この場合に
も、第１及び第２実施形態例と同様の効果を得ることが
できる。
【００５７】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体記憶装置は、上記実
施形態例の構成にのみ限定されるものではなく、上記実
施形態例の構成から種々の修正及び変更を施した半導体
記憶装置も、本発明の範囲に含まれる。
づいて説明したが、本発明の半導体記憶装置は、上記実
施形態例の構成にのみ限定されるものではなく、上記実
施形態例の構成から種々の修正及び変更を施した半導体
記憶装置も、本発明の範囲に含まれる。
【００５８】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によると、動作周波数が一層高速化した場合で
も、制御コマンド列がアクセス制御時の負担となる不具
合を回避することができ、複数のバンクに対する読出し
及び書込み動作を連続して間断なく実行することができ
る。
憶装置によると、動作周波数が一層高速化した場合で
も、制御コマンド列がアクセス制御時の負担となる不具
合を回避することができ、複数のバンクに対する読出し
及び書込み動作を連続して間断なく実行することができ
る。
【図１】本発明の第１実施形態例における半導体記憶装
置の回路構成を示すブロック図である。
置の回路構成を示すブロック図である。
【図２】カラム・アドレスの最終番地が２５５の場合の
バンクＡにおけるタイミングチャート図である。
バンクＡにおけるタイミングチャート図である。
【図３】カラム・アドレスの最終番地が２５５の場合の
バンクＢにおけるタイミングチャート図である。
バンクＢにおけるタイミングチャート図である。
１０：データ・コントロール回路 １１：ラッチ回路 １２：入出力バッファ １３：バンク判定回路 １４：ロウ・アドレス・カウンタ １５：バンク切替え回路 ２１：クロック・ジェネレータ ２２：モード・レジスタ ２３：コマンド・デコーダ ２４：コントロール論理回路 ２５：ロウ・アドレス・バッファ ２６：リフレッシュ・カウンタ ２７：カラム・アドレス・バッファ ２８：バースト・カウンタ ２９Ａ、２９Ｂ：セル・アレイ（バンクＡ、バンクＢ） ３０：カラム・デコーダ ３１：ロウ・デコーダ ３２：センスアンプ
Claims (4)
- 【請求項１】 行列状に配列された複数のメモリセルか
ら成る複数のバンクを有し、各バンクが列方向に延びる
データ入出力ラインを有し、指定した行アドレス内に順
次にアクセスする形式の半導体記憶装置において、 前記複数のバンクの内で最初にアクセスする第１のバン
クを判定するバンク判定手段と、 前記第１のバンク内で連続的にアクセスされる行アドレ
スをカウントする行アドレスカウンタと、 前記第１のバンク内の最上位列のアクセス終了後に前記
第２のバンク内に続いてアクセスするバンク切替え手段
とを備え、 前記第１のバンクと第２のバンクとの間で交互にアクセ
スを切り替えて読出し又は書込み動作を連続して行うこ
とを特徴とする半導体記憶装置。 - 【請求項２】 前記第１のバンクが、バンクアドレスに
関して下位側のバンクを示し、前記第２のバンクが、バ
ンクアドレスに関して上位側のバンクを示し、 前記バンク切替え手段は、下位バンクから上位バンクに
アクセスを移行させるときには同じ行アドレスにおける
前記データ入出力ラインを活性化し、上位バンクから下
位バンクに移行させるときには後続する行アドレスにお
ける前記データ入出力ラインを活性化することを特徴と
する請求項１に記載の半導体記憶装置。 - 【請求項３】 前記第１のバンクが、バンクアドレスに
関して下位側のバンクを示し、前記第２のバンクが、バ
ンクアドレスに関して上位側のバンクを示し、 前記バンク切替え手段は、上位バンクから下位バンクに
アクセスを移行させるときには同じ行アドレスにおける
前記データ入出力ラインを活性化し、下位バンクから上
位バンクに移行させるときには後続する行アドレスにお
ける前記データ入出力ラインを活性化することを特徴と
する請求項１に記載の半導体記憶装置。 - 【請求項４】 行列状に配列された複数のメモリセルか
ら成る複数のバンクを有し、各バンクが列方向に延びる
データ入出力ラインを有し、指定した行アドレス内に順
次にアクセスする形式の半導体記憶装置において、 前記複数のバンクの内で最初にアクセスする第１のバン
クを判定し、該第１のバンク内で連続的にアクセスされ
る行アドレスをカウントし、前記第１のバンク内の最上
位列のアクセス終了後に、前記第２のバンク内に続いて
アクセスするためにバンクを切り替え、前記第１のバン
クと第２のバンクとの間で交互にアクセスを切り替えて
読出し又は書込み動作を連続して実行することを特徴と
する半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10317628A JP2000148580A (ja) | 1998-11-09 | 1998-11-09 | 半導体記憶装置 |
| KR1019990049205A KR100359360B1 (ko) | 1998-11-09 | 1999-11-08 | 반도체 기억장치 |
| US09/436,162 US6108265A (en) | 1998-11-09 | 1999-11-09 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10317628A JP2000148580A (ja) | 1998-11-09 | 1998-11-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000148580A true JP2000148580A (ja) | 2000-05-30 |
Family
ID=18090293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10317628A Pending JP2000148580A (ja) | 1998-11-09 | 1998-11-09 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6108265A (ja) |
| JP (1) | JP2000148580A (ja) |
| KR (1) | KR100359360B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328910B1 (ko) * | 1998-12-25 | 2002-03-20 | 포만 제프리 엘 | Ｓｄｒａｍ 및 ｓｄｒａｍ의 데이타 억세스 방법 |
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| WO2009125572A1 (ja) | 2008-04-08 | 2009-10-15 | パナソニック株式会社 | メモリ制御回路及びメモリ制御方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299181B1 (ko) * | 1999-07-15 | 2001-11-01 | 윤종용 | 반도체 메모리 장치 및 이 장치의 라이트 데이터 마스킹 방법 |
| US6580659B1 (en) | 2000-08-25 | 2003-06-17 | Micron Technology, Inc. | Burst read addressing in a non-volatile memory device |
| US6545942B2 (en) * | 2001-02-21 | 2003-04-08 | Fujitsu Limited | Semiconductor memory device and information processing unit |
| JP2009238323A (ja) * | 2008-03-27 | 2009-10-15 | Fujitsu Microelectronics Ltd | 半導体記憶装置、画像処理システムおよび画像処理方法 |
| KR102193993B1 (ko) | 2014-02-21 | 2020-12-22 | 삼성전자주식회사 | 메모리 장치 및 이를 포함하는 메모리 시스템 |
| JP6524749B2 (ja) * | 2015-03-27 | 2019-06-05 | セイコーエプソン株式会社 | 記憶装置、表示ドライバー、電気光学装置及び電子機器 |
| CN111833940B (zh) * | 2019-04-15 | 2022-06-24 | 华邦电子股份有限公司 | 一种存储芯片及其控制方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09106374A (ja) * | 1995-10-09 | 1997-04-22 | Namco Ltd | 画像メモリ装置 |
| JP2914279B2 (ja) * | 1996-02-23 | 1999-06-28 | 日本電気株式会社 | 高速メモリアクセス装置 |
| JPH1031886A (ja) * | 1996-07-17 | 1998-02-03 | Nec Corp | ランダムアクセスメモリ |
| JP3186657B2 (ja) * | 1997-07-31 | 2001-07-11 | 日本電気株式会社 | 半導体記憶装置 |
-
1998
- 1998-11-09 JP JP10317628A patent/JP2000148580A/ja active Pending
-
1999
- 1999-11-08 KR KR1019990049205A patent/KR100359360B1/ko not_active IP Right Cessation
- 1999-11-09 US US09/436,162 patent/US6108265A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100328910B1 (ko) * | 1998-12-25 | 2002-03-20 | 포만 제프리 엘 | Ｓｄｒａｍ 및 ｓｄｒａｍ의 데이타 억세스 방법 |
| JP2002244920A (ja) * | 2001-02-15 | 2002-08-30 | Oki Electric Ind Co Ltd | Ｄｒａｍインターフェース回路 |
| WO2009125572A1 (ja) | 2008-04-08 | 2009-10-15 | パナソニック株式会社 | メモリ制御回路及びメモリ制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6108265A (en) | 2000-08-22 |
| KR100359360B1 (ko) | 2002-10-31 |
| KR20000035296A (ko) | 2000-06-26 |
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