KR100299181B1 - 반도체 메모리 장치 및 이 장치의 라이트 데이터 마스킹 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치 및 이 장치의 라이트 데이터 마스킹 방법을 공개한다. 그 장치는 짝수번째 및 홀수번째 메모리 셀 어레이 블럭, 짝수번째 및 홀수번째 컬럼 디코더, 제1상태의 데이터 스트로우브 신호에 응답하여 마스킹 제어신호를 래치하고 클럭신호에 응답하여 제3마스킹 제어신호를 발생하고, 제2상태의 데이터 스트로우브 신호에 응답하여 마스킹 제어신호를 래치하고 클럭신호에 응답하여 제4마스킹 제어신호를 발생하고, 복수 비트의 컬럼 어드레스중 1비트의 컬럼 어드레스에 응답하여 제3, 4마스킹 제어신호를 그대로 또는 바꾸어서 짝수번째 및 홀수번째 컬럼 디코더로 각각 인가하기 위한 제1, 2마스킹 제어신호 발생회로, 및 제1상태의 데이터 스트로우브 신호에 응답하여 입력되는 데이터를 래치하고 클럭신호에 응답하여 제3데이터를 발생하고, 제2상태의 데이터 스트로우브 신호에 응답하여 입력되는 데이터를 래치하고 클럭신호에 응답하여 제4데이터를 발생하고, 1비트의 컬럼 어드레스에 응답하여 제3, 4데이터를 그대로 또는 바꾸어서 상기 짝수번째 및 홀수번째 메모리 셀 어레이 블럭으로 각각 인가하기 위한 제1, 2데이터 발생회로로 구성되어 있다. 그리고, 데이터 마스킹 방법은 이 장치에 따른다. 따라서, 하나의 마스킹 제어신호와 컬럼 어드레스를 이용하여 짝수번째, 또는 홀수번째 데이터를 그대로 또는 바꾸어서 라이트 마스킹할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 라이트 마스킹 동작시에 하나의 마스킹 제어신호를 이용하여 라이트 마스킹 동작을 수행하고, 어드레스 정보를 이용하여 짝수번째 및 홀수번째 메모리 셀 어레이로 입력되는 데이터를 각각 마스킹할 수 있는 반도체 메모리 장치 및 이 장치의 라이트 데이터 마스킹 방법에 관한 것이다.
반도체 메모리 장치중 동기형 디램(SDRAM; synchronous DRAM)은 외부로 부터 입력되는 클럭신호에 응답하여 동작을 수행하는 반도체 메모리 장치이다. 따라서, 비동기형 디램(DRAM; asynchronous DRAM)에 비해서 고속 동작을 수행할 수 있다. 이와같은 동기형 디램의 출현은 반도체 메모리 장치를 구비하는 시스템의 고속화를 실현할 수 있게 한다.
그러나, 종래의 SDRAM은 외부로 부터 인가되는 클럭신호의 상승 엣지 또는 하강 엣지에 응답하여 데이터를 입출력하는 것으로서, 하나의 클럭 사이클내에 하나의 데이터만을 입출력할 수 있다.
이와같은 SDRAM은 종래의 DRAM에 비해서 데이터 전송 속도가 개선되기는 하나, 시스템이 더욱 더 고속화됨에 따라 시스템의 속도에 못미치는 문제점이 발생하게 되었다.
이러한 SDRAM의 문제점을 해결하기 위하여 리드, 라이트 동작시에 클럭주기와 동일한 주기를 가지는 데이터 스트로우브 신호의 상승 엣지와 하강 엣지에서 데이터 입출력 동작을 수행하는 동기형 반도체 메모리 장치가 출력하게 되었다. 이 장치는 하나의 클럭 주기에 2개의 데이터의 입출력이 가능하며, 더블 데이터 레이트(DDR; double data rate) SDRAM이라고 부른다. 즉, 이 장치는 종래의 SDRAM의 데이터 전송 속도의 2배의 데이터 전송 속도를 가지며, 고속의 시스템에 적합하다.
이와같은 DDR SDRAM은 메모리 셀 어레이의 구성 및 데이터 억세스 방법이 일반적인 SDRAM의 메모리 셀 어레이의 구성 및 데이터 억세스 방법과 상이하다.
즉, DDR SDRAM은 메모리 셀 어레이 블럭이 짝수번째 메모리 셀 어레이 블럭과 홀수번째 메모리 셀 어레이 블럭으로 나뉘어져 구성되고, 짝수번째 메모리 셀 어레이 블럭의 메모리 셀을 억세스하기 위한 짝수번째 컬럼 선택신호들을 발생하기 위한 짝수번째 컬럼 디코더와 홀수번째 메모리 셀 어레이 블럭의 메모리 셀을 억세스하기 위한 홀수번째 컬럼 선택신호들을 발생하기 위한 홀수번째 컬럼 디코더를 구비하여 구성되고, 데이터 스트로우브 신호에 응답하여 1클럭 사이클내에 두개의 데이터를 입력하고, 짝수번째 컬럼 디코더와 홀수번째 컬럼 디코더에 의해서 발생된 짝수번째 및 홀수번째 컬럼 선택신호들에 의해서 짝수번째 메모리 셀 어레이 블럭과 홀수번째 메모리 셀 어레이 블럭의 메모리 셀을 동시에 억세스함에 의해서 두개의 메모리 셀 어레이 블럭으로 데이터를 동시에 라이트한다.
이러한 DDR SDRAM은 짝수번째 및/또는 홀수번째 메모리 셀 어레이 블럭으로 인가되는 라이트 데이터 중 라이트하기를 원하지 않는 데이터가 있는 경우에 이 데이터가 짝수번째 및/또는 홀수번째 메모리 셀 어레이 블럭으로 라이트되지 못하도록하기 위한 라이트 데이터 마스킹 기능을 가지고 있다.
그런데, 종래의 DDR SDRAM의 라이트 데이터 마스킹 동작은 짝수번째 및/또는 홀수번째 메모리 셀 어레이 블럭으로 인가되는 데이터를 마스킹하기 위한 마스킹 제어신호들을 두개의 핀으로부터 입력함에 의해서 라이트 데이터 마스킹 동작을 수행하였다. 즉, 종래의 DDR SDRAM은 데이터 마스킹 기능을 수행하기 위하여 2개의 핀을 구비하여야 한다는 단점이 있다.
그리고, 종래의 DDR SDRAM은 짝수번째 데이터는 짝수번째 메모리 셀 어레이 블럭으로, 홀수번째 데이터는 홀수번째 메모리 셀 어레이 블럭으로만 라이트할 수있도록 구성되어 있어서, 짝수번째 데이터를 홀수번째 메모리 셀 어레이 블럭으로 라이트하거나, 홀수번째 데이터를 짝수번째 메모리 셀 어레이 블럭으로 라이트하는 동작은 수행할 수 없다는 단점이 있다.
본 발명의 목적은 라이트 마스킹 동작 수행시에 하나의 마스킹 제어신호를 이용하여 마스킹 동작을 수행하고, 어드레스 정보를 이용하여 짝수번째, 홀수번째 데이터를 그대로 또는 바꾸어서 라이트 마스킹할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 장치의 라이트 데이터 마스킹 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 짝수번째 컬럼 선택신호들 및 홀수번째 컬럼 선택신호들에 각각 응답하여 제1, 2데이터를 각각 저장하기 위한 짝수번째 및 홀수번째 메모리 셀 어레이 블럭, 복수 비트의 컬럼 어드레스를 입력하여 버스트 컬럼 어드레스를 발생하기 위한 어드레스 발생회로, 제1, 2 마스킹 제어신호에 각각 응답하여 상기 버스트 컬럼 어드레스를 디코딩하여 각각 상기 짝수번째 컬럼 선택신호들 및 홀수번째 컬럼 선택신호들을 발생하기 위한 짝수번째 및 홀수번째 컬럼 디코더, 제1상태의 데이터 스트로우브 신호에 응답하여 마스킹 제어신호를 래치하고 클럭신호에 응답하여 제3마스킹 제어신호를 발생하고, 제2상태의 데이터 스트로우브 신호에 응답하여 상기 마스킹 제어신호를 래치하고 상기 클럭신호에 응답하여 제4마스킹 제어신호를 발생하고, 상기 복수 비트의 컬럼어드레스중 1비트의 컬럼 어드레스에 응답하여 상기 제3, 4마스킹 제어신호를 그대로 또는 바꾸어서 상기 제1, 2마스킹 제어신호로 발생하기 위한 제1, 2마스킹 제어신호 발생수단, 및 상기 제1상태의 데이터 스트로우브 신호에 응답하여 입력되는 데이터를 래치하고 클럭신호에 응답하여 제3데이터를 발생하고, 상기 제2상태의 데이터 스트로우브 신호에 응답하여 입력되는 데이터를 래치하고 상기 클럭신호에 응답하여 제4데이터를 발생하고, 상기 1비트의 컬럼 어드레스에 응답하여 상기 제3, 4데이터를 그대로 또는 바꾸어서 상기 제1, 2데이터로 발생하기 위한 제1, 2데이터 발생수단을 구비한 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 라이트 데이터 마스킹 방법은 짝수번째 컬럼 선택신호들 및 홀수번째 컬럼 선택신호들에 각각 응답하여 제1, 2데이터를 각각 저장하기 위한 짝수번째 및 홀수번째 메모리 셀 어레이 블럭, 복수 비트의 컬럼 어드레스를 입력하여 버스트 컬럼 어드레스를 발생하기 위한 어드레스 발생수단, 및 제1, 2 마스킹 제어신호에 각각 응답하여 상기 버스트 컬럼 어드레스를 디코딩하여 각각 상기 짝수번째 컬럼 선택신호들 및 홀수번째 컬럼 선택신호들을 발생하기 위한 짝수번째 및 홀수번째 컬럼 디코더를 구비한 반도체 메모리 장치의 라이트 데이터 마스킹 방법에 있어서, 제1상태의 데이터 스트로우브 신호에 응답하여 마스킹 제어신호를 래치하고 클럭신호에 응답하여 제3마스킹 제어신호를 발생하고, 제2상태의 데이터 스트로우브 신호에 응답하여 상기 마스킹 제어신호를 래치하고 상기 클럭신호에 응답하여 제4마스킹 제어신호로 발생하고, 상기 제1상태의 데이터 스트로우브 신호에 응답하여 입력되는 데이터를 래치하고 클럭신호에 응답하여 제3데이터를 발생하고, 상기 제2상태의 데이터 스트로우브 신호에 응답하여 입력되는 데이터를 래치하고 상기 클럭신호에 응답하여 제4데이터를 발생하기 위한 단계, 및 상기 복수 비트의 컬럼 어드레스 중 1비트의 컬럼 어드레스에 응답하여 상기 제3, 4마스킹 제어신호를 그대로 또는 바꾸어서 상기 제1, 2마스킹 제어신호로 발생하고, 상기 1비트의 컬럼 어드레스에 응답하여 상기 제3, 4데이터를 그대로 또는 바꾸어서 상기 제1, 2데이터로 발생하기 위한 단계를 구비한 것을 특징으로 한다.
도1은 본 발명의 반도체 메모리 장치의 실시예의 블럭도이다.
도2는 도1에 나타낸 어드레스 레지스터의 실시예의 회로도이다.
도3은 도1에 나타낸 어드레스 제어신호 발생회로의 실시예의 회로도이다.
도4는 도1에 나타낸 PDQM_F, PDQM_S신호 발생회로의 실시예의 회로도이다.
도5는 도1에 나타낸 PDQM_E, PDQM_O신호 발생회로의 실시예의 회로도이다.
도6 및 도7은 도1에 나타낸 본 발명의 반도체 메모리 장치의 라이트 데이터 마스킹 동작을 설명하기 위한 동작 타이밍도이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 라이트 데이터 마스킹 방법을 설명하면 다음과 같다.
도1은 본 발명의 반도체 메모리 장치의 실시예의 블럭도로서, 어드레스 버퍼(10), 코멘드 버퍼(12), DQM버퍼(14), DATA입력버퍼(16), CLK버퍼(18), DS버퍼(20), 어드레스 발생회로(50), DQM 및 DATA 제어회로(52), 컬럼 디코더(36), 및 메모리 셀 어레이 블럭(38)으로 구성되어 있다.
어드레스 발생회로(50)는 어드레스 레지스터(22), 어드레스 제어신호 발생회로(24), 어드레스 카운터(26), 및 내부 어드레스 발생회로(27)로 구성되어 있고, DQM 및 DATA제어회로(52)는 PDQM_F, PDQM_S 신호 발생회로(28), PDQM_E, PDQM_O 신호 발생회로(30), PDATA_F, PDATA_O 발생회로(32), 및 DATA_E, DATA_O 발생회로(34)로 구성되어 있다. 그리고, 컬럼 디코더(36)는 짝수번째 메모리 셀 어레이 블럭(38)의 컬럼 선택 신호선을 선택하기 위한 컬럼 선택신호들(CSL_E1,CSL_E2, ..., CSL_Ek)을 발생하기 위한 짝수번째 디코더와 홀수번째 메모리 셀 어레이 블럭(38)의 컬럼 선택 신호선을 선택하기 위한 컬럼 선택신호들(CSL_O1, CLS_O2, ..., CSL_Ok)을 발생하기 위한 홀수번째 디코더로 분리되어 있고, 메모리 셀 어레이 블럭(38)은 짝수번째 메모리 셀 어레이 블럭과 홀수번째 메모리 셀 어레이 블럭으로 구성되어 있다.
상술한 바와 같이 구성된 회로의 기능을 설명하면 다음과 같다.
버퍼들(10, 12, 14, 16, 18, 20)은 외부로 부터 입력되는 어드레스(CA1 ~CAn), 반전 라이트 코멘드(WEB), 마스킹 제어신호(DQM), 데이터(DATA), 클럭신호(CLK), 및 데이터 스트로우브 신호(DS)를 각각 버퍼하여 버퍼된 어드레스(PCA1~PCAn), 라이트 코멘드(PWE), 마스킹 제어신호(PDQM), 데이터(PDATA), 클럭신호(PCLK), 및 데이터 스트로우브 신호(PDS)를 각각 발생한다. 어드레스 레지스터(22)는 제어신호(PWA1)에 응답하여 어드레스(PCA1 ~PCAn)를 래치하고, 제어신호(PWA2)에 응답하여 어드레스 레지스터(22)에 래치된 어드레스(PCA1~PCAn)를 첫번째 내부 어드레스(PPCA1~PPCAn)로 내부 어드레스 발생회로(27)를 통하여 출력한다. 어드레스 카운터(26)는 제어신호(PWA2)에 응답하여 인에이블되고 클럭신호(PCLK)에 응답하여 첫번째 어드레스로 부터 카운팅된 어드레스를 내부 어드레스 발생회로(27)를 통하여 어드레스(CPPCA1~CPPCAn)로 출력한다. 즉, 어드레스 카운터(26)는 버스트 길이 제어신호에 의해서 리셋되는 것으로, 버스트 길이가 8인 경우에는 입력 어드레스로 부터 변화하는 3개의 컬럼 어드레스를 연속적으로 발생하고, 버스트 길이가 16인 경우에는 입력 어드레스로 부터 변화하는7개의 컬럼 어드레스를 연속적으로 발생한다. 어드레스 제어신호 발생회로(24)는 신호(PWE)를 래치하여 제어신호(PWA1)를 발생하고, 클럭신호(PCLK)에 응답하여 제어신호(PWA1)를 지연하여 제어신호(PWA2)를 발생한다. 즉, 제어신호(PWA2)의 발생시점은 데이터(PDATA_E, PDATA_O)의 발생 시점에 맞추어 발생된다. PDQM_F, PDQM_S 신호 발생회로(28)는 데이터 스트로우브 신호(PDS)에 응답하여 마스킹 제어신호(PDQM)를 래치하고, 클럭신호(PCLK)에 응답하여 래치된 제어신호(PDQM)가 데이터 스트로우브 신호(PDS)의 '로우'레벨에서 입력된 마스킹 제어신호를 신호(PDQM_F)로 발생하고, 데이터 스트로우브 신호(PDS)의 '하이'레벨에서 입력된 마스킹 제어신호를 신호(PDQM_S)로 발생한다. PDQM_E, PDQM_O 신호 발생회로(30)는 어드레스(CA1)에 응답하여 짝수번째 메모리 셀 어레이 블럭으로 입력되는 데이터를 마스킹하기 위한 제어신호(PDQM_E)를 발생하거나, 홀수번째 메모리 셀 어레이 블럭으로 입력되는 데이터를 마스킹하기 위한 제어신호(PDQM_0)를 발생한다. PDATA_F, PDATA_S 발생회로(32)는 데이터 스트로우브 신호(PDS)에 응답하여 입력 데이터(PDATA)를 래치하고, 클럭신호(PCLK)에 응답하여 래치된 데이터가 데이터 스트로우브 신호(PDS)의 '로우'레벨에서 입력된 데이터이면 신호(PDATA_F)로 발생하고, 데이터 스트로우브 신호(PDS)의 '하이'레벨에서 입력된 데이터이면 신호(PDATA_S)로 발생한다. PDATA_E, PDATA_O 발생회로(34)는 어드레스(CA1)에 응답하여 DATA_F, DATA_S를 짝수번째 메모리 셀 어레이 블럭으로 입력되는 데이터(PDATA_E)와, 홀수번째 메모리 셀 어레이 블럭으로 입력되는 데이터(PDATA_O)로 각각 발생한다. 컬럼 디코더(36)는 제어신호(PDQM_E, PDQM_O)에각각 응답하여 내부 어드레스 발생회로(27)로 부터 출력되는 어드레스(CPPCA1 -CPPCAn)를 디코딩하여 컬럼 선택 제어신호들((CSL_E1, CSL_E2, ..., CSL_Ek)(CSL_O1, CSL_O2, ..., CSL_On))을 각각 발생한다. 메모리 셀 어레이 블럭(38)은 컬럼 선택 제어신호들((CSL_E1, CSL_E2, ..., CSL_En)(CSL_O1, CSL_O2, ..., CSL_On))에 응답하여 선택된 메모리 셀로 데이터(PDATA_E, PDATA_O)를 각각 라이트한다. 즉, 데이터(PDATA_E)는 컬럼 선택 제어신호(CSL_E1, CSL_E2, ..., CSL_En)에 응답하여 짝수번째 메모리 셀 어레이 블럭으로, 데이터(PDATA_O)는 컬럼 선택 제어신호(CSL_O1, CSL_O2, ..., CSL_On)에 응답하여 홀수번째 메모리 셀 어레이 블럭으로 각각 라이트된다.
도2는 도1에 나타낸 어드레스 레지스터의 실시예의 회로도로서, CMOS전송 게이트들(C1, C2), 인버터들(I3, I4)로 구성된 래치(L1), 및 인버터들(I1, I2, I5)로 구성되어 있다.
인버터(I1)는 어드레스(PCA)를 반전한다. CMOS전송 게이트(C1)는 '하이'레벨의 제어신호(PWA1)에 응답하여 온되어 인버터의 출력신호(PCA)를 전송한다. 래치(L1)는 CMOS전송 게이트(C1)의 출력신호를 래치하고 반전한다. CMOS전송 게이트(C2)는 '하이'레벨의 제어신호(PWA2)에 응답하여 온되어 래치(L1)의 출력신호를 데이터(PPCA)로 전송한다.
즉, 도2에 나타낸 어드레스 레지스터는 제어신호(PWA1)에 응답하여 입력 어드레스(PCA)를 래치하고, 제어신호(PWA2)에 응답하여 래치된 어드레스(PCA)를 어드레스(PPCA)로 전송한다.
도3은 도1에 나타낸 어드레스 제어신호 발생회로의 실시예의 회로도로서, 인버터들(I6, I9, I10, I11), 인버터들(I7, I8)로 구성된 래치(L2), 인버터들(I12, I13)로 구성된 래치(L3), 인버터들(I14, I15)로 구성된 래치(L4), 인버터들(I16, I17)로 구성된 래치(L5), 인버터들(I18, I19)로 구성된 래치(L6), 및 CMOS전송 게이트들(C3, C4, C5, C6, C7)로 구성되어 있다.
도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
래치(L2)는 라이트 명령신호(PWE)를 반전하고 래치한다. 인버터(I9)는 래치(L2)의 출력신호를 반전하여 제어신호(PWA1)를 발생하고, 이때, 어드레스 레지스터(22)의 래치(L1)에서 외부 어드레스를 래치한다. 인버터(I10)는 래치(L2)의 출력신호를 반전한다. CMOS전송 게이트(C3)는 '하이'레벨의 클럭신호(PCLK)에 응답하여 인버터(I10)의 출력신호를 전송한다. 래치(L3)는 CMOS전송 게이트(C3)의 출력신호를 반전하고 래치한다. CMOS전송 게이트(C4)는 '로우'레벨의 클럭신호(PCLK)에 응답하여 래치(L3)의 출력신호를 전송한다. 래치(L4)는 CMOS전송 게이트(C4)의 출력신호를 반전하고 래치한다. CMOS전송 게이트(C5)는 '하이'레벨의 클럭신호(PCLK)에 응답하여 래치(L4)의 출력신호를 전송한다. 래치(L5)는 CMOS전송 게이트(C5)의 출력신호를 반전하고 래치한다. CMOS전송 게이트(C6)는 '로우'레벨의 클럭신호(PCLK)에 응답하여 래치(L5)의 출력신호를 전송한다. 래치(L6)는 CMOS전송 게이트(C6)의 출력신호를 반전하고 래치한다. CMOS전송 게이트(L6)는 '하이'레벨의 클럭신호(PCLK)에 응답하여 래치(L6)의 출력신호를 제어신호(PWA2)로 출력한다.
즉, 도3에 나타낸 어드레스 제어신호 발생회로는 라이트 명령신호(PWE)에 응답하여 제어신호(PWA1)를 발생하고, 클럭신호(PCLK)에 응답하여 제어신호(PWA1)를 지연하여 제어신호(PWA2)를 발생한다.
도4는 도1에 나타낸 PDQM_F, PDQM_S신호 발생회로의 실시예의 회로도로서, 인버터들(I20, I21, I32, I37), CMOS전송 게이트들(C8, C9, C10, C11, C12, C13, C14, C15, C16), 인버터들(I22, I23)로 구성된 래치(L7), 인버터들(I24, I25)로 구성된 래치(L8), 인버터들(I26, I27)로 구성된 래치(L9), 인버터들(I28, I29)로 구성된 래치(L10), 인버터들(I30, I31)로 구성된 래치(L11), 인버터들(I33, I34)로 구성된 래치(L12), 인버터들(I35, I36)로 구성된 래치(L13), 인버터들(I38, I39)로 구성된 래치(L14), 및 인버터들(I40, I41)로 구성된 래치(L15)로 구성되어 있다.
즉, 도4에 나타낸 회로는 데이터 스트로우브 신호(PDS)에 응답하여 PDQM_F, PDQM_S 신호를 검출하는 회로(60)와 클럭신호(PCLK)에 응답하여 PDQM_F, PDQM_S신호를 발생하는 회로(62)로 구성되어 있다.
도4에 나타낸 회로의 동작을 설명하면 다음과 같다.
인버터(I20)는 마스킹 제어신호(PDQM)를 반전한다. CMOS전송 게이트(C8)는 '로우'레벨의 데이터 스트로우브 신호(PDS)에 응답하여 인버터(I20)의 출력신호를 전송한다. 래치(L7)는 CMOS전송 게이트(C8)의 출력신호를 반전하고 래치한다. CMOS전송 게이트(C9)는 '하이'레벨의 데이터 스트로우브 신호(PDS)에 응답하여 래치(L7)의 출력신호를 전송한다. 래치(L8)는 CMOS전송 게이트(C9)의 출력신호를 반전하고 래치한다. CMOS전송 게이트(C10)는 '로우'레벨의 데이터 스트로우브 신호(PDS)에 응답하여 래치(L8)의 출력신호를 전송한다. 래치(L9)는 CMOS전송 게이트(C10)의 출력신호를 반전하고 래치한다. 즉, 인버터(I20), CMOS전송 게이트들(C8, C9, C10), 및 래치들(L7, L8, L9)은 '로우'레벨의 데이터 스트로우브 신호(PDS)에 응답하여 마스킹 제어신호(PDQM)를 래치하고, '하이'레벨의 데이터 스트로우브 신호(PDS)에 응답하여 래치된 마스킹 제어신호(PDQM)를 출력한다.
인버터(I32)는 인버터(I20)의 출력신호를 반전한다. CMOS전송 게이트(C13)는 '하이'레벨의 데이터 스트로우브 신호(PDS)에 응답하여 인버터(I32)의 출력신호를 전송한다. 래치(L12)는 CMOS전송 게이트(C13)의 출력신호를 반전하고 래치한다. CMOS전송 게이트(C14)는 '로우'레벨의 데이터 스트로우브 신호(PDSD)에 응답하여 래치(L12)의 출력신호를 전송한다. 래치(L13)는 CMOS전송 게이트(C14)의 출력신호를 반전하고 래치한다. 즉, 인버터(I32), CMOS전송 게이트(C13, C14), 및 래치들(L12, L13)은 '하이'레벨의 데이터 스트로우브 신호(PDS)에 응답하여 마스킹 제어신호(PDQM)를 래치하고, '로우'레벨의 데이터 스트로우브 신호(PDS)에 응답하여 래치된 마스킹 제어신호(PDQM)를 출력한다.
CMOS전송 게이트(C11)는 '로우'레벨의 클럭신호(PCLK)에 응답하여 래치(L26)의 출력신호를 전송한다. 래치(L10)는 CMOS전송 게이트(C11)의 출력신호를 반전하고 래치한다. CMOS전송 게이트(C12)는 '하이'레벨의 클럭신호(PCLK)에 응답하여 래치(L10)의 출력신호를 전송한다. 래치(L11)는 CMOS전송 게이트(C12)의 출력신호를 반전하고 래치하여 PDQM_F신호를 발생한다.
즉, CMOS전송 게이트들(C11, C12), 및 래치들(L10, L11)은 '로우'레벨의 클럭신호(PCLK)에 응답하여 래치(L9)의 출력신호를 래치하고, '하이'레벨의클럭신호(PCLK)에 응답하여 래치된 신호를 PDQM_F신호로 출력한다.
CMOS전송 게이트(C15)는 '로우'레벨의 클럭신호(PCLK)에 응답하여 래치(L13)의 출력신호를 전송한다. 래치(L14)는 CMOS전송 게이트(C15)의 출력신호를 반전하고 래치한다. CMOS전송 게이트(C16)는 '하이'레벨의 클럭신호(PCLK)에 응답하여 래치(L14)의 출력신호를 전송한다. 래치(L15)는 CMOS전송 게이트(C16)의 출력신호를 반전하여 래치하여 PDQM_S신호를 발생한다.
즉, CMOS전송 게이트들(C15, C16), 및 래치들(L14, L15)은 '로우'레벨의 클럭신호(PCLK)에 응답하여 래치(L13)의 출력신호를 래치하고, '하이'레벨의 클럭신호(PCLK)에 응답하여 래치된 신호를 PDQM_S신호로 출력한다.
도4에 나타낸 회로는 '로우'레벨의 데이터 스트로우브 신호(PDS)에 응답하여 마스킹 제어신호(PDQM)를 래치하고 1클럭 주기만큼 지연하여 신호(PDQM)를 발생하고, '로우'레벨의 클럭신호(PCLK)에 응답하여 지연된 신호(PDQM)을 래치하고, '하이'레벨의 클럭신호(PCLK)에 응답하여 신호(PDQM)를 신호(PDQM_F)로 출력한다. 또한, 그 회로는 '하이'레벨의 데이터 스트로우브 신호(PDS)에 응답하여 마스킹 제어신호(PDQM)를 래치하고, '로우'레벨의 데이터 스트로우브 신호(PDS)에 응답하여 래치된 신호(PDQM)를 발생한다. 그리고, '로우'레벨의 클럭신호(PCLK)에 응답하여 래치된 신호(PDQM)를 래치하고, '하이'레벨의 클럭신호(PCLK)에 응답하여 래치된 신호(PDQM)를 신호(PDQM_S)로 출력한다.
도1에 나타낸 PDATA_F, PDATA_S 발생회로는 도4에 나타낸 실시예의 PDQM_F, PDQM_S신호 발생회로와 동일한 회로 구성을 가진다.
즉, PDATA_F, PDATA_S신호 발생회로는 데이터 스트로우브 신호(PDS)의 '로우'레벨에서 입력되는 데이터를 클럭신호에 응답하여 PDATA_F로 출력하고, 데이터 스트로우브 신호(PDS)의 '하이'레벨에서 입력되는 데이터를 클럭신호에 응답하여 PDATA_S로 출력한다. 그리고, 컬럼 어드레스(CA1)에 응답하여 PDATA_F, PDATA_S신호를 PDATA_E, PDATA_O신호로 각각 출력한다.
도5는 도1에 나타낸 PDQM_E, PDQM_O신호 발생회로의 실시예의 회로도로서, 인버터들(I42, I43, I44), AND게이트들(AND1, AND2, AND3, AND4), 및 NOR게이트들(NOR1, NOR2)로 구성되어 있다.
도5에 나타낸 회로의 동작을 설명하면 다음과 같다.
AND게이트들(AND1, AND3)은 '로우'레벨의 컬럼 어드레스 신호(CA1)에 응답하여 PDQM_F, PDQM_S신호를 각각 출력한다. AND게이트들(AND2, AND4)은 '하이'레벨의 컬럼 어드레스 신호(CA1)에 응답하여 PDQM_S, PDQM_F신호를 각각 출력한다. NOR게이트(NOR1)와 인버터(I43)는 AND게이트들(AND1, AND2)의 출력신호를 논리합하여 PDQM_E신호로 출력한다. NOR게이트(NOR2)와 인버터(I44)는 AND게이트들(AND3, AND4)의 출력신호를 논리합하여 PDQM_O신호로 출력한다.
즉, 도5에 나타낸 회로는 만일 컬럼 어드레스 신호(CA1)가 '로우'레벨이면 PDQM_F, PDQM_S신호를 PDQM_E, PDQM_O신호로 각각 출력하고, 컬럼 어드레스 신호(CA1)가 '하이'레벨이면 PDQM_F, PDQM_S신호를 PDQM_O, PDQM_E신호로 상태를 바꾸어서 각각 출력한다.
만일 컬럼 어드레스 신호(CA1)가 '로우'레벨이면 데이터(PDATA_F, PDATA_S)를 데이터(PDATA_E, PDATA_O)로 각각 전송하고, 컬럼 어드레스(CA1)가 '하이'레벨이면 PDATA_F, PDATA_S를 PDATA_O, PDATA_E로 바꾸어서 각각 전송한다.
도6은 도1에 나타낸 본 발명의 반도체 메모리 장치의 라이트 데이터 마스킹 동작을 설명하기 위한 동작 타이밍도로서, 도6에 나타낸 타이밍도는 버스트 길이가 8이고, 라이트 데이터(D5, D8)를 마스킹하는 경우의 동작을 설명하기 위한 동작 타이밍도이다.
우선, 반전 라이트 명령(WEB)은 클럭신호(CLK)의 상승엣지에서 인가되고, 데이터 스트로우브 신호(DS)는 라이트 명령 인가 후, 클럭신호(CLK)의 '로우'레벨 구간에서 상승 천이하며, 클럭신호(CLK)의 발생과 같은 주기로 버스트 길이 1/2만큼 천이한다. 즉, 도6의 타이밍도에서는 데이터 스트로우브 신호(DS)는 4번 발생된다. 그리고, 데이터(D1 ~D8)는 데이터 스트로우브 신호(DS)의 상승 엣지와 하강 엣지에서 연속적으로 입력되고, 첫번째 어드레스(CA1 ~CAn)는 반전 라이트 명령(WEB)의 입력과 함께 입력된다. 도6의 타이밍도는 데이터(D5, D8)를 마스킹하기 위한 것이므로 데이터(D5, D8)의 입력시에 마스킹 제어신호(DQM)가 각각 입력된다. 그리고, 도6의 타이밍도는 어드레스 카운터(26)가 1씩 증가하는 버스트 컬럼 어드레스를 발생하는 경우의 타이밍을 도시한 것이다.
상술한 바와 같이 신호들(CLK, WEB, DS, DQ, DQM, CA1 ~CAn)이 입력되는 경우에 본 발명의 반도체 메모리 장치의 라이트 데이터 마스킹 동작을 클럭 사이클 단위로 설명하면 다음과 같다.
첫번째 사이클(Ⅰ)에서, 반전 라이트 명령(WEB)의 인가와 함께제어신호(PWA1)이 발생된다.
그리고, 두번째 사이클(Ⅱ)에서, 버퍼된 마스킹 제어신호(PDQM) 및 버퍼된 데이터(PDATA)가 PDQM_F, PDQM_S신호 발생회로(28)와 PDATA_F, PDATA_S 발생회로(32)로 버퍼된 데이터 스트로우브 신호(PDS)에 의해서 래치되고, 버퍼된 클럭신호(PCLK)에 응답하여 래치된다.
세번째 사이클(Ⅲ)에서, PDATA_F, PDATA_S 발생회로(32)는 데이터(D1)를 PDATA_F신호로 발생하고, 데이터(D2)를 PDATA_S신호로 발생한다. 그리고, 컬럼 어드레스 신호(CA1)가 '로우'레벨이므로 PDATA_E, PDATA_O신호 발생회로(34)는 PDATA_F, PDATA_S신호를 PDATA_E, PDATA_O신호로 각각 발생한다. 그리고, 어드레스 제어신호 발생회로(24)는 제어신호(PWA2)를 발생하고, 어드레스 레지스터(22)에 래치된 외부 어드레스는 제어신호(PWA2)에 응답하여 첫번째 컬럼 선택신호들(CSL_ E/CSL_0)을 선택하기 위한 어드레스(CPPCA1 ~CPPCAn)를 발생한다. 이때, 발생되는 어드레스는 외부에서 입력된 어드레스이다. PDQM_F, PDQM_S신호 발생회로(28)는 '로우'레벨의 PDQM_F, PDQM_S신호를 각각 발생하고, PDQM_E, PDQM_O신호 발생회로(30)는 '로우'레벨의 PDQM_E, PDQM_O신호를 각각 발생한다. 짝수번째 및 홀수번째 컬럼 디코더(36)는 PDQM_E, PDQM_O신호가 모두 '로우'레벨이므로 어드레스(CPPCA1 ~CPPCAn)를 디코딩하여 컬럼 선택신호들(CSL_E1, CSL_O1)을 각각 발생한다. 따라서, 짝수번째 메모리 셀 어레이 블럭과 홀수번째 메모리 셀 어레이 블럭들 각각은 컬럼 선택신호들에 응답하여 데이터(D1, D2)를 각각 라이트한다.
네번째 사이클(Ⅳ)에서는, 세번째 사이클(Ⅲ)에서와 동일한 동작을 수행하여짝수번째 메모리 셀 어레이 블럭과 홀수번째 메모리 셀 어레이 블럭들 각각에 데이터(D3, D4)를 각각 라이트한다. 이 사이클에서, 내부 어드레스 발생회로(27)는 어드레스를 증가하여 어드레스(CPPCA1 ~CPPCAn +1)를 발생한다. 그리고, 짝수번째 및 홀수번째 컬럼 디코더(36)는 어드레스(CPPCA1 ~CPPCAn+1)에 응답하여 두번째 컬럼 선택신호들(CSL_E2, CSL_O2)을 인에이블한다.
다섯번째 사이클(Ⅴ)에서는, PDQM_F, PDQM_S신호 발생회로(28)가 '하이'레벨의 PDQM_F신호와 '로우'레벨의 PDQM_S신호를 발생한다. 그리고, PDQM_E, PDQM_O신호 발생회로(30)는 '로우'레벨의 컬럼 어드레스(CA1)에 응답하여 '하이'레벨과 '로우'레벨의 PDQM_E, PDQM_O신호를 각각 발생한다. 내부 어드레스 발생회로(27)는 어드레스(CPPCA1 ~CPPCAn+2)를 발생한다. 따라서, 짝수번째 컬럼 디코더는 디스에이블되어 컬럼 선택신호(CSL_E3)을 발생하지 않고, 홀수번째 컬럼 디코더는 컬럼 선택신호(CSL_O3)을 발생한다. 그래서, 짝수번째 메모리 셀 어레이 블럭으로 입력되는 데이터(D5)는 마스킹되고, 홀수번째 메모리 셀 어레이 블럭으로 입력되는 데이터(D6)는 라이트된다. 타이밍도에서, 마스킹되는 데이터(D5)는 빗금으로 표시하였다.
여섯번째 사이클(Ⅵ)에서는, PDQM_F, PDQM_S신호 발생회로(28)가 '로우'레벨의 PDQM_F신호와 '하이'레벨의 PDQM_S신호를 발생한다. 그리고, PDQM_E, PDQM_O신호 발생회로(30)는 '로우'레벨의 컬럼 어드레스(CA1)에 응답하여 '로우'레벨과 '하이'레벨의 PDQM_E, PDQM_O신호를 각각 발생한다. 내부 어드레스 발생회로(27)는 어드레스(CPPCA1 ~CPPCAn+3)를 발생한다. 따라서, 짝수번째 컬럼 디코더는 컬럼 선택신호(CSL_E4)을 발생하고, 홀수번째 컬럼 디코더는 디스에이블되어 컬럼 선택신호들(CSL_O4)을 발생하지 않는다. 그래서, 짝수번째 메모리 셀 어레이 블럭으로 입력되는 데이터(D7)는 라이트되고, 홀수번째 메모리 셀 어레이 블럭으로 입력되는 데이터(D8)는 마스킹된다. 타이밍도에서, 마스킹되는 데이터(D8)는 빗금으로 표시하였다.
도7은 도1에 나타낸 본 발명의 반도체 메모리 장치의 라이트 데이터 마스킹 동작을 설명하기 위한 동작 타이밍도로서, 도7에 나타낸 타이밍도는 버스트 길이가 8이고, 라이트 데이터(D5, D8)를 마스킹하는 경우의 동작을 설명하기 위한 동작 타이밍도로서, 컬럼 어드레스(CA1)가 '하이'레벨인 경우의 동작을 나타내는 것이다.
도7에 나타낸 타이밍도에서는 컬럼 어드레스(CA1)가 '하이'레벨이므로, PDQM_E, PDQM_O신호 발생회로(30)가 PDQM_F, PDQM_S신호를 PDQM_O, PDQM_E신호로 각각 발생하고, PDATA_E, PDATA_O 발생회로(34)가 PDATA_F, PDATA_S를 PDATA_O, PDATA_E로 각각 전송한다. 따라서, 데이터(D2, D4, D6)가 짝수번째 메모리 셀 어레이 블럭으로 라이트되고, 데이터(D8)은 마스킹된다. 그리고, 데이터(D1, D3, D7)이 홀수번째 메모리 셀 어레이 블럭으로 라이트되고, 데이터(D5)가 마스킹된다.
따라서, 본 발명의 반도체 메모리 장치는 외부로 부터 입력되는 마스킹 제어신호가 데이터 스트로우브 신호에 동기되어 내부적으로 제1, 제2마스킹 제어신호를 발생하고, 외부로 부터 입력되는 컬럼 어드레스 신호에 따라 제1, 제2마스킹 제어신호의 인에이블을 선택적으로 제어하고, 각각의 데이터를 그대로 또는 바꾸어서 짝수번째 또는 홀수번째 메모리 셀 어레이 블럭으로 라이트할 수 있다.
본 발명의 반도체 메모리 장치 및 이 장치의 라이트 데이터 마스킹 방법은 하나의 마스킹 제어신호를 외부로 부터 입력함에 의해서 짝수번째 또는 홀수번째 메모리 셀 어레이 블럭으로 인가되는 라이트 데이터를 마스킹할 수 있다.
또한, 본 발명의 반도체 메모리 장치 및 이 장치의 라이트 데이터 마스킹 방법은 컬럼 어드레스 정보를 이용하여 짝수번째 또는 홀수번째 메모리 셀 어레이 블럭으로 인가되는 짝수번째 또는 홀수번째 데이터를 그대로 또는 바꾸어서 라이트할 수 있다. 즉, 본 발명은 라이트 데이터 마스킹 동작 수행시에 컬럼 어드레스 정보를 이용하여 짝수번째 또는 홀수번째 메모리 셀 어레이 블럭들중의 원하는 블럭으로 마스킹하기를 원하는 데이터가 입력되지 못하도록 할 수 있다.
Claims (12)
- 짝수번째 컬럼 선택신호들 및 홀수번째 컬럼 선택신호들에 각각 응답하여 제1, 2데이터를 각각 저장하기 위한 짝수번째 및 홀수번째 메모리 셀 어레이 블럭;복수 비트의 컬럼 어드레스를 입력하여 컬럼 어드레스를 발생하기 위한 어드레스 발생수단;제1, 2 마스킹 제어신호에 각각 응답하여 상기 컬럼 어드레스를 디코딩하여 각각 상기 짝수번째 컬럼 선택신호들 및 홀수번째 컬럼 선택신호들을 발생하기 위한 짝수번째 및 홀수번째 컬럼 디코더;제1상태의 데이터 스트로우브 신호에 응답하여 마스킹 제어신호를 래치하고 클럭신호에 응답하여 제3마스킹 제어신호를 발생하고, 제2상태의 데이터 스트로우브 신호에 응답하여 상기 마스킹 제어신호를 래치하고 상기 클럭신호에 응답하여 제4마스킹 제어신호를 발생하기 위한 제3, 4마스킹 제어신호 발생수단;상기 제1상태의 데이터 스트로우브 신호에 응답하여 입력되는 데이터를 래치하고 클럭신호에 응답하여 제3데이터를 발생하고, 상기 제2상태의 데이터 스트로우브 신호에 응답하여 입력되는 데이터를 래치하고 상기 클럭신호에 응답하여 제4데이터를 발생하기 위한 제3, 4데이터 발생수단;제1상태의 소정의 어드레스에 응답하여 상기 제3, 4마스킹 제어신호를 각각 상기 제1, 2마스킹 제어신호로 발생하고, 제2상태의 소정의 어드레스에 응답하여 상기 제4, 3마스킹 제어신호를 각각 상기 제1, 2마스킹 제어신호로 발생하기 위한제1, 2마스킹 제어신호 발생수단; 및상기 제1상태의 소정의 어드레스에 응답하여 상기 제3, 4데이터를 각각 상기 제1, 2데이터로 전송하고, 상기 제2상태의 소정의 어드레스에 응답하여 상기 제4, 3데이터를 각각 상기 제1, 2데이터로 발생하기 위한 제1, 2데이터 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 입력되는 데이터는상기 데이터 스트로우브 신호의 상승 엣지 및 하강 엣지에서 입력되는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 제3, 4마스킹 제어신호 발생수단은상기 제1상태의 데이터 스트로우브 신호에 응답하여 상기 마스킹 제어신호를 래치하기 위한 제1회로;상기 제2상태의 데이터 스트로우브 신호에 응답하여 상기 마스킹 제어신호를 래치하고, 상기 제1상태의 데이터 스트로우 신호에 응답하여 출력하기 위한 제2회로;상기 1상태의 클럭신호에 응답하여 상기 제1회로의 출력신호를 래치하고, 상기 제2상태의 클럭신호에 응답하여 래치된 데이터를 상기 제3마스킹 제어신호로 발생하기 위한 제3마스킹 제어신호 발생회로; 및상기 제1상태의 클럭신호에 응답하여 상기 제2회로의 출력신호를 래치하고,상기 제2상태의 클럭신호에 응답하여 래치된 데이터를 상기 제4마스킹 제어신호로 발생하기 위한 제4마스킹 제어신호 발생회로를 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제3항에 있어서, 상기 제1회로는상기 제1상태의 데이터 스트로우브 신호에 응답하여 상기 마스킹 제어신호의 반전된 신호를 전송하기 위한 제1CMOS전송 게이트;상기 제1CMOS전송 게이트의 출력신호를 반전하고 래치하기 위한 제1래치;상기 제2상태의 데이터 스트로우브 신호에 응답하여 상기 제1래치의 출력신호를 전송하기 위한 제2CMOS전송 게이트;상기 제2CMOS전송 게이트의 출력신호를 반전하고 래치하기 위한 제2래치;상기 제1상태의 데이터 스트로우브 신호에 응답하여 상기 제2래치의 출력신호를 전송하기 위한 제3CMOS전송 게이트; 및상기 제3CMOS전송 게이트의 출력신호를 반전하고 래치하기 위한 제3래치를 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제3항에 있어서, 상기 제2회로는상기 제2상태의 데이터 스트로우브 신호에 응답하여 상기 마스킹 제어신호를 전송하기 위한 제4CMOS전송 게이트;상기 제4CMOS전송 게이트의 출력신호를 반전하고 래치하기 위한 제4래치;상기 제1상태의 데이터 스트로우브 신호에 응답하여 상기 제4래치의 출력신호를 전송하기 위한 제5CMOS전송 게이트; 및상기 제5CMOS전송 게이트의 출력신호를 반전하고 래치하기 위한 제5래치를 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제4항에 있어서, 상기 제3마스킹 제어신호 발생회로는상기 제1상태의 클럭신호에 응답하여 상기 제3래치의 출력신호를 전송하기 위한 제6CMOS전송 게이트;상기 제6CMOS전송 게이트의 출력신호를 반전하고 래치하기 위한 제6래치;상기 제2상태의 클럭신호에 응답하여 상기 제6래치의 출력신호를 전송하기 위한 제7CMOS전송 게이트; 및상기 제7CMOS전송 게이트의 출력신호를 반전하고 래치하기 위한 제7래치를 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제5항에 있어서, 상기 제4마스킹 제어신호 발생회로는상기 제1상태의 클럭신호에 응답하여 상기 제5래치의 출력신호를 전송하기 위한 제8CMOS전송 게이트;상기 제8CMOS전송 게이트의 출력신호를 반전하고 래치하기 위한 제8래치;상기 제2상태의 클럭신호에 응답하여 상기 제8래치의 출력신호를 전송하기 위한 제9CMOS전송 게이트; 및상기 제9CMOS전송 게이트의 출력신호를 반전하고 래치하기 위한 제9래치를 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 제3, 4데이터 발생수단은상기 제1상태의 데이터 스트로우브 신호에 응답하여 상기 입력되는 데이터를 래치하기 위한 제3회로;상기 제2상태의 데이터 스트로우브 신호에 응답하여 상기 입력되는 데이터를 래치하고, 상기 제1상태의 데이터 스트로우 신호에 응답하여 출력하기 위한 제4회로;상기 1상태의 클럭신호에 응답하여 상기 제3회로의 출력신호를 래치하고, 상기 제2상태의 클럭신호에 응답하여 래치된 데이터를 상기 제3데이터로 발생하기 위한 제3데이터 발생회로; 및상기 제1상태의 클럭신호에 응답하여 상기 제4회로의 출력신호를 래치하고, 상기 제2상태의 클럭신호에 응답하여 래치된 데이터를 상기 제4데이터로 발생하기 위한 제4데이터 발생회로를 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 짝수번째 컬럼 선택신호들 및 홀수번째 컬럼 선택신호들에 각각 응답하여 제1, 2데이터를 각각 저장하기 위한 짝수번째 및 홀수번째 메모리 셀 어레이 블럭;복수 비트의 컬럼 어드레스를 입력하여 컬럼 어드레스를 발생하기 위한 어드레스 발생수단;상기 제1, 2 마스킹 제어신호에 각각 응답하여 상기 버스트 컬럼 어드레스를 디코딩하여 각각 상기 짝수번째 컬럼 선택신호들 및 홀수번째 컬럼 선택신호들을 발생하기 위한 짝수번째 및 홀수번째 컬럼 디코더;제1상태의 데이터 스트로우브 신호에 응답하여 마스킹 제어신호를 래치하고 클럭신호에 응답하여 제3마스킹 제어신호를 발생하고, 제2상태의 데이터 스트로우브 신호에 응답하여 상기 마스킹 제어신호를 래치하고 상기 클럭신호에 응답하여 제4마스킹 제어신호로 발생하고, 소정의 컬럼 어드레스에 응답하여 상기 제3, 4마스킹 제어신호를 그대로 또는 바꾸어서 상기 제1, 2마스킹 제어신호로 발생하기 위한 제1, 2마스킹 제어신호 발생수단; 및상기 제1상태의 데이터 스트로우브 신호에 응답하여 입력되는 데이터를 래치하고 클럭신호에 응답하여 제3데이터를 발생하고, 상기 제2상태의 데이터 스트로우브 신호에 응답하여 입력되는 데이터를 래치하고 상기 클럭신호에 응답하여 제4데이터를 발생하고, 상기 소정의 컬럼 어드레스에 응답하여 상기 제3, 4데이터를 그대로 또는 바꾸어서 상기 제1, 2데이터로 발생하기 위한 제1, 2데이터 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제9항에 있어서, 상기 제1, 2마스킹 제어신호 발생수단은상기 제1상태의 데이터 스트로우브 신호에 응답하여 상기 마스킹 제어신호를 래치하고 출력하기 위한 제1회로;상기 제2상태의 데이터 스트로우브 신호에 응답하여 상기 마스킹 제어신호를래치하고, 상기 제1상태의 데이터 스트로우 신호에 응답하여 출력하기 위한 제2회로;상기 1상태의 클럭신호에 응답하여 상기 제1회로의 출력신호를 래치하고, 상기 제2상태의 클럭신호에 응답하여 래치된 데이터를 상기 제3마스킹 제어신호로 발생하기 위한 제3마스킹 제어신호 발생회로;상기 제1상태의 클럭신호에 응답하여 상기 제2회로의 출력신호를 래치하고, 상기 제2상태의 클럭신호에 응답하여 래치된 데이터를 상기 제4마스킹 제어신호로 발생하기 위한 제4마스킹 제어신호 발생회로; 및제1상태의 컬럼 어드레스에 응답하여 상기 제3, 4마스킹 제어신호 를 각각 상기 제1, 2마스킹 제어신호로 발생하고, 제2상태의 컬럼 어드레스에 응답하여 상기 제4, 3마스킹 제어신호를 각각 상기 제1, 2마스킹 제어신호로 발생하기 위한 제1, 2마스킹 제어신호 발생회로를 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제9항에 있어서, 상기 제1, 2데이터 발생수단은상기 제1상태의 데이터 스트로우브 신호에 응답하여 상기 입력되는 데이터를 래치하고, 출력하기 위한 제3회로;상기 제2상태의 데이터 스트로우브 신호에 응답하여 상기 입력되는 데이터를 래치하고, 상기 제1상태의 데이터 스트로우 신호에 응답하여 출력하기 위한 제4회로;상기 1상태의 클럭신호에 응답하여 상기 제3회로의 출력신호를 래치하고, 상기 제2상태의 클럭신호에 응답하여 래치된 데이터를 상기 제3데이터로 발생하기 위한 제3데이터 발생회로;상기 제1상태의 클럭신호에 응답하여 상기 제4회로의 출력신호를 래치하고, 상기 제2상태의 클럭신호에 응답하여 래치된 데이터를 상기 제4데이터로 발생하기 위한 제4데이터 발생회로; 및상기 제1상태의 컬럼 어드레스에 응답하여 상기 제3, 4데이터를 각각 상기 제1, 2데이터로 발생하고, 상기 제2상태의 컬럼 어드레스에 응답하여 상기 제4, 3데이터를 각각 상기 제1, 2데이터로 발생하기 위한 제1, 2데이터 발생회로를 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 짝수번째 컬럼 선택신호들 및 홀수번째 컬럼 선택신호들에 각각 응답하여 제1, 2데이터를 각각 저장하기 위한 짝수번째 및 홀수번째 메모리 셀 어레이 블럭;복수 비트의 컬럼 어드레스를 입력하여 컬럼 어드레스를 발생하기 위한 어드레스 발생수단; 및상기 제1, 2 마스킹 제어신호에 각각 응답하여 상기 버스트 컬럼 어드레스를 디코딩하여 각각 상기 짝수번째 컬럼 선택신호들 및 홀수번째 컬럼 선택신호들을 발생하기 위한 짝수번째 및 홀수번째 컬럼 디코더를 구비한 반도체 메모리 장치의 라이트 데이터 마스킹 방법에 있어서,상기 제1상태의 데이터 스트로우브 신호에 응답하여 마스킹 제어신호를 입력하고 클럭신호에 응답하여 제3마스킹 제어신호를 발생하고, 제2상태의 데이터 스트로우브 신호에 응답하여 상기 마스킹 제어신호를 입력하고 상기 클럭신호에 응답하여 제4마스킹 제어신호로 발생하고, 상기 제1상태의 데이터 스트로우브 신호에 응답하여 데이터를 입력하고 클럭신호에 응답하여 제3데이터를 발생하고, 상기 제2상태의 데이터 스트로우브 신호에 응답하여 상기 데이터를 입력하고 상기 클럭신호에 응답하여 제4데이터를 발생하기 위한 단계; 및상기 컬럼 어드레스에 응답하여 상기 제3, 4마스킹 제어신호를 그대로 또는 바꾸어서 상기 제1, 2마스킹 제어신호로 발생하고, 상기 컬럼 어드레스에 응답하여 상기 제3, 4데이터를 그대로 또는 바꾸어서 상기 제1, 2데이터로 발생하기 위한 단계를 구비한 것을 특징으로 하는 반도체 메모리 장치의 라이트 데이터 마스킹 방법.
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