DE10015253B4

DE10015253B4 - Halbleiter-Speichervorrichtung und Schreibdaten-Maskierungsverfahren dafür

Info

Publication number: DE10015253B4
Application number: DE10015253A
Authority: DE
Inventors: Won Seok Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1999-07-15
Filing date: 2000-03-28
Publication date: 2005-02-03
Anticipated expiration: 2020-03-29
Also published as: KR100299181B1; JP3699638B2; JP2001067871A; DE10015253A1; TW476070B; KR20010010042A; US6201756B1

Abstract

Halbleiter-Speichervorrichtung und Schreibdaten-Maskierungsverfahren dafür, wobei die Halbleiter-Speichervorrichtung eine Speicherzellenanordnung aufweist, welche in geradzahlige und ungeradzahlige Speicherzellen-Blöcke zum Speichern eines ersten bzw. eines zweiten Datensatzes in Reaktion auf geradzahlige bzw. ungeradzahlige Spaltenauswahl-Signale unterteilt ist. Die Vorrichtung weist außerdem einen Adress-Generator zum Erzeugen einer Spalten-Adresse in Reaktion auf Spalten-Adressen mit mehreren Bits, einen geradzahligen und ungeradzahligen Spalten-Decoder zum Decodieren der Spalten-Adresse und zum Erzeugen der geradzahligen bzw. ungeradzahligen Spaltenauswahl-Signale in Reaktion auf ein erstes bzw. ein zweites Maskierungs-Steuersignal auf. Ein erster und ein zweiter Steuersignal-Generator führt ein Maskierungs-Steuersignal in Reaktion auf Datenbestätigungs-Signale von ersten und zweiten Zuständen zu und erzeugt entsprechend ein drittes bzw. ein viertes Maskierungs-Steuersignal in Reaktion auf ein Taktsignal um die dritten bzw. vierten Maskierungs-Steuersignale als die ersten bzw. zweiten Maskierungs-Steuersignale bzw. als zweite bzw. erste Maskierungs-Steuersignale in Reaktion auf eine Einzel-Bit-Spalten-Adresse zu erzeugen, welche von den Spalten-Adressen mit mehreren Bits ausgewählt wurde. Ein erster und ein zweiter Daten-Generator führen die eingegebenen Daten in Reaktion auf das Datenbestätigungs-Signal des ersten und des zweiten Zustands zu und erzeugen einen ...

Description

Die Erfindung betrifft eine Halbleiter-Speichervorrichtung sowie ein Schreibdaten-Maskierungsverfahren dafür, von welchem das Schreiben unerwünschter Daten in Speicherzellen vermieden wird.

Das SDRAM (Synchrones DRAM) arbeitet mit extern angelegten Taktsignalen und weist eine höhere Datentransfer-Rate als das asynchrone DRAM auf. Daher dient die Entwicklung des SDRAM dem Verbessern der Betriebsgeschwindigkeit eines Computersystems. Das herkömmliche SDRAM kann lediglich einen einzigen Datensatz in einem Taktzyklus entweder mit der steigenden oder der fallenden Flanke des extern angelegten Taktsignals übertragen. Derartige herkömmliche Datenübertragungsverfahren lassen sich im allgemeinen nicht mit dem erhöhten Bedarf an höheren Betriebsgeschwindigkeiten vereinen.

Um diese Probleme zu lösen wurde ein anderes SDRAM vorgeschlagen, welches die Eingabe- und Ausgabe-Operationen von Daten an beiden Flanken, der steigenden und der fallenden Flanke, eines Datenbestätigungssignal ausführt, welches dieselbe Periode wie das Taktsignal bei Daten-Lese- und Schreib-Betrieb aufweist. Daher kann diese Vorrichtung während einer Taktperiode zwei Daten-Eingabe- und Ausgabe-Operationen durchführen, welche allgemein als Double Data Rate (DDR) SDRAM bezeichnet wird. Das DDR SDRAM weist die doppelte Datenübertragung-Rate wie herkömmliche SDRAMs auf, wodurch es für verbesserte Computersysteme geeigneter ist.

Das DDR SDRAM unterscheidet sich von dem herkömmlichen SDRAM in dem Aufbau der Datenzellen-Anordnung und in dem Datenzugriffs-Verfahrens, welches es verwendet. Insbesondere weist bei dem DDR SDRAM der Datenzellen-Block einen geradzahligen Datenzellen-Block und einen ungeradzahligen Datenzellen-Block auf. Auf die Speicherzellen des geradzahligen Datenzellen- Blocks wird durch geradzahlige Spaltenauswahl-Signale zugegriffen, welche von einem geradzahligen Spalten-Decoder erzeugt werden. Ähnlich hierzu wird auf die Speicherzellen des ungeradzahligen Speicherzellen-Blocks durch die ungeradzahligen Spaltenauswahl-Signale zugegriffen, welche von einem ungeradzahligen Spalten-Decoder erzeugt werden. Daher können in das DDR SDRAM zwei Sätze von Daten innerhalb eines Taktzyklus in Antwort auf das Datenbestätigungs-Signal eingegeben werden und die zwei Datensätze werden gleichzeitig in die Speicherzellen des geradzahligen bzw. ungeradzahligen Speicherzellen-Blocks geschrieben, welche gleichzeitig durch die geradzahligen bzw. ungeradzahligen Spaltenauswahl-Signale ausgewählt werden, welche von den geradzahligen bzw. ungeradzahligen Spalten-Decodern erzeugt wurden.

Das DDR SDRAM weist ein Schreibdaten-Maskierungsverfahren auf, von welchem ungewünschtes Schreiben von Daten in die geradzahlige und/oder ungeradzahlige Speicherzellen-Anordnung vermieden wird. Die Maskierungs-Steuersignale werden über zwei an dem DDR SDRAM vorgesehene Anschlüsse angelegt. Darüber hinaus ist das herkömmliche DDR SDRAM derart gestaltet, dass geradzahlige Daten lediglich in den geradzahligen Speicherzellen-Block geschrieben werden können und die ungeradzahligen Daten lediglich in den ungeradzahligen Speicherzellen-Block geschrieben werden. D.h. die geradzahligen Daten können nicht in den ungeradzahligen Speicherzellen-Block geschrieben werden und die ungeradzahligen Daten können nicht in den geradzahligen Speicherzellen-Block geschrieben werden.

Aufgabe der Erfindung ist es eine Halbleiter-Speichervorrichtung zu schaffen, welche es ermöglicht, dass geradzahlige bzw. ungeradzahlige Daten sowohl in einen geradzahligen bzw. ungeradzahligen Speicherzellen-Block als auch in den ungeradzahligen bzw. geradzahligen Speicherzellen-Block geschrieben werden können, und ein Schreibdaten-Maskierungsverfahren anzugeben.

Erfindungsgemäß wird eine Halbleiter-Speichervorrichtung geschaffen, von welcher geradzahlige und ungeradzahlige Schreibdaten unter Verwendung eines Maskierungs-Steuersignals maskiert werden können.

Nach einem Aspekt der Erfindung weist eine Halbleiter-Speichervorrichtung eine Speicherzellen-Anordnung mit geradzahligen und ungeradzahligen Speicherzellen-Blöcken zum Speichern von ersten bzw. zweiten Datensätzen, in Antwort auf entsprechende geradzahlige und ungeradzahlige Spaltenauswahl-Signale, einen Adress-Generator zum Erzeugen einer Spalten-Adresse in Antwort auf Mehr-Bit-Spalten-Adressen, einen geradzahligen und einen ungeradzahligen Spalten-Decoder zum Decodieren der Spalten-Adresse um entsprechende geradzahlige und ungeradzahlige Spaltenauswahl-Signale in Reaktion auf ein erstes und ein zweites Maskierungs-Steuersignal zu erzeugen, einen ersten und einen zweiten Maskierungs-Steuersignal-Generator zum Zuführen eines Maskierungs-Steuersignals in Antwort auf ein Datenbestätigungs-Signal von ersten und zweiten Zuständen, und zum Erzeugen eines dritten und vierten Maskierungs-Steuersignals in Antwort auf ein Taktsignal, um dritte und vierte Maskierungs-Steuersignale als erste bzw. zweite Maskierungs-Steuersignale oder zweite bzw. erste Maskierungs-Steuersignale in Antwort auf eine Ein-Bit-Spalten-Adresse, welche aus der Mehr-Bit-Spalten-Adresse ausgewählt wurde, zu erzeugen, und einen ersten und zweiten Daten-Generator auf zum Zuführen der eingegebenen Daten auf die Datenbestätigungs-Signale des ersten bzw. zweiten Zustands, und zum Erzeugen eines dritten und vierten Datensatzes in Antwort auf das Taktsignal zum Erzeugen der dritten bzw. vierten Daten als die ersten bzw. zweiten Daten oder die zweiten bzw. ersten Daten in Antwort auf die Ein-Bit-Spalten-Adresse.

Nach einem anderen Aspekt der Erfindung wird ein Verfahren zum Maskieren von Speicherzellen gegen das Schreiben unerwünschter Daten für Halbleiter-Speichervorrichtungen geschaffen, welche eine Speicherzellen-Anordnung mit geradzahligen und ungeradzahligen Speicherzellen-Blöcken zum Speichern von ersten und zweiten Daten entsprechend entsprechenden geradzahligen und ungeradzahligen Spaltenauswahl-Signalen, einen Adress-Generator zum Erzeugen einer Spalten-Adresse in Antwort auf Spalten-Adressen mit mehreren Bits, und einen geradzahligen und ungeradzahligen Spalten-Decoder zum Decodieren der Spalten-Adresse und Erzeugen der geradzahligen und ungeradzahligen Spaltenauswahl-Signale in Antwort auf ein erstes und ein zweites Maskierungs-Steuersignal aufweisen. Das Verfahren weist folgende Schritte auf: Empfangen eines Maskierungs- Steuersignals in Antwort auf das Datenbestätigungs-Signal eines ersten Zustands oder eines zweiten Zustands und entsprechendes Erzeugen eines dritten oder vierten Maskierungs-Steuersignals in Antwort auf ein Taktsignal, während die eingegebenen Daten in Antwort auf das Datenbestätigungs-Signal des ersten oder des zweiten Zustands zum Erzeugen dritter oder vierter Daten in Antwort auf das Taktsignal empfangen werden, und Erzeugen der dritten und vierten Maskierungs-Steuersignale entsprechend als erste bzw. zweite oder zweite bzw. erste Maskierungs-Steuersignale in Antwort auf die Spalten-Adresse während dritte bzw. vierte Daten als erste bzw. zweite oder zweite bzw. erste Daten in Antwort auf die Spalten-Adresse erzeugt werden.

Die Erfindung wird unter Bezugnahme auf bevorzugte Ausführungsformen anhand der Zeichnung näher erläutert. In der Zeichnung zeigen:

1 ein schematisches Blockschaltbild, aus welchem eine bevorzugte Ausführungsform einer Halbleiter-Speichervorrichtung nach der Erfindung ersichtlich ist,

2 ein schematisches Schaltbild, aus welchem eine Ausführungsform eines erfindungsgemäßen Adressregisters nach 1 ersichtlich ist,

3 ein schematisches Schaltbild, aus welchem eine Ausführungsform eines erfindungsgemäßen Adress-Steuersignal-Generators nach 1 ersichtlich ist,

4 ein schematisches Schaltbild, aus welchem eine Ausführungsform eines PDQM_F-/PDQM_S-Signal-Generators aus 1 ersichtlich ist,

5 ein schematisches Schaltbild, aus welchem eine Ausführungsform eines PDQM_E-/PDQM_O-Signal-Generators aus 1 ersichtlich ist, und

6 und 7 Zeitverläufe, aus welchem das erfindungsgemäße Maskieren der Speicherzellen gegen unerwünschtes Daten-Schreiben ersichtlich ist.

Wie aus 1 ersichtlich, weist eine Halbleiter-Speichervorrichtun einen Adress-Puffer 10, einen Befehls-Puffer 12, einen DQM-Puffer 14, einen Dateneingangs-Puffer 16, einen CLK-Puffer 18, einen DS-Puffer 20, einen Adress-Generator 50, einen DQM- und DATA-Steuerschaltkreis 52, einen Spalten-Decoder 36, und einen Speicherzellen-Block 38 auf. Der Adress-Generator 50 weist ein Adressregister 22, einen Adress-Steuersignal-Generator 24, einen Adress-Zähler 26 und einen internen Adress-Generator 27 auf. Der DM- und DATA-Steuerschaltkreis 52 weist einen PDQM_F-/PDQM_S-Signal-Generator 28, einen PDQM_E-/PDQM_O-Signal-Generator 30, einen PDATA_F-/PDATA_S-Signal-Generator 32, und einen PDATA_E-/PDATA_O-Signal-Generator 34 auf. Der Spalten-Decoder 36 weist einen geradzahligen Decoder zum Erzeugen von Spaltenauswahl-Signalen CSL_E1, CSL_E2, ..., CSL_Ek zum Auswählen der Spaltenauswahl-Signalleitungen des geradzahligen Speicherzellen-Blocks des Speicherzellen-Blocks 38, und einen ungeradzahligen Decoder zum Erzeugen der Spaltenauswahl-Signale CSL_O1, CSL_O2, ... CSL_OK zum Auswählen der Spaltenauswahl-Signalleitungen des ungeradzahligen Speicherzellen-Blocks des Speicherzellen-Blocks 38 auf. Der Speicherzellen-Block 38 weist den geradzahligen Speicherzellen-Block und den ungeradzahligen Speicherzellen-Block auf.

Nachfolgend wird der Betrieb der unterschiedlichen Schaltkreise, welche aus 1 ersichtlich sind, detailliert beschrieben.

Die Puffer 10, 12, 14, 16, 18, 20 speichern temporär eine extern eingegebene Adresse CA1~CAn, einen invertierten Schreib-Befehl WEB, ein Maskierungs-Steuersignal DQM, ein Datensignal DATA, ein Taktsignal CLK bzw. ein Datenbestätigungs-Signal DS (Data Strobe). Die Puffer 10, 12, 14, 16, 18, 20 erzeugen gepufferte Adress-Signale PCA1~PCAn, einen invertierten Schreib-Befehl PWE, ein Maskierungs-Steuersignal PDQM, ein Datensignal PDATA, ein Taktsignal PCLK bzw. ein Datenbestätigungs-Signal PDS. Das Adressregister 22 führt die Adresse PCA1~PCAn in Reaktion auf ein Steuersignal PWA1 zu und überträgt die zugeführte Adresse PCA1~PCAn als erste interne Adresse PPCA1~PPCAn an den internen Adress-Generator 27 in Reaktion auf ein Steuersignal PWA2.

Der Adress-Zähler 26 wird in Reaktion auf ein Steuersignal PWA2 zurückgesetzt und erzeugt einen Zählwert durch Zählen der Datenblock-Länge (Burst Length) in Reaktion auf das Taktsignal PCLK. D.h., bei einer Datenblock-Länge von 8 erzeugt der Adress-Zähler 26 drei Zählwerte in Reaktion auf das Taktsignal PCLK. Für eine Datenblock-Länge von 16 erzeugt er sieben Zählwerte in Reaktion auf das Taktsignal PCLK. Der interne Adress-Generator 27 gibt die von dem Adressregister 22 ausgegebene erste Adresse PPCA1~PPCAn als eine Adresse CPPCA1~CPPCAn in Reaktion auf das Steuersignal PWA2 aus. Nachdem das Steuersignal PWA2 erzeugt wurde, kombiniert der Adress-Generator 27 die Adresse CPPCA1~CPPCAn und die Zählwerte, welche von dem Adress-Zähler 26 stammen und erzeugt eine Datenblock-Spalten-Adresse CPPCA1~CPPCAn.

Der Adress-Steuersignal-Generator 24 führt das Signal PWE zu und erzeugt das Steuersignal PWA1. Der Adress-Steuersignal-Generator 24 verzögert das Steuersignal PWA1 und erzeugt das Steuersignal PWA2 in Reaktion auf das Taktsignal PCLK.

Die Erzeugungszeit des Steuersignals PWA2 wird entsprechend der Erzeugungszeit der Daten PDATA_E, PDATA_O eingestellt. Der PDQM_F-/PDQM_S-Signal-Generator 28 führt das Maskierungs-Steuersignal PDQM in Reaktion auf das Datenbestätigungs-Signal PDS zu und erzeugt das Maskierungs-Steuersignal PDQM_F oder PDQM_S in Reaktion auf das Taktsignal PCLK in Abhängigkeit davon, ob das Maskierungs-Steuersignal PDQM bei einem High- oder einem Low-Pegel des Datenbestätigungs-Signals PDS eingegeben wird. Der PDQM_E-/PDQM_O-Signal-Generator 30 erzeugt das Maskierungs-Steuersignal PDQM_E oder PDQM_O zum Maskieren eingegebener Daten in die geradzahligen oder ungeradzahligen Speicherzellen-Blöcke entsprechend der Spalten-Adresse CA1.

Der PDATA_F-/PDATA_S-Signal-Generator 32 führt die eingegebenen Daten PDATA in Reaktion auf das Daten-Bestätigungssignal PDS zu und erzeugt das Datensignal PDATA_F oder PDATA_S in Reaktion auf das Taktsignal PCLK in Abhängigkeit davon, ob die eingegeben Daten bei einem High- oder einem Low-Pegel des Datenbestätigungs-Signals PDS eingegeben wurden. Der PDATA_E-/PDATA_O-Signal-Generator 34 überträgt die Daten DATA_F und DATA_S als die Daten PDATA_E bzw. PDATA_O an die geradzahligen bzw. ungeradzahligen Speicherzellen-Blöcke entsprechend der Spalten-Adresse CA1. Der Spalten-Decoder 36 decodiert die Adresse CPPCA1~CPPCAn, welche von dem internen Adress-Generator 27 erzeugt wird, und erzeugt die geradzahligen Spaltenauswahl-Signale CSL_E1, CSL_E2, ... CSL_Ek und die ungeradzahligen Spaltenauswahl-Signale CSL_O1, CSL_O2, ... CSL_Ok entsprechend den Steuersignalen PDQM_E bzw. PDQM_O. Der Speicherzellen-Block 38 schreibt die Daten PDATA_E und PDRTA_O in ausgewählte Speicherzellen entsprechend den Spaltenauswahl-Signalen CSL_E1, CSL_E2, ... CSL_Ek und CSL_O1, CSL_O2, ... CSL_Ok. D.h., die Daten PDATA_E werden in die geradzahligen Speicherzellen-Blöcken entsprechend den Spaltenauswahl-Signalen CSL_E1, CSL_E2, ... CSL_Ek geschrieben und die Daten PDATA_O werden in die ungeradzahligen Speicherzellen-Block entsprechend den Spaltenauswahl-Signalen CSL_O1, CSL_O2, ... CSL_Ok geschrieben.

Aus 2 ist ein schematisches Blockschaltbild einer bevorzugten Ausführungsform des Adressregisters 22 nach 1 ersichtlich. Das Adressregister 22 weist CMOS-Übertragungs-Gatter C1, C2, ein aus den Invertern I3 und I4 bestehendes Latch L1, sowie Inverter I1, I2 und I5 auf. Der Inverter I1 invertiert die Adresse PCA. Das CMOS-Übertragungs-Gatter C1 überträgt das Ausgangs-Signal des Inverters I1 in Reaktion auf einen High-Pegel des Steuersignals PWA1. Das CMOS-Übertragungs-Gatter C2 überträgt das Ausgangs-Signal des Latch L1 als Daten PPCA in Reaktion auf einen High-Pegel des Steuersignals PWA2. Das aus 2 ersichtliche Adressregister 22 führt die eingegebene Adresse PCA in Reaktion auf das Steuersignal PWA1 zu und überträgt diese als die Adresse PPCA in Reaktion auf das Steuersignal PWA2.

Aus 3 ist ein schematisches Blockschaltbild einer bevorzugten Ausführungsform des Adress-Steuersignal-Generators 24 aus 1 ersichtlich. Der Adress-Steuersignal-Generator 24 weist eine Mehrzahl von Invertern I6, I9, I10, I11, ein aus den Invertern I7 und I8 bestehendes Latch L2, ein Latch L3 aus den Invertern I12 und I13, ein Latch L4 aus den Invertern I14 und I15, ein Latch L5 aus den Invertern I16 und I17, ein Latch L6 aus den Invertern I18 und I19, sowie CMOS-Übertragungs-Gatter C3, C4, C5, C6, C7 auf. Das Latch L2 invertiert das Schreib-Steuersignal EWE und führt es zu. Der Inverter I9 invertiert das Ausgangs-Signal des Latch L2 und erzeugt das Steuersignal PWA1. Das Latch L1 des Adressregisters 22, siehe 2, führt die externe Adresse zu. Der Inverter I10 invertiert das Ausgangs-Signal des Latch L2. Das CMOS-Übertragungs-Gatter C3 überträgt das Ausgangs-Signal des Inverters I10 in Reaktion auf einen High-Pegel des Taktsignals PCLK. Das Latch L3 invertiert das Ausgangs-Signal des CMOS-Übertragungs-Gatters C4 und führt dieses zu. Das CMOS-Übertragungs-Gatter C5 überträgt das Ausgangs-Signal des Latch L4 in Reaktion auf einen High-Pegel des Taktsignals PCLK. Das Latch L5 invertiert das Ausgangs-Signal des CMOS-Übertragungs-Gatters und führt dieses zu. Das CMOS-Übertragungs-Gatter C6 überträgt das Ausgangs-Signal des Latch L5 in Reaktion auf einen Low-Pegel des Taktsignals PCLK. Das Latch L6 invertiert das Ausgangs-Signal des CMOS-Übertragungs-Gatters C6 und führt dieses zu. Das CMOS-Übertragungs-Gatter C7 überträgt das Ausgangs-Signal des Latch L6 als das Steuersignal PWA2 in Reaktion auf einen High-Pegel des Taktsignals PCLK. Daher erzeugt der Adress-Steuersignal-Generator, wie aus 3 ersichtlich, das Steuersignal PWA1 in Reaktion auf das Schreib-Steuersignal PWE, wobei das Steuersignal PWA1 verzögert wird, und erzeugt das Steuersignal PWA2 in Reaktion auf das Taktsignal PCLK.

Aus 4 ist ein schematisches Blockschaltbild einer Ausführungsform des PDQM_F-/PDQM_S-Signal-Generators 28 aus 1 ersichtlich. Der PDQM_F-/PDQM_S-Signal-Generator weist eine Mehrzahl von Invertern I20, I21, I32, I37, eine Mehrzahl von CMOS-Übertragungs-Gattern C8, C9, C10, C11, C12, C13, C14, C15 und C16, ein Latch L7, welches aus den Invertern I22 und I23 besteht, ein Latch L8 aus den Invertern I24 und I25, ein Latch L9 aus den Invertern I26 und I27, ein Latch L10 aus den Invertern I28 und I29, ein Latch L11 aus den Invertern I30 und I31, ein Latch L12 aus den Invertern I33 und I34, ein Latch L13 aus den Invertern I35 und I36, ein Latch L14 aus den Invertern I38 und I39, ein Latch L15 aus den Invertern I40 und I41 auf. Der Schaltkreis nach 4 weist einen Schaltkreis 60 zum Erfassen der PDQM_F- und PDQM_S-Signale in Reaktion auf das Datenbestätigungs-Signal PDS und einen Schaltkreis 62 zum Erzeugen der PDQM_F- und PDQM_S-Signale in Reaktion auf das Taktsignal PCLK auf.

Im Betrieb invertiert der Invertierer I20 das Maskierungs-Steuersignal PDQM. Das CMOS-Übertragungs-Gatter C8 überträgt das Ausgangs-Signal des Inverters I20 in Reaktion auf einen Low-Pegel des Datenbestätigungs-Signals PDS. Das Latch L7 invertiert das Ausgangs-Signal des CMOS-Übertragungs-Gatters C8 und führt dieses zu. Das CMOS-Übertragungs-Gatter C9 überträgt das Ausgangs-Signal des Latch L7 in Reaktion auf einen High-Pegel des Datenbestätigungs-Signals PDS. Das Latch L8 invertiert das Ausgangs-Signal des CMOS-Übertragungs-Gatters C9 und führt dieses zu. Das CMOS-Übertragungs-Gatter C10 überträgt das Ausgangs-Signal des Latch L8 in Reaktion auf einen Low-Pegel des Datenbestätigungs-Signals PDS. Das Latch L9 invertiert das Ausgangs-Signal des CMOS-Übertragungs-Gatters C10 und führt dieses zu. Daher führen der Inverter I20, die CMOS-Übertragungs-Gatter C8, C9 und C10 sowie die Latches L7, L8 und L9 das Maskierungs-Steuersignal PDQM in Reaktion auf einen Low-Pegel des Datenbestätigungs-Signals PDS zu und übertragen das zugeführte Maskierungs-Steuersignal PDQM in Reaktion auf einen High-Pegel des Datenbestätigungs-Signals PDS.

Der Inverter I32 invertiert das Ausgangs-Signal des Inverters I20. Das CMOS-Übertragungs-Gatter C13 überträgt das Ausgangs-Signal des Inverters I32 in Reaktion auf einen High-Pegel des Datenbestätigungs-Signals PDS. Das Latch L12 invertiert das Ausgangs-Signal des CMOS-Übertragungs-Gatters C12 und führt dieses zu. Das CMOS-Übertragungs-Gatter C14 überträgt das Ausgangs-Signal des Latch L12 in Reaktion auf einen Low-Pegel des Datenbestätigungs-Signals PDSD. Das Latch L13 invertiert das Ausgangs-Signal des CMOS-Übertragungs-Gatters C14 und führt dieses zu. Daher wird von dem Inverter I32, dem CMOS-Übertragungs-Gatter C13 und C14 und den Latches L12 und L13 das Maskierungs-Steuersignal PDQM in Reaktion auf einen High-Pegel des Datenbestätigungs-Signals PDS zugeführt und das zugeführte Maskierungs-Steuersignal PDQM in Reaktion auf einen Low-Pegel des Datenbestätigungs-Signals PDS übertragen.

Das CMOS-Übertragungs-Gatter C11 überträgt das Ausgangs-Signal des Latch L26 in Reaktion auf einen Low-Pegel des Taktsignals PCLK. Das Latch L10 invertiert das Ausgangs-Signal des Übertragungs-Gatters C11 und führt dieses zu. Das CMOS-Übertragungs-Gatter C12 überträgt das Ausgangs-Signal des Latch L10 in Reaktion auf einen High-Pegel des Taktsignals. Das Latch L11 invertiert das Ausgangs-Signal des CMOS-Übertragungs-Gatters C12 und führt dieses zu und erzeugt das PDQM_F-Signal. D.h. die CMOS-Übertragungs-Gatter C11 und C12 und die Latches L10 und L11 führen das Ausgangs-Signal des Latch L9 in Reaktion auf einen Low-Pegel des Taktsignals PCLK zu und übertragen das Ausgangs-Signal des Latch L11 als PDQM_F-Signal in Reaktion auf einen High-Pegel des Taktsignals PCLK.

Das CMOS-Übertragungs-Gatter C15 überträgt das Ausgangs-Signal des Latch L13 in Reaktion auf einen Low-Pegel des Taktsignals PCLK. Das Latch L14 invertiert das Ausgangssignal des CMOS-Übertragungs-Gatters C15 und führt dieses zu. Das CMOS-Übertragungs-Gatter C16 überträgt das Ausgangs-Signal des Latch L14 in Reaktion auf einen High-Pegel des Taktsignals PCLK. Das Latch L15 invertiert das Ausgangs-Signal des CMOS-Übertragungs-Gatters C16 und führt dieses zu, und erzeugt das PDQM_S-Signal. Daher wird das Ausgangs-Signal des Latch L13 von den CMOS-Übertragungs-Gattern C15 und C16 und den Latches L14 und L15 in Reaktion auf einen Low-Pegel des Taktsignals PCLK zugeführt und von diesen das Ausgangs-Signal des Latch L11 als das PDQM_S-Signal in Reaktion auf einen High-Pegel des Taktsignals PCLK übertragen.

Von dem aus 4 ersichtlichen Schaltkreis wird das PDQM-Signal in Reaktion auf einen Low-Pegel des Datenbestätigungs-Signals PDS um eine Taktperiode verzögert und das verzögerte Signal PDQM in Reaktion auf einen Low-Pegel des Taktsignals zugeführt und das zugeführte Signal PDQM als das PDQM_F-Signal in Reaktion auf einen High-Pegel des Taktsignals erzeugt. Zusätzlich wird von diesem Schaltkreis das Maskierungs-Steuersignal PDQM in Reaktion auf einen High-Pegel des Datenbestätigungs-Signals PDS zugeführt und das zugeführte Signal PDQM in Reaktion auf einen Low-Pegel des Datenbestätigungs-Signals übertragen. Außerdem wird von diesem Schaltkreis das zugeführte PDQM_Signal in Reaktion auf einen Low-Pegel des Taktsignals PCLK zugeführt und das zugeführte Signal PDQM als das PDQM_S-Signal in Reaktion auf einen High-Pegel des Taktsignals PCLK übertragen. Der aus 1 ersichtliche PDATA_F-/PDATA_S-Signal-Generator 32 weist im wesentlichen denselben Aufbau wie der PDQM_F-/PDQM_S-Signal-Generator 24, wie auf 4 ersichtlich und oben beschrieben, auf. D.h., der PDATA_F-/PDATA_S-Signal-Generator 32 überträgt die bei einem Low-Pegel des Datenbestätigungs-Signals PDS eingegebenen Daten als PDATA_F-Signal in Reaktion auf das Taktsignal und die bei einem High-Pegel des Datenbestätigungs-Signals PDS eingegebenen Daten als PDATA_S-Signal in Reaktion auf das Taktsignal. Außerdem erzeugt er die Signale PDATA_F und PDATA_S als die Signale PDATA_E und PDATA_O entsprechend der Spalten-Adresse CA1.

Aus 5 ist ein schematisches Blockschaltbild einer Ausführungsform des PDQM_E-/PDQM_O-Signal-Generators 30 aus 1 ersichtlich, welcher Inverter I42, I43 und I44, UND-Gatter AND1, AND2, AND3 und AND4, NOR-Gatter NOR1 und NOR2 aufweist. Im Betrieb erzeugen die UND-Gatter AND1 und AND3 die Signale PDQM_F und PDQM_S in Reaktion auf einen Low-Pegel des Spalten-Rdress-Signals CA1. Die UND-Gatter AND2 und AND4 erzeugen die Signale PDQM_S bzw. PDQM_F in Reaktion auf einen High-Pegel des Spalten-Adress-Signals. Daraufhin führen der NOR-Gatter NOR1 und der Inverter I43 eine ODER-Operation der Ausgangs-Signale der UND-Gatter AND1 und AND2 aus und erzeugen das Ausgangs-Signal des Inverters I43 als das PDQM_E-Signal. Das NOR-Gatter NOR2 und der Inverter I44 führen eine ODER-Operation der Ausgangs-Signale der UND-Gatter AND3 und AND4 aus und erzeugen das Ausgangs-Signal des Inverters I44 als das PDQM_O-Signal. Daher erzeugt der aus 5 ersichtliche Schaltkreis die Signale PDQM_F und PDQM_S als die Signale PDQM_E bzw. PDQM_O für den Fall, in welchem das Spalten-Adress-Signal CA1 einen Low-Pegel aufweist und erzeugt diese als die Signale PDQM_O und PDQM_E in dem Fall, in welchem das Spalten-Adress-Signal CA1 einen High-Pegel aufweist.

Aus 6 sind die zeitlichen Signal-Verläufe ersichtlich, wodurch der Schreibdaten-Maskierungs-Betrieb einer Ausführungsform einer Halbleiter-Speichervorrichtung nach der Erfindung für den Fall ersichtlich ist, in welchem die Datenblock-Länge 8 ist und die Schreibdaten D5, D8 maskiert sind. Der invertierte Schreib-Befehl WEB wird an der steigenden Flanke des Taktsignals CLK angelegt und danach wird das Datenbestätigungs-Signal DS während des Low-Pegel-Intervalls des Taktsignals CLK. Das Signal DS weist dieselbe Periode wie das Taktsignal CLK auf und wiederholt sich halb so oft, wie die Datenblock-Länge. D.h., wie aus 6 ersichtlich, wird das Datenbestätigungs-Signal DS viermal erzeugt. Inzwischen werden die Daten D1 bis D8 aufeinanderfolgend an den steigenden und fallenden Flanken des Datenbestätigungs-Signals DS eingegeben und die erste Adresse CA1~CAn wird gleichzeitig mit dem Eingeben des invertierten Schreib-Befehls eingegeben. Wie aus 6 ersichtlich, wird vermieden, dass die Daten D5 und D8 geschrieben werden, da das Maskierungs-Steuersignal DM anliegt, wenn die Daten D5 und D8 eingegeben werden. Zusätzlich ist aus 6 ersichtlich, dass der Adress-Zähler 26 die Datenblock-Spalten-Adresse schrittweise erhöht.

Nachfolgend wird der Schreibdaten-Maskierungs-Betrieb der erfindungsgemäßen Speichervorrichtung entsprechend dem Taktzyklus beim Eingeben der Signale CL, WEB, DS, DQ, DM, CR1~CAn näher erläutert.

Während des ersten Zyklus (I) wird das Steuersignal PWA1 mit dem invertierten Schreib-Befehl WEB erzeugt. Während des zweiten Zyklus (II) wird das gepufferte Maskierungs-Steuersignal PDQM und das gepufferte Datensignal PDATA von dem PDQM_F-/PDQM_S-Signal-Generator 28 bzw. dem PDATA_F-/PDATA_S-Signal-Generator 32 zugeführt in Reaktion auf das gepufferte Datenbestätigungs-Signal PDS bzw. in Reaktion auf das gepufferte Taktsignal PCLK ausgegeben.

Im dritten Zyklus (III) erzeugt der PDATA_F-/PDATA_S-Signal-Generator 32 die Daten D1 als das PDATA_F-Signal und die Daten D2 als das PDATA S-Signal. Da das Spalten-Adress-Signal CA1 einen Low-Pegel aufweist, erzeugt der PDATA_E-/PDATA O-Signal-Generator 34 die Signale PDATA_F bzw. PDATA_S als die Signale PDATA_E bzw. PDATA_O. Der Adress-Steuersignal-Generator 24 erzeugt das Signal PWA2 und die in dem Adressregister 22 zugeführte externe Adresse wird als Adresse CPPCA1~CPPCAn zum Auswählen der ersten Spaltenauswahl-Signale CSL_E, CSL_O in Reaktion auf das Steuersignal PWA2 erzeugt. Der PDQM_F-/PDQM_S-Signal-Generator 28 erzeugt die Signale PDQM_F bzw. PDQM_S bei einem Low-Pegel während der PDQM_E-/PDQM_O-Signal-Generator 30 die Signale PDQM_E bzw. PDQM_O bei einem Low-Pegel erzeugt. Da beide Signale PDQM_E und PDQM_O Low-Pegel aufweisen, decodieren der geradzahlige Spalten-Decoder und der ungeradzahlige Spalten-Decoder 36 die Adresse CPPCA1~CPPCAn und erzeugen die Spaltenauswahl-Signale CSL_E1 bzw. CSL_O1. Daher werden die Daten D1 und D2 entsprechend den Spaltenauswahl-Signalen in die geradzahligen bzw. die ungeradzahligen Speicherzellen-Blöcke geschrieben.

Während des vierten Takts (IV), werden die Daten D3 und D4 in die geradzahligen und ungeradzahligen Speicherzellen-Blöcke durch Ausführen der gleichen Operation wie während des dritten Takts (III) geschrieben. In diesem Fall erhöht der interne Adress-Generator 27 die Adresse und erzeugt die erhöhte Adresse (CPPCA1~CPPCAn) + 1 und der geradzahlige und ungeradzahlige Spalten-Decoder 36 ermöglicht zweite Spalten-Auswahl-Signale CSL_E2 und CSL_O2 entsprechend der Adresse (CPPCA1~CPPCAn) + 1.

Im fünften Takt (V) erzeugt der PDQM_F-/PDQM_S-Signal-Generator 28 das PDQM_F-Signal mit High-Pegel und das PDQM_S mit Low-Pegel während der PDQM_E-/PDQM_O-Signal-Generator 30 das PDQM_E-Signal mit High-Pegel und das PDQM_O-Signal mit Low-Pegel auf einen Low-Pegel der Spalten-Adresse CA1 hin erzeugt. Der interne Adress-Generator 27 erzeugt die Adressen (CPPCA1~CPPCAn) + 2, so dass der geradzahlige Spalten-Decoder zum Vermeiden des Erzeugens von Spaltenauswahl-Signalen CSL_E3 gesperrt ist und der ungeradzahlige Decoder das Spaltenauswahl-Signal CSL_O3 erzeugt. Daher werden die Daten D5, welche in den geradzahligen Speicherzellen-Block eingegeben werden, maskiert, während die Daten D6 geschrieben werden, welche in den ungeradzahligen Speicherzellen-Block eingegeben werden. In dem Zeit-Ablaufdiagramm sind die maskierten Daten D5 schattiert dargestellt, bei welchen das Schreiben vermieden ist.

Im sechsten Takt (VI) erzeugt der PDQM_F-/PDQM_S-Signal-Generator das PDQM_F-Signal mit Low-Pegel und das PDQM_S-Signal mit High-Pegel während der PDQM_E-/PDQM_O-Signal-Generator 30 das Signal PDQM_E mit Low-Pegel und das PDQM_O-Signal mit High-Pegel auf einen Low-Pegel der Spalten-Adresse CA1 hin erzeugt. Der interne Adress-Generator 27 erzeugt die Adresse (CPPCA1~CPPCAn) + 3, so dass der geradzahlige Spalten-Decoder das Spaltenauswahl-Signal CSL_E4 erzeugt und der ungeradzahlige Spalten-Decoder gesperrt ist, so dass er kein Spaltenauswahl-Signal CSL_O4 erzeugt. Daher werden die in den geradzahligen Speicherzellen-Block eingegebenen Daten D7 geschrieben und die in den ungeradzahligen Speicherzellen-Block eingegebenen Daten werden nicht geschrieben. In dem zeitlichen Ablaufdiagramm sind die nicht geschriebenen Daten D8 schattiert dargestellt.

Aus 7 ist ein zeitliches Ablaufdiagramm, ähnlich dem aus 6 ersichtlich, jedoch weist die Spalten-Adresse CA1 einen High-Pegel auf. Da die Spalten-Adresse CA1 einen High-Pegel aufweist, erzeugt der PDQM_E-/PDQM_O-Signal-Generator 30 das PDQM_F und PDQM_S-Signal als das PDQM_O- bzw. das PDQM_E-Signal während der PDATA_E-/PDATA_O-Signal-Generator 34 die Signale PDATA_F und PDATA_S als die Signale PDATA_O bzw. PDATA_E überträgt. Daher werden die Daten D1, D2 und D6 in die geradzahligen Speicherzellen-Blöcke geschrieben, während die Daten D8 nicht geschrieben werden. Zusätzlich werden die Daten D1, D3 und D7 in die geradzahligen Speicherzellen-Blöcke geschrieben, während die Daten D5 nicht geschrieben werden.

Erfindungsgemäß wird eine Halbleiter-Speichervorrichtung geschaffen, welche extern eingegebene Maskierungs-Steuersignale als erste und zweite Maskierungs-Steuersignale erzeugt, welche mit dem Datenbestätigungs-Signal synchronisiert sind und die ersten und zweiten Maskierungs-Steuersignale in dieser Anordnung oder in umgekehrter Anordnung in Reaktion auf das extern eingegebene Spalten-Adress-Signal ausgibt. Dementsprechend können erfindungsgemäß in die geradzahligen oder ungeradzahligen Speicherzellen-Blöcke eingegebene Daten selektiv maskiert werden.

Claims

Halbleiter-Speichervorrichtung mit einer Speicherzellen-Anordnung mit einem Geradzahlige- bzw. -Ungeradzahlige Speicherzellen-Block (38) zum Speichern eines geradzahligen Datensatzes (PDATA_E) bzw. eines ungeradzahligen Datensatzes (PDATA_O) in Reaktion auf geradzahlige (CSL_E1, ... CSL_Ek) bzw. ungeradzahlige (CSL_O1, ... CSL_Ok) Spaltenauswahl-Signale; einem Adress-Generator (27) zum Erzeugen interner Spalten-Adressen (CPPCA1~CPPCAn) in Reaktion auf eine Spalten-Adresse mit mehreren Bits; einem Geradzahlige-und-Ungeradzahlige-Spalten-Decoder (36) zum Decodieren der internen Spalten-Adressen (CPPCA1~CPPCAn) und zum Erzeugen der geradzahligen (CSL_E1, ... CSL_Ek) bzw. ungeradzahligen (CSL_E1, ... CSL_Ek) Spaltenauswahl-Signale, mittels welcher in Reaktion auf geradzahlige (PDQM_E) bzw. ungeradzahlige (PDQM_O) Maskierungs-Steuersignale der geradzahlige (PDATA_E) bzw. der ungeradzahlige (PDATA_O) Datensatz geschrieben oder aus dem Geradzahligen- bzw. -ungeradzahligen-Speicherzellen-Block (38) gelesen wird, wobei das Geradzahlige-Maskierungs-Steuersignal (PDQM_E) ein Signal zum Maskieren eines Datensatzes ist, welcher in den Geradzahligen-Speicherzellen-Block (38) zu schreiben ist, und wobei das ungeradzahlige Maskierungs-Steuersignal (PDQM_O) ein Signal zum Maskieren eines Datensatzes ist, welcher in den Ungeradzahligen-Speicherzellen-Block (38) zu schreiben ist; einem Erstes- und Zweites Maskierungs-Steuersignal-Generator (28) zum Erzeugen erster Maskierungs-Steuersignale (PDQM_F) bzw. zweiter Maskierungs-Steuersignale (PDQM_S) in Reaktion auf ein Taktsignal (PCLK) mittels Verzögerns eines primären Maskierungs-Steuersignals (PDQM) bei einem ersten Zustand bzw. einem zweiten Zustand eines Datenbestätigungs-Signals (PDS), wobei der erste Zustand ein erster Logikpegel und der zweite Zustand ein zweiter Logikpegel ist, der dem ersten Logikpegel entgegengesetzt ist, wobei das Datenbestätigungs-Signal (PDS) die gleiche Frequenz wie das Taktsignal (PCLK) hat, welches mit einem externen Systemtakt (CLK) synchronisiert ist, aber um eine vorgegebene Zeit verzögert ist; einem Geradzahliges-und-Ungeradzahliges-Maskierungs-Steuersignal-Generator (30), welcher mittels Verwendens der ersten Maskierungs-Steuerungssignale (PDQM_F) die geradzahligen Maskierungs-Steuersignale (PDQM_E) bzw. mittels Verwendens der zweiten Maskierungs-Steuerungssignale (PDQM_S) die ungeradzahligen Maskierungs-Steuersignale (PDQM_S) erzeugt, wenn eine vorbestimmte Adresse ein erster Zustand ist, und welcher in invertierter Weise dazu mittels Verwendens der ersten Maskierungs-Steuerungssignale (PDQM_F) die ungeradzahligen Maskierungs-Steuersignale (PDQM_O) bzw. mitte1s Verwendens der zweiten Maskierungs-Steuerungssignale (PDQM_S) die geradzahligen Maskierungs-Steuersignale (PDQM_E) erzeugt, wenn eine vorbestimmte Adresse ein zweiter Zustand ist, wobei die geradzahligen (PDQM_E) bzw. die ungeradzahligen Maskierungs-Steuersignale (PDQM_O) Eingangssignale für den Geradzahlige- bzw. -Ungeradzahlige-Spalten-Decoder (36) sind, um die geradzahligen (CSL_E1, ... CSL_Ek) oder die ungeradzahligen (CSL_O1, ... CSL_Ok) Spaltenauswahl-Signale zu sperren; einem Erste-und-Zweite-Datensatz-Generator (32) zum Erzeugen eines ersten Datensatzes (PDATA_F) bzw. eines zweiten Datensatzes (PDATA_S) mittels Verzögerns von Eingangsdaten (PDATA) in Reaktion auf ein Taktsignal (PCLK) während des ersten Zustandes bzw. des zweiten Zustandes des Datenbestätigungs-Signals (PDS); und einem Geradzahliger-und-Ungeradzahliger-Datensatz-Generator (34) zum Erzeugen eines geradzahligen Datensatzes (PDAT_E) mittels Verwendens des ersten Datensatzes (PDATA_F) bzw. eines ungeradzahligen Datensatzes (PDAT_O) mittels Verwendens des zweiten Datensatzes (PDATA_S), wenn das vorbestimmte Adresssignal der erste Zustand ist, und in invertierter Weise zum Erzeugen des geradzahligen Datensatzes (PDAT_E) mittels Verwendens der zweiten Datensatzes (PDATA_S) bzw. des ungeradzahligen Datensatzes (PDATA_O) mittels Verwendens des ersten Datensatzes (PDATA_F), wenn das vorbestimmte Adresssignal ein zweiter Zustand ist, wobei in Reaktion auf den Zustand der vorbestimmten Adresse der ungeradzahlige Datensatz (PDATA_F) in den Ungeradzahlige-Speicherzellen-Block (38) und der Geradzahlige-Datensatz (PDAT_S) in den Geradzahlige-Speicherzellen-Block (38) bzw. umgekehrt geschrieben werden kann.
Halbleiter-Speichervorrichtung nach Anspruch 1, wobei die Eingangsdaten sowohl mit der steigenden Flanke als auch mit der fallenden Flanke des Datenbestätigungs-Signals eingebbar sind.
Halbleiter-Speichervorrichtung nach Anspruch 1, wobei der Erstes-und-Zweites-Maskierungs-Steuersignal-Generator (28) aufweist: einen ersten Schaltkreis zum Verzögern des primären Maskierungs-Steuersignals (PDQM) in Reaktion auf das Datenbestätigungs-Signal (PDS) im ersten Zustand; einen zweiten Schaltkreis zum Verzögern des primären Maskierungs-Steuersignals (PDQM) in Reaktion auf das Datenbestätigungs-Signal (PDS) im zweiten Zustand; einen ersten Maskierungs-Steuersignal-Übertragungs-Schaltkreis zum Verzögern des Ausgangssignals des ersten Schaltkreises in Reaktion auf das Taktsignal (PCLK) im ersten Zustand und zum Übertragen der verzögerten Daten als erstes Maskierungs-Steuersignal (PDQM_F) in Reaktion auf das Taktsignal (PCLK) im zweiten Zustand; und einen zweiten Maskierungs-Steuersignal-Übertragungs-Schaltkreis zum Verzögern des Ausgangssignals des zweiten Schaltkreises in Reaktion auf das Taktsignal (PCLK) im ersten Zustand und zum Übertragen der verzögerten Daten als zweites Maskierungs-Steuersignal (PDQM_S) in Reaktion auf das Taktsignal (PCLK) im zweiten Zustand.
Halbleiter-Speichervorrichtung nach Anspruch 3, wobei der erste Schaltkreis aufweist: ein erstes CMOS-Übertragungs-Gatter (C8) zum Übertragen des invertierten Signals des Maskierungs-Steuersignals (PDQM) in Reaktion auf das Datenbestätigungs-Signal (PDS) im ersten Zustand; ein erstes Latch (L7) zum Invertieren und Verzögern des Ausgangssignals des ersten CMOS-Übertragungs-Gatters (C8); ein zweites CMOS-Übertragungs-Gatter (C9) zum Übertragen des Ausgangssignals des ersten Latches (L7) in Reaktion auf das Datenbestätigungs-Signal (PDS) im zweiten Zustand; ein zweites Latch (L8) zum Invertieren und Verzögern des Ausgangssignals des zweiten CMOS-Übertragungs-Gatters (C9); ein drittes CMOS-Übertragungs-Gatter (C10) zum Übertragen des Ausgangssignals des zweiten Latches (L8) in Reaktion auf das Datenbestätigungs-Signal (PDS) im ersten Zustand; und ein drittes Latch (L9) zum Invertieren und Verzögern des Ausgangs-Signals des dritten CMOS-Übertragungs-Gatters (C10).
Halbleiter-Speichervorrichtung nach Anspruch 3, wobei der zweite Schaltkreis aufweist: ein viertes CMOS-Übertragungs-Gatter (C13) zum Übertragen des Maskierungs-Steuersignals (PDQM) in Reaktion auf das Datenbestätigungs-Signal (PDS) im zweiten Zustand; ein viertes Latch (L12) zum Invertieren und Verzögern des Ausgangssignals des vierten CMOS-Übertragungs-Gatters (C13); ein fünftes CMOS-Übertragungs-Gatter (C14) zum Übertragen des Ausgangssignals des vierten Latches (L12) in Reaktion auf das Datenbestätigungs-Signal (PDS) im ersten Zustand; und ein fünftes Latch (L13) zum Invertieren und Verzögern des Ausgangssignals des fünften CMOS-Übertragungs-Gatters (C13).
Halbleiter-Speichervorrichtung nach Anspruch 4, wobei der erste Maskierungs-Steuersignal-Übertragungs-Schaltkreis aufweist: ein sechstes CMOS-Übertragungs-Gatter (C11) zum Übertragen des Ausgangssignals des dritten Latches (L9) in Reaktion auf das Taktsignal (PCLK) im ersten Zustand; ein sechstes Latch (L10) zum Invertieren und Verzögern des Ausgangssignals des sechsten CMOS-Übertragungs-Gatters (C11); ein siebtes CMOS-Übertragungs-Gatter (C12) zum Übertragen des Ausgangssignals des sechsten Latches (L10) in Reaktion auf das Taktsignal (PCLK) im zweiten Zustand; und ein siebtes Latch (L11) zum Invertieren und Verzögern des Ausgangssignals des siebten CMOS-Übertragungs-Gatters (C12).
Halbleiter-Speichervorrichtung nach Anspruch 5, wobei der zweite Maskierungs-Steuersignal-Übertragungs-Schaltkreis aufweist: ein achtes CMOS-Übertragungs-Gatter (C15) zum Übertragen des Ausgangssignals des fünften Latches (L13) in Reaktion auf das Taktsignal (PCLK) im ersten Zustand; ein achtes Latch (L14) zum Invertieren und verzögern des Ausgangssignals des achten CMOS-Übertragungs-Gatters (C15); ein neuntes CMOS-Übertragungs-Gatter (C16) zum Übertragen des Ausgangssignals des achten Latches (L14) in Reaktion auf das Taktsignal (PCLK) im zweiten Zustand; und ein neuntes Latch (L15) zum Invertieren und Verzögern des Ausgangssignals des neunten CMOS-Übertragungs-Gatters (C16).
Halbleiter-Speichervorrichtung nach Anspruch 1, wobei der Erste-und-Zweite-Datensatz-Generator (32) aufweist: einen dritten Schaltkreis zum Verzögern der Eingangsdaten (PDATA) in Reaktion auf das Datenbestätigungs-Signal (PDS) im ersten Zustand; einen vierten Schaltkreis zum Verzögern der Eingangsdaten (PDATA) in Reaktion auf das Datenbestätigungs-Signal (PDS) im zweiten Zustand und zum Erzeugen verzögerter Daten in Reaktion auf das Datenbestätigungs-Signal (PDS) im ersten Zustand; einen ersten Datenübertragungs-Schaltkreis zum Verzögern des Ausgangssignals des dritten Schaltkreises in Reaktion auf das Taktsignal (PCLK) im ersten Zustand und zum Übertragen der verzögerten Daten (PDATA) als die ersten Daten (PDATA_F); und einen zweiten Datenübertragungs-Schaltkreis zum Verzögern des Ausgangssignals des vierten Schaltkreises in Reaktion auf das Taktsignal (PCLK) im ersten Zustand und zum Übertragen der verzögerten Daten (PDATA) als die zweiten Daten (PDATA_S).
Halbleiter-Speichervorrichtung mit: einer Speicherzellen-Anordnung mit einem Geradzahlige- bzw. -Ungeradzahlige-Speicherzellen-Block zum Speichern eines geradzahligen bzw. ungeradzahligen Datensatzes in Reaktion auf entsprechende geradzahlige bzw. ungeradzahlige Spaltenauswahl- Signale; einem Adress-Generator zum Erzeugen interner Spalten-Adressen in Reaktion auf Spalten-Adressen mit mehreren Bits; einem Geradzahlige-und-Ungeradzahlige-Spalten-Decoder zum Decodieren der internen Spalten-Adressen und zum Erzeugen von geradzahligen bzw. ungeradzahligen Spaltenauswahl-Signalen in Reaktion auf geradzahlige bzw. ungeradzahlige Maskierungs-Steuersignale; einem Geradzahliges-und-Ungeradzahliges Maskierungs-Steuersignal-Generator zum verzögern eines Maskierungs-Steuersignals in einem ersten bzw. zweiten Zustand eines Datenbestätigungs-Signals, welcher ein erstes bzw. ein zweites Maskierungs-Steuersignal in Reaktion auf ein Taktsignal erzeugt und welcher in Reaktion auf die Spalten-Adressen das geradzahlige bzw. das ungeradzahlige Maskierungs-Steuersignal mittels Verwendens des ersten bzw. des zweiten Maskierungs-Steuersignal oder umgekehrt ausgibt, wobei der erste Zustand ein Logikpegel ist und der zweite Zustand ein zweiter Logikpegel ist, der dem ersten Logikpegel entgegengesetzt ist, und wobei das geradzahlige bzw. das ungeradzahlige Maskierungs-Steuersignal den Geradzahlige-und-Ungeradzahlige-Spalten-Decoder sperren können; und einem Geradzahliger- bzw. -Ungeradzahliger Datensatz-Generator zum Verzögern der Eingangsdaten im ersten bzw. zweiten Zustand des Datenbestätigungs-Signals, welcher in Reaktion auf das Taktsignal einen ersten bzw. zweiten Datensatz erzeugt und welcher in Reaktion auf die Spalten-Adressen einen geradzahligen Datensatz basierend auf dem ersten Datensatz bzw. einen ungeradzahligen Datensatz basierend auf dem zweiten Datensatz, oder umgekehrt, ausgibt, wobei der erste Datensatz in den Geradzahlige-Speicherzellen-Block und der zweite Datensatz in den Ungeradzahlige-Speicherzellen-Block bzw. der erste Datensatz in den Ungeradzahlige-Speicherzellen-Block und der zweite Datensatz in den Geradzahlige-Speicherzellen-Block geschrieben werden kann.
Halbleiter-Speichervorrichtung nach Anspruch 9, wobei der Geradzahliges-und-Ungeradzahliges-Maskierungs-Steuersignal- Generator aufweist: einen ersten Schaltkreis zum Verzögern des Maskierungs-Steuersignals in Reaktion auf das Datenbestätigungs-Signal im ersten Zustand; einen zweiten Schaltkreis zum Verzögern des Maskierungs-Steuersignals in Reaktion auf das Datenbestätigungs-Signal im zweiten Zustand und zum Übertragen des verzögerten Maskierungs-Steuersignals in Reaktion auf das Datenbestätigungs-Signal im ersten Zustand; einen ersten Maskierungs-Steuersignal-Übertragungs-Schaltkreis zum Verzögern des Ausgangssignals des ersten Schaltkreises in Reaktion auf das Taktsignal im ersten Zustand und zum Übertragen der verzögerten Daten als erstes Maskierungs-Steuersignal in Reaktion auf das Taktsignal im zweiten Zustand; einen zweiten Maskierungs-Steuersignal-Übertragungs-Schaltkreis zum Verzögern des Ausgangssignals des zweiten Schaltkreises in Reaktion auf das Taktsignal im ersten Zustand und zum Übertragen der verzögerten Daten als zweites Maskierungs-Steuersignal in Reaktion auf das Taktsignal und einen Geradzahliges-und-Ungeradzahliges-Maskierungs-Steuersignal-Generator zum Erzeugen des geradzahligen bzw. des ungeradzahligen Maskierungs-Steuersignals mittels Verwendens des ersten bzw. des zweiten Maskierungs-Steuersignal in Reaktion auf einen ersten Zustand der Spalten-Adresse oder mittels Verwendens des zweiten bzw. des ersten Maskierungs-Steuersignals in umgekehrter Weise gemäß einem zweiten Zustand der Spalten-Adresse.
Halbleiter-Speichervorrichtung nach Anspruch 9, wobei der Geradzahliger- bzw. Ungeradzahliger-Datensatz-Generator aufweist einen dritten Schaltkreis zum Verzögern von Daten in Reaktion auf das Datenbestätigungs-Signal im ersten Zustand; einen vierten Schaltkreis zum Verzögern der Eingangsdaten in Reaktion auf das Datenbestätigungs-Signal im zweiten Zustand und zum Erzeugen verzögerter Daten in Reaktion auf das Datenbestätigungs-Signal im ersten Zustand; einen ersten Datenübertragung-Schaltkreis zum Verzögern des Ausgangs-Signals des dritten Schaltkreises in Reaktion auf das Taktsignal im ersten Zustand und zum Übertragen der verzögerten Daten als dritte Daten in Reaktion auf das Taktsignal im zweiten Zustand; einen zweiten Datenübertragung-Schaltkreis zum Verzögern des Ausgangssignals des vierten Schaltkreises in Reaktion auf das Taktsignal im ersten Zustand und zum Übertragen der verzögerten Daten als vierte Daten in Reaktion auf das Taktsignal im zweiten Zustand; und einen geradzahligen und ungeradzahligen Datenübertragungs-Schaltkreis zum Liefern der ersten und zweiten Daten als geradzahlige bzw. ungeradzahlige Daten in Reaktion auf die Spalten-Adresse im ersten Zustand oder als ungeradzahlige bzw. geradzahlige Daten in Reaktion auf die Spalten-Adresse im zweiten Zustand.
Schreibdaten-Maskierungsverfahren für eine Halbleiter-Speichervorrichtung, welche eine Speicherzellen-Anordnung mit Geradzahlige-und-Ungeradzahlige-Speicherzellen-Blöcken zum Speichern eines geradzahligen Datensatzes bzw. eines ungeradzahligen Datensatzes in Reaktion auf geradzahlige bzw. ungeradzahlige Spaltenauswahl-Signale, einen Adress-Generator zum Erzeugen interner Spalten-Adressen in Reaktion auf eine Spalten-Adresse mit mehreren Bits und einen Geradzahligen-und-Ungeradzahligen-Spalten-Decoder zum Decodieren der internen Spalten-Adressen und zum Erzeugen von geradzahligen bzw. ungeradzahligen Spaltenauswahl-Signalen in Reaktion auf ein geradzahliges und ein ungeradzahliges Maskierungs-Steuersignal aufweist, wobei das Verfahren folgende Schritte aufweist: Empfangen eines primären Maskierungs-Steuersignals in Reaktion auf ein Datenbestätigungs-Signal, welches einen ersten Zustand und einen zweiten Zustand hat, wobei der erste Zustand ein Logikpegel ist und der zweite Zustand ein zweiter Logikpegel ist, der dem ersten Logikpegel entgegengesetzt ist, und Erzeugen eines ersten Maskierungs-Steuersignals bzw. zweiten Maskierungs-Steuersignals in Reaktion auf ein Taktsignal sowie Empfangen von Daten in Reaktion auf das Datenbestätigungs-Signal, welches zum Erzeugen erster bzw. zweiter Datensätze in Reaktion auf ein Taktsignal den ersten bzw. den zweiten Zustand aufweist; und Erzeugen des geradzahligen Maskierungs-Steuerungssignals mittels Verwendens des ersten Maskierungs-Steuersignals und des ungeradzahligen Maskierungs-Steuersignals mittels Verwendens des zweiten Maskierungs-Steuersignals, bzw. in invertierter Weise dazu Erzeugen des geradzahligen Maskierungs-Steuersignals mittels Verwendens des zweiten Maskierungs-Steuersignals und des ungeradzahligen Maskierungs-Steuersignals mittels Verwendens des ersten Maskierungs-Steuersignals in Reaktion auf die Spalten-Adresse sowie Erzeugen von geradzahligen bzw. ungeradzahligen Datensätzen mittels Verwendens der ersten bzw. der zweiten Datensätze oder umgekehrt mittels Verwendens der zweiten bzw. der ersten Datensätze in Reaktion auf die Spalten-Adresse.