JP2001067871A - 半導体メモリ装置及びライトデータマスキング方法 - Google Patents

半導体メモリ装置及びライトデータマスキング方法

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Abstract

(57)【要約】 （修正有） 【課題】一つのマスキング制御信号を利用してマスキン
グ動作を実行する半導体メモリ装置であって、アドレス
情報を利用して偶数番号目、奇数番号目ライトデータを
そのまま、または、入れ替えてライトマスキングするこ
とができる半導体メモリ装置を提供する。 【解決手段】第１、第２データを貯蔵するための偶数番
号目及び奇数番号目メモリセルアレーブロック、偶数番
号目及び奇数番号目コラムデコーダ、複数ビットのコラ
ムアドレスのうち１ビットのコラムアドレスに応答して
第３、４マスキング制御信号をそのまま、または、入れ
替えて偶数番号目及び奇数番号目コラムデコーダに各々
印加するための第１、２マスキング制御信号発生回路、
及び１ビットのコラムアドレスに応答して第３、４デー
タをそのまま、または、入れ替えて前記偶数番号目及び
奇数番号目メモリセルアレーブロックに各々印加するた
めの第１、２データ発生回路で構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、特に、ライトマスキング動作時に一つのマスキ
ング制御信号を利用してライトマスキング動作を実行
し、アドレス情報を利用して偶数番号目及び奇数番号目
メモリセルアレーに入力されるデータを各々マスキング
することができる半導体メモリ装置及びこの装置のライ
トデータマスキング方法に関する。
【０００２】
【従来の技術】半導体メモリ装置のうち同期型ＤＲＡＭ
(ＳＤＲＡＭ;ｓｙｎｃｈｒｏｎｏｕｓＤＲＡＭ）は、外
部から入力されるクロック信号に応答して動作を実行す
る半導体メモリ装置である。したがって、非同期型ＤＲ
ＡＭ(ａｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ)に比べて高
速動作を実行することができる。このような同期型ＤＲ
ＡＭの出現は、半導体メモリ装置を備えるシステムの高
速化を可能にする。
【０００３】しかし、従来のＳＤＲＡＭは、外部から入
力されるクロック信号の上昇エッジまたは下降エッジに
応答してデータを入出力するので、一つのクロックサイ
クル内に一つのデータのみを入出力できる。
【０００４】このようなＳＤＲＡＭは、従来のＤＲＡＭ
に比べてデータ伝送速度が改善されるが、システムがよ
り一層高速化されると、そのシステムの速度に追随する
ことができないという問題点が生じるようになった。
【０００５】このようなＳＤＲＡＭの問題点を解決する
ためにリード、ライト動作時にクロック信号の周期と同
一の周期を有するデータストローブ信号の上昇エッジと
下降エッジとでデータ入出力動作を実行する同期型半導
体メモリ装置が出現した。この装置は、一つのクロック
周期に２個のデータの入出力が可能であって、ダブルデ
ータレート(ＤＤＲ;ｄｏｕｂｌｅ ｄａｔａ ｒａｔ
ｅ)ＳＤＲＡＭと呼ばれる。すなわち、この装置は、従
来のＳＤＲＡＭのデータ伝送速度の２倍のデータ伝送速
度を有するため、高速のシステムに適している。
【０００６】このようなＤＤＲ ＳＤＲＡＭは、メモリ
セルアレーの構成及びデータアクセス方法が従来のＳＤ
ＲＡＭのメモリセルアレーの構成及びデータアクセス方
法と相異する。
【０００７】すなわち、ＤＤＲ ＳＤＲＡＭは、メモリ
セルアレーブロックが偶数番号目メモリセルアレーブロ
ックと奇数番号目メモリセルアレーブロックに分けられ
て構成されており、偶数番号目メモリセルアレーブロッ
クのメモリセルをアクセスするための偶数番号目コラム
選択信号を発生するための偶数番号目コラムデコーダと
奇数番号目メモリセルアレーブロックのメモリセルをア
クセスするための奇数番号目コラム選択信号を発生する
ための奇数番号目コラムデコーダを備えている。そし
て、データストローブ信号に応答して１クロックサイク
ル内に二セットのデータを入力して、その二セットのデ
ータは、偶数番号目コラムデコーダと奇数番号目コラム
デコーダにより発生された偶数番号目及び奇数番号目コ
ラム選択信号により同時にアクセスされて偶数番号目メ
モリセルアレーブロックと奇数番号目メモリセルアレー
ブロックのメモリセルアレーに同時にライトされる。
【０００８】このようなＤＤＲ ＳＤＲＡＭは、偶数番
号目及び／又は奇数番号目メモリセルアレーブロックに
印加されるライトデータのうちライトすることを望まな
いデータがある場合に、このデータが偶数番号目及び／
又は奇数番号目メモリセルアレーブロックにライトでき
ないようにするためのライトデータマスキング機能を有
している。
【０００９】ところで、従来のＤＤＲ ＳＤＲＡＭのラ
イトデータマスキング動作は、偶数番号目及び／又は奇
数番号目メモリセルアレーブロックに印加されるデータ
をマスキングするためのマスキング制御信号を二つのピ
ンから入力することにより実行される。すなわち、従来
のＤＤＲ ＳＤＲＡＭは、データマスキング機能を実行
するために２個のピンを具備しなければならないという
欠点がある。
【００１０】そして、従来のＤＤＲ ＳＤＲＡＭは、偶
数番号目データについては偶数番号目メモリセルアレー
ブロックにのみ、奇数番号目データについては奇数番号
目メモリセルアレーブロックにのみライトすることがで
きるように構成されていて、偶数番号目データを奇数番
号目メモリセルアレーブロックにライトしたり、奇数番
号目データを偶数番号目メモリセルアレーブロックにラ
イトする動作を実行することができないという欠点があ
る。
【００１１】
【発明が解決しようとする課題】本発明の目的は、一つ
のマスキング制御信号を利用してライトマスキング動作
を実行し得る半導体メモリ装置であって、アドレス情報
を利用して偶数番号目、奇数番号目ライトデータをその
まま、または、入れ替えてライトマスキングすることが
できる半導体メモリ装置を提供することにある。
【００１２】本発明の他の目的は、前記目的を達成する
ための装置のライトデータマスキング方法を提供するこ
とにある。
【００１３】
【課題を解決するための手段】前記目的を達成するため
の本発明の半導体メモリ装置は、偶数番号目コラム選択
信号及び奇数番号目コラム選択信号に各々応答して第
１、２データを各々貯蔵するための偶数番号目及び奇数
番号目メモリセルアレーブロック、複数ビットのコラム
アドレスに反応してバーストコラムアドレスを発生する
ためのアドレス発生回路、第１、２マスキング制御信号
に各々応答して前記バーストコラムアドレスをデコーデ
ィングするための各々前記偶数番号目コラム選択信号及
び奇数番号目コラム選択信号を発生するための偶数番号
目及び奇数番号目コラムデコーダ、第１状態のデータス
トローブ信号に応答してマスキング制御信号をラッチし
てクロック信号に応答して第３マスキング制御信号を発
生し、第２状態のデータストローブ信号に応答して前記
マスキング制御信号をラッチして前記クロック信号に応
答して第４マスキング制御信号を発生し、前記複数ビッ
トのコラムアドレスのうち１ビットのコラムアドレスに
応答して前記第３、４マスキング制御信号をそのまま、
または、入れ替えて前記第１、２マスキング制御信号と
して発生するための第１、２マスキング制御信号発生手
段、及び前記第１状態のデータストローブ信号に応答し
て入力されるデータをラッチしてクロック信号に応答し
て第３データを発生し、前記第２状態のデータストロー
ブ信号に応答して入力されるデータをラッチして前記ク
ロック信号に応答して第４データを発生し、前記１ビッ
トのコラムアドレスに応答して前記第３、４データをそ
のまま、または、入れ替えて前記第１、２データとして
発生するための第１、２データ発生手段を備えたことを
特徴とする。
【００１４】前記他の目的を達成するための本発明の半
導体メモリ装置のライトデータマスキング方法は、偶数
番号目コラム選択信号及び奇数番号目コラム選択信号に
各々応答して第１、２データを各々貯蔵するための偶数
番号目及び奇数番号目メモリセルアレーブロック、複数
ビットのコラムアドレスを反応してバーストコラムアド
レスを発生するためのアドレス発生手段、及び第１、２
マスキング制御信号に各々応答して前記バーストコラム
アドレスをデコーディングして各々前記偶数番号目コラ
ム選択信号及び奇数番号目コラム選択信号を発生するた
めの偶数番号目及び奇数番号目コラムデコーダを含んだ
メモリセルアレーを備えた半導体メモリ装置のライトデ
ータマスキング方法において、第１状態のデータストロ
ーブ信号に応答してマスキング制御信号をラッチしてク
ロック信号に応答して第３マスキング制御信号を発生
し、第２状態のデータストローブ信号に応答して前記マ
スキング制御信号を受け入れて第３及び第４データを生
じるために前記クロック信号に応答して第４マスキング
制御信号として発生し、前記第１状態のデータストロー
ブ信号に応答して入力されるデータを受ける間にクロッ
ク信号に応答して第３及び第４データを各々発生するた
めの段階、及び前記複数ビットのコラムアドレス中１ビ
ットのコラムアドレスに応答して前記第３、４マスキン
グ制御信号をそのまま、または、入れ替えて前記第１、
２マスキング制御信号として発生し、前記１ビットのコ
ラムアドレスに応答して前記第３、４データをそのま
ま、または、入れ替えて前記第１、２データとして発生
するための段階を備えたことを特徴とする。
【００１５】
【発明の実施の形態】以下、添付された図面を参考とし
て本発明の好適な実施の形態に係る半導体メモリ装置及
びこの装置のライトデータマスキング方法を説明する。
【００１６】図１は、本発明の好適な実施の形態に係る
半導体メモリ装置のブロック図であり、この半導体メモ
リ装置は、アドレスバッファ１０、コマンドバッファ１
２、ＤＱＭバッファ１４、ＤＡＴＡ入力バッファ１６、
ＣＬＫバッファ１８、ＤＳバッファ２０、アドレス発生
回路５０、ＤＱＭ及びＤＡＴＡ制御回路５２、コラムデ
コーダ３６、及びメモリセルアレーブロック３８で構成
されている。
【００１７】アドレス発生回路５０は、アドレスレジス
ター２２、アドレス制御信号発生回路２４、アドレスカ
ウンター２６、及び内部アドレス発生回路２７で構成さ
れている。
【００１８】ＤＱＭ及びＤＡＴＡ制御回路５２は、ＰＤ
ＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号発生回路２８、ＰＤＱＭ＿
Ｅ、ＰＤＱＭ＿Ｏ信号発生回路３０、ＰＤＡＴＡ＿Ｆ、
ＰＤＡＴＡ＿Ｏ発生回路３２、及びＤＡＴＡ＿Ｅ、ＤＡ
ＴＡ＿Ｏ発生回路３４で構成されている。
【００１９】コラムデコーダ３６は、メモリセルアレー
ブロック３８の偶数番号目メモリセルアレーブロックの
コラム選択信号線を選択するためのコラム選択信号ＣＳ
Ｌ＿Ｅ１、ＣＳＬ＿Ｅ２、．．．、ＣＳＬ＿Ｅｋを発生
するための偶数番号目デコーダと、メモリセルアレーブ
ロック３８の奇数番号目メモリセルアレーブロックのコ
ラム選択信号線を選択するためのコラム選択信号ＣＳＬ
＿Ｏ１、ＣＬＳ＿Ｏ２、．．．、ＣＳＬ＿Ｏｋを発生す
るための奇数番号目デコーダとに分離されている。そし
て、メモリセルアレーブロック３８は、偶数番号目メモ
リセルアレーブロックと、奇数番号目メモリセルアレー
ブロックとで構成されている。
【００２０】図１で構成された回路の機能を説明する。
【００２１】バッファ１０、１２、１４、１６、１８、
２０は、外部から入力されるアドレスＣＡ１〜ＣＡｎ、
反転ライトコマンドＷＥＢ、マスキング制御信号ＤＱ
Ｍ、データＤＡＴＡ、クロック信号ＣＬＫ、及びデータ
ストローブ信号ＤＳを各々バッファリングして、バッフ
ァリングされたアドレスＰＣＡ１〜ＰＣＡｎ、ライトコ
マンドＰＷＥ、マスキング制御信号ＰＤＱＭ、データＰ
ＤＡＴＡ、クロック信号ＰＣＬＫ、及びデータストロー
ブ信号ＰＤＳを各々発生する。
【００２２】アドレスレジスター２２は、制御信号ＰＷ
Ａ１に応答してアドレスＰＣＡ１〜ＰＣＡｎをラッチし
て、制御信号ＰＷＡ２に応答してアドレスレジスター２
２にラッチされたアドレスＰＣＡ１〜ＰＣＡｎを最初内
部アドレスＣＰＰＣＡ１〜ＣＰＰＣＡｎとして内部アド
レス発生回路２７を通して出力する。
【００２３】アドレスカウンター２６は、制御信号ＰＷ
Ａ２に応答してイネーブルされ、クロック信号ＰＣＬＫ
に応答して開始アドレスからカウントされたアドレスを
内部アドレス発生回路２７を通してアドレスＣＰＰＣＡ
１〜ＣＰＰＣＡｎとして出力する。すなわち、アドレス
カウンター２６は、バースト長さ制御信号によりリセッ
トされ、バースト長さが８の場合には入力アドレスから
変化する３個のコラムアドレスを連続的に発生して、バ
ースト長さが１６の場合には入力アドレスから変化する
７個のコラムアドレスを連続的に発生する。
【００２４】アドレス制御信号発生回路２４は、信号Ｐ
ＷＥをラッチして制御信号ＰＷＡ１を発生して、クロッ
ク信号ＰＣＬＫに応答して制御信号ＰＷＡ１を遅延させ
て制御信号ＰＷＡ２を発生する。すなわち、制御信号Ｐ
ＷＡ２の発生時点は、データＰＤＡＴＡ＿Ｅ、ＰＤＡＴ
Ａ＿Ｏの発生時点に合せて調整される。
【００２５】ＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号発生回路
２８は、データストローブ信号ＰＤＳに応答してマスキ
ング制御信号ＰＤＱＭをラッチし、クロック信号ＰＣＬ
Ｋに応答して、そのラッチされた制御信号ＰＤＱＭがデ
ータストローブ信号ＰＤＳの“ロー”レベルで入力され
たのか“ハイ”レベルで入力されたのかに応じてマスキ
ング制御信号ＰＤＱＭ＿Ｆまたはマスキング制御信号Ｐ
ＤＱＭ＿Ｓを発生する。
【００２６】ＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号発生回路
３０は、カラムアドレスＣＡ１に応答して、偶数番号目
メモリセルアレーブロックに入力されるデータをマスキ
ングするための制御信号ＰＤＱＭ＿Ｅ及び奇数番号目メ
モリセルアレーブロックに入力されるデータをマスキン
グするための制御信号ＰＤＱＭ＿Ｏを発生する。
【００２７】ＰＤＡＴＡ＿Ｆ、ＰＤＡＴＡ＿Ｓ発生回路
３２は、データストローブ信号ＰＤＳに応答して入力デ
ータＰＤＡＴＡをラッチし、クロック信号ＰＣＬＫに応
答して、そのラッチされたデータがデータストローブ信
号ＰＤＳの“ロー”レベルで入力されたデータであれば
信号ＰＤＡＴＡ＿Ｆとして発生して、データストローブ
信号ＰＤＳの“ハイ”レベルで入力されたデータであれ
ば信号ＰＤＡＴＡ＿Ｓとして発生する。
【００２８】ＰＤＡＴＡ＿Ｅ、ＰＤＡＴＡ＿Ｏ発生回路
３４は、アドレスＣＡ１に応答して、ＤＡＴＡ＿Ｆ、Ｄ
ＡＴＡ＿Ｓを偶数番号目メモリセルアレーブロックに入
力されるデータＰＤＡＴＡ＿Ｅ、奇数番号目メモリセル
アレーブロックに入力されるデータＰＤＡＴＡ＿Ｏとし
て各々発生する。
【００２９】コラムデコーダ３６は、制御信号ＰＤＱＭ
＿Ｅ、ＰＤＱＭ＿Ｏに各々応答して内部アドレス発生回
路２７から出力されるアドレスＣＰＰＣＡ１〜ＣＰＰＣ
Ａｎをデコーディングしてコラム選択制御信号(ＣＳＬ
＿Ｅ１、ＣＳＬ＿Ｅ２、．．．、ＣＳＬ＿Ｅｋ)(ＣＳＬ
＿Ｏ１、ＣＳＬ＿Ｏ２、．．．、ＣＳＬ＿Ｏｎ)を各々
発生する。
【００３０】メモリセルアレーブロック３８は、コラム
選択制御信号(ＣＳＬ＿Ｅ１、ＣＳＬ＿Ｅ２、．．．、
ＣＳＬ＿Ｅｎ)(ＣＳＬ＿Ｏ１、ＣＳＬ＿Ｏ２、．．．、
ＣＳＬ＿Ｏｎ)に応答して選択されたメモリセルにデー
タＰＤＡＴＡ＿Ｅ、ＰＤＡＴＡ＿Ｏを各々ライトする。
すなわち、データＰＤＡＴＡ＿Ｅは、コラム選択制御信
号ＣＳＬ＿Ｅ１、ＣＳＬ＿Ｅ２、．．．、ＣＳＬ＿Ｅｎ
に応答して偶数番号目メモリセルアレーブロックに、デ
ータＰＤＡＴＡ＿Ｏは、コラム選択制御信号ＣＳＬ＿Ｏ
１、ＣＳＬ＿Ｏ２、．．．、ＣＳＬ＿Ｏｎに応答して奇
数番号目メモリセルアレーブロックに各々ライトされ
る。
【００３１】図２は、図１に示したアドレスレジスター
２２の実施例の回路図であり、このアドレスレジスター
２２は、ＣＭＯＳ伝送ゲートＣ１、Ｃ２、インバータＩ
３、Ｉ４で構成されたラッチＬ１、及びインバータＩ
１、Ｉ２、Ｉ５で構成される。
【００３２】インバータＩ１は、アドレスＰＣＡを反転
する。ＣＭＯＳ伝送ゲートＣ１は、“ハイ”レベルの制
御信号ＰＷＡ１に応答してオンされてインバータの出力
信号ＰＣＡを伝送する。ラッチＬ１は、ＣＭＯＳ伝送ゲ
ートＣ１の出力信号をラッチして反転する。ＣＭＯＳ伝
送ゲートＣ２は、“ハイ”レベルの制御信号ＰＷＡ２に
応答してオンされてラッチＬ１の出力信号をデータＰＰ
ＣＡとして伝送する。
【００３３】すなわち、図２に示したアドレスレジスタ
ー２２は、制御信号ＰＷＡ１に応答して入力アドレスＰ
ＣＡをラッチして、制御信号ＰＷＡ２に応答してラッチ
されたアドレスＰＣＡをアドレスＰＰＣＡとして伝送す
る。
【００３４】図３は、図１に示したアドレス制御信号発
生回路２４の実施例の回路図であり、このアドレス制御
信号発生回路２４は、インバータＩ６、Ｉ９、Ｉ１０及
びＩ１１、インバータＩ７及びＩ８で構成されたラッチ
Ｌ２、インバータＩ１２及びＩ１３で構成されたラッチ
Ｌ３、インバータＩ１４及びＩ１５で構成されたラッチ
Ｌ４、インバータＩ１６及びＩ１７で構成されたラッチ
Ｌ５、インバータＩ１８及びＩ１９で構成されたラッチ
Ｌ６、並びに、ＣＭＯＳ伝送ゲートＣ３、Ｃ４、Ｃ５、
Ｃ６及びＣ７で構成される。
【００３５】図３に示した回路の動作を説明する。
【００３６】ラッチＬ２は、ライト命令信号ＰＷＥを反
転してラッチする。インバータＩ９は、ラッチＬ２の出
力信号を反転して制御信号ＰＷＡ１を発生して、この
時、アドレスレジスター２２のラッチＬ１で外部アドレ
スをラッチする。インバータＩ１０は、ラッチＬ２の出
力信号を反転する。ＣＭＯＳ伝送ゲートＣ３は、“ハ
イ”レベルのクロック信号ＰＣＬＫに応答してインバー
タＩ１０の出力信号を伝送する。ラッチＬ３は、ＣＭＯ
Ｓ伝送ゲートＣ４の出力信号を反転してラッチする。Ｃ
ＭＯＳ伝送ゲートＣ５は、“ロー”レベルのクロック信
号ＰＣＬＫに応答してラッチＬ３の出力信号を伝送す
る。ラッチＬ４は、ＣＭＯＳ伝送ゲートＣ４の出力信号
を反転してラッチする。ＣＭＯＳ伝送ゲートＣ５は、
“ハイ”レベルのクロック信号ＰＣＬＫに応答してラッ
チＬ４の出力信号を伝送する。ラッチＬ５は、ＣＭＯＳ
伝送ゲートＣ５の出力信号を反転してラッチする。ＣＭ
ＯＳ伝送ゲートＣ６は、“ロー”レベルのクロック信号
ＰＣＬＫに応答してラッチＬ５の出力信号を伝送する。
ラッチＬ６は、ＣＭＯＳ伝送ゲートＣ６の出力信号を反
転してラッチする。ＣＭＯＳ伝送ゲートＬ７は、“ハ
イ”レベルのクロック信号ＰＣＬＫに応答してラッチＬ
６の出力信号を制御信号ＰＷＡ２として伝送する。
【００３７】すなわち、図３に示したアドレス制御信号
発生回路２４は、ライト命令信号ＰＷＥに応答して制御
信号ＰＷＡ１を発生して、クロック信号ＰＣＬＫに応答
して制御信号ＰＷＡ１を遅延させて制御信号ＰＷＡ２を
発生する。
【００３８】図４は、図１に示したＰＤＱＭ＿Ｆ、ＰＤ
ＱＭ＿Ｓ信号発生回路２８の実施例の回路図であり、こ
のＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号発生回路２８は、イ
ンバータＩ２０、Ｉ２１、Ｉ３２及びＩ３７、ＣＭＯＳ
伝送ゲートＣ８、Ｃ９、Ｃ１０、Ｃ１１、Ｃ１２、Ｃ１
３、Ｃ１４、Ｃ１５及びＣ１６、インバータＩ２２及び
Ｉ２３で構成されたラッチＬ７、インバータＩ２４及び
Ｉ２５で構成されたラッチＬ８、インバータＩ２６及び
Ｉ２７で構成されたラッチＬ９、インバータＩ２８及び
Ｉ２９で構成されたラッチＬ１０、インバータＩ３０及
びＩ３１で構成されたラッチＬ１１、インバータＩ３３
及びＩ３４で構成されたラッチＬ１２、インバータＩ３
５及びＩ３６で構成されたラッチＬ１３、インバータＩ
３８及びＩ３９で構成されたラッチＬ１４、並びにイン
バータＩ４０及びＩ４１で構成されたラッチＬ１５で構
成される。
【００３９】すなわち、図４に示した回路２８は、デー
タストローブ信号ＰＤＳに応答してＰＤＱＭ＿Ｆ、ＰＤ
ＱＭ＿Ｓ信号を検出する回路６０とクロック信号ＰＣＬ
Ｋに応答してＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号を発生す
る回路６２で構成される。
【００４０】図４に示した回路２８の動作を説明する。
【００４１】インバータＩ２０は、マスキング制御信号
ＰＤＱＭを反転する。ＣＭＯＳ伝送ゲートＣ８は、“ロ
ー”レベルのデータストローブ信号ＰＤＳに応答してイ
ンバータＩ２０の出力信号を伝送する。ラッチＬ７は、
ＣＭＯＳ伝送ゲートＣ８の出力信号を反転してラッチす
る。ＣＭＯＳ伝送ゲートＣ９は、“ハイ”レベルのデー
タストローブ信号ＰＤＳに応答してラッチＬ７の出力信
号を伝送する。ラッチＬ８は、ＣＭＯＳ伝送ゲートＣ９
の出力信号を反転してラッチする。ＣＭＯＳ伝送ゲート
Ｃ１０は、“ロー”レベルのデータストローブ信号ＰＤ
Ｓに応答してラッチＬ８の出力信号を伝送する。ラッチ
Ｌ９は、ＣＭＯＳ伝送ゲートＣ１０の出力信号を反転し
てラッチする。すなわち、インバータＩ２０、ＣＭＯＳ
伝送ゲートＣ８、Ｃ９及びＣ１０、並びにラッチＬ７、
Ｌ８及びＬ９は、“ロー”レベルのデータストローブ信
号ＰＤＳに応答してマスキング制御信号ＰＤＱＭをラッ
チして、“ハイ”レベルのデータストローブ信号ＰＤＳ
に応答して、そのラッチされたマスキング制御信号ＰＤ
ＱＭを出力する。
【００４２】インバータＩ３２は、インバータＩ２０の
出力信号を反転する。ＣＭＯＳ伝送ゲートＣ１３は、
“ハイ”レベルのデータストローブ信号ＰＤＳに応答し
てインバータＩ３２の出力信号を伝送する。ラッチＬ１
２は、ＣＭＯＳ伝送ゲートＣ１２の出力信号を反転して
ラッチする。ＣＭＯＳ伝送ゲートＣ１４は、“ロー”レ
ベルのデータストローブ信号ＰＤＳＤに応答してラッチ
Ｌ１２の出力信号を伝送する。ラッチＬ１３は、ＣＭＯ
Ｓ伝送ゲートＣ１４の出力信号を反転してラッチする。
すなわち、インバータＩ３２、ＣＭＯＳ伝送ゲートＣ１
３及びＣ１４、並びにラッチＬ１２及びＬ１３は、“ハ
イ”レベルのデータストローブ信号ＰＤＳに応答してマ
スキング制御信号ＰＤＱＭをラッチして、“ロー”レベ
ルのデータストローブ信号ＰＤＳに応答して、そのラッ
チされたマスキング制御信号ＰＤＱＭを伝送する。
【００４３】ＣＭＯＳ伝送ゲートＣ１１は、“ロー”レ
ベルのクロック信号ＰＣＬＫに応答してラッチＬ２６の
出力信号を伝送する。ラッチＬ１０は、ＣＭＯＳ伝送ゲ
ートＣ１１の出力信号を反転してラッチする。ＣＭＯＳ
伝送ゲートＣ１２は、“ハイ”レベルのクロック信号Ｐ
ＣＬＫに応答してラッチＬ１０の出力信号を伝送する。
ラッチＬ１１は、ＣＭＯＳ伝送ゲートＣ１２の出力信号
を反転してラッチしてＰＤＱＭ＿Ｆ信号を発生する。
【００４４】すなわち、ＣＭＯＳ伝送ゲートＣ１１及び
Ｃ１２、並びにラッチＬ１０及びＬ１１は、“ロー”レ
ベルのクロック信号ＰＣＬＫに応答してラッチＬ９の出
力信号をラッチして、“ハイ”レベルのクロック信号Ｐ
ＣＬＫに応答して、そのラッチＬ１１の出力信号をＰＤ
ＱＭ＿Ｆ信号として伝送する。
【００４５】ＣＭＯＳ伝送ゲートＣ１５は、“ロー”レ
ベルのクロック信号ＰＣＬＫに応答してラッチＬ１３の
出力信号を伝送する。ラッチＬ１４は、ＣＭＯＳ伝送ゲ
ートＣ１５の出力信号を反転してラッチする。ＣＭＯＳ
伝送ゲートＣ１６は、“ハイ”レベルのクロック信号Ｐ
ＣＬＫに応答してラッチＬ１４の出力信号を伝送する。
ラッチＬ１５は、ＣＭＯＳ伝送ゲートＣ１６の出力信号
を反転してラッチしてＰＤＱＭ＿Ｓ信号を発生する。
【００４６】すなわち、ＣＭＯＳ伝送ゲートＣ１５及び
Ｃ１６、並びにラッチＬ１４及びＬ１５は、“ロー”レ
ベルのクロック信号ＰＣＬＫに応答してラッチＬ１３の
出力信号をラッチして、“ハイ”レベルのクロック信号
ＰＣＬＫに応答してラッチＬ１１の出力信号ＰＤＱＭ＿
Ｓ信号として伝送する。
【００４７】図４に示した回路２８は、“ロー”レベル
のデータストローブ信号ＰＤＳに応答してマスキング制
御信号ＰＤＱＭをラッチして１クロック周期ほど遅延さ
せて信号ＰＤＱＭを発生して、“ロー”レベルのクロッ
ク信号ＰＣＬＫに応答して、そのラッチされた信号ＰＤ
ＱＭをラッチして、“ハイ”レベルのクロック信号ＰＣ
ＬＫに応答して信号ＰＤＱＭを信号ＰＤＱＭ＿Ｆとして
出力する。また、その回路２８は、“ハイ”レベルのデ
ータストローブ信号ＰＤＳに応答してマスキング制御信
号ＰＤＱＭをラッチして、“ロー”レベルのデータスト
ローブ信号ＰＤＳに応答して、そのラッチされた信号Ｐ
ＤＱＭを伝送する。そして、“ロー”レベルのクロック
信号ＰＣＬＫに応答して、そのラッチされた信号ＰＤＱ
Ｍをラッチして、“ハイ”レベルのクロック信号ＰＣＬ
Ｋに応答して、そのラッチされた信号ＰＤＱＭを信号Ｐ
ＤＱＭ＿Ｓとして伝送する。
【００４８】図１に示したＰＤＡＴＡ＿Ｆ、ＰＤＡＴＡ
＿Ｓ発生回路３２は、図４に示した実施例のＰＤＱＭ＿
Ｆ、ＰＤＱＭ＿Ｓ信号発生回路と実質的に同一の回路構
成を有する。
【００４９】すなわち、ＰＤＡＴＡ＿Ｆ、ＰＤＡＴＡ＿
Ｓ信号発生回路３２は、データストローブ信号ＰＤＳの
“ロー”レベルで入力されるデータをクロック信号に応
答してＰＤＡＴＡ＿Ｆとして出力して、データストロー
ブ信号ＰＤＳの“ハイ”レベルで入力されるデータをク
ロック信号に応答してＰＤＡＴＡ＿Ｓとして出力する。
そして、コラムアドレスＣＡ１に応答してＰＤＡＴＡ＿
Ｆ、ＰＤＡＴＡ＿Ｓ信号をＰＤＡＴＡ＿Ｅ、ＰＤＡＴＡ
＿Ｏ信号として各々出力する。
【００５０】図５は、図１に示したＰＤＱＭ＿Ｅ、ＰＤ
ＱＭ＿Ｏ信号発生回路３０の実施例の回路図であり、こ
のＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号発生回路３０は、イ
ンバータＩ４２、Ｉ４３及びＩ４４、ＡＮＤゲートＡＮ
Ｄ１、ＡＮＤ２、ＡＮＤ３及びＡＮＤ４、並びにＮＯＲ
ゲートＮＯＲ１及びＮＯＲ２で構成される。
【００５１】図５に示した回路３０の動作を説明する。
【００５２】ＡＮＤゲートＡＮＤ１、ＡＮＤ３は、“ロ
ー”レベルのコラムアドレス信号ＣＡ１に応答してＰＤ
ＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号を各々出力する。ＡＮＤゲ
ートＡＮＤ２、ＡＮＤ４は、“ハイ”レベルのコラムア
ドレス信号ＣＡ１に応答してＰＤＱＭ＿Ｓ、ＰＤＱＭ＿
Ｆ信号を各々出力する。ＮＯＲゲートＮＯＲ１とインバ
ータＩ４３とは、ＡＮＤゲートＡＮＤ１の出力信号とＡ
ＮＤ２の出力信号との論理和をＰＤＱＭ＿Ｅ信号として
出力する。ＮＯＲゲートＮＯＲ２とインバータＩ４４と
は、ＡＮＤゲートＡＮＤ３の出力信号とＡＮＤ４の出力
信号との論理和をＰＤＱＭ＿Ｏ信号として出力する。
【００５３】すなわち、図５に示した回路３０は、コラ
ムアドレス信号ＣＡ１が“ロー”レベルであればＰＤＱ
Ｍ＿Ｆ、ＰＤＱＭ＿Ｓ信号をＰＤＱＭ＿Ｅ、ＰＤＱＭ＿
Ｏ信号として各々出力して、コラムアドレス信号ＣＡ１
が“ハイ”レベルであればＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ
信号を入れ替えてＰＤＱＭ＿Ｏ、ＰＤＱＭ＿Ｅ信号とし
て各々出力する。
【００５４】図１に示したＰＤＡＴＡ＿Ｅ、ＰＤＡＴＡ
＿Ｏ発生回路３４は、図５に示した実施例のＰＤＱＭ＿
Ｆ、ＰＤＱＭ＿Ｓ信号発生回路３０と実質的に同一の回
路構成を有する。
【００５５】すなわち、ＰＤＡＴＡ＿Ｅ、ＰＤＡＴＡ＿
Ｏ発生回路３４は、コラムアドレス信号ＣＡ１が“ロ
ー”レベルであればデータＰＤＡＴＡ＿Ｆ、ＰＤＡＴＡ
＿ＳをデータＰＤＡＴＡ＿Ｅ、ＰＤＡＴＡ＿Ｏとして各
々伝送して、コラムアドレスＣＡ１が“ハイ”レベルで
あればＰＤＡＴＡ＿Ｆ、ＰＤＡＴＡ＿Ｓを入れ替えてＰ
ＤＡＴＡ＿Ｏ、ＰＤＡＴＡ＿Ｅとして各々伝送する。
【００５６】図６は、図１に示した本発明の好適な実施
の形態に係る半導体メモリ装置のライトデータマスキン
グ動作を説明するための動作タイミング図であって、バ
ースト長さが８であり、ライトデータＤ５、Ｄ８をマス
キングする動作を示している。
【００５７】まず、反転ライト命令ＷＥＢがクロック信
号ＣＬＫの上昇エッジで検知されるように印加されて、
データストローブ信号ＤＳが、ライト命令ＷＥＢの印加
後、クロック信号ＣＬＫの“ロー”レベル区間におい
て、クロック信号ＣＬＫの発生と同じ周期でバースト長
さの１／２に相当する回数だけ上昇遷移する。すなわ
ち、図６のタイミング図ではデータストローブ信号ＤＳ
は４回発生される。そして、データＤ１〜Ｄ８は、デー
タストローブ信号ＤＳの上昇エッジと下降エッジとで連
続的に入力される。開始アドレスＣＡ１〜ＣＡｎは、反
転ライト命令ＷＥＢの入力と同時に入力される。
【００５８】図６のタイミング図に示す例は、データＤ
５、Ｄ８をライトできないようにする動作であるので、
データＤ５、Ｄ８の入力時にマスキング制御信号ＤＱＭ
が各々入力される。そして、図６のタイミング図に示す
例では、アドレスカウンター２６が１ずつ増加するバー
ストコラムアドレスを発生する場合のタイミングを示し
ている。
【００５９】上述したように信号ＣＬＫ、ＷＥＢ、Ｄ
Ｓ、ＤＱ、ＤＱＭ、ＣＡ１〜ＣＡｎが入力される場合に
おける本発明の好適な実施の形態に係る半導体メモリ装
置のライトデータマスキング動作をクロックサイクル単
位で説明する。
【００６０】最初のサイクルIで、反転ライト命令ＷＥ
Ｂの印加に同期して制御信号ＰＷＡ１が発生される。
【００６１】そして、２番目のサイクルIIで、バッファ
リングされたマスキング制御信号ＰＤＱＭ、バッファリ
ングされたデータＰＤＡＴＡが、バッファリングされた
データストローブ信号ＰＤＳとバッファリングされたク
ロック信号とに応答してＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信
号発生回路２８、ＰＤＡＴＡ＿Ｆ、ＰＤＡＴＡ＿Ｓ発生
回路３２とにより各々ラッチされる。
【００６２】３番目のサイクルIIIで、ＰＤＡＴＡ＿
Ｆ、ＰＤＡＴＡ＿Ｓ発生回路３２は、データＤ１をＰＤ
ＡＴＡ＿Ｆ信号として発生して、データＤ２をＰＤＡＴ
Ａ＿Ｓ信号として発生する。そして、コラムアドレス信
号ＣＡ１が“ロー”レベルであるのでＰＤＡＴＡ＿Ｅ、
ＰＤＡＴＡ＿Ｏ信号発生回路３４は、ＰＤＡＴＡ＿Ｆ、
ＰＤＡＴＡ＿Ｓ信号をＰＤＡＴＡ＿Ｅ、ＰＤＡＴＡ＿Ｏ
信号として各々発生する。
【００６３】そして、アドレス制御信号発生回路２４
は、制御信号ＰＷＡ２を発生して、アドレスレジスター
２２にラッチされた外部アドレスは、制御信号ＰＷＡ２
に応答して開始コラム選択信号ＣＳＬ＿Ｅ／ＣＳＬ＿Ｏ
を選択するためのアドレスＣＰＰＣＡ１〜ＣＰＰＣＡｎ
を発生する。この時、発生されるアドレスは、アドレス
レジスター２２でラッチされた外部から入力されたアド
レスである。
【００６４】ＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号発生回路
２８は、“ロー”レベルのＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ
信号を各々発生して、ＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号
発生回路３０は、“ロー”レベルのＰＤＱＭ＿Ｅ、ＰＤ
ＱＭ＿Ｏ信号を各々発生する。
【００６５】偶数番号目及び奇数番号目コラムデコーダ
３６は、ＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号が共に“ロ
ー”レベルであるので、アドレスＣＰＰＣＡ１〜ＣＰＰ
ＣＡｎをデコーディングしてコラム選択信号ＣＳＬ＿Ｅ
１、ＣＳＬ＿Ｏ１を各々発生する。したがって、偶数番
号目メモリセルアレーブロックと奇数番号目メモリセル
アレーブロックに対して、各々コラム選択信号に応答し
てデータＤ１、Ｄ２が各々ライトされる。
【００６６】四番目のサイクルIVでは、３番目サイクル
IIIと同一の動作を実行して偶数番号目メモリセルアレ
ーブロックと奇数番号目メモリセルアレーブロック各々
にデータＤ３、Ｄ４を各々ライトする。このサイクル
で、内部アドレス発生回路２７は、アドレスを増加して
増加されたアドレス（ＣＰＰＣＡ１〜ＣＰＰＣＡｎ）＋
１を発生して偶数番号目と奇数番号目デコーダ３６と
は、第２コラム選択信号がアドレスに応答するようにす
る。そして、偶数番号目及び奇数番号目コラムデコーダ
３６は、アドレス（ＣＰＰＣＡ１〜ＣＰＰＣＡｎ）＋１
に応答して２番目コラム選択信号ＣＳＬ＿Ｅ２、ＣＳＬ
＿Ｏ２をイネーブルする。
【００６７】５番目のサイクルVでは、ＰＤＱＭ＿Ｆ、
ＰＤＱＭ＿Ｓ信号発生回路２８が“ハイ”レベルのＰＤ
ＱＭ＿Ｆ信号と“ロー”レベルのＰＤＱＭ＿Ｓ信号とを
発生する。そして、ＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号発
生回路３０は、“ロー”レベルのコラムアドレスＣＡ１
に応答して、“ハイ”レベル、“ロー”レベルのＰＤＱ
Ｍ＿Ｅ、ＰＤＱＭ＿Ｏ信号を各々発生する。
【００６８】内部アドレス発生回路２７は、アドレス
（ＣＰＰＣＡ１〜ＣＰＰＣＡｎ）＋２を発生する。した
がって、偶数番号目コラムデコーダは、ディスエーブル
されてコラム選択信号ＣＳＬ＿Ｅ３を発生せず、奇数番
号目コラムデコーダは、コラム選択信号ＣＳＬ＿Ｏ３を
発生する。それで、偶数番号目メモリセルアレーブロッ
クに入力されるデータＤ５はマスキングされ、奇数番号
目メモリセルアレーブロックに入力されるデータＤ６は
ライトされる。
【００６９】六番目のサイクルVIでは、ＰＤＱＭ＿Ｆ、
ＰＤＱＭ＿Ｓ信号発生回路２８が“ロー”レベルのＰＤ
ＱＭ＿Ｆ信号と“ハイ”レベルのＰＤＱＭ＿Ｓ信号とを
発生する。そして、ＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号発
生回路３０は、“ロー”レベルのコラムアドレスＣＡ１
に応答して、“ロー”レベル、“ハイ”レベルとのＰＤ
ＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号を各々発生する。内部アド
レス発生回路２７は、アドレスＣＰＰＣＡ１〜ＣＰＰＣ
Ａｎ＋３を発生する。したがって、偶数番号目コラムデ
コーダは、コラム選択信号ＣＳＬ＿Ｅ４を発生して、奇
数番号目コラムデコーダは、ディスエーブルされてコラ
ム選択信号ＣＳＬ＿Ｏ４を発生しない。それで、偶数番
号目メモリセルアレーブロックに入力されるデータＤ７
は、ライトされ、奇数番号目メモリセルアレーブロック
に入力されるデータＤ８はマスキングされる。
【００７０】図７は、図１に示した本発明の好適な実施
の形態に係る半導体メモリ装置のライトデータマスキン
グ動作を説明するための動作タイミング図であって、バ
ースト長さが８であり、ライトデータＤ５、Ｄ８をマス
キングする場合の動作を説明するための動作タイミング
図であり、コラムアドレスＣＡ１が“ハイ”レベルの場
合の動作を示すことである。
【００７１】図７に示したタイミング図ではコラムアド
レスＣＡ１が“ハイ”レベルであるので、ＰＤＱＭ＿
Ｅ、ＰＤＱＭ＿Ｏ信号発生回路３０がＰＤＱＭ＿Ｆ、Ｐ
ＤＱＭ＿Ｓ信号をＰＤＱＭ＿Ｏ、ＰＤＱＭ＿Ｅ信号とし
て各々発生して、ＰＤＡＴＡ＿Ｅ、ＰＤＡＴＡ＿Ｏ発生
回路３４がＰＤＡＴＡ＿Ｆ、ＰＤＡＴＡ＿ＳをＰＤＡＴ
Ａ＿Ｏ、ＰＤＡＴＡ＿Ｅとして各々伝送する。したがっ
て、データＤ２、Ｄ４、Ｄ６が偶数番号目メモリセルア
レーブロックにライトされ、データＤ８はマスキングさ
れる。そして、データＤ１、Ｄ３、Ｄ７が奇数番号目メ
モリセルアレーブロックにライトされ、データＤ５がマ
スキングされる。
【００７２】したがって、本発明の好適な実施の形態に
係る半導体メモリ装置は、外部から入力されるマスキン
グ制御信号に従ってデータストローブ信号に同期した第
１、第２マスキング制御信号を内部で発生して、外部か
ら入力されるコラムアドレス信号に応じて第１、第２マ
スキング制御信号をそのまま、または、入れ替えて出力
して、これにより偶数番号目又は奇数番号目メモリセル
アレーブロックに入力されるライトデータをそのまま、
又は、入れ替えて選択的にライトできる。
【００７３】
【発明の効果】本発明の半導体メモリ装置及びこの装置
のライトデータマスキング方法は、一つのマスキング制
御信号を外部から入力することにより偶数番号目又は奇
数番号目メモリセルアレーブロックに印加されるライト
データをマスキングすることができる。
【００７４】また、本発明の半導体メモリ装置及びこの
装置のライトデータマスキング方法は、コラムアドレス
情報を利用して偶数番号目又は奇数番号目メモリセルア
レーブロックに印加される偶数番号目又は奇数番号目デ
ータをそのまま、または、入れ替えてライトすることが
できる。すなわち、本発明は、ライトデータマスキング
動作の実行時にコラムアドレス情報を利用して偶数番号
目又は奇数番号目メモリセルアレーブロックのうち所望
のブロックに対してマスキングすべきデータが入力でき
ないようにすることができる。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係る半導体メモリ
装置のブロック図である。
【図２】図１に示したアドレスレジスターの実施例の回
路図である。
【図３】図１に示したアドレス制御信号発生回路の実施
例の回路図である。
【図４】図１に示したＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号
発生回路の実施例の回路図である。
【図５】図１に示したＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号
発生回路の実施例の回路図である。
【図６】図１に示した本発明の好適な実施の形態に係る
半導体メモリ装置のライトデータマスキング動作を説明
するための動作タイミング図である。
【図７】図１に示した本発明の好適な実施の形態に係る
半導体メモリ装置のライトデータマスキング動作を説明
するための動作タイミング図である。
【符号の説明】
１０：アドレスバッファ １２：コマンドバッファ １４：ＤＱＭバッファ １６：ＤＡＴＡバッファ １８：ＣＬＫバッファ ２０：ＤＳバッファ ２２：アドレスレジスター ２４：アドレス制御信号発生回路 ２６：アドレスカウンター ２７：内部アドレス発生回路 ２８：ＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号発生回路 ３０：ＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号発生回路 ３２：ＰＤＡＴＡ＿Ｆ、ＰＤＡＴＡ＿Ｓ発生回路 ３４：ＰＤＡＴＡ＿Ｅ、ＰＤＡＴＡ＿Ｏ発生回路 ３６：偶数番号目、奇数番号目コラムデコーダ ３８：偶数番号目、奇数番号目メモリセルアレーブロッ
ク

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 偶数番号目コラム選択信号及び奇数番号
    目コラム選択信号に各々応答して第１、２データを各々
    貯蔵するための偶数番号目及び奇数番号目メモリセルア
    レーブロックを有するメモリセルアレーと、 複数ビットのコラムアドレスに反応してコラムアドレス
    を発生するためのアドレス発生手段と、 第１、２マスキング制御信号に各々応答して前記コラム
    アドレスをデコーディングして各々前記偶数番号目コラ
    ム選択信号及び奇数番号目コラム選択信号を発生するた
    めの偶数番号目及び奇数番号目コラムデコーダと、 第１状態のデータストローブ信号に応答してマスキング
    制御信号をラッチしてクロック信号に応答して第３マス
    キング制御信号を発生し、第２状態のデータストローブ
    信号に応答して前記マスキング制御信号をラッチして前
    記クロック信号に応答して第４マスキング制御信号を発
    生するための第３、４マスキング制御信号発生手段と、 前記第１状態のデータストローブ信号に応答して入力さ
    れるデータをラッチして前記クロック信号に応答して第
    ３データを発生し、前記第２状態のデータストローブ信
    号に応答して入力されるデータをラッチして前記クロッ
    ク信号に応答して第４データを発生するための第３、４
    データ発生手段と、 第１状態の所定のアドレスに応答して前記第３、４マス
    キング制御信号を各々前記第１、２マスキング制御信号
    として発生し、第２状態の所定のアドレスに応答して前
    記第４、３マスキング制御信号を各々前記第１、２マス
    キング制御信号として発生するための第１、２マスキン
    グ制御信号発生手段と、 前記第１状態の所定のアドレスに応答して前記第３、４
    データを各々前記第１、２データとして伝送し、前記第
    ２状態の１ビット制御信号に応答して前記第４、３デー
    タを各々前記第１、２データとして発生するための第
    １、２データ発生手段とを備えたことを特徴とする半導
    体メモリ装置。
  2. 【請求項２】 前記入力されるデータは、 前記データストローブ信号の上昇エッジ及び下降エッジ
    で入力されることを特徴とする請求項１に記載の半導体
    メモリ装置。
  3. 【請求項３】 前記第３、４マスキング制御信号発生手
    段は、 前記第１状態のデータストローブ信号に応答して前記マ
    スキング制御信号をラッチするための第１回路と、 前記第２状態のデータストローブ信号に応答して前記マ
    スキング制御信号をラッチし、前記第１状態のデータス
    トローブ信号に応答してラッチされたマスキング制御信
    号を発生するための第２回路と、 前記１状態のクロック信号に応答して前記第１回路の出
    力信号をラッチし、前記第２状態のクロック信号に応答
    してラッチされたデータを前記第３マスキング制御信号
    として発生するための第３マスキング制御信号発生回路
    と、 前記第１状態のクロック信号に応答して前記第２回路の
    出力信号をラッチし、前記第２状態のクロック信号に応
    答してラッチされたデータを前記第４マスキング制御信
    号として発生するための第４マスキング制御信号発生回
    路とを備えたことを特徴とする請求項１に記載の半導体
    メモリ装置。
  4. 【請求項４】 前記第１回路は、 前記第１状態のデータストローブ信号に応答して前記マ
    スキング制御信号の反転された信号を伝送するための第
    １ＣＭＯＳ伝送ゲートと、 前記第１ＣＭＯＳ伝送ゲートの出力信号を反転してラッ
    チするための第１ラッチと、 前記第２状態のデータストローブ信号に応答して前記第
    １ラッチの出力信号を伝送するための第２ＣＭＯＳ伝送
    ゲートと、 前記第２ＣＭＯＳ伝送ゲートの出力信号を反転してラッ
    チするための第２ラッチと、 前記第１状態のデータストローブ信号に応答して前記第
    ２ラッチの出力信号を伝送するための第３ＣＭＯＳ伝送
    ゲートと、 前記第３ＣＭＯＳ伝送ゲートの出力信号を反転してラッ
    チするための第３ラッチとを備えたことを特徴とする請
    求項３に記載の半導体メモリ装置。
  5. 【請求項５】 前記第２回路は、 前記第２状態のデータストローブ信号に応答して前記マ
    スキング制御信号を伝送するための第４ＣＭＯＳ伝送ゲ
    ートと、 前記第４ＣＭＯＳ伝送ゲートの出力信号を反転してラッ
    チするための第４ラッチと、 前記第１状態のデータストローブ信号に応答して前記第
    ４ラッチの出力信号を伝送するための第５ＣＭＯＳ伝送
    ゲートと、 前記第５ＣＭＯＳ伝送ゲートの出力信号を反転してラッ
    チするための第５ラッチとを備えたことを特徴とする請
    求項３に記載の半導体メモリ装置。
  6. 【請求項６】 前記第３マスキング制御信号発生回路
    は、 前記第１状態のクロック信号に応答して前記第３ラッチ
    の出力信号を伝送するための第６ＣＭＯＳ伝送ゲート
    と、 前記第６ＣＭＯＳ伝送ゲートの出力信号を反転してラッ
    チするための第６ラッチと、 前記第２状態のクロック信号に応答して前記第６ラッチ
    の出力信号を伝送するための第７ＣＭＯＳ伝送ゲート
    と、 前記第７ＣＭＯＳ伝送ゲートの出力信号を反転してラッ
    チするための第７ラッチとを備えたことを特徴とする請
    求項４に記載の半導体メモリ装置。
  7. 【請求項７】 前記第４マスキング制御信号発生回路
    は、 前記第１状態のクロック信号に応答して前記第５ラッチ
    の出力信号を伝送するための第８ＣＭＯＳ伝送ゲート
    と、 前記第８ＣＭＯＳ伝送ゲートの出力信号を反転してラッ
    チするための第８ラッチと、 前記第２状態のクロック信号に応答して前記第８ラッチ
    の出力信号を伝送するための第９ＣＭＯＳ伝送ゲート
    と、 前記第９ＣＭＯＳ伝送ゲートの出力信号を反転してラッ
    チするための第９ラッチとを備えたことを特徴とする請
    求項５に記載の半導体メモリ装置。
  8. 【請求項８】 前記第３、４データ発生手段は、 前記第１状態のデータストローブ信号に応答して前記入
    力されるデータをラッチするための第３回路と、 前記第２状態のデータストローブ信号に応答して前記入
    力されるデータをラッチし、前記第１状態のデータスト
    ローブ信号に応答して、そのラッチされた入力データを
    出力するための第４回路と、 前記１状態のクロック信号に応答して前記第３回路の出
    力信号をラッチし、前記第２状態のクロック信号に応答
    して、そのラッチされたデータを前記第３データとして
    発生するための第３データ発生回路と、 前記第１状態のクロック信号に応答して前記第４回路の
    出力信号をラッチし、前記第２状態のクロック信号に応
    答して、そのラッチされたデータを前記第４データとし
    て発生するための第４データ発生回路とを備えたことを
    特徴とする請求項１に記載の半導体メモリ装置。
  9. 【請求項９】 偶数番号目コラム選択信号及び奇数番号
    目コラム選択信号に各々応答して第１、２データを各々
    貯蔵するための偶数番号目及び奇数番号目メモリセルア
    レーと、 複数ビットのコラムアドレスを反応してコラムアドレス
    を発生するためのアドレス発生手段と、 前記第１、２マスキング制御信号に各々応答して前記バ
    ーストコラムアドレスをデコーディングして各々前記偶
    数番号目コラム選択信号及び奇数番号目コラム選択信号
    を発生するための偶数番号目及び奇数番号目コラムデコ
    ーダと、 第１状態のデータストローブ信号に応答してマスキング
    制御信号をラッチしてクロック信号に応答して第３マス
    キング制御信号を発生し、第２状態のデータストローブ
    信号に応答して前記マスキング制御信号をラッチして前
    記クロック信号に応答して第４マスキング制御信号とし
    て発生し、所定のコラムアドレスに応答して前記第３、
    ４マスキング制御信号をそのまま、または、入れ替えて
    前記第１、２マスキング制御信号として発生するための
    第１、２マスキング制御信号発生手段と、 前記第１状態のデータストローブ信号に応答して入力さ
    れるデータをラッチしてクロック信号に応答して第３デ
    ータを発生し、前記第２状態のデータストローブ信号に
    応答して入力されるデータをラッチして前記クロック信
    号に応答して第４データを発生し、前記所定のコラムア
    ドレスに応答して前記第３、４データをそのまま、また
    は、入れ替えて前記第１、２データとして発生するため
    の第１、２データ発生手段とを備えたことを特徴とする
    半導体メモリ装置。
  10. 【請求項１０】 前記第１、２マスキング制御信号発生
    手段は、 前記第１状態のデータストローブ信号に応答して前記マ
    スキング制御信号をラッチして出力するための第１回路
    と、 前記第２状態のデータストローブ信号に応答して前記マ
    スキング制御信号をラッチし、前記第１状態のデータス
    トローブ信号に応答して、そのラッチされたデータを前
    記の第３マスキング制御信号として伝送するための第２
    回路と、 前記１状態のクロック信号に応答して前記第１回路の出
    力信号をラッチして、前記第２状態のクロック信号に応
    答して、そのラッチされたデータを前記第３マスキング
    制御信号として発生するための第３マスキング制御信号
    発生回路と、 前記第１状態のクロック信号に応答して前記第２回路の
    出力信号をラッチして、前記第２状態のクロック信号に
    応答して、そのラッチされたデータを前記第４マスキン
    グ制御信号として発生するための第４マスキング制御信
    号発生回路と、 第１状態のコラムアドレスに応答して前記第３、４マス
    キング制御信号を各々前記第１、２マスキング制御信号
    として発生し、第２状態のコラムアドレスに応答して前
    記第４、３マスキング制御信号を各々前記第１、２マス
    キング制御信号として発生するための第１、２マスキン
    グ制御信号発生回路とを備えたことを特徴とする請求項
    ９に記載の半導体メモリ装置。
  11. 【請求項１１】 前記第１、２データ発生手段は、 前記第１状態のデータストローブ信号に応答して前記入
    力されるデータをラッチして出力するための第３回路
    と、 前記第２状態のデータストローブ信号に応答して前記入
    力されるデータをラッチし、前記第１状態のデータスト
    ローブ信号に応答して、そのラッチされた入力データを
    出力するための第４回路と、 前記１状態のクロック信号に応答して前記第３回路の出
    力信号をラッチして、前記第２状態のクロック信号に応
    答して、そのラッチされたデータを前記第３データとし
    て発生するための第３データ発生回路と、 前記第１状態のクロック信号に応答して前記第４回路の
    出力信号をラッチして、前記第２状態のクロック信号に
    応答して、そのラッチされたデータを前記第４データと
    して発生するための第４データ発生回路と、 前記第１状態のコラムアドレスに応答して前記第３、４
    データを各々前記第１、２データとして発生し、前記第
    ２状態のコラムアドレスに応答して前記第３、４データ
    を各々前記第１、２データとして発生するための第１、
    ２データ発生回路とを備えたことを特徴とする請求項９
    に記載の半導体メモリ装置。
  12. 【請求項１２】 偶数番号目コラム選択信号及び奇数番
    号目コラム選択信号に各々応答して第１、２データを各
    々貯蔵するための偶数番号目及び奇数番号目メモリセル
    アレーブロックを有するメモリセルアレーと、 複数ビットのコラムアドレスに応答してコラムアドレス
    を発生するためのアドレス発生手段と、 前記第１、２マスキング制御信号に各々応答して前記バ
    ーストコラムアドレスをデコーディングして各々前記偶
    数番号目コラム選択信号及び奇数番号目コラム選択信号
    を発生するための偶数番号目及び奇数番号目コラムデコ
    ーダを備えた半導体メモリ装置のライトデータマスキン
    グ方法において、 前記第１状態のデータストローブ信号に応答してマスキ
    ング制御信号を入力してクロック信号に応答して第３マ
    スキング制御信号を発生し、第２状態のデータストロー
    ブ信号に応答して前記マスキング制御信号を入力して前
    記クロック信号に応答して第４マスキング制御信号とし
    て発生し、前記第１状態のデータストローブ信号に応答
    してデータを入力してクロック信号に応答して第３デー
    タを発生し、前記第２状態のデータストローブ信号に応
    答して前記データを入力して前記クロック信号に応答し
    て第４データを発生するための段階と、 前記コラムアドレスに応答して前記第３、４マスキング
    制御信号をそのまま、または、入れ替えて前記第１、２
    マスキング制御信号として発生し、前記コラムアドレス
    に応答して前記第３、４データをそのまま、または、入
    れ替えて前記第１、２データとして発生するための段階
    と、 を含むことを特徴とする半導体メモリ装置のライトデー
    タマスキング方法。
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