KR20020002295A - 반도체 메모리 - Google Patents

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Abstract

본 발명의 반도체 메모리는 메모리 셀, 클럭 신호, 어드레스 회로 및 커맨드 회로를 포함한다. 상기 메모리 셀은 어드레스 신호에 의해 지정되며 정보를 기억한다. 상기 클럭 신호는 상기 메모리 셀에 대한 동작의 타이밍을 취하기 위해서 공급되어 상승 엣지와 하강 엣지를 갖는다. 상기 어드레스 회로는 상기 클럭 신호의 상승 엣지와 하강 엣지 양 쪽의 엣지에 동기하여, 상기 메모리 셀을 지정하는 상기 어드레스 신호를 취득한다. 상기 커맨드 회로는 상기 클럭 신호의 상승 엣지와 하강 엣지 양 쪽의 엣지에 동기하여 상기 동작을 지시하는 커맨드용 신호를 취득한다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리에 관한 것으로, 특히 DDR(Double Data Rate) 전송 기술을 갖는 반도체 메모리에 관한 것이다.
최근, 점점 더 컴퓨터 시스템의 고속화에 대한 요구는 강해지고 있다. 그 때문에, 메모리와 CPU 간의 데이터 전송을 동작 타이밍을 취하기 위해서 공급되는 클럭 신호의 상승 엣지와 하강 엣지 양 쪽에 동기시켜서 행함으로써, 데이터 전송을 실효적으로, 종래의 배의 스피드로 행하는 DDR(Double Data Rate) 전송 기술을 이용한 싱크로너스 DRAM(DDR-SDRAM)이 현재 개발되고 있다.
그러나, 종래의 싱크로너스 DRAM(DDR-SDRAM)에서는 데이터의 입출력은 DDR 동작을 하고 있지만, 로우 어드레스 스트로브 신호 bRAS, 컬럼 어드레스 스트로브 신호 bCAS, 칩 셀렉트 신호 bCS, 기록 인에이블 신호 bWE, 뱅크 셀렉트 신호(BS0, BS1), 로우(컬럼) 어드레스 신호(A0 ∼ A11) 등의 각 신호까지는 DDR 동작을 하게 하지 않는다. 신호명 중 머릿 문자 b는 반전 신호인 것을 나타낸다.
또한, 로우 어드레스, 컬럼 어드레스의 각 신호는 어드레스 버스, 입력 핀, 입력 버퍼 등이 공통화되어 있어 동시에 입력할 수 없다.
이상의 두가지점에서, 특히 랜덤한 로우 액세스를 행하는 경우에는 도 1 ∼도 4에 도시한 바와 같이, 데이터 전송 상의 간극이 생기고, 실효적인 데이터 전송레이트를 악화시킨다는 문제가 있다.
또, 도 1은 CAS 신호의 레이턴시가 2, 버스트 길이가 4, 뱅크수가 4인 인터리브에서의 판독 동작을 나타내는 도면이다. 도 2는 CAS 신호의 레이턴시가 2, 버스트 길이가 4, 뱅크수가 4인 인터리브에서의 기입 동작을 나타내는 도면이다. 도 3은 CAS 신호의 레이턴시가 2, 버스트 길이가 2, 뱅크수가 4의 인터리브에서의 판독 동작을 나타내는 도면이다. 또한, 도 4은 CAS 신호의 레이턴시가 2, 버스트 길이가 2, 뱅크수가 4의 인터리브에서의 기입 동작을 나타내는 도면이다.
전술한 데이터 전송레이트를 악화시킨다는 문제를 피하기 위해서는, 예를 들면 어드레스 버스, 입력 핀, 입력 버퍼 등을 로우 어드레스 전용, 컬럼 어드레스 전용으로 별도로 설치한다는 방법이 있다. 이 방법으로는, 로우 어드레스, 컬럼 어드레스를 동시에 입력할 수 있기 때문에, 상기 문제를 간단히 해결할 수 있다. 그러나, 이 경우 어드레스 버스, 입력 핀, 입력 버퍼 등을 형성하기 위한 면적이 2배 필요해지고 칩 면적이 증대하기 때문에 실현하는 것은 어렵다.
본 발명은 상기 과제에 감안하여 이루어진 것으로, 칩 면적을 증대시키지 않고 데이터 전송 효율을 향상할 수 있어, 회로 동작의 고속화가 가능한 반도체 메모리를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서 본 발명을 제1 측면에서 본 반도체 메모리는 정보를 기억하는 메모리 셀 - 상기 메모리 셀은 어드레스 신호에 의해 지정됨 - ;상기 메모리 셀에 대한 동작의 타이밍을 취하기 위해서 공급된 클럭 신호 - 상기 클럭 신호는 상승 엣지와 하강 엣지를 포함함 - ; 상기 클럭 신호의 상승 엣지와 하강 엣지 양 쪽의 엣지에 동기하여, 상기 메모리 셀을 지정하는 상기 어드레스 신호를 취득하는 어드레스 회로; 상기 클럭 신호의 상승 엣지와 하강 엣지 양쪽의 엣지에 동기하여 상기 동작을 지시하는 커맨드용 신호를 취득하는 커맨드 회로를 포함한다.
상기 목적을 달성하기 위해서, 본 발명을 제2 측면에서 본 반도체 메모리는 정보를 기억하는 메모리 셀 - 상기 메모리 셀은 어드레스 신호에 의해 지정됨 - ; 상기 메모리 셀에 대한 동작의 타이밍을 취하기 위해서 사용하는 클럭 신호를 생성하는 클럭 생성 회로; 상기 클럭 신호의 상승 엣지, 하강 엣지 중 어느 한쪽 엣지에 동기하여, 상기 메모리 셀을 지정하는 상기 어드레스 신호를 유지하는 제1 유지 회로; 상기 제1 유지 회로에 의한 유지 시에 이용한 상기 한쪽의 엣지와 상이한 다른 쪽의 엣지에 동기하여, 상기 어드레스 신호를 유지하는 제2 유지 회로; 상기 제1 유지 회로에 유지된 상기 어드레스 신호를 디코드하는 제1 디코드 회로; 상기 제2 유지 회로에 유지된 상기 어드레스 신호를 디코드하는 제2 디코드 회로를 포함한다.
상기 목적을 달성하기 위해서, 본 발명을 제3 측면에서 본 반도체 메모리는 정보를 기억하는 메모리 셀; 상기 메모리 셀에 대한 동작의 타이밍을 취하기 위해서 사용하는 클럭 신호를 생성하는 클럭 생성 회로; 상기 클럭 신호의 상승 엣지, 하강 엣지중 어느 한쪽 엣지에 동기하여, 상기 동작을 지시하는 커맨드용 신호를유지하는 제1 유지 회로; 상기 제1 유지 회로에 의한 유지시에 이용한 상기 한쪽 엣지와 상이한 다른 쪽 엣지에 동기하여, 상기 커맨드용 신호를 유지하는 제2 유지 회로; 상기 제1 유지 회로에 유지된 상기 커맨드용 신호를 디코드하는 제1 디코드 회로; 상기 제2 유지 회로에 유지된 상기 커맨드용 신호를 디코드하는 제2 디코드 회로를 포함한다.
이와 같이 구성된 반도체 메모리에서는, 데이터의 입출력뿐만아니라, 어드레스 신호, 뱅크 선택 신호나 어드레스 스트로브 신호, 칩 셀렉트 신호 및 기록 인에이블 신호의 각 커맨드용 신호도 상기 클럭 신호의 상승과 하강 양 쪽에 동기하여 취득함으로써, 데이터 전송 효율을 향상할 수 있어 회로 동작의 고속화를 달성할 수 있다.
또한, 단순하게 각 신호를 상기 클럭 신호의 상승과 하강 양 쪽에 동기하여 취득하는 것뿐만아니라, 각각의 신호를 그 목적에 따라, 어떤 신호는 클럭 신호의 상승 엣지에 동기하여 취득하는 것에 한정하고, 또 다른 어떤 신호는 클럭 신호의 하강 엣지에 동기하여 취득하는 것에 한정함으로써, 외부로부터 입력하는 신호수를 삭감할 수 있다. 이에 따라, 회로의 간소화가 도모되고 칩 면적의 삭감 및 회로 동작의 고속화를 실현할 수 있다.
도 1은 종래의 싱크로너스 DRAM에서의 판독 동작의 일례를 나타내는 타임차트.
도 2는 종래의 싱크로너스 DRAM에서의 기입 동작의 일례를 나타내는 타임차트.
도 3은 종래의 싱크로너스 DRAM에서의 판독 동작의 다른 예를 나타내는 타임차트.
도 4는 종래의 싱크로너스 DRAM에서의 기입 동작의 다른 예를 나타내는 타임차트.
도 5는 본 발명의 실시 형태의 반도체 메모리의 구성을 나타내는 블록도.
도 6a ∼ 도 6e는 상기 반도체 메모리 내의 클럭 생성부의 구성을 나타내는 회로도.
도 7a ∼ 도 7e는 상기 반도체 메모리 내의 커맨드부의 구성을 나타내는 회로도.
도 8a ∼ 도 8c는 상기 반도체 메모리 내의 어드레스부의 구성을 나타내는 회로도.
도 9는 상기 반도체 메모리에서의 클럭 생성부, 커맨드부, 어드레스부의 동작을 나타내는 타임차트.
도 10은 상기 반도체 메모리에서의 판독 동작의 일례를 나타내는 타임차트.
도 11은 상기 반도체 메모리에서의 기입 동작의 일례를 나타내는 타임차트.
도 12는 상기 반도체 메모리에서의 판독 동작의 다른 예를 나타내는 타임차트.
도 13은 상기 반도체 메모리에서의 기입 동작의 다른 예를 나타내는 타임차트.
<도면의 주요 부분에 대한 부호의 설명>
11 : 커맨드 신호 버퍼
12a, 13a, 13b : 커맨드 래치
12b :커맨드 디코더
14 : 컨트롤 신호 제너레이터
16 : 어드레스 버퍼
17a : 로우 어드레스 래치
18a : 컬럼 어드레스 래치
17b : 로우 어드레스 디코더
18b : 컬럼 어드레스 디코더
20 : 클럭 생성부
22 : 리프레쉬 카운터
23 : DQ 버퍼
30 : 커맨드부
40 : 어드레스부
이하, 도면을 참조하여 본 발명의 실시 형태에 대하여 설명한다.
도 5는 본 발명의 실시형태의 반도체 메모리의 구성을 나타내는 블록도이다.
도 5에 도시한 바와 같이, 커맨드 신호 버퍼(11)에는 어드레스 스트로브 신호 bRASCAS, 기록 인에이블 신호 bWE, 칩 셀렉트 신호 bCS가 입력된다. 이 커맨드 신호 버퍼(11)의 출력은 커맨드 래치(12A)를 통하여 커맨드 디코더(12B)에 입력됨과 함께, 커맨드 래치(13A)를 통해 커맨드 디코더(13B)에 입력된다.
상기 커맨드 디코더(12B)와, 커맨드 디코더(13B)의 출력은 각각 컨트롤 신호 제너레이터(14)에 입력된다. 컨트롤 신호 제너레이터(14)의 출력은 뱅크 BK0 ∼ 뱅크 BKn을 갖는 뱅크 블록(15)에 입력된다. 여기서는, 뱅크 블록(15)이 뱅크 BK0 ∼ 뱅크 BK3을 갖는 경우, 즉 뱅크수가 4개인 경우를 진술한다. 뱅크는 동시에 액세스되는 복수의 메모리 셀의 집합체의 최소 단위이다.
또한, 어드레스 버퍼(16)에는 어드레스 신호 ADDRESS(A0 ∼ A11), 뱅크 셀렉트 신호 BSn(BS0, BS1)이 입력된다. 이 어드레스 버퍼(16)의 출력은 로우 어드레스 래치(17A), 컬럼 어드레스 래치(18A)에 각각 입력된다. 로우 어드레스 래치(17A)의 출력은 모드 레지스터(19)에 입력됨과 함께, 로우 어드레스 디코더(17B)를 통해 뱅크 블록(15)에 입력된다. 마찬가지로, 컬럼 어드레스 래치(18A)의 출력은 모드 레지스터(19)에 입력됨과 함께, 컬럼 어드레스 디코더(18B)를 통해 뱅크 블록(15)에 입력된다.
또한, 클럭 생성부(20)에는 외부로부터 클럭 신호 CLK가 입력된다. 클럭 생성부(20)로부터는 클럭 신호 bCMDLTC가 커맨드 래치(12A)에 출력된다. 또한, 클럭 신호 CMDLTC가 커맨드 래치(13A)에 출력된다. 또한, 클럭 생성부(20)로부터는 클럭 신호 ADDDLTC가 로우 어드레스 래치(17A)에 출력된다. 또한, 클럭 신호 bADDDLTC가 컬럼 어드레스 래치(18A)에 출력된다. 또한, 클럭 생성부(20)로부터출력되는 클럭 신호는 컨트롤 신호 제너레이터(14), 메모리 셀 어레이부(뱅크 블록 ; 15)에 각각 입력된다.
또한, 컬럼 카운터(21)의 출력은 컬럼 어드레스 래치(18A)에 입력된다. 리프레시 카운터(22)의 출력은 로우 어드레스 래치(17A)에 입력된다. 그리고, 메모리 셀 어레이부(15)로부터는 DQ 버퍼(23)를 통해 데이터 DQ0 ∼ DQn이 출력된다. 메모리 셀 어레이부(15)는 뱅크 BK0 ∼ BK3을 갖는다.
또, 커맨드 신호 버퍼(11), 커맨드 래치(12A), 커맨드 디코더(12B), 커맨드 래치(13A) 및 커맨드 디코더(13B)에 의해, 커맨드부(30)가 구성되어 있다. 또한, 어드레스 버퍼(16), 로우 어드레스 래치(17A), 컬럼 어드레스 래치(18A), 로우 어드레스 디코더(17B) 및 컬럼 어드레스 디코더(18B)에 의해 어드레스부(40)가 구성되어 있다.
상기 클럭 생성부(20)는 커맨드부(30)로써 이용하는 클럭 신호 bCMDLTC, 신호 CMDLTC와, 어드레스부(40)로써 이용하는 클럭 신호 bADDDLTC, 신호 ADDDLTC를 생성한다. 클럭 신호 bCMDLTC, 신호 CMDLTC는 커맨드부(30)로써 동작 개시의 동기를 취하기 위해서 이용된다. 클럭 신호 bADDDLTC, 신호 ADDDLTC는 어드레스부(40)로써 동작 개시의 동기를 취하기 위해서 이용된다.
상기 커맨드부(30)는 커맨드 신호 버퍼(11)에 입력된 상기 어드레스 스트로브 신호 bRASCAS, 기록 인에이블 신호 bWE, 칩 셀렉트 신호 bCS 각각을 클럭 신호 bCMDLTC에 동기하여 커맨드 래치(12A)에서 래치하고, 래치한 각각의 신호를 커맨드 디코더(12B)에 출력한다. 커맨드 디코더(12B)는 입력된 신호를 디코드하여 임의의로우계통 회로 동작을 행하기 위한 신호 ROW-COMMAND를 출력한다.
또한, 상기 커맨드부(30)는 커맨드 신호 버퍼(11)에 입력된 상기 어드레스 스트로브 신호 bRASCAS, 기록 인에이블 신호 bWE, 칩 셀렉트 신호 bCS 각각을, 클럭 신호 CMDLTC에 동기하여 커맨드 래치(13A)에서 래치하고, 래치한 각각의 신호를 커맨드 디코더(13B)에 출력한다. 커맨드 디코더(13B)는 입력된 신호를 디코드하여, 임의의 컬럼계통 회로 동작을 행하기 위한 신호 COLUMN-COMMAND를 출력한다.
상기 어드레스부(40)는 커맨드 버퍼(16)에 입력된 상기 어드레스 신호 ADDRESS를 클럭 신호 bADDDLTC에 동기하여 로우 어드레스 래치(17A)에서 래치하고, 래치한 신호 ROW-ADDRESS를 로우 어드레스 디코더(17B)에 출력한다. 로우 어드레스 디코더(17B)는 입력된 신호 ROW-ADDRESS를 디코드하여 임의의 로우 어드레스 선택선을 활성화한다.
또한, 상기 어드레스부(40)는 커맨드 버퍼(16)에 입력된 상기 어드레스 신호 ADDRESS를 클럭 신호 ADDDLTC에 동기하여 컬럼 어드레스 래치(18A)로써 래치하고, 래치한 신호 COLUMN-ADDRESS를 어드레스 디코더(도시하지 않음)에 출력한다. 어드레스 디코더는 입력된 신호 COLUMN-ADDRESS를 디코드하여 임의의 컬럼 어드레스 선택선을 활성화한다.
또한, 상기 어드레스부(40)는 커맨드 버퍼(16)에 입력된 상기 뱅크 셀렉트 신호 BSn을, 클럭 신호 bADDDLTC, 신호 ADDDLTC에 각각 동기하여 래치 회로(도시하지 않음)로써 래치한다. 또한, 래치한 신호를 디코더(도시하지 않음)로써 디코드하여 뱅크를 선택하기 위한 신호 BS<0 : 3>을 출력한다.
다음에, 도 6a ∼ 도 6e, 도 7 a ∼ 도 7e 및 도 8a ∼ 도 8c를 이용하여, 클럭 생성부(20), 커맨드부(30), 어드레스부(40)의 상세한 회로 구성에 대하여 설명한다. 도 9는 이들 클럭 생성부(20), 커맨드부(30), 어드레스부(40)의 동작을 나타내는 타임 차트이다.
도 6a ∼ 도 6e는 클럭 생성부(20)의 구성을 나타내는 회로도이다.
도 6a에 도시한 바와 같이, 입력 버퍼 IB1에 입력된 클럭 신호 CLK는 인버터 I1, I2, I3, I4를 통하여, 인버터 I4의 출력부로부터 클럭 신호 ACP로서 출력된다. 또한, 신호 ACP는 인버터 I5를 통하여 클럭 신호 bACP로서 출력된다. 이들 클럭 신호 CLK, 클럭 신호 ACP, 클럭 신호 bACP의 파형은 도 9에 도시된 바와 같다.
또한, 도 6c에 도시한 바와 같이, 상기 클럭 신호 ACP는 NAND 회로 NA1의 제1 단자에 입력됨과 함께, 인버터 I6, I7, I8을 통하여 NAND 회로 NA1의 제2 단자에 입력된다. 이 NAND 회로 NA1의 출력부로부터는 클럭 신호 bCMDLTC가 출력된다. 또한, 도 6b에 도시한 바와 같이, 상기 클럭 bACP 신호는 NAND 회로 NA2의 제1 단자에 입력됨과 함께, 인버터 I9, I10, I11을 통하여 NAND 회로 NA2의 제2 단자에 입력된다. 이 NAND 회로 NA2의 출력부로부터는 클럭 신호 CMDLTC가 출력된다. 이들 클럭 신호 bCMDLTC, 클럭 신호 CMDLTC의 파형은 도 9에 도시한다.
또한, 도 6e에 도시한 바와 같이, 상기 클럭 ACP 신호는 NAND 회로 NA3의 제1 단자에 입력됨과 함께, 인버터 I12, I13, I14를 통하여 NAND 회로 NA3의 제2 단자에 입력된다. 이 NAND 회로 NA3의 출력부로부터는 클럭 신호 bADDDLTC가 출력된다. 또한, 도 6d에 도시한 바와 같이, 상기 클럭 bACP 신호는 NAND 회로 NA4의제1 단자에 입력됨과 함께, 인버터 I15, I16, I17을 통하여 NAND 회로 NA4의 제2 단자에 입력된다. 그리고, NAND 회로 NA4의 출력부로부터는 신호 ADDDLTC가 출력된다. 이들 클럭 신호 bADDDLTC, 클럭 신호 ADDDLTC의 파형은 도 9에 도시된 바와 같다.
도 7a ∼ 도 7e는 상기 커맨드부(30)의 구성을 나타내는 회로도이다.
우선, 커맨드부(30) 내의 커맨드 신호 버퍼(11) 및 커맨드 래치(12A, 13A)의 회로 구성을 설명한다.
도 7a에 도시한 바와 같이, 입력 버퍼 IB11에 입력된 어드레스 스트로브 신호 bRASCAS는 인버터 I21을 통해 드라이버 DR1에 입력된다. 이 드라이버 DR1의 출력은 클럭드 인버터 CI1을 통해, 래치 회로를 구성하는 인버터 I22 및 인버터 I23에 입력되고, 이 래치 회로의 출력부로부터는 신호 RASLTC가 출력된다. 또한, 드라이버 DR1의 출력은 클럭드 인버터 CI2를 통해, 래치 회로를 구성하는 인버터 I24 및 인버터 I25에 입력된다. 이 래치 회로의 출력부로부터는 신호 CASLTC가 출력된다. 또, 클럭드 인버터 CI1의 제어단에는 신호 bCMDLTC가 입력되며 클럭드 인버터 CI2의 제어단에는 신호 CMDLTC가 입력된다.
상기 도 7a에 나타내는 회로에서는 입력 버퍼 IB11에 신호 bRASCAS로서 "L"이 입력되면, 인버터 I21로써 반전되어 "H"가 되고, 드라이버 DR1을 통해 클럭드 인버터 CI1의 입력부에 공급된다. 클럭드 인버터 CI1은 제어단에 입력되어 있는 신호 bCMDLTC가 "L"일 때만 열고, 입력부에 공급되어 있는 "H"를 "L"로 반전하여 인버터 I22, I23으로 이루어지는 래치 회로에 공급한다. 이 래치 회로는공급된"L"을 "H"로 반전하여, 신호 RASLTC로서 "H"를 출력한다. 또, 클럭드 인버터 CI1의 제어단에 입력되어 있는 신호 bCMDLTC가 "H"일 때는 클럭드 인버터 CI1의 출력은 하이 임피던스 상태가 되어, 출력부로부터 신호가 출력되지 않기 때문에, 상기 래치 회로에 래치되어 있는 신호가 그대로 신호 RASLTC로서 출력된다.
상기 인버터 I21로부터 출력되는 "H"는 드라이버 DR1을 통해 클럭드 인버터 CI2의 입력부에 공급된다. 클럭드 인버터 CI2는 제어단에 입력되어 있는 신호 CMDLTC가 "L"일 때만 열고, 입력부에 공급되어 있는 "H"를 "L"로 반전하여 인버터 I24, I25로 이루어지는 래치 회로에 공급한다. 이 래치 회로는 공급된 "L"을 "H"로 반전하여, 신호 CASLTC로서 "H"를 출력한다. 또, 클럭드 인버터 CI2의 제어단에 입력되어 있는 신호 CMDLTC가 "H"일 때는 클럭드 인버터 CI2의 출력부로부터 신호가 출력되지 않기 때문에, 상기 래치 회로에 래치되어 있는 신호가 그대로 신호 CASLTC로서 출력된다.
또한, 도 7b에 도시한 바와 같이, 입력 버퍼 IB12에 입력된 신호 bWE는 인버터 I26을 통해 드라이버 DR2에 입력된다. 이 드라이버 DR2의 출력은 클럭드 인버터 CI3을 통해, 래치 회로를 구성하는 인버터 I27 및 인버터 I28에 입력되며, 이 래치 회로의 출력부로부터는 신호 WELTC-o가 출력된다. 또한, 드라이버 DR2의 출력은 클럭드 인버터 CI4를 통해, 래치 회로를 구성하는 인버터 I29 및 인버터 I30에 입력되며, 이 래치 회로의 출력부로부터는 신호 WELTC-e가 출력된다. 또, 클럭드 인버터 CI3의 제어단에는 신호 bCMDLTC가 입력되며, 클럭드 인버터 CI4의 제어단에는 신호 CMDLTC가 입력된다.
상기 도 7b에 도시하는 회로에서는 입력 버퍼 IB12에 신호 bWE로서 "L"이 입력되면, 인버터 I26으로써 반전되어 "H"가 되며, 드라이버 DR2를 통해 클럭드 인버터 CI3의 입력부에 공급된다. 클럭드 인버터 CI3은 제어단에 입력되어 있는 신호 bCMDLTC가 "L"일 때만 열고, 입력부에 공급되어 있는 "H"를 "L"로 반전하여, 인버터 I27, I28로 이루어지는 래치 회로에 공급한다. 이 래치 회로는 공급된 "L"을 "H"로 반전하고, 신호 WELTC-o로서 "H"를 출력한다. 또, 클럭드 인버터 CI3의 제어단에 입력되어 있는 신호 bCMDLTC가 "H"일 때는, 클럭드 인버터 CI3의 출력부로부터 신호가 출력되지 않기 때문에, 상기 래치 회로에 래치되어 있는 신호가 그대로 신호 WELTC-o로서 출력된다.
상기 인버터 I26으로부터 출력되는 "H"는 드라이버 DR2를 통해 클럭드 인버터 CI4의 입력부에 공급된다. 클럭드 인버터 CI4는 제어단에 입력되어 있는 신호 CMDLTC가 "L"일 때만 열고, 입력부에 공급되어 있는 "H"를 "L"로 반전하여 인버터 I29, I30으로 이루어지는 래치 회로에 공급한다. 이 래치 회로는 공급된 "L"을 "H"로 반전하여, 신호 WELTC-o로서 "H"를 출력한다. 또, 클럭드 인버터 CI3의 제어단에 입력되어 있는 신호 CMDLTC가 "H"일 때는 클럭드 인버터 CI3의 출력부로부터 신호가 출력되지 않기 때문에, 상기 래치 회로에 래치되어 있는 신호가 그대로 신호 WELTC-o로서 출력된다.
또한, 도 7c에 도시한 바와 같이, 입력 버퍼 IB13에 입력된 신호 bCS는 인버터 I31을 통해 드라이버 DR3에 입력된다. 이 드라이버 DR3의 출력은 클럭드 인버터 CI5를 통해, 래치 회로를 구성하는 인버터 I32 및 인버터 I33에 입력되며, 인버터 I32의 출력부로부터는 신호 CSLTC-o가 출력된다. 또한, 드라이버 DR3의 출력은 클럭드 인버터 CI6을 통해, 래치 회로를 구성하는 인버터 I34 및 인버터 I35에 입력되며, 인버터 I34의 출력부로부터는 신호 CSLTC-e가 출력된다. 또, 클럭드 인버터 CI5의 제어단에는 신호 bCMDLTC가 입력되며, 클럭드 인버터 CI6의 제어단에는 신호 CMDLTC가 입력된다.
상기 도 7c에 나타내는 회로에서는 입력 버퍼 IB13에 신호 bCS로서 "L"이 입력되면, 인버터 I31로써 반전되어 "H"가 되며, 드라이버 DR3을 통해 클럭드 인버터 CI5의 입력부에 공급된다. 클럭드 인버터 CI5는 제어단에 입력되어 있는 신호 bCMDLTC가 "L"일 때만 열고, 입력부에 공급되어 있는 "H"를 "L"로 반전하여, 인버터 I32, I33으로 이루어지는 래치 회로에 공급한다. 이 래치 회로는 공급된 "L"을 "H"로 반전하여 신호 CSLTC-o로서 "H"를 출력한다. 또, 클럭드 인버터 CI5의 제어단에 입력되어 있는 신호 bCMDLTC가 "H"일 때는 클럭드 인버터 CI5의 출력부로부터 신호가 출력되지 않기 때문에 상기 래치 회로에 래치되어 있는 신호가 그대로 신호 CSLTC-o로서 출력된다.
상기 인버터 I31로부터 출력되는 "H"는 드라이버 DR3을 통해 클럭드 인버터 CI6의 입력부에 공급된다. 클럭드 인버터 CI6은 제어단에 입력되어 있는 신호 CMDLTC가 "L"일 때만 열고, 입력부에 공급되어 있는 "H"를 "L"로 반전하여 인버터 I34, I35로 이루어지는 래치 회로에 공급한다. 이 래치 회로는 공급된 "L"을 "H"로 반전하여 신호 CSLTC-e로서 "H"를 출력한다. 또, 클럭드 인버터 CI6의 제어단에 입력되어 있는 신호 CMDLTC가 "H"일 때는 클럭드 인버터 CI6의 출력부로부터 신호가 출력되지 않기 때문에, 상기 래치 회로에 래치되어 있는 신호가 그대로 신호 CSLTC-e로서 출력된다.
또한, 도 7a ∼ 도 7c에 나타내는 회로에서, 입력 버퍼 IB11 ∼ IB13 각각에 신호 bRASCAS, 신호 bWE, 신호 bCS로서 "H"가 입력되었을 때는 각 부의 신호가 역극성이 되며, 신호 RASLTC, 신호 CASLTC, 신호 WELTC-o, 신호 WELTC-e, 신호 CSLTC-o 및 신호 CSLTC-e 각각으로부터는 "L"이 출력된다. 신호 bCMDLTC 또는 신호 CMDLTC가 입력되는 클럭드 인버터 CI1 ∼ CI6 각각의 동작은 상술한 바와 마찬가지이다.
다음에, 커맨드부(30) 내의 커맨드 디코더(12B, 13B)의 회로 구성을 설명한다.
도 7d에 도시한 바와 같이, NAND 회로 NA5의 제1 단자에는 신호 CSLTC-o가 입력되고, 그 제2 단자에는 신호 xRASLTC가 그 제3 단자에는 신호 xWELTC-o가 입력된다. 이 NAND 회로 NA5의 출력은 드라이버 DR4를 통해 신호 ROW-C0MMAND로서 출력된다. 또, NAND 회로 NA5의 제2 단자, 제3 단자에 입력되는 신호 xRASLTC, xWELTC-o는 신호 RASLTC, WELTC-o 각 신호를 인버터를 통해 논리 반전시킨 신호 혹은 논리 반전시키지 않은 신호 중 어느 하나인 것을 나타낸다.
상기한 구성을 취하는 커맨드 디코더는 로우 커맨드의 수만큼 구비되고, 신호 CSLTC-o, xRASLTC, xWELTC-o가 모두 "H"가 된 경우에만 신호 ROW-COMMAND가 "L"이 되고, "뱅크 액티브(BANK ACTIVE)", "뱅크 프리차지(BANK PRICHARGE)" 등의 커맨드가 액티브해진다.
또한, 도 7e에 도시한 바와 같이, NAND 회로 NA6의 제1 단자에는 신호 CSLTC-e가 입력되며, 그 제2 단자에는 신호 xCASLTC가 그 제3 단자에는 신호 xWELTC-e가 입력된다. 이 NAND 회로 NA6의 출력은 드라이버 DR5를 통해 신호 COLUMN-C0MMAND로서 출력된다. 또, NAND 회로 NA6의 제2 단자, 제3 단자에 입력되는 신호 xCASLTC, xWELTC-e는 신호 CASLTC, WELTC-e의 각 신호를 인버터를 통해 논리 반전시킨 신호 혹은 논리 반전시키지 않은 신호 중 어느 하나인 것을 나타낸다.
상기한 구성을 취하는 커맨드 디코더는 컬럼 커맨드의 수만큼 구비되고, 신호 CSLTC-e, xCASLTC, xWELTC-e가 모두 "H"가 된 경우에만 신호 COLUMN-COMMAND가 "L"이 되며, "리드(READ)", "라이트(WRITE)" 등의 커맨드가 액티브해진다.
또, 여기서는 NAND 회로 NA5에 입력되는 신호 CSLTC-o, 신호 RASLTC, 신호 WELTC-o가 모두 "H"일 때에 커맨드가 선택되도록 하였지만, 이들의 신호가 모두 "L"일 때에 커맨드가 선택되도록 해도 된다. 단, 이 경우에는 NAND 회로 NA5를 NOR 회로로 바꿀 필요가 있다. 마찬가지로, NAND 회로 NA6에 입력되는 신호 CSLTC-e, 신호 CASLTC, 신호 WELTC-e가 모두 "H"일 때에 커맨드가 선택되도록 하였지만, 이들의 신호가 전부 "L"일 때에 커맨드가 선택되도록 해도 된다. 단,이 경우에는 NAND 회로 NA6을 NOR 회로로 바꿀 필요가 있다.
도 8a ∼ 도 8c는 상기 어드레스부(40)의 구성을 나타내는 회로도이다.
도 8a에 도시한 바와 같이, 입력 버퍼 IB21에 외부로부터 입력된 어드레스 신호 ADDRESS는 인버터 I51을 통해 드라이버 DR11에 입력된다. 이 드라이버 DR11의 출력은 클럭드 인버터 CI11의 입력부에 공급된다. 클럭드 인버터 CI11은 제어단에 입력되어 있는 신호 bADDDLTC가 "L"일 때만 열고, 입력부에 공급되어 있는 신호 ADDRESS를 반전하여, 인버터 I41, I42로 이루어지는 래치 회로에 공급한다. 이 래치 회로는 공급된 신호를 반전하여, 신호 ROW-ADDRESS를 출력한다. 또, 클럭드 인버터 CI11의 제어단에 입력되어 있는 신호 bADDDLTC가 "H"일 때는 클럭드 인버터 CI11의 출력부로부터 신호가 출력되지 않기 때문에, 상기 래치 회로에 래치되어 있는 신호가 그대로 신호 ROW-ADDRESS로서 출력된다.
상기 드라이버 DR11로부터 공급되는 신호 ADDRESS는 클럭드 인버터 CI12의 입력부에 공급된다. 클럭드 인버터 CI12는 제어단에 입력되어 있는 신호 ADDDLTC가 "L"일 때만 열고, 입력부에 공급되어 있는 신호 ADDRESS를 반전하여 인버터 I43, I44로 이루어지는 래치 회로에 공급한다. 이 래치 회로는 공급된 신호를 반전하여 신호 COLUMN-ADDRESS를 출력한다. 또, 클럭드 인버터 CI12의 제어단에 입력되어 있는 신호 ADDDLTC가 "H"일 때는 클럭드 인버터 CI12의 출력부로부터 신호가 출력되지 않기 때문에, 상기 래치 회로에 래치되어 있는 신호가 그대로 신호 COLUMN-ADDRESS로서 출력된다.
또한, 도 8b에 도시한 바와 같이, 입력 버퍼 IB22에 외부로부터 입력된 뱅크 셀렉트 신호 BSn은 인버터 I52를 통해 드라이버 DR12에 입력된다. 이 드라이버 DR12의 출력은 클럭드 인버터 CI13의 입력부에 공급된다. 클럭드 인버터 CI13은 제어단에 입력되어 있는 신호 bADDDLTC가 "L"일 때에만 열고, 입력부에 공급되어 있는 신호를 반전하여, 인버터 I45, I46으로 이루어지는 래치 회로에 공급한다. 이 래치 회로는 공급된 신호를 반전하여, 신호 BSILTCn-e를 출력한다. 또, 클럭드인버터 CI13의 제어단에 입력되어 있는 신호 bADDDLTC가 "H"일 때는 클럭드 인버터 CI13의 출력부로부터 신호가 출력되지 않기 때문에, 상기 래치 회로에 래치되어 있는 신호가 그대로 신호 BSILTCn-e로서 출력된다.
상기 드라이버 DR12로부터 공급되는 신호는 클럭드 인버터 CI14의 입력부에 공급된다. 클럭드 인버터 CI14는 제어단에 입력되어 있는 신호 ADDDLTC가 "L"일 때에만 열고, 입력부에 공급되어 있는 신호를 반전하여, 인버터 I47, I48로 이루어지는 래치 회로에 공급한다. 이 래치 회로는 공급된 신호를 반전하여 신호 BSILTCn-o를 출력한다. 또, 클럭드 인버터 CI14의 제어단에 입력되어 있는 신호 ADDDLTC가 "H"일 때는 클럭드 인버터 CI14의 출력부로부터 신호가 출력되지 않기 때문에, 상기 래치 회로에 래치되어 있는 신호가 그대로 신호 BSILTCn-o로서 출력된다.
또한, 도 8c에 도시한 바와 같이, NAND 회로 NA11의 제1 단자에는 신호 xBSILTC0-e가 입력되며, 그 제2 단자에는 신호 xBSILTC1-e가 입력된다. 이 NAND 회로 NA11의 출력부로부터 출력되는 신호는 인버터 I49를 통해 OR 회로 RR1의 제1 단자에 입력된다. NAND 회로 NA12의 제1 단자에는 신호 xBSILTC0-o가 입력되고 그 제2 단자에는 신호 xBSILTC1-o가 입력된다. 이 NAND 회로 NA12의 출력부로부터 출력되는 신호는 인버터 I50을 통해 OR 회로 RRl의 제2 단자에 입력된다. 그리고, OR 회로 RR1의 출력부로부터는 신호 BS<0 : 3>이 출력된다. 또, 신호 xBSILTC0-e, xBSILTC1-e, xBSILTC0-o, xBSILTC1-o는 각각 신호 BSILTC0-e, BSILTC1-e, BSILTC0-o, BSILTC1-o의 각 신호를 인버터를 통해 논리 반전시킨 신호 혹은 논리 반전시키지 않은 신호 중 어느 하나인 것을 나타낸다.
다음에, 도 10 ∼ 도 13을 이용하여 상기 반도체 메모리의 동작을 설명한다.
도 10은 CAS 신호의 레이턴시가 2, 버스트 길이가 4, 뱅크수가 4인 인터리브에서의 판독 동작을 나타내는 타임차트이다. 도 11은 CAS 신호의 레이턴시가 2,버스트 길이가 4, 4 뱅크인 인터리브에서의 기입 동작을 나타내는 타임차트이다. 도 12는 CAS 신호의 레이턴시가 2, 버스트 길이가 2, 뱅크수가 4인 인터리브에서의 판독 동작을 나타내는 타임차트이다. 또한, 도 13은 CAS 신호의 레이턴시가 2, 버스트 길이가 2, 뱅크수가 4인 인터리브에서의 기입 동작을 나타내는 타임차트이다.
우선, 도 10에 나타내는 CAS 신호의 레이턴시가 2, 버스트 길이가 4, 뱅크수가 4인 인터리브에서의 판독 동작은 이하와 같아진다.
도 10에 도시한 바와 같이, 어드레스 스트로브 신호 bRASCAS가 "L"이 된 기간에, 클럭 신호 CLK의 상승 엣지에 동기하여 로우 어드레스 RA를 취득한다. 어드레스 스트로브 신호 bRASCAS가 다음에 "L"이 된 기간에 클럭 신호 CLK의 상승 엣지에 동기하여 로우 어드레스 RB를 취득하고, 계속하여 클럭 신호 CLK의 하강 엣지에 동기하여 컬럼 어드레스 CA를 취득한다.
마찬가지로, 어드레스 스트로브 신호 bRASCAS가 다음에 "L"이 된 기간에, 클럭 신호 CLK의 상승 엣지에 동기하여 로우 어드레스 RC를 취득하고, 계속해서 클럭 신호 CLK의 하강 엣지에 동기하여 컬럼 어드레스 CB를 취득한다. 마찬가지로, 어드레스 스트로브 신호 bRASCAS가 다음에 "L"이 된 기간에, 클럭 신호 CLK의 상승 엣지에 동기하여 로우 어드레스 RD를 취득하여, 계속해서 클럭 신호 CLK의 하강 엣지에 동기하여 컬럼 어드레스 CC를 취득한다. 또한, 어드레스 스트로브 신호 bRASCAS가 다음에 "L"이 된 기간에 클럭 신호 CLK의 하강 엣지에 동기하여 컬럼 어드레스 CD를 취득한다.
이에 따라, 컬럼 어드레스 CA를 취득한 후, 클럭 신호 CLK의 2회째의 상승 직후부터, 데이터 DA0, DA1, DA2, DA3이 출력된다. 또한, 간극없이, DA3에 이어서 데이터 DB0, DB1, DB2, DB3이 출력된다. 계속해서, 마찬가지로 간극없이 DB3에 계속해서 데이터 DC0, DC1, DC2, DC3이 출력된다. 또한, DC3에 이어서 데이터 DD0, DD1, DD2, DD3이 출력된다.
또, 데이터 DA0, DA1, DA2, DA3은 로우 어드레스 RA와 컬럼 어드레스 CA에 따라 판독되는 데이터이다. 또한, 데이터 DB0, DB1, DB2, DB3은 로우 어드레스 RB와 컬럼 어드레스 CB에 따라 판독되는 데이터이다. 데이터 DC0, DC1, DC2, DC3은 로우 어드레스 RC와 컬럼 어드레스 CC에 따라 판독되는 데이터이다. 데이터 DD0, DD1, DD2, DD3은 로우 어드레스 RD와 컬럼 어드레스 CD에 따라 판독되는 데이터이다.
이와 같이 클럭 신호 CLK의 1사이클에 있어서, 상승 엣지에 동기하여 로우 어드레스 신호를 취득하고, 하강 엣지에 동기하여 컬럼 어드레스 신호를 취득함으로써, 랜덤한 로우 액세스에 대해서도 간극이 없는 데이터 전송이 가능해진다. 이 결과, 실효적인 데이터 전송레이트를 향상시킬 수 있다.
다음에, 도 11에 나타내는 CAS 신호의 레이턴시가 2,버스트 길이가 4, 뱅크수가 4인 인터리브에서의 기입 동작은 이하와 같아진다.
도 11에 도시한 바와 같이, 어드레스 스트로브 신호 bRASCAS가 "L"이 된 기간에, 클럭 신호 CLK의 상승 엣지에 동기하여 로우 어드레스 RA를 취득한다. 어드레스 스트로브 신호 bRASCAS가 다음에 "L"이 된 기간에, 클럭 신호 CLK의 상승 엣지에 동기하여 로우 어드레스 RB를 취득하고, 계속해서 클럭 신호 CLK의 하강 엣지에 동기하여 컬럼 어드레스 CA를 취득한다.
마찬가지로, 어드레스 스트로브 신호 bRASCAS가 다음에 "L"이 된 기간에, 클럭 신호 CLK의 상승 엣지에 동기하여 로우 어드레스 RC를 취득하고, 계속해서 클럭 신호 CLK의 하강 엣지에 동기하여 컬럼 어드레스 CB를 취득한다. 마찬가지로, 어드레스 스트로브 신호 bRASCAS가 다음에 "L"이 된 기간에, 클럭 신호 CLK의 상승 엣지에 동기하여 로우 어드레스 RD를 취득하고, 계속해서 클럭 신호 CLK의 하강 엣지에 동기하여 컬럼 어드레스 CC를·취득한다. 또한, 어드레스 스트로브 신호 bRASCAS가 다음에 "L"이 된 기간에, 클럭 신호 CLK의 하강 엣지에 동기하여 컬럼 어드레스 CD를 취득한다.
이에 따라, 컬럼 어드레스 CA를 취득한 직후부터, 데이터 DA0, DA1, DA2, DA3의 기입이 행해진다. 또한, 간극없이 DA3에 이어서 데이터 DB0, DB1, DB2, DB3의 기입이 행해진다. 계속해서, 마찬가지로 간극없이, DB3에 이어서 데이터 DC0, DC1, DC2, DC3의 기입이 행해진다. 또한, DC3에 계속해서 데이터 DD0, DD1, DD2, DD3의 기입이 행해진다.
또, 데이터 DA0, DA1, DA2, DA3은 로우 어드레스 RA와 컬럼 어드레스 CA에 따라 선택되는 번지를 선두로 하는 4개의 번지에 순차 기입된다. 또한, 데이터DB0, DB1, DB2, DB3은 로우 어드레스 RB와 컬럼 어드레스 CB에 따라 선택되는 번지를 선두로 하는 4개의 번지에 순차 기입된다. 데이터 DC0, DC1, DC2, DC3은 로우 어드레스 RC와 컬럼 어드레스 CC에 따라 선택되는 번지를 선두로 하는 4개의 번지에 순차 기입된다. 데이터 DD0, DD1, DD2, DD3은 로우 어드레스 RD와 컬럼 어드레스 CD에 따라 선택되는 번지를 선두로 하는 4개의 번지에 순차 기입된다.
이와 같이 클럭 신호 CLK의 1 사이클에 있어서, 상승 엣지에 동기하여 로우 어드레스 신호를 취득하고, 하강 엣지에 동기하여 컬럼 어드레스 신호를 취득함으로써, 랜덤한 로우 액세스에 대해서도 간극이 없는 데이터 전송이 가능해진다. 이 결과, 실효적인 데이터 전송레이트를 향상시킬 수 있다.
다음에, 도 12에 나타내는 CAS 신호의 레이턴시가 2, 버스트 길이가 2, 뱅크수가 4인 인터리브에서의 판독 동작은 이하와 같아진다.
도 12에 도시한 바와 같이, 어드레스 스트로브 신호 bRASCAS가 "L"이 된 기간에, 클럭 신호 CLK의 상승 엣지에 동기하여 로우 어드레스 RA를 취득한다. 어드레스 스트로브 신호 bRASCAS가 다음에 "L"이 된 기간에, 클럭 신호 CLK의 상승 엣지에 동기하여 로우 어드레스 RB를 취득한다. 또한, 어드레스 스트로브 신호 bRASCAS가 다음에 "L"이 된 기간에 클럭 신호 CLK의 상승 엣지에 동기하여 로우 어드레스 RC를 취득한다.
또한, 어드레스 스트로브 신호 bRASCAS가 다음에 "L"이 된 기간에, 클럭 신호 CLK의 하강 엣지에 동기하여 컬럼 어드레스 CA를 취득하고, 계속해서 클럭 신호 CLK의 상승 엣지에 동기하여 로우 어드레스 RD를 취득하고, 계속해서 클럭 신호CLK의 하강 엣지에 동기하여 컬럼 어드레스 CB를 취득한다. 또한, 어드레스 스트로브 신호 bRASCAS가 다음에 "L"이 된 기간에, 클럭 신호 CLK의 하강 엣지에 동기하여 컬럼 어드레스 CC를 취득한다. 또한, 어드레스 스트로브 신호 bRASCAS가 다음에 "L"이 된 기간에 클럭 신호 CLK의 하강 엣지에 동기하여 컬럼 어드레스 CD를 취득한다.
이에 따라, 컬럼 어드레스 CA를 취득한 후, 클럭 신호 CLK의 2회째의 상승 직후부터 데이터 DA0, DA1이 출력된다. 또한, 간극없이 DA1에 이어서 데이터 DB0, DB1이 출력된다. 계속해서, 마찬가지로 간극없이 DB1에 이어서 데이터 DC0, DC1이 출력된다. 또한, DC1에 계속해서 데이터 DD0, DD1이 출력된다.
또, 데이터 DA0, DA1은 로우 어드레스 RA와 컬럼 어드레스 CA에 따라 판독되는 데이터이다. 또한, 데이터 DB0, DB1은 로우 어드레스 RB와 컬럼 어드레스 CB에 따라 판독되는 데이터이다. 데이터 DC0, DC1은 로우 어드레스 RC와 컬럼 어드레스 CC에 따라서 판독되는 데이터이다. 데이터 DD0, DD1은 로우 어드레스 RD와 컬럼 어드레스 CD에 따라서 판독되는 데이터이다.
이와 같이 클럭 신호 CLK의 상승 엣지에 동기하여 로우 어드레스 신호를 취득하고, 클럭 신호 CLK의 하강 엣지에 동기하여, 컬럼 어드레스 신호를 취득함으로써, 랜덤한 로우 액세스에 대해서도 간극이 없는 데이터 전송이 가능해진다. 이 결과, 실효적인 데이터 전송레이트를 향상시킬 수 있다.
다음에, 도 13에 도시하는 CAS 신호의 레이턴시가 2, 버스트 길이가 2, 뱅크수가 4인 인터리브에서의 기입 동작은 이하와 같아진다.
도 13에 도시한 바와 같이, 어드레스 스트로브 신호 bRASCAS가 "L"이 된 기간에, 클럭 신호 CLK의 상승 엣지에 동기하여 로우 어드레스 RA를 취득한다. 어드레스 스트로브 신호 bRASCAS가 다음에 "L"이 된 기간에, 클럭 신호 CLK의 상승 엣지에 동기하여 로우 어드레스 RB를 취득한다. 또한, 어드레스 스트로브 신호 bRASCAS가 다음에 "L"이 된 기간에, 클럭 신호 CLK의 상승 엣지에 동기하여 로우 어드레스 RC를 취득한다.
또한, 어드레스 스트로브 신호 bRASCAS가 다음에 "L"이 된 기간에, 클럭 신호 CLK의 하강 엣지에 동기하여 컬럼 어드레스 CA를 취득하고, 계속해서 클럭 신호 CLK의 상승 엣지에 동기하여 로우 어드레스 RD를 취득하고, 계속해서 클럭 신호 CLK의 하강 엣지에 동기하여 컬럼 어드레스 CB를 취득한다. 또한, 어드레스 스트로브 신호 bRASCAS가, 다음에 "L"이 된 기간에, 클럭 신호 CLK의 하강 엣지에 동기하여 컬럼 어드레스 CC를 취득한다. 또한, 어드레스 스트로브 신호 bRASCAS가 다음에 "L"이 된 기간에, 클럭 신호 CLK의 하강 엣지에 동기하여 컬럼 어드레스 CD를 취득한다.
이에 따라, 컬럼 어드레스 CA를 취득한 직후부터, 데이터 DA0, DA1의 기입이 행해진다. 또한, 간극없이 DA1에 이어서 데이터 DB0, DB1의 기입이 행해진다. 계속해서, 마찬가지로 간극없이 DB1에 이어서 데이터 DC0, DC1의 기입이 행해진다. 또한, DCi에 계속해서 데이터 DD0, DD1의 기입이 행해진다.
또, 데이터 DA0, DA1은 로우 어드레스 RA와 컬럼 어드레스 CA에 따라 선택되는 번지를 선두로 하는 2개의 번지에 순차 기입된다. 또한, 데이터 DB0, DB1은 로우 어드레스 RB와 컬럼 어드레스 CB에 따라 선택되는 번지를 선두로 하는 2개의 번지에 순차 기입된다. 데이터 DC0, DC1은 로우 어드레스 RC와 컬럼 어드레스 CC에 따라서 선택되는 번지를 선두로 하는 2개의 번지에 순차 기입된다. 데이터 DD0, DD1은 로우 어드레스 RD와 컬럼 어드레스 CD에 따라 선택되는 번지를 선두로 하는 2개의 번지에 순차 기입된다.
이와 같이 클럭 신호 CLK의 상승 엣지에 동기하여 로우 어드레스 신호를 취득하고, 클럭 신호 CLK의 하강 엣지에 동기하여 컬럼 어드레스 신호를 취득함으로써, 랜덤한 로우 액세스에 대해서도 간극이 없는 데이터 전송이 가능해진다. 이 결과, 실효적인 데이터 전송레이트를 향상시킬 수 있다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 데이터의 입출력뿐만아니라 어드레스 신호, 뱅크 선택 신호, 로우 어드레스 스트로브 신호 bRAS, 컬럼 어드레스 스트로브 신호 bCAS, 칩 셀렉트 신호 bCS, 기록 인에이블 신호 bWE의 각 커맨드용 신호도 DDR화함으로써, 랜덤한 로우 액세스에 대해서도 간극이 없는 데이터 전송이 가능해지며, 실효적인 데이터 전송레이트를 향상할 수 있다.
또한, 클럭의 상승 엣지로 로우 어드레스를 취득하고, 하강 엣지로 컬럼 어드레스를 취득하는 것에 한정하면, 종래의 SDRAM과 같이 RAS, CAS의 신호를 두개 설치하지 않고 하나로 끝마치는 것이 가능해지고, 또한 종래, 4비트의 신호로부터 행하고 있던 커맨드의 디코드를 3 비트로 끝마치는 것도 가능해진다. 이에 따라, 커맨드 디코더를 구성하는 회로의 간소화를 실현할 수 있어 레이아웃 면적의 삭감, 고속화, 저소비 전력화도 가능해진다.
종래의 싱크로너스 DRAM(DDR-SDRAM)에서는 로우 어드레스와 컬럼 어드레스를 동시에 제공할 수 없고, 특히 랜덤한 로우 어드레스가 입력될 때에 데이터 전송 상의 간극이 생기고 있었다. 본 실시 형태에서는, 특히 어드레스 신호의 취득을 DDR화하고 또한 로우 어드레스 신호를 클럭의 상승 신호에 동기하여 취득하고, 컬럼 어드레스 신호를 클럭의 하강 신호에 동기하여 취득하도록 설정함으로써, 종래의 싱크로너스 DRAM에서 생기고 있는 데이터 전송 상의 간극을 없앨 수 있어, 데이터 전송의 효율을 올릴 수 있다.
또한, 로우 어드레스를 클럭의 상승 엣지로 취득하는 것으로 하여, 컬럼 어드레스를 클럭의 하강 엣지로 취득하는 것으로 한정한 것으로, 종래의 SDRAM에 입력되는 bRAS, bCAS의 신호는 하나로 하는 것이 가능하다. 이에 따라, 회로를 간소화할 수 있어 칩면적의 삭감, 소비 전력의 삭감이 가능하다.
상술한 실시 형태와 같이, 클럭의 상승 엣지로 로우 어드레스를 취득하고, 하강 엣지에서 컬럼 어드레스를 취득하는 구성으로 하면, 로우 어드레스용, 컬럼 어드레스용에 별도로 어드레스 핀, 어드레스 버스, 어드레스 버퍼를 설치하지 않고, 데이터 전송 상의 간극을 없앨 수 있어 데이터 전송의 효율을 올릴 수 있다.
즉, 본 발명은 DDR(Double Data Rate) 동작을 행하는 반도체 메모리, 특히 DRAM에서 데이터의 입출력뿐만아니라, 어드레스 신호, 뱅크 선택 신호, 로우 어드레스 스트로브 신호 bRAS, 컬럼 어드레스 스트로브 신호 bCAS, 칩 셀렉트 신호 bCS, 기록 인에이블 신호 bWE의 각 커맨드용 신호도 DDR화함으로써, 데이터 전송 효율을 향상시키는 것이다. 더구나, 단순히 각 신호를 DDR 화하는 것뿐만아니라,각각의 신호를 그 목적에 따라 어떤 것은 외부 클럭의 상승 엣지에 동기하여 취득하는 것에 한정하고, 또 다른 어떤 것은 외부 클럭의 하강 엣지에 동기하여 취득하는 것에 한정함으로써, 외부로부터 입력하는 신호를 삭감할 수 있다. 이에 따라, 회로의 간소화를 도모하고 칩 면적의 삭감 및 회로 동작의 고속화을 행하고 있다.
이상 진술한 바와 같이 본 발명에 따르면, 칩 면적을 증대시키지 않고, 데이터 전송 효율을 향상할 수 있어 회로 동작의 고속화가 가능한 반도체 메모리를 제공할 수 있다.

Claims (17)

  1. 반도체 메모리에 있어서,
    정보를 기억하는 메모리 셀 - 상기 메모리 셀은 어드레스 신호에 의해 지정됨 - ;
    상기 메모리 셀에 대한 동작의 타이밍을 취하기 위해서 공급된 클럭 신호 - 상기 클럭 신호는 상승 엣지와 하강 엣지를 포함함 - ;
    상기 클럭 신호의 상승 엣지와 하강 엣지 양쪽의 엣지에 동기하여, 상기 메모리 셀을 지정하는 상기 어드레스 신호를 취득하는 어드레스 취득 회로; 및
    상기 클럭 신호의 상승 엣지와 하강 엣지 양쪽의 엣지에 동기하여, 상기 동작을 지시하는 커맨드용 신호를 취득하는 커맨드 회로
    를 포함하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서,
    상기 어드레스 신호는 로우측의 어드레스를 지정하는 로우 어드레스 신호와, 컬럼측의 어드레스를 지정하는 컬럼 어드레스 신호를 포함하고,
    상기 어드레스 취득 회로는, 상기 클럭 신호의 상승 엣지, 하강 엣지중 어느 한 쪽의 엣지에 동기하여 상기 로우 어드레스 신호를 취득함과 동시에, 상기 로우 어드레스 신호가 취득하는 상기 한쪽 엣지와 상이한, 상기 한쪽 엣지의 다음의 다른쪽 엣지에 동기하여 상기 컬럼 어드레스 신호를 취득하는 것을 특징으로 하는 반도체 메모리.
  3. 제2항에 있어서,
    상기 로우 어드레스 신호의 취득 기간을 규정하는 로우 어드레스 스트로브 신호와, 상기 컬럼 어드레스 신호의 취득 기간을 규정하는 컬럼 어드레스 스트로브 신호가 공급되고,
    상기 어드레스 취득 회로는 상기 로우 어드레스 스트로브 신호가, 소정의 값일 때에만 상기 로우 어드레스 신호를 취득하고, 상기 컬럼 어드레스 스트로브 신호가 소정의 값일 때만 상기 컬럼 어드레스 신호를 취득하는 것을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서,
    상기 로우 어드레스 스트로브 신호, 상기 컬럼 어드레스 스트로브 신호의 2개의 신호는 하나의 동일한 어드레스 스트로브 신호인 것을 특징으로 하는 반도체 메모리.
  5. 제2항에 있어서,
    상기 로우 어드레스 신호 및 상기 컬럼 어드레스 신호의 취득 기간을 규정하는 어드레스 스트로브 신호가 공급되고,
    상기 어드레스 취득 회로는, 상기 어드레스 스트로브 신호가 소정의 값일 때만, 상기 로우 어드레스 신호 및 상기 컬럼 어드레스 신호를 취득하는 것을 특징으로 하는 반도체 메모리.
  6. 제1항에 있어서,
    상기 어드레스 신호의 취득 기간을 규정하는 어드레스 스트로브 신호가 공급되고,
    상기 어드레스 취득 회로는 상기 어드레스 스트로브 신호가 소정의 값일 때만 상기 어드레스 신호를 취득하는 것을 특징으로 하는 반도체 메모리.
  7. 제1항에 있어서,
    상기 커맨드용 신호가 지시하는 상기 동작은 상기 메모리 셀에 대한 정보의 기입 및 판독중 적어도 어느 하나인 것을 특징으로 하는 반도체 메모리.
  8. 반도체 메모리에 있어서,
    정보를 기억하는 메모리 셀 - 상기 메모리 셀은 어드레스 신호에 의해 지정됨 - ;
    상기 메모리 셀에 대한 동작의 타이밍을 취하기 위해서 사용하는 클럭 신호를 생성하는 클럭 생성 회로;
    상기 클럭 신호의 상승 엣지, 하강 엣지중 어느 한쪽의 엣지에 동기하여 상기 메모리 셀을 지정하는 상기 어드레스 신호를 유지하는 제1 유지 회로;
    상기 제1 유지 회로에 의한 유지시에 이용한 상기 한쪽의 엣지와 상이한, 상기 한쪽 엣지 다음의 다른 쪽의 엣지에 동기하여 상기 어드레스 신호를 유지하는 제2 유지 회로;
    상기 제1 유지 회로에 유지된 상기 어드레스 신호를 디코드하는 제1 디코드 회로; 및
    상기 제2 유지 회로에 유지된 상기 어드레스 신호를 디코드하는 제2 디코드 회로
    를 포함하는 것을 특징으로 하는 반도체 메모리.
  9. 제8항에 있어서,
    상기 클럭 신호의 상승 엣지, 하강 엣지중 어느 한쪽의 엣지에 동기하여, 상기 동작을 지시하는 커맨드용 신호를 유지하는 제3 유지 회로; 및
    상기 제1 유지 회로에 의한 유지시에 이용한 상기 한쪽 엣지와 상이한 다른 쪽 엣지에 동기하여, 상기 커맨드용 신호를 유지하는 제4 유지 회로
    를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  10. 제8항에 있어서,
    상기 어드레스 신호는 로우측의 어드레스를 지정하는 로우 어드레스 신호와, 컬럼측의 어드레스를 지정하는 컬럼 어드레스 신호를 포함하고,
    상기 제1 유지 회로는 상기 로우 어드레스 신호를 유지하고,
    상기 제2 유지 회로는 상기 컬럼 어드레스 신호를 유지하는 것을 특징으로 하는 반도체 메모리.
  11. 제10항에 있어서,
    상기 로우 어드레스 신호의 취득 기간을 규정하는 로우 어드레스 스트로브 신호와, 상기 컬럼 어드레스 신호의 취득 기간을 규정하는 컬럼 어드레스 스트로브 신호가 공급되고,
    상기 제1 유지 회로는 상기 로우 어드레스 스트로브 신호가 소정의 값일 때만, 상기 로우 어드레스 신호를 유지하고,
    상기 제2 유지 회로는 상기 컬럼 어드레스 스트로브 신호가 소정의 값일 때만 상기 컬럼 어드레스 신호를 유지하는 것을 특징으로 하는 반도체 메모리.
  12. 제11항에 있어서,
    상기 로우 어드레스 스트로브 신호, 상기 컬럼 어드레스 스트로브 신호의 두개 신호는 하나의 동일한 어드레스 스트로브 신호인 것을 특징으로 하는 반도체 메모리.
  13. 제10항에 있어서,
    상기 로우 어드레스 신호 및 상기 컬럼 어드레스 신호의 취득 기간을 규정하는 어드레스 스트로브 신호가 공급되고,
    상기 제1 유지 회로, 상기 제2 유지 회로의 각각은 상기 어드레스 스트로브 신호가 소정의 값일 때만 상기 로우 어드레스 신호, 상기 컬럼 어드레스 신호의 각각을 취득하는 것을 특징으로 하는 반도체 메모리.
  14. 제8항에 있어서,
    상기 어드레스 신호의 취득 기간을 규정하는 어드레스 스트로브 신호가 공급되고,
    상기 제1 유지 회로 및 상기 제2 유지 회로는 상기 어드레스 스트로브 신호가 소정의 값일 때에만 상기 어드레스 신호를 유지하는 것을 특징으로 하는 반도체 메모리.
  15. 제9항에 있어서,
    상기 커맨드용 신호가 지시하는 상기 동작은 상기 메모리 셀에 대한 정보의 기입 및 판독중 적어도 어느 하나인 것을 특징으로 하는 반도체 메모리.
  16. 반도체 메모리에 있어서,
    정보를 기억하는 메모리 셀;
    상기 메모리 셀에 대한 동작의 타이밍을 취하기 위해서 사용하는 클럭 신호를 생성하는 클럭 생성 회로;
    상기 클럭 신호의 상승 엣지, 하강 엣지중 어느 한쪽의 엣지에 동기하여, 상기 동작을 지시하는 커맨드용 신호를 유지하는 제1 유지 회로;
    상기 제1 유지 회로에 의한 유지시에 이용한 상기 한쪽의 엣지와 상이한 다른 쪽의 엣지에 동기하여, 상기 커맨드용 신호를 유지하는 제2 유지 회로;
    상기 제1 유지 회로에 유지된 상기 커맨드용 신호를 디코드하는 제1 디코드 회로; 및
    상기 제2 유지 회로에 유지된 상기 커맨드용 신호를 디코드하는 제2 디코드 회로
    를 포함하는 것을 특징으로 하는 반도체 메모리.
  17. 제16항에 있어서,
    상기 커맨드용 신호가 지정하는 상기 동작은, 상기 메모리 셀에 대한 정보의 기입 및 판독중 적어도 어느 하나인 것을 특징으로 하는 반도체 메모리.
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