JP2002025254A - 半導体メモリ - Google Patents

半導体メモリ

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JP2002025254A JP2000200253A JP2000200253A JP2002025254A JP 2002025254 A JP2002025254 A JP 2002025254A JP 2000200253 A JP2000200253 A JP 2000200253A JP 2000200253 A JP2000200253 A JP 2000200253A JP 2002025254 A JP2002025254 A JP 2002025254A
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Abstract

(57)【要約】 【課題】データ転送の効率を向上でき、さらにチップ面
積の削減及び回路動作の高速化が可能な半導体メモリを
提供する。 【解決手段】クロック信号ＣＬＫ、アドレス信号、コマ
ンド用信号ｂＷＥ、ｂＣＳ、bRASCASが入力され、前記
アドレス信号によって指定されたメモリセルに対してデ
ータの書き込みまたは読み出しを行い、かつ前記コマン
ド用信号をデコードして動作を指定する半導体メモリで
あって、前記アドレス信号、コマンド用信号の取り込
み、及び前記データの書き込みと読み出しを、前記クロ
ック信号の立ち上がりと立ち下がりの両方に同期して行
う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体メモリに
関し、特にＤＤＲ動作を行う半導体メモリに関するもの
である。
【０００２】
【従来の技術】近年、ますますコンピュータシステムの
高速化に対する要求は強まっている。そのため、メモリ
からＣＰＵ間のデータ転送を、クロック信号の立ち上が
りエッジと立ち下がりエッジの両方に同期させて行うこ
とで、データ転送を実効的に、従来の倍のスピードで行
うＤＤＲ(Duoble Data Rate)転送技術を用いたシンクロ
ナスＤＲＡＭ(DDR-SDRAM)が現在開発されている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
シンクロナスＤＲＡＭ（DDR-SDRAM）では、データの入
出力は、DDR動作をしているものの、ロウアドレススト
ローブ信号ｂＲＡＳ、カラムアドレスストローブ信号ｂ
ＣＡＳ、チップセレクト信号ｂＣＳ、ライトイネーブル
信号ｂＷＥ、バンクセレクト信号（ＢＳ０，ＢＳ１）、
ロウ(カラム)アドレス信号（Ａ０〜Ａ１１）の各信号ま
では、ＤＤＲ動作をさせていない。信号名中の頭文字ｂ
は、反転信号であることを示す。
【０００４】また、ロウアドレス、カラムアドレスの各
信号は、アドレスバス、入力ピン、入力バッファ等が共
通化されていて、同時に入力することができない。
【０００５】以上の２点から、特にランダムなロウアク
セスを行う場合には、図１０〜図１３に示すように、デ
ータ転送上の隙間が生じ、実効的なデータ転送レートを
悪化させるという問題がある。
【０００６】なお、図１０は、ＣＡＳ信号のレイテンシ
ーが２、バースト長が４、４バンクのインターリーブで
の読み出し動作を示す図である。図１１は、ＣＡＳ信号
のレイテンシーが２、バースト長が４、４バンクのイン
ターリーブでの書き込み動作を示す図である。図１２
は、ＣＡＳ信号のレイテンシーが２、バースト長が２、
４バンクのインターリーブでの読み出し動作を示す図で
ある。さらに、図１３は、ＣＡＳ信号のレイテンシーが
２、バースト長が２、４バンクのインターリーブでの書
き込み動作を示す図である。
【０００７】前述のデータ転送レートを悪化させるとい
う問題を避けるためには、アドレスバス、入力ピン、入
力バッファ等をロウアドレス専用、カラムアドレス専用
に別々に設け、同時にロウアドレス、カラムアドレスを
入力できるようにすれば簡単である。しかし、この場
合、アドレスバス、入力ピン、入力バッファ等を形成す
るための面積が２倍必要となり、チップ面積が増大する
ため、実現するのは難しい。
【０００８】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、データ転送の効率を向上でき、さらに
チップ面積の削減及び回路動作の高速化が可能な半導体
メモリを提供することを目的とする。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に、この発明の第１の半導体メモリは、メモリセルに対
してデータの書き込みまたは読み出しを行う半導体メモ
リにであって、クロック信号の立ち上がりと立ち下がり
の両方のエッジに同期して、前記メモリセルを指定する
アドレス信号を取り込むアドレス回路と、前記クロック
信号の立ち上がりと立ち下がりの両方のエッジに同期し
て、動作を指定するコマンド用信号を取り込むコマンド
回路とを具備することを特徴とする。
【００１０】この発明の第２の半導体メモリは、クロッ
ク信号、アドレス信号、コマンド用信号が入力され、前
記アドレス信号によって指定されたメモリセルに対して
データの書き込みまたは読み出しを行い、かつ前記コマ
ンド用信号をデコードして動作を指定する半導体メモリ
であって、前記アドレス信号、前記コマンド用信号の取
り込み、及び前記データの書き込みと読み出しを、前記
クロック信号の立ち上がりと立ち下がりの両方に同期し
て行うことを特徴とする。
【００１１】このように構成された半導体メモリでは、
データの入出力のみならず、アドレス信号、バンク選択
信号、ｂＲＡＳ、ｂＣＡＳ、ｂＣＳ、ｂＷＥの各コマン
ド用信号も前記クロック信号の立ち上がりと立ち下がり
の両方に同期して取り込むことにより、データ転送効率
を向上させることができる。
【００１２】さらに、単に各信号を、前記クロック信号
の立ち上がりと立ち下がりの両方に同期して取り込むだ
けでなく、それぞれの信号をその目的に応じて、ある信
号はクロック信号の立ち上がりエッジに同期して取り込
むことに限定し、またある信号は、クロック信号の立ち
下がりエッジに同期して取り込むことに限定することに
より、外部から入力する信号数を削減できる。これによ
り、回路の簡素化が図られ、チップ面積の削減及び回路
動作の高速化が実現できる。
【００１３】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。
【００１４】図１は、この発明の実施の形態の半導体メ
モリの構成を示すブロック図である。
【００１５】図１に示すように、コマンド信号バッファ
１１には、アドレスストローブ信号bRASCAS、ライトイ
ネーブル信号ｂＷＥ、チップセレクト信号ｂＣＳが入力
される。このコマンド信号バッファ１１の出力は、コマ
ンドラッチ１２Ａを介してコマンドデコーダ１２Ｂに入
力されると共に、コマンドラッチ１３Ａを介してコマン
ドデコーダ１３Ｂに入力される。
【００１６】前記コマンドデコーダ１２Ｂと、コマンド
デコーダ１３Ｂの出力は、それぞれコントロール信号ジ
ェネレータ１４に入力される。コントロール信号ジェネ
レータ１４の出力は、バンクＢＫ０〜バンクＢＫｎを有
するバンクブロック１５に入力される。
【００１７】また、アドレスバッファ１６には、アドレ
ス信号ADDRESS（Ａ０〜Ａ１１）、バンクセレクト信号
ＢＳ（ＢＳ０、ＢＳ１）が入力される。このアドレスバ
ッファ１６の出力は、ロウアドレスラッチ１７、カラム
アドレスラッチ１８にそれぞれ入力される。ロウアドレ
スラッチ１７の出力は、モードレジスタ１９に入力され
ると共に、ロウアドレスデコーダ（図示しない）を介し
てバンクブロック１５に入力される。同様に、カラムア
ドレスラッチ１８の出力は、モードレジスタ１９に入力
されると共に、カラムアドレスデコーダ（図示しない）
を介してバンクブロック１５に入力される。
【００１８】また、クロック生成部２０には、外部より
クロック信号ＣＬＫが入力される。クロック生成部２０
からは、クロック信号bCMDLTCがコマンドラッチ１２Ａ
に出力され、クロック信号CMDLTCがコマンドラッチ１３
Ａに出力される。さらに、クロック生成部２０からは、
クロック信号ADDDLTCがロウアドレスラッチ１７に出力
され、クロック信号bADDDLTCがカラムアドレスラッチ１
８に出力される。さらに、クロック生成部２０から出力
されるクロック信号は、コントロール信号ジェネレータ
１４、メモリセルアレイ部１５にそれぞれ入力される。
【００１９】また、カラムカウンタ２１の出力は、カラ
ムアドレスラッチ１８に入力される。リフレッシュカウ
ンタ２２の出力は、ロウアドレスラッチ１７に入力され
る。そして、メモリセルアレイ部１５からは、ＤＱバッ
ファ２３を介してデータＤＱ０〜ＤＱｎが出力される。
メモリセルアレイ部１５は、ＢＫ０〜ＢＫｎのバンクと
呼ばれる複数のセルアレイの単位からなる。
【００２０】なお、コマンド信号バッファ１１、コマン
ドラッチ１２Ａ、コマンドデコーダ１２Ｂ、コマンドラ
ッチ１３Ａ、及びコマンドデコーダ１３Ｂにより、コマ
ンド部３０が構成されている。また、アドレスバッファ
１６、ロウアドレスラッチ１７、及びカラムアドレスラ
ッチ１８により、アドレス部４０が構成されている。
【００２１】前記クロック生成部２０は、コマンド部３
０にて用いるクロック信号bCMDLTC、信号CMDLTCと、ア
ドレス部４０にて用いるクロック信号bADDDLTC、信号AD
DDLTCを生成する。クロック信号bCMDLTC、信号CMDLTC
は、コマンド部３０にて動作開始の同期を取るために用
いられる。クロック信号bADDDLTC、信号ADDDLTCは、ア
ドレス部４０にて動作開始の同期を取るために用いられ
る。
【００２２】前記コマンド部３０は、コマンド信号バッ
ファ１１に入力された前記アドレスストローブ信号bRAS
CAS、ライトイネーブル信号ｂＷＥ、チップセレクト信
号ｂＣＳのそれぞれを、クロック信号bCMDLTCに同期し
てコマンドラッチ１２Ａにてラッチし、ラッチしたそれ
ぞれの信号をコマンドデコーダ１２Ｂに出力する。コマ
ンドデコーダ１２Ｂは、入力された信号をデコードし
て、任意のロウ系回路動作を行うための信号ROW-COMMAN
Dを出力する。
【００２３】また、前記コマンド部３０は、コマンド信
号バッファ１１に入力された前記アドレスストローブ信
号bRASCAS、ライトイネーブル信号ｂＷＥ、チップセレ
クト信号ｂＣＳのそれぞれを、クロック信号CMDLTCに同
期してコマンドラッチ１３Ａにてラッチし、ラッチした
それぞれの信号をコマンドデコーダ１３Ｂに出力する。
コマンドデコーダ１３Ｂは、入力された信号をデコード
して、任意のカラム系回路動作を行うための信号COLUMN
-COMMANDを出力する。
【００２４】前記アドレス部４０は、コマンドバッファ
１６に入力された前記アドレス信号を、クロック信号bA
DDDLTCに同期してロウアドレスラッチ１７にてラッチ
し、ラッチした信号ROW-ADDRESSをアドレスデコーダ
（図示しない）に出力する。アドレスデコーダは、入力
された信号ROW-ADDRESSをデコードして、任意のロウア
ドレス選択線を活性化する。
【００２５】また、前記アドレス部４０は、コマンドバ
ッファ１６に入力された前記アドレス信号を、クロック
信号ADDDLTCに同期してカラムアドレスラッチ１８にて
ラッチし、ラッチした信号COLUMN-ADDRESSをアドレスデ
コーダ（図示しない）に出力する。アドレスデコーダ
は、入力された信号COLUMN-ADDRESSをデコードして、任
意のカラムアドレス選択線を活性化する。
【００２６】また、前記アドレス部４０は、コマンドバ
ッファ１６に入力された前記バンクセレクト信号を、ク
ロック信号bADDDLTC、及び信号ADDDLTCに同期してラッ
チ回路（図示しない）にてラッチし、ラッチした信号を
デコーダ（図示しない）にてデコードして、バンクを選
択するための信号ＢＳ<0:3>を出力する。
【００２７】次に、図２〜図４を用いて、クロック生成
部２０、コマンド部３０、アドレス部４０の詳細な回路
構成について説明する。図５は、これらクロック生成部
２０、コマンド部３０、アドレス部４０の動作を示すタ
イムチャートである。
【００２８】図２（ａ）〜図２（ｅ）は、クロック生成
部２０の構成を示す回路図である。
【００２９】図２（ａ）に示すように、インプットバッ
ファＩＢ１に入力されたクロック信号ＣＬＫは、インバ
ータＩ１、Ｉ２、Ｉ３、Ｉ４を通り、インバータＩ４の
出力部からクロック信号ＡＣＰとして出力される。さら
に、信号ＡＣＰはインバータＩ５を通り、クロック信号
ｂＡＣＰとして出力される。これらクロック信号ＣＬ
Ｋ、クロック信号ＡＣＰ、クロック信号ｂＡＣＰの波形
は図５に示すようになる。
【００３０】また、図２（ｃ）に示すように、前記クロ
ック信号ＡＣＰは、ＮＡＮＤ回路ＮＡ１の第１端子に入
力されると共に、インバータＩ６、Ｉ７、Ｉ８を通って
ＮＡＮＤ回路ＮＡ１の第２端子に入力される。このＮＡ
ＮＤ回路ＮＡ１の出力部からは、クロック信号bCMDLTC
が出力される。また、図２（ｂ）に示すように、前記ク
ロックｂＡＣＰ信号は、ＮＡＮＤ回路ＮＡ２の第１端子
に入力されると共に、インバータＩ９、Ｉ１０、Ｉ１１
を通ってＮＡＮＤ回路ＮＡ２の第２端子に入力される。
このＮＡＮＤ回路ＮＡ２の出力部からはクロック信号CM
DLTCが出力される。これらクロック信号bCMDLTC、クロ
ック信号CMDLTCの波形は図５に示すようになる。
【００３１】また、図２（ｅ）に示すように、前記クロ
ックＡＣＰ信号は、ＮＡＮＤ回路ＮＡ３の第１端子に入
力されると共に、インバータＩ１２、Ｉ１３、Ｉ１４を
通ってＮＡＮＤ回路ＮＡ３の第２端子に入力される。こ
のＮＡＮＤ回路ＮＡ３の出力部からはクロック信号bADD
DLTCが出力される。また、図２（ｄ）に示すように、前
記クロックｂＡＣＰ信号は、ＮＡＮＤ回路ＮＡ４の第１
端子に入力されると共に、インバータＩ１５、Ｉ１６、
Ｉ１７を通ってＮＡＮＤ回路ＮＡ４の第２端子に入力さ
れる。そして、ＮＡＮＤ回路ＮＡ４の出力部からは信号
ADDDLTCが出力される。これらクロック信号bADDDLTC、
クロック信号ADDDLTCの波形は図５に示すようになる。
【００３２】図３（ａ）〜図３（ｅ）は、前記コマンド
部３０の構成を示す回路図である。
【００３３】まず、コマンド部３０内のコマンド信号バ
ッファ１１、及びコマンドラッチ１２Ａ、１３Ａの回路
構成を説明する。
【００３４】図３（ａ）に示すように、インプットバッ
ファＩＢ１１に入力されたアドレスストローブ信号bRAS
CASは、インバータＩ２１を介してドライバＤＲ１に入
力される。このドライバＤＲ１の出力は、クロックドイ
ンバータＣＩ１を介して、ラッチ回路を構成するインバ
ータＩ２２及びインバータＩ２３に入力され、このラッ
チ回路の出力部からは信号RASLTCが出力される。また、
ドライバＤＲ１の出力は、クロックドインバータＣＩ２
を介して、ラッチ回路を構成するインバータＩ２４及び
インバータＩ２５に入力され、このラッチ回路の出力部
からは信号CASLTCが出力される。なお、クロックドイン
バータＣＩ１の制御端には信号bCMDLTCが入力され、ク
ロックドインバータＣＩ２の制御端には信号CMDLTCが入
力される。
【００３５】この図３（ａ）に示す回路では、インプッ
トバッファＩＢ１１に信号bRASCASとして“Ｌ”が入力
されると、インバータＩ２１にて反転されて“Ｈ”とな
り、ドライバＤＲ１を介してクロックドインバータＣＩ
１の入力部に供給される。クロックドインバータＣＩ１
は、制御端に入力されている信号bCMDLTCが“Ｌ”とき
だけ開き、入力部に供給されている“Ｈ”を“Ｌ”に反
転して、インバータＩ２２、Ｉ２３からなるラッチ回路
に供給する。このラッチ回路は、供給された“Ｌ”を
“Ｈ”に反転して、信号RASLTCとして“Ｈ”を出力す
る。なお、クロックドインバータＣＩ１の制御端に入力
されている信号bCMDLTCが“Ｈ”ときは、クロックドイ
ンバータＣＩ１の出力はハイインピーダンス状態とな
り、出力部から信号が出力されないため、前記ラッチ回
路にラッチされている信号がそのまま信号RASLTCとして
出力される。
【００３６】前記インバータＩ２１から出力される
“Ｈ”は、ドライバＤＲ１を介してクロックドインバー
タＣＩ２の入力部に供給される。クロックドインバータ
ＣＩ２は、制御端に入力されている信号CMDLTCが“Ｌ”
ときだけ開き、入力部に供給されている“Ｈ”を“Ｌ”
に反転して、インバータＩ２４、Ｉ２５からなるラッチ
回路に供給する。このラッチ回路は、供給された“Ｌ”
を“Ｈ”に反転して、信号CASLTCとして“Ｈ”を出力す
る。なお、クロックドインバータＣＩ２の制御端に入力
されている信号CMDLTCが“Ｈ”ときは、クロックドイン
バータＣＩ２の出力部から信号が出力されないため、前
記ラッチ回路にラッチされている信号がそのまま信号CA
SLTCとして出力される。
【００３７】また、図３（ｂ）に示すように、インプッ
トバッファＩＢ１２に入力された信号bＷＥは、インバ
ータＩ２６を介してドライバＤＲ２に入力される。この
ドライバＤＲ２の出力は、クロックドインバータＣＩ３
を介して、ラッチ回路を構成するインバータＩ２７及び
インバータＩ２８に入力され、このラッチ回路の出力部
からは信号WELTC-oが出力される。また、ドライバＤＲ
２の出力は、クロックドインバータＣＩ４を介して、ラ
ッチ回路を構成するインバータＩ２９及びインバータＩ
３０に入力され、このラッチ回路の出力部からは信号WE
LTC-eが出力される。なお、クロックドインバータＣＩ
３の制御端には信号bCMDLTCが入力され、クロックドイ
ンバータＣＩ４の制御端には信号CMDLTCが入力される。
【００３８】この図３（ｂ）に示す回路では、インプッ
トバッファＩＢ１２に信号bＷＥとして“Ｌ”が入力さ
れると、インバータＩ２６にて反転されて“Ｈ”とな
り、ドライバＤＲ２を介してクロックドインバータＣＩ
３の入力部に供給される。クロックドインバータＣＩ３
は、制御端に入力されている信号bCMDLTCが“Ｌ”とき
だけ開き、入力部に供給されている“Ｈ”を“Ｌ”に反
転して、インバータＩ２７、Ｉ２８からなるラッチ回路
に供給する。このラッチ回路は、供給された“Ｌ”を
“Ｈ”に反転して、信号WELTC-oとして“Ｈ”を出力す
る。なお、クロックドインバータＣＩ３の制御端に入力
されている信号bCMDLTCが“Ｈ”ときは、クロックドイ
ンバータＣＩ３の出力部から信号が出力されないため、
前記ラッチ回路にラッチされている信号がそのまま信号
WELTC-oとして出力される。
【００３９】前記インバータＩ２６から出力される
“Ｈ”は、ドライバＤＲ２を介してクロックドインバー
タＣＩ４の入力部に供給される。クロックドインバータ
ＣＩ４は、制御端に入力されている信号CMDLTCが“Ｌ”
ときだけ開き、入力部に供給されている“Ｈ”を“Ｌ”
に反転して、インバータＩ２９、Ｉ３０からなるラッチ
回路に供給する。このラッチ回路は、供給された“Ｌ”
を“Ｈ”に反転して、信号WELTC-eとして“Ｈ”を出力
する。なお、クロックドインバータＣＩ４の制御端に入
力されている信号CMDLTCが“Ｈ”ときは、クロックドイ
ンバータＣＩ４の出力部から信号が出力されないため、
前記ラッチ回路にラッチされている信号がそのまま信号
WELTC-eとして出力される。
【００４０】また、図３（ｃ）に示すように、インプッ
トバッファＩＢ１３に入力された信号bＣＳは、インバ
ータＩ３１を介してドライバＤＲ３に入力される。この
ドライバＤＲ３の出力は、クロックドインバータＣＩ５
を介して、ラッチ回路を構成するインバータＩ３２及び
インバータＩ３３に入力され、インバータＩ３２の出力
部からは信号CSLTC-oが出力される。また、ドライバＤ
Ｒ３の出力は、クロックドインバータＣＩ６を介して、
ラッチ回路を構成するインバータＩ３４及びインバータ
Ｉ３５に入力され、インバータＩ３４の出力部からは信
号CSLTC-eが出力される。なお、クロックドインバータ
ＣＩ５の制御端には信号bCMDLTCが入力され、クロック
ドインバータＣＩ６の制御端には信号CMDLTCが入力され
る。
【００４１】この図３（ｃ）に示す回路では、インプッ
トバッファＩＢ１３に信号bＣＳとして“Ｌ”が入力さ
れると、インバータＩ３１にて反転されて“Ｈ”とな
り、ドライバＤＲ３を介してクロックドインバータＣＩ
５の入力部に供給される。クロックドインバータＣＩ５
は、制御端に入力されている信号bCMDLTCが“Ｌ”とき
だけ開き、入力部に供給されている“Ｈ”を“Ｌ”に反
転して、インバータＩ３２、Ｉ３３からなるラッチ回路
に供給する。このラッチ回路は、供給された“Ｌ”を
“Ｈ”に反転して、信号CSLTC-oとして“Ｈ”を出力す
る。なお、クロックドインバータＣＩ５の制御端に入力
されている信号bCMDLTCが“Ｈ”ときは、クロックドイ
ンバータＣＩ５の出力部から信号が出力されないため、
前記ラッチ回路にラッチされている信号がそのまま信号
CSLTC-oとして出力される。
【００４２】前記インバータＩ３１から出力される
“Ｈ”は、ドライバＤＲ３を介してクロックドインバー
タＣＩ６の入力部に供給される。クロックドインバータ
ＣＩ６は、制御端に入力されている信号CMDLTCが“Ｌ”
ときだけ開き、入力部に供給されている“Ｈ”を“Ｌ”
に反転して、インバータＩ３４、Ｉ３５からなるラッチ
回路に供給する。このラッチ回路は、供給された“Ｌ”
を“Ｈ”に反転して、信号CSLTC-eとして“Ｈ”を出力
する。なお、クロックドインバータＣＩ６の制御端に入
力されている信号CMDLTCが“Ｈ”ときは、クロックドイ
ンバータＣＩ６の出力部から信号が出力されないため、
前記ラッチ回路にラッチされている信号がそのまま信号
CSLTC-eとして出力される。
【００４３】また、図３（ａ）〜図３（ｃ）に示す回路
で、インプットバッファＩＢ１１〜ＩＢ１３のそれぞれ
に、信号bRASCAS、信号ｂＷＥ、信号bＣＳとして“Ｈ”
が入力されたときは、各部の信号が逆極性となり、信号
RASLTC、信号CASLTC、信号WELTC-o、信号WELTC-e、信号
CSLTC-o、及び信号CSLTC-eのそれぞれからは“Ｌ”が出
力される。信号bCMDLTCまたは信号CMDLTCが入力される
クロックドインバータＣＩ１〜ＣＩ６のそれぞれの動作
は前述と同様である。
【００４４】次に、コマンド部３０内のコマンドデコー
ダ１２Ｂ、１３Ｂの回路構成を説明する。
【００４５】図３（ｄ）に示すように、ＮＡＮＤ回路Ｎ
Ａ５の第１端子には信号CSLTC-oが入力され、その第２
端子には信号xRASLTCが、その第３端子には信号xWELTC-
oが入力される。このＮＡＮＤ回路ＮＡ５の出力は、ド
ライバＤＲ４を介して信号ROW-COMMANDとして出力され
る。なお、ＮＡＮＤ回路ＮＡ５の第２端子、第３端子に
入力される信号xRASLTC、xWELTC-oは、信号RASLTC、WEL
TC-oの各信号をインバータを介して論理反転させた信
号、あるいは論理反転させない信号のいずれかの信号で
あることを示す。
【００４６】上記の構成をとるコマンドデコーダは、ロ
ウコマンドの数だけ備えられ、信号CSLTC-o、xRASLTC、
xWELTC-oがすべて“Ｈ”になった場合のみ、信号ROW-CO
MMANDが“Ｌ”となり、“バンクアクティブ（BANK ACTI
VE)”、“バンクプリチャージ(BANK PRICHARGE)”など
のコマンドがアクティブとなる。
【００４７】また、図３（ｅ）に示すように、ＮＡＮＤ
回路ＮＡ６の第１端子には信号CSLTC-eが入力され、そ
の第２端子には信号xCASLTCが、その第３端子には信号x
WELTC-eが入力される。このＮＡＮＤ回路ＮＡ６の出力
は、ドライバＤＲ５を介して信号COLUMN-COMMANDとして
出力される。なお、ＮＡＮＤ回路ＮＡ６の第２端子、第
３端子に入力される信号xCASLTC、xWELTC-eは、信号CAS
LTC、WELTC-eの各信号をインバータを介して論理反転さ
せた信号、あるいは論理反転させない信号のいずれかの
信号であることを示す。
【００４８】上記の構成をとるコマンドデコーダは、カ
ラムコマンドの数だけ備えられ、信号CSLTC-e、xCASLT
C、xWELTC-eが全て“Ｈ”になった場合のみ、信号COLUM
N-COMMANDが“Ｌ”となり、“リード（READ）”、“ラ
イト(WRITE)”などのコマンドがアクティブとなる。
【００４９】なお、ここではＮＡＮＤ回路ＮＡ５に入力
される信号CSLTC-o、信号RASLTC、信号WELTC-oが全て
“Ｈ”のときにコマンドが選択されるようにしたが、こ
れらの信号が全て“Ｌ”のときにコマンドが選択される
ようにしてもよい。ただし、この場合は、ＮＡＮＤ回路
ＮＡ５をＮＯＲ回路に換える必要がある。同様に、ＮＡ
ＮＤ回路ＮＡ６に入力される信号CSLTC-e、信号CASLT
C、信号WELTC-eが全て“Ｈ”のときにコマンドが選択さ
れるようにしたが、これらの信号が全て“Ｌ”のときに
コマンドが選択されるようにしてもよい。ただし、この
場合は、ＮＡＮＤ回路ＮＡ６をＮＯＲ回路に換える必要
がある。
【００５０】図４（ａ）〜図４（ｃ）は、前記アドレス
部４０の構成を示す回路図である。
【００５１】図４（ａ）に示すように、インプットバッ
ファＩＢ２１に、外部より入力されたアドレス信号ADDR
ESSは、インバータＩ５１を介してドライバＤＲ１１に
入力される。このドライバＤＲ１１の出力は、クロック
ドインバータＣＩ１１の入力部に供給される。クロック
ドインバータＣＩ１１は、制御端に入力されている信号
bADDDLTCが“Ｌ”ときだけ開き、入力部に供給されてい
る信号ADDRESSを反転して、インバータＩ４１、Ｉ４２
からなるラッチ回路に供給する。このラッチ回路は、供
給された信号を反転して、信号ROW-ADDRESSを出力す
る。なお、クロックドインバータＣＩ１１の制御端に入
力されている信号bADDDLTCが“Ｈ”ときは、クロックド
インバータＣＩ１１の出力部から信号が出力されないた
め、前記ラッチ回路にラッチされている信号がそのまま
信号ROW-ADDRESSとして出力される。
【００５２】前記ドライバＤＲ１１から供給される信号
ADDRESSはクロックドインバータＣＩ１２の入力部に供
給される。クロックドインバータＣＩ１２は、制御端に
入力されている信号ADDDLTCが“Ｌ”ときだけ開き、入
力部に供給されている信号ADDRESSを反転して、インバ
ータＩ４３、Ｉ４４からなるラッチ回路に供給する。こ
のラッチ回路は、供給された信号を反転して、信号COLU
MN-ADDRESSを出力する。なお、クロックドインバータＣ
Ｉ１２の制御端に入力されている信号ADDDLTCが“Ｈ”
ときは、クロックドインバータＣＩ１２の出力部から信
号が出力されないため、前記ラッチ回路にラッチされて
いる信号がそのまま信号COLUMN-ADDRESSとして出力され
る。
【００５３】また、図４（ｂ）に示すように、インプッ
トバッファＩＢ２２に、外部より入力されたバンクセレ
クト信号ＢＳは、インバータＩ５２を介してドライバＤ
Ｒ１２に入力される。このドライバＤＲ１２の出力は、
クロックドインバータＣＩ１３の入力部に供給される。
クロックドインバータＣＩ１３は、制御端に入力されて
いる信号bADDDLTCが“Ｌ”ときだけ開き、入力部に供給
されている信号ＢＳを反転して、インバータＩ４５、Ｉ
４６からなるラッチ回路に供給する。このラッチ回路
は、供給された信号を反転して、信号BSILTC1を出力す
る。なお、クロックドインバータＣＩ１３の制御端に入
力されている信号bADDDLTCが“Ｈ”ときは、クロックド
インバータＣＩ１３の出力部から信号が出力されないた
め、前記ラッチ回路にラッチされている信号がそのまま
信号BSILTC1として出力される。
【００５４】前記ドライバＤＲ１２から供給される信号
ＢＳはクロックドインバータＣＩ１４の入力部に供給さ
れる。クロックドインバータＣＩ１４は、制御端に入力
されている信号ADDDLTCが“Ｌ”ときだけ開き、入力部
に供給されている信号ＢＳを反転して、インバータＩ４
７、Ｉ４８からなるラッチ回路に供給する。このラッチ
回路は、供給された信号を反転して、信号BSILTC2を出
力する。なお、クロックドインバータＣＩ１４の制御端
に入力されている信号ADDDLTCが“Ｈ”ときは、クロッ
クドインバータＣＩ１４の出力部から信号が出力されな
いため、前記ラッチ回路にラッチされている信号がその
まま信号BSILTC2として出力される。
【００５５】さらに、図４（ｃ）に示すように、ＮＡＮ
Ｄ回路ＮＡ１１の第１端子には信号BSILTC1が入力さ
れ、その第２端子には信号BSILTC2が入力される。この
ＮＡＮＤ回路ＮＡ１１の出力部からは、インバータＩ４
９を介して信号ＢＳ<0:3>が出力される。
【００５６】次に、図６〜図９を用いて、前記半導体メ
モリの動作を説明する。
【００５７】図６は、ＣＡＳ信号のレイテンシーが２、
バースト長が４、４バンクのインターリーブでの読み出
し動作を示すタイムチャートである。図７は、ＣＡＳ信
号のレイテンシーが２、バースト長が４、４バンクのイ
ンターリーブでの書き込み動作を示すタイムチャートで
ある。図８は、ＣＡＳ信号のレイテンシーが２、バース
ト長が２、４バンクのインターリーブでの読み出し動作
を示すタイムチャートである。さらに、図９は、ＣＡＳ
信号のレイテンシーが２、バースト長が２、４バンクの
インターリーブでの書き込み動作を示すタイムチャート
である。
【００５８】まず、図６に示すＣＡＳ信号のレイテンシ
ーが２、バースト長が４、４バンクのインターリーブで
の読み出し動作は以下のようになる。
【００５９】図６に示すように、クロック信号bRASCAS
が“Ｌ”となった期間に、クロック信号ＣＬＫの立ち上
がりエッジに同期してロウアドレスＲＡを取り込み、ク
ロック信号bRASCASが次に“Ｌ”となった期間に、クロ
ック信号ＣＬＫの立ち上がりエッジに同期してロウアド
レスＲＢを取り込み、続いてクロック信号ＣＬＫの立ち
下がりエッジに同期してカラムアドレスＣＡを取り込
む。
【００６０】同様に、クロック信号bRASCASが次に
“Ｌ”となった期間に、クロック信号ＣＬＫの立ち上が
りエッジに同期してロウアドレスＲＣを取り込み、続い
てクロック信号ＣＬＫの立ち下がりエッジに同期してカ
ラムアドレスＣＢを取り込む。同様に、クロック信号bR
ASCASが次に“Ｌ”となった期間に、クロック信号ＣＬ
Ｋの立ち上がりエッジに同期してロウアドレスＲＤを取
り込み、続いてクロック信号ＣＬＫの立ち下がりエッジ
の同期してカラムアドレスＣＣを取り込む。さらに、ク
ロック信号bRASCASが次に“Ｌ”となった期間に、クロ
ック信号ＣＬＫの立ち下がりエッジに同期してカラムア
ドレスＣＤを取り込む。
【００６１】これにより、カラムアドレスＣＡを取り込
んだ後、クロック信号ＣＬＫの２回目の立ち上がりの直
後から、データＤＡ０、ＤＡ１、ＤＡ２、ＤＡ３が出力
され、さらに隙間を空けることなく、ＤＡ３に続いてデ
ータＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３が出力される。続
いて、同様に隙間を開けることなく、ＤＢ３に続いてデ
ータＤＣ０、ＤＣ１、ＤＣ２、ＤＣ３が出力され、さら
にＤＣ３に続いてデータＤＤ０、ＤＤ１、ＤＤ２、ＤＤ
３が出力される。
【００６２】なお、データＤＡ０、ＤＡ１、ＤＡ２、Ｄ
Ａ３は、ロウアドレスＲＡとカラムアドレスＣＡに応じ
て読み出されるデータである。また、データＤＢ０、Ｄ
Ｂ１、ＤＢ２、ＤＢ３は、ロウアドレスＲＢとカラムア
ドレスＣＢに応じて読み出されるデータである。データ
ＤＣ０、ＤＣ１、ＤＣ２、ＤＣ３は、ロウアドレスＲＣ
とカラムアドレスＣＣに応じて読み出されるデータであ
る。データＤＤ０、ＤＤ１、ＤＤ２、ＤＤ３は、ロウア
ドレスＲＤとカラムアドレスＣＤに応じて読み出される
データである。
【００６３】このようにクロック信号ＣＬＫの１サイク
ルにおいて、立ち上がりエッジに同期してロウアドレス
信号を取り込み、立ち下がりエッジに同期してカラムア
ドレス信号を取り込むことにより、ランダムなロウアク
セスに関しても隙間のないデータ転送が可能となる。こ
の結果、実効的なデータ転送レートを向上させることが
できる。
【００６４】次に、図７に示すＣＡＳ信号のレイテンシ
ーが２、バースト長が４、４バンクのインターリーブで
の書き込み動作は以下のようになる。
【００６５】図７に示すように、クロック信号bRASCAS
が“Ｌ”となった期間に、クロック信号ＣＬＫの立ち上
がりエッジに同期してロウアドレスＲＡを取り込み、ク
ロック信号bRASCASが次に“Ｌ”となった期間に、クロ
ック信号ＣＬＫの立ち上がりエッジに同期してロウアド
レスＲＢを取り込み、続いてクロック信号ＣＬＫの立ち
下がりエッジに同期してカラムアドレスＣＡを取り込
む。
【００６６】同様に、クロック信号bRASCASが次に
“Ｌ”となった期間に、クロック信号ＣＬＫの立ち上が
りエッジに同期してロウアドレスＲＣを取り込み、続い
てクロック信号ＣＬＫの立ち下がりエッジに同期してカ
ラムアドレスＣＢを取り込む。同様に、クロック信号bR
ASCASが次に“Ｌ”となった期間に、クロック信号ＣＬ
Ｋの立ち上がりエッジに同期してロウアドレスＲＤを取
り込み、続いてクロック信号ＣＬＫの立ち下がりエッジ
の同期してカラムアドレスＣＣを取り込む。さらに、ク
ロック信号bRASCASが次に“Ｌ”となった期間に、クロ
ック信号ＣＬＫの立ち下がりエッジに同期してカラムア
ドレスＣＤを取り込む。
【００６７】これにより、カラムアドレスＣＡを取り込
んだ直後から、データＤＡ０、ＤＡ１、ＤＡ２、ＤＡ３
の書き込みが行われ、さらに隙間を空けることなく、Ｄ
Ａ３に続いてデータＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３の
書き込みが行われる。続いて、同様に隙間を開けること
なく、ＤＢ３に続いてデータＤＣ０、ＤＣ１、ＤＣ２、
ＤＣ３の書き込みが行われ、さらにＤＣ３に続いてデー
タＤＤ０、ＤＤ１、ＤＤ２、ＤＤ３の書き込みが行われ
る。
【００６８】なお、データＤＡ０、ＤＡ１、ＤＡ２、Ｄ
Ａ３は、ロウアドレスＲＡとカラムアドレスＣＡに応じ
て選択される番地を先頭とする４つの番地に順次書き込
まれる。また、データＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３
は、ロウアドレスＲＢとカラムアドレスＣＢに応じて選
択される番地を先頭とする４つの番地に順次書き込まれ
る。データＤＣ０、ＤＣ１、ＤＣ２、ＤＣ３は、ロウア
ドレスＲＣとカラムアドレスＣＣに応じて選択される番
地を先頭とする４つの番地に順次書き込まれる。データ
ＤＤ０、ＤＤ１、ＤＤ２、ＤＤ３は、ロウアドレスＲＤ
とカラムアドレスＣＤに応じて選択される番地を先頭と
する４つの番地に順次書き込まれる。
【００６９】このようにクロック信号ＣＬＫの１サイク
ルにおいて、立ち上がりエッジに同期してロウアドレス
信号を取り込み、立ち下がりエッジに同期してカラムア
ドレス信号を取り込むことにより、ランダムなロウアク
セスに関しても隙間のないデータ転送が可能となる。こ
の結果、実効的なデータ転送レートを向上させることが
できる。
【００７０】次に、図８に示すＣＡＳ信号のレイテンシ
ーが２、バースト長が２、４バンクのインターリーブで
の読み出し動作は以下のようになる。
【００７１】図８に示すように、クロック信号bRASCAS
が“Ｌ”となった期間に、クロック信号ＣＬＫの立ち上
がりエッジに同期してロウアドレスＲＡを取り込み、ク
ロック信号bRASCASが次に“Ｌ”となった期間に、クロ
ック信号ＣＬＫの立ち上がりエッジに同期してロウアド
レスＲＢを取り込み、さらにクロック信号bRASCASが次
に“Ｌ”となった期間に、クロック信号ＣＬＫの立ち上
がりエッジに同期してロウアドレスＲＣを取り込む。
【００７２】さらに、クロック信号bRASCASが次に
“Ｌ”となった期間に、クロック信号ＣＬＫの立ち下が
りエッジに同期してカラムアドレスＣＡを取り込み、続
いてクロック信号ＣＬＫの立ち上がりエッジに同期して
ロウアドレスＲＤを取り込み、続いてクロック信号ＣＬ
Ｋの立ち下がりエッジの同期してカラムアドレスＣＢを
取り込む。さらに、クロック信号bRASCASが次に“Ｌ”
となった期間に、クロック信号ＣＬＫの立ち下がりエッ
ジに同期してカラムアドレスＣＣを取り込む。さらに、
クロック信号bRASCASが次に“Ｌ”となった期間に、ク
ロック信号ＣＬＫの立ち下がりエッジに同期してカラム
アドレスＣＤを取り込む。
【００７３】これにより、カラムアドレスＣＡを取り込
んだ後、クロック信号ＣＬＫの２回目の立ち上がり直後
から、データＤＡ０、ＤＡ１が出力され、さらに隙間を
空けることなく、ＤＡ１に続いてデータＤＢ０、ＤＢ１
が出力される。続いて、同様に隙間を開けることなく、
ＤＢ１に続いてデータＤＣ０、ＤＣ１が出力され、さら
にＤＣ１に続いてデータＤＤ０、ＤＤ１が出力される。
【００７４】なお、データＤＡ０、ＤＡ１は、ロウアド
レスＲＡとカラムアドレスＣＡに応じて読み出されるデ
ータである。また、データＤＢ０、ＤＢ１は、ロウアド
レスＲＢとカラムアドレスＣＢに応じて読み出されるデ
ータである。データＤＣ０、ＤＣ１は、ロウアドレスＲ
ＣとカラムアドレスＣＣに応じて読み出されるデータで
ある。データＤＤ０、ＤＤ１は、ロウアドレスＲＤとカ
ラムアドレスＣＤに応じて読み出されるデータである。
【００７５】このようにクロック信号ＣＬＫの立ち上が
りエッジに同期してロウアドレス信号を取り込み、クロ
ック信号ＣＬＫの立ち下がりエッジに同期してカラムア
ドレス信号を取り込むことにより、ランダムなロウアク
セスに関しても隙間のないデータ転送が可能となる。こ
の結果、実効的なデータ転送レートを向上させることが
できる。
【００７６】次に、図９に示すＣＡＳ信号のレイテンシ
ーが２、バースト長が２、４バンクのインターリーブで
の書き込み動作は以下のようになる。
【００７７】図９に示すように、クロック信号bRASCAS
が“Ｌ”となった期間に、クロック信号ＣＬＫの立ち上
がりエッジに同期してロウアドレスＲＡを取り込み、ク
ロック信号bRASCASが次に“Ｌ”となった期間に、クロ
ック信号ＣＬＫの立ち上がりエッジに同期してロウアド
レスＲＢを取り込み、さらにクロック信号bRASCASが次
に“Ｌ”となった期間に、クロック信号ＣＬＫの立ち上
がりエッジに同期してロウアドレスＲＣを取り込む。
【００７８】さらに、クロック信号bRASCASが次に
“Ｌ”となった期間に、クロック信号ＣＬＫの立ち下が
りエッジに同期してカラムアドレスＣＡを取り込み、続
いてクロック信号ＣＬＫの立ち上がりエッジに同期して
ロウアドレスＲＤを取り込み、続いてクロック信号ＣＬ
Ｋの立ち下がりエッジの同期してカラムアドレスＣＢを
取り込む。さらに、クロック信号bRASCASが次に“Ｌ”
となった期間に、クロック信号ＣＬＫの立ち下がりエッ
ジに同期してカラムアドレスＣＣを取り込む。さらに、
クロック信号bRASCASが次に“Ｌ”となった期間に、ク
ロック信号ＣＬＫの立ち下がりエッジに同期してカラム
アドレスＣＤを取り込む。
【００７９】これにより、カラムアドレスＣＡを取り込
んだ直後から、データＤＡ０、ＤＡ１の書き込みが行わ
れ、さらに隙間を空けることなく、ＤＡ１に続いてデー
タＤＢ０、ＤＢ１の書き込みが行われる。続いて、同様
に隙間を開けることなく、ＤＢ１に続いてデータＤＣ
０、ＤＣ１の書き込みが行われ、さらにＤＣ１に続いて
データＤＤ０、ＤＤ１の書き込みが行われる。
【００８０】なお、データＤＡ０、ＤＡ１は、ロウアド
レスＲＡとカラムアドレスＣＡに応じて選択される番地
を先頭とする２つの番地に順次書き込まれる。また、デ
ータＤＢ０、ＤＢ１は、ロウアドレスＲＢとカラムアド
レスＣＢに応じて選択される番地を先頭とする２つの番
地に順次書き込まれる。データＤＣ０、ＤＣ１は、ロウ
アドレスＲＣとカラムアドレスＣＣに応じて選択される
番地を先頭とする２つの番地に順次書き込まれる。デー
タＤＤ０、ＤＤ１は、ロウアドレスＲＤとカラムアドレ
スＣＤに応じて選択される番地を先頭とする２つの番地
に順次書き込まれる。
【００８１】このようにクロック信号ＣＬＫの立ち上が
りエッジに同期してロウアドレス信号を取り込み、クロ
ック信号ＣＬＫの立ち下がりエッジに同期してカラムア
ドレス信号を取り込むことにより、ランダムなロウアク
セスに関しても隙間のないデータ転送が可能となる。こ
の結果、実効的なデータ転送レートを向上させることが
できる。
【００８２】以上説明したようにこの実施の形態によれ
ば、データの入出力のみならず、アドレス信号、バンク
選択信号、ｂＲＡＳ、ｂＣＡＳ、ｂＣＳ、ｂＷＥの各コ
マンド用信号もＤＤＲ化することによって、ランダムな
ロウアクセスに関しても隙間のないデータ転送が可能に
なり、実効的なデータ転送レートが向上できる。
【００８３】また、クロックの立ち上がりエッジでロウ
アドレスを取り込み、立ち下がりエッジでカラムアドレ
スを取り込むことに限定してしまえば、従来のＳＤＲＡ
ＭのようにＲＡＳ、ＣＡＳの信号を２つ設けることなく
１つで済ますことが可能となり、また従来、４ビットの
信号から行っていたコマンドのデコードを３ビットで済
ますことも可能となり、コマンドデコーダを構成する回
路の簡素化を実現することができ、レイアウト面積の削
減、高速化、低消費電力化も可能となる。
【００８４】特に、アドレス信号の取り込みをＤＤＲ化
し、かつロウアドレス信号をクロックの立ち上がり信号
に同期して取り込み、カラムアドレス信号をクロックの
立ち下がり信号に同期して取り込むように設定すること
により、従来のシンクロナスＤＲＡＭ（DDR-SDRAM）で
ロウアドレスとカラムアドレスを同時に与えることがで
きず、特に、ランダムなロウアドレスの際に生じていた
データ転送上の隙間を無くすことができ、データ転送の
効率を上げることができる。
【００８５】また、ロウアドレスをクロックの立ち上が
りエッジで取り込むこととし、カラムアドレスのクロッ
クの立ち下がりエッジで取り込むことと限定したこと
で、従来のＳＤＲＡＭに入力されるｂＲＡＳ、ｂＣＡＳ
の信号は、１つにしてしまうことが可能であり、これに
より回路を簡素化でき、チップ面積の削減、消費電力の
削減が可能である。
【００８６】前述した実施の形態のように、クロックの
立ち上がりエッジでロウアドレスを取り込み、立ち下が
りエッジでカラムアドレスを取り込むような構成にすれ
ば、ロウアドレス、カラムアドレス用に別々にアドレス
ピン、アドレスバス、アドレスバッファを設けることな
く、データ転送上の隙間をなくすことができ、データ転
送の効率を上げることができる。
【００８７】すなわち、この発明は、ＤＤＲ(Duoble Da
ta Rate)動作を行う半導体メモリ、特にＤＲＡＭにおい
てデータの入出力のみならず、アドレス信号、バンク選
択信号、ｂＲＡＳ、ｂＣＡＳ、ｂＣＳ、ｂＷＥの各コマ
ンド用信号もＤＤＲ化することによって、データ転送効
率を向上させるものである。しかも、単に、各信号をＤ
ＤＲ化するだけでなく、それぞれの信号をその目的に応
じて、あるものは外部クロックの立ち上がりエッジに同
期して取り込むことに限定し、またあるものは、外部ク
ロックの立ち下がりエッジに同期して取り込むことに限
定することにより、外部から入力する信号を削減でき
る。これにより、回路の簡素化をはかり、チップ面積の
削減及び回路動作の高速化を行っている。
【００８８】
【発明の効果】以上述べたようにこの発明によれば、デ
ータ転送の効率を向上でき、さらにチップ面積の削減及
び回路動作の高速化が可能な半導体メモリを提供するこ
とができる。
【図面の簡単な説明】
【図１】この発明の実施の形態の半導体メモリの構成を
示すブロック図である。
【図２】この発明の実施の形態の半導体メモリにおける
クロック生成部の構成を示す回路図である。
【図３】この発明の実施の形態の半導体メモリにおける
コマンド部の構成を示す回路図である。
【図４】この発明の実施の形態の半導体メモリにおける
アドレス部の構成を示す回路図である。
【図５】この発明の実施の形態の半導体メモリにおける
クロック生成部、コマンド部、アドレス部の動作を示す
タイムチャートである。
【図６】この発明の実施の形態の半導体メモリにおける
読み出し動作の一例を示すタイムチャートである。
【図７】この発明の実施の形態の半導体メモリにおける
書き込み動作の一例を示すタイムチャートである。
【図８】この発明の実施の形態の半導体メモリにおける
読み出し動作の他の例を示すタイムチャートである。
【図９】この発明の実施の形態の半導体メモリにおける
書き込み動作の他の例を示すタイムチャートである。
【図１０】従来のシンクロナスＤＲＡＭにおける読み出
し動作の一例を示すタイムチャートである。
【図１１】従来のシンクロナスＤＲＡＭにおける書き込
み動作の一例を示すタイムチャートである。
【図１２】従来のシンクロナスＤＲＡＭにおける読み出
し動作の他の例を示すタイムチャートである。
【図１３】従来のシンクロナスＤＲＡＭにおける書き込
み動作の他の例を示すタイムチャートである。
【符号の説明】
１１…コマンド信号バッファ １２Ａ、１２Ｂ…コマンドラッチ １３Ａ、１３Ｂ…コマンドラッチ １４…コントロール信号ジェネレータ １５…バンクブロック １６…アドレスバッファ １７…ロウアドレスラッチ １８…カラムアドレスラッチ １９…モードレジスタ ２０…クロック生成部 ２２…リフレッシュカウンタ ２３…ＤＱバッファ ３０…コマンド部 ４０…アドレス部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B024 AA07 AA15 BA17 BA21 BA29 CA07 CA13 CA16

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルに対してデータの書き込みま
    たは読み出しを行う半導体メモリにおいて、 クロック信号の立ち上がりと立ち下がりの両方のエッジ
    に同期して、前記メモリセルを指定するアドレス信号を
    取り込むアドレス回路と、 前記クロック信号の立ち上がりと立ち下がりの両方のエ
    ッジに同期して、動作を指定するコマンド用信号を取り
    込むコマンド回路と、 を具備することを特徴とする半導体メモリ。
  2. 【請求項２】 前記メモリセルに対するデータの書き込
    み及び読み出しは、前記クロック信号の立ち上がりと立
    ち下がりの両方に同期して行われることを特徴とする請
    求項１に記載の半導体メモリ。
  3. 【請求項３】 クロック信号、アドレス信号、コマンド
    用信号が入力され、前記アドレス信号によって指定され
    たメモリセルに対してデータの書き込みまたは読み出し
    を行い、かつ前記コマンド用信号をデコードして動作を
    指定する半導体メモリにおいて、 前記アドレス信号、前記コマンド用信号の取り込み、及
    び前記データの書き込みと読み出しを、前記クロック信
    号の立ち上がりと立ち下がりの両方に同期して行うこと
    を特徴とする半導体メモリ。
  4. 【請求項４】前記アドレス信号にはロウアドレス信号と
    カラムアドレス信号とが含まれており、前記ロウアドレ
    ス信号及びロウアドレスストローブ信号（ＲＡＳ）は前
    記クロック信号の立ち上がり、立ち下がりのいずれか一
    方のエッジに同期して取り込まれ、カラムアドレス信号
    及びカラムアドレスストローブ信号（ＣＡＳ）は、前記
    ロウアドレス信号及びロウアドレスストローブ信号（Ｒ
    ＡＳ）が取り込まれる前記エッジの逆側のエッジにて取
    り込まれることを特徴とする請求項１乃至３に記載の半
    導体メモリ。
  5. 【請求項５】 前記ロウアドレスストローブ信号、前記
    カラムアドレスストローブ信号の２つの信号を１つのア
    ドレスストローブ信号として用いることを特徴とする請
    求項４に記載の半導体メモリ。
  6. 【請求項６】 前記クロック信号の立ち上がりエッジか
    ら生成された信号をトリガとして、前記アドレスストロ
    ーブ信号、及び前記コマンド用信号を一時保持する第１
    のラッチ回路と、 前記クロック信号の立ち下がりエッジから生成された信
    号をトリガとして、前記アドレスストローブ信号、及び
    前記コマンド用信号を一時保持する第２のラッチ回路
    と、 前記第１のラッチ回路に保持された前記コマンド用信号
    をデコードする第１のコマンドデコード回路と、 前記第２のラッチ回路に保持された前記コマンド用信号
    をデコードする第２のコマンドデコード回路と、 をさらに具備することを特徴とする請求項５に記載の半
    導体メモリ。
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