TW508791B - Semiconductor memory - Google Patents

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TW508791B TW090115974A TW90115974A TW508791B TW 508791 B TW508791 B TW 508791B TW 090115974 A TW090115974 A TW 090115974A TW 90115974 A TW90115974 A TW 90115974A TW 508791 B TW508791 B TW 508791B
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Katsuyuki Fujita
Kaoru Nakagawa
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Toshiba Corp
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Description

508791 A7 B7 五、發明説明（1 ) 發明背景 本發明係有關半導體記憶體，尤其是有關具有兩倍資料 速率（DDR，Double Data Rate)傳輸技術之半導體記憶 體。 . 近年來，對電腦系統的快速化要求殷切。因此，目前開 發有同步DRAM (DDR_SDRAM)，其係使用使記憶體與 CPU間之資料傳輸與用於決定操作時間之時鐘信號之上昇 邊與下降邊兩者同步執行，以先前兩倍速率有效進行資料 傳輸之兩倍資料速率（DDR，Double Data Rate)傳輸技 術。 〜一 但是，先前之同步DRAM (DDR-SDRAM)，於資料的輸 入輸出時，雖然執行DDR操作，但是於列位址選通信號 bRAS、行位址選通信號bCAS、晶片選擇信號bCS、窝入 賦能信號bWE、記憶庫選擇信號（BS0，BS1)、列（行）位址 仏喊（A0〜All)等各信號產生前’不使DDR操作。信號名稱 中之頭一個字母b表示倒置信號。 此外，列位址、行位址各信號，因位址匯流排、輸入插 腳、輸入緩衝器等被共用化，而無法同時輸入。 以上兩點，尤其在執行隨機之列存取時，如圖丨〜圖4所 示，會造成資料傳輸上產生間隙，使有效之資料傳輸速率 惡化的問題。 另外，圖1顯示採用CAS信號的潛伏爲2，叢發長度爲4， 1己憶庫4個之交插的讀出操作。圖2顯示採用c AS信號的％ 伏爲2，叢發長度爲4，記憶庫4個之交插的窝入操作。圖曰3 -4 - 508791 A7 __B7__ 五、發明説明=(2 ) 顯示採用CAS信號的潛伏爲2，叢發長度爲2，記憶庫4個之 交插的讀出操作。而圖4顯示採用CAS信號的潛伏爲2，叢 發長度爲2，記憶庫4個之交插的寫入操作。 爲避免上述資料傳輸速率惡化的問題，可採用在列位址 專用、行位址專用上分別設置位址匯流排、輸入插腳、輸 入緩衝器等的方法。由於該方法可同時輸入列位址及行位 址，因此可以解決上述問題。但是，此時，需要兩倍用於 形成位址匯流排、輸入插腳及輸入缓衝器等的面積，造成 晶片面積增加，因而不易實現。 發明概述 有鑑於上述課題，本發明之目的在提供一種半導體記憶 體，不增加晶片面積，即可提高資料傳輸效率，促使電路 操作快速化。 爲求達到上述目的，本發明第一種態樣之半導體記憶體 具備：記憶體單元，其係記憶資訊，該記憶體單元被位址 信號指定；時鐘信號，其係用於決定對上述記憶體單元之 操作時間，該時鐘信號具有上昇邊與下降邊；位址電路， 其係與上述時鐘信號之上昇邊與下降邊的兩邊同步，取得 指定上述記憶體單元的上述位址信號；及命令電路，其係 與上述時鐘信號之上昇邊與下降邊的兩邊同步，取得指示 上述操作的命令用信號。 爲求達到上述目的，本發明第二種態樣之半導體記憶體 具備：記憶體單元，其係記憶資訊，該記憶體單元被位址 信號指定；時鐘產生電路，其係產生用於決定對上述記憶 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 裝 訂 線 A7
Z元之操作時間所使用的時鐘信號；第 係與上述時鐘信號夕 狩包路，其 > I-' 昇邊或下降邊之任何一邊同步，| 射曰疋上逑記憶體單元的上述位二保 另_邊„，^料輯時❹之上述-邊不同的 ^ 保持上迷位址信號；第一解 =ϊΓ保持電路上之上逑位址信“以解碼:： ::::二:係將保持在上述第二保持電路上之上述 爲求達到上述目的，本發第二▲、 具備β 祕（半導體記憶體 H 其係記料訊；時鐘產生電路，立係 述域體單元之操作時間峡用的時鐘 降ί之::：其係與上述時鐘信號之上昇邊或下 ，保持指示上述操作的命令用信號； 路’其係與上述第—保持電路於保持時使用之 广―邊不同的另-邊同步，保持上述命令用信號；第一 解碼電路’JL係將保梅名卜，十，筮 ° 八係將保持在上“―保持電路上之上述命令 二二r场碼；及第二解碼電路，其係將保持在上述第 持私路上之上述命令用信號予以解碼。 成之半導體記憶體’不僅資料的輸入輸出，藉由 號处時鐘信號之上昇與下降兩逢同步，也取得位址信 :二憶庫選擇信號、位址選通信號 '晶片選擇信號及窝 各命令用信號，可提高資料傳輪效率，達到 私路操作的快速化。 ㈣’不僅與上《鐘㈣之上昇與下降兩邊同步取得 __ -6- 本紙張尺度適用中國國家榡準(CNS) Μ規格(21〇><297公楚) 508791 A7 B7 五、發明説明（4 各信號，並藉由因應各信號目的，限定與時鐘信號之上昇 邊同步取得某個信號，此外，限定與時鐘信號之下降邊同 步取得某個信號，可以減少自外部輸入的信號數量。藉 此，促使電路簡化，可達到晶片面積縮小及電路操作快速 化。 圖式之簡要説明 圖1爲顯示一種先前同步DRAM之讀出操作的時間圖。 圖2爲顯示一種先前同步DRAM之寫入操作的時間圖。 圖3爲顯示另一種先前同步DRAM之讀出操作的時間圖。 圖4爲顯示另一種先前同步DRAM之寫入操作的時間圖。 裝 圖5爲顯示本發明實施形態之半導體記憶體構造的方塊 圖。 · 圖6A〜圖6E爲顯示上述半導體記憶體内之時鐘產生部構 造的電路圖。 圖7 A〜圖7E爲顯示上述半導體記憶體内之命令部構造的 電路圖。 圖8A〜圖8C爲顯示上述半導體記憶體内之位址部構造的 電路圖。 圖9爲顯示上述半導體記憶體之時鐘產生部、命令部、位 址部之操作的時間圖。 圖10爲顯示一種上述半導體記憶體之讀出操作的時間 圖。 圖11爲顯示一種上述半導體記憶體之寫入操作的時間 圖0 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 508791 A7 B7 五、發明説明（5 ) 圖12爲顯示另一種上述半導體記憶體之讀出操作的時間 圖。 圖13爲顯示另一種上述半導體記憶體之寫入操作的時間 圖。 . 發明詳述 以下，參照圖式説明本發明的實施形態。 圖5爲顯示本發明實施形態之半導體記憶體構造的方塊 圖。 如圖5所示，命令信號緩衝器11内輸入有位址選通信號 bRASCAS、寫入賦能信號bWE·及晶片選擇信號bCS。該命 令信號缓衝器11的輸出，經由命令鎖存器12A，輸入至命 令解碼器12B，同時，經由命令鎖存器13A，輪入至命令解 碼器13 B 〇 上述命令解碼器12B與命令解碼器13B的輸出，分別輸入 至控制信號產生器14内。控制信號產生器14的輸出，輸入 至具有記憶庫ΒΚ0〜記憶庫BKn的記憶庫區塊15内。此時之 記憶區塊15具有記憶庫ΒΚ0〜記憶庫ΒΚ3時，表示記憶庫數 量有4個。記憶庫爲同時被存取之數個記憶體單元集合體的 最小單位。 此夕卜，位址緩衝器16内輸入有位址信號ADDRESS (A0〜All)及記憶庫選擇信號BSn (BS0，BS1)。該位址缓 衝器16的輸出，分別輸入至列位址鎖存器17A及行位址鎖 存器18A内。列位址鎖存器17A的輸出，輸入至模式暫存器 19内，同時經由列位址解碼器17B，輸入至記憶庫區塊15 -8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 裝 訂 線 ⑽791
五、發明説明Y6 ) Α7 Β7 内。同樣的，行位址鎖存器18Α的輸出，輸入模式暫存器 19内，同時經由行位址解碼器18Β，輸入至記憶庫區塊15 内。 此外，時鐘產生電路20，自外部輸入有時鐘信號CLK。 時鐘信號bCMDLTC自時鐘產生部20輸出至命令鎖存器 12A内。此外，時鐘信號CMDLTC輸出至命令鎖存器 13A。再者，時鐘信號ADDDLTC自時鐘產生部20輸出至 列位址鎖存器17A内。此外，時鐘信號bADDDLTC被輸出 至行位址鎖存器1 8A内。再者，自時鐘產生部20輸出之時 鐘信號分別輸入至控制信號產、生器14及記憶體單元陣列部 (記憶庫區塊）15内。 此外，行計數器21的輸出，輸入至行位址鎖存器18A 内。再新計數器22的輸出，輸入至列位址鎖存器17A内。 繼續，自記憶體單元陣列部15，經由DQ緩衝器23輸出有資 料DQ0〜DQn。記憶體單元陣列部15具有記憶庫ΒΚ0〜 BK3 〇 另外，由命令信號緩衝器11、命令鎖存器12A、命令解 碼器12B、命令鎖存器13A及命令解碼器13B構成命令部 30。此外，由位址緩衝器16、列位址鎖存器17A、行位址 鎖存器18A、列位址解碼器17B及行位址解碼器18B構成位 址部40 〇 上述時鐘產生部20產生命令部30上使用的時鐘信號 bCMDLTC、信號CMDLTC與位址部40上使用.的時鐘信號 bADDDLTC、信號ADDDLTC。時鐘信號bCMDLTC、信 -9 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 裝 玎 線 508791 A7 B7
號CMDLTC用於採取命令邵30開始操作的同步。時於广口 bADDDLTC、信號ADDDLTC用於採取位址部4〇開=操^ 的同步。 上述命令部30與時鐘信號bCMDLTC同步，以命人鎖广 器12A分別鎖存輸入至命令信號緩衝器u内之上述二址二 通信號bRASCAS、寫入賦能信號bWE、晶片選擇作號 bCS，各鎖存的信號輸出至命令解碼器12B。命令解碼: 12B將輸入之信號予以解碼，輸出用於執行任何列系電路= 作的信號ROW_COMMAND。 此外，上述命令部30與時鐘信號CMDLTC同步，以命人 鎖存器13 A分別鎖存輸入至命令信號緩衝器i 1内之上述位 址選通信號bRASCAS、寫入赋能信號bWE、晶片選擇信號 bCS，各鎖存的信號輸出至命令解碼器13B。命令解碼器 13B將輸入之信號予以解碼，輸出用於執行任何行系電路操 作的信號COLUMN-COMMAND。 上述位址部40與時鐘信號bADDDLTC同步，以列位址鎖 存器17A鎖存輸入至命令緩衝器16内之上述位址信號 ADDRESS，鎖存的信號row-ADDRESS輸出至列位址解 碼器。列位址解碼器17B將所輸入之信號R〇W_ADDRESS 予以解碼，啓動任何的列位址選擇線。 此外，上述位址部40與時鐘信號ADDDLTC同步，以行 位址鎖存器18A鎖存輸入至命令緩衝器16内之上述位址信 號ADDRESS，鎖存的信號COLUMN-ADDRESS輸出至位 址解碼器（圖上未顯示）。位址解碼器將所輸入之信號 -10· 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 508791 A7 B7
五、發明説明=(8 COLUMN-ADDRESS予以解碼，啓動任何的行位址選擇 此外’上述位址邵40分別與時鐘信、信號 ADDDLTC同步，以鎖存電路（圖上未顯示）鎖存輸入至命令 緩衝器16内之上述記憶庫選擇信號BSn。並以解碼器（圖上 未顯示）將鎖存之信號予以解碼，輸出用於選擇記憶庫的信 號BS<0:3>。 其次，參照圖6A〜圖όΕ、圖7a〜圖7E及圖8A〜圖8C，説 明時鐘產生部20、命令部30及位址部4〇的詳細電路構造。 圖9爲顯示該時鐘產生部20、、命令部3〇及位址部4〇操作的 時間圖。 參照圖6A〜圖6E爲顯示時鐘產生部2〇構造的電路圖。 如圖6 A所示，輸入至輸入緩衝器IB i内的時鐘信號 CLK，通過反向器II，12，13，14，自反向器14的輸出部 輸出時鐘信號ACP。再者，信號ACP通過反向器15，輸出 時鐘信號bACP。該時鐘信號CLK、時鐘信號ACP、時鐘信 號bACP之波形如圖9所示。 此外，如圖6C所示，上述時鐘信號ACP輸入至NAND電 路NA1的第一端子，同時通過反向器16, 17, 18,輸入至 NAND電路NA1的第二端子。自該NAND電路NA1的輸出 部輸出有時鐘信號bCMDLTC。此外，如圖6B所示，上述 時鐘bACP信號輸入NAND電路NA2的第一端子，同時通過 反向器19，110，111輸入至NAND電路NA2的第二端子。 自該NAND電路NA2的輸出部輸出有時鐘信號CMDLTC。 -11- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 508791 A7 B7 五、發明説明（9 ) 該時鐘信號bCMDLTC、時鐘信號CMDLTC的波形如圖9所 示0 此外，如圖6E所示，上述時鐘ACP信號輸入至NAND電 路NA3的第一端子，同時通過反向器112，113，114，輸入 至NAND電路NA3的第二端子。自該NAND電路NA3的輸 出邵輸出有時鐘信號b ADDDLTC。此外，如圖6D所示， 上述時鐘bACP信號輸入至NAND電路NA4的第一端子，同 時通過反向器115，116，117，.輸入至NAND電路NA4的第 二端子。因而，自該NAND電路NA4的輸出部輸出有時鐘 信號ADDDLTC。該時鐘信號bADDDLTC、時鐘信號 ADDDLTC的波形如圖9所示。 圖7A〜圖7E爲顯示上述命令部30構造的電路圖。 首先説明命令部30内之命令信號缓衝器11及命令鎖存器 12A，13A的電路構造。 如圖7A所示，輸入至輸入緩衝器⑺丨丨之位址選通信號 bRASCAS，經由反向器121，輸入至驅動器DR1内。該驅 動器DR1的輸出，經由時控反向器cii，輸入至構成鎖存電 路的反向器122及反向器123内，自該鎖存電路的輸出部輸 出有信號RASLTC。此外，驅動器DR1的輸出，經由時控 反向器CI2，輸入至構成鎖存電路的反向器124及反向器125 内。自該鎖存電路之輸出部輸出有信號CASLTC。另外時 控反向器CI1的控制端上輸入有信號bCMDLTC，時控反向 器CI2的控制端上輸入有信號CMDLTC。 圖7A所示之電路上，輸入至輸入緩衝器IB11的信號 -12- 本紙張尺度適财目目家料(CNS) A4規格(21GX 297公釐) ' - 裝 訂 線 508791 A7 __._ B7 五、發明説明（1〇 ) bRASCAS爲"L”時，以反向器121倒置成"η”，並經由驅動 器DR1，供應至時控反向器CI1的輸入部。時控反向器CI1 僅於輸入至控制端之信號bCMDLTC爲”L"時開啓，並將供 應至輸入部的”H”倒置成”Ln，供應至包含反向器122，123 的鎖存電路内。該鎖存電路將所供應之”L”倒置成”H”，並 輸出"H"的信號RASLTC。另外，輸入至時控反向器cii之 控制端上的信號bCMDLTC爲”H”時，時控反向器CI1的輸 出呈南阻抗狀悲’因#號沒有自輸出部輸出，因此，被鎖 存在上述鎖存電路内之信號是直接輸出信號RASLTC。 自上述反向器121輸出的”H%經由驅動器dri，供應至 時控反向器CI2的輸入部。時控反向器ci2僅於控制端上輸 入之信號CMDLTC爲”Ln時開啓，並將供應至輸入部的"η，， 倒置成L ’供應至包含反向器124，125的鎖存電路。該鎖 存電路將所供應之L倒置成"η ’’，輸出’’ η "之信號 CASLTC。另外’輸入至時控反向器ci2控制端之信號 CMDLTC爲Η時，因仏號沒有自時控反向器ci2的輸出部 輸出，因此，上述鎖存電路上鎖存的信號是直接輸出信號 CASLTC 〇 此外，如圖7B所示，輸入至輸入緩衝器ΙΒΐ2ή之信號 bWE經由反向器126輸入至驅動器DR2内。該驅動器〇112的 •輸出，經由時控反向器CI3，輸入至構成鎖存電路的反向器 127及反向器128，自該鎖存電路的輸出部輸出有信號 WELTC-o。此外，驅動器DR2的輸出經由時控反向器 CI4，輸入至構成鎖存電路的反向器129及反向器13〇内，自 __ —_ -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) '—------- 裝 訂 線 508791 A7 ___B7 五、發明説明（11 ) 該鎖存電路的輸出部輸出有信號WELTC-e。另外，時控反 向器CI3的控制端上輸入有信號bCMDLTC，時控反向器 CI4的控制端上輸入有信號CMDLTC。 該圖7B所示的電路，於輸入緩衝器IB12内輸入有，，l”的 信號bWE時，以反向器Π6倒置成"Hff，並經由驅動器dr2 供應至時控反向器CI3的輸入部内。時控反向器CI3僅於控 制端上輸入之信號bCMDLTC爲"L”時開啓，將供應至輸入 部的"H”倒置成"L”，並供應至包含反向器127，128的鎖存 電路上。該鎖存電路將所供應之”L”倒置成，，H”，並輸出 "H"的信號WELTC-o。另外，-輸入至時控反向器CI3控制 端的信號bCMDLTC爲”H”時，因信號沒有自時控反向器 CI3的輸出部輸出，因此，鎖存在上述鎖存電路内的信號是 直接輸出信號WELTC-o。 自上述反向器126輸出的”H1，，經由驅動器DR2，供應至 時控反向芬C14的輸入部内。時控反向器c 14僅於控制端所 輸入之信號CMDLTC爲"L”時開啓，並將供應至輸入部的 ΠΗ”倒置成”L”，供應至包含反向器129，130的鎖存電路 内。該鎖存電路將所供應之”L”倒置成”Η，，，並輸出，，Η，，的 仏號WELTC-e。另外，輸入至時控反向器CI4控制端的信 號CMDLTC爲"H”時，因信號沒有自時控反向器CI4的輸出 部輸出，因此，鎖存在上述鎖存電路内的信號是直接輸出 信號WELTC-e。 此外，如圖7C所示，輸入至輸入緩衝器IB 13内的信號 bCS，經由反向器131輸入至驅動器DR3内。該驅動器DR3 -14: 本紙張尺度適财目S家鮮(CNS) A4規格(210X 297公釐) 一~ 裝 訂 線 508791 A7 B7 五、發明説明（12 的輸出，經由時控反向器CI5輸入至構成 132及反向器133，並自反向器132的 CSLTC-o °此外，驅動器DR3的輸出， 鎖存電路的反向器 輸出部輸出信號 經由時控反向器 CI6，輸入至構成鎖存電路的反向器134及反向器丨3^，並 反向器134的輸出部輸出有信號CSLTC.e。另外，時控反向 器CI5的控制端上輸入有信號1)(：：1^1)1^7(：，時控反向器 的控制端上輸入有信號CMDLTC。 該圖7C所示的電路，於輸入緩衝器IB13内輸入有"l ”的 信號bCS時，以反向器131倒置成"η”，並經由驅動器dr3 供應至時控反向器CI5的輸入部^内。時控反向器CI5僅於輸 入控制端之信號bCMDLTC爲”L”時開啓，並將供應至輸入 部的”H"倒置成”L”，供應至包含反向器132，133的鎖存電 路内。該鎖存電路將所供應之”L”倒置成”H，，，並輸出”H” 的信號CSLTC-o。另外，輸入至時控反向器C15控制端上 的信號bCMDLTC爲”H”時，因信號沒有自時控反向器CI5 的輸出邵輸出，因此，鎖存在上述鎖存電路内的信號是直 接輸出信號CSLTC-o。 自上述反向器131輸出的"H”經由驅動器DR3供應至時控 反向器CI6的輸入部。該時控反向器CI6僅於輸入至控制端 上的信號CMDLTC爲”L”時開啓，並將供應至輸入部的”H，， 倒置成”L”，供應至包含反向器134，135的鎖存電路内。該 鎖存電路將所供應之”L”倒置成”H”，輸出”H”的信號 CSLTC-e。另夕卜，輸入至時控反向器CI6控制.端上的信號 CMDLTC爲”H”時，因信號沒有自時控反向器CI6的輸出部 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 裝 訂 線 508791 A7 B7 五、發明説明（13
輸出，因此鎖存在上述鎖存電路内的信號是直接輸出 CSLTC-e ° 此外，圖7A〜圖7C所示的電路，於輸入缓衝器iBu〜 IB13上分別輸入有”H"的信號bRASCAS、信號bWE、信號 bCS時，各部信號成反極性，並分別自信號raSLTC、信 號 CASLTC、信號 WELTC_o 信號 WELTC-e、信號 CSLTC-o及信號CSLTC-e輸出有”L，，。輸入有信號 bCMDLTC或信號CMDLTC之各時控反向器CI1〜CI16的搡 作與上述相同。 其次，説明命令部30内之命令解碼器12B，ΠΒ的電路構 造。 如圖7D所示，NAND電路NA5的第一端子上輸入有信號 CSLTC-o，其第二端子上輸入有信號xraSLTC，其第三 端子上輸入有信號xWELTC-o。該NAND電路NA5的輸出 經由驅動器DR4輸出信號ROW-COMMAND。另外輸入至 NAND電路NA5的第二端子、第三端子的信號XRASLTC、 xWELTC-o爲，經由反向器使信號RASLTC、WELTOo之 各仏號邏輯倒置的信號，或未使邏輯倒置的信號。 採用上述構造的命令解碼器僅於只具備列命令之數量， 且信號CSLTC-o、xRASLTC、xWELTC-o全部爲，，Η，丨時， 信號ROW-COMMAND爲”L”，”記憶庫啓用（BANK ACTIVE)”、”記憶庫預索取（BANK PRECHARGE)”等的 命令啓用。 此外，如圖7E所示，NAND電路NA6的第一端子上輸入 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 508791 A7 __B7 五、發明説明Yl4 ) 有信號CSLTC-e，其第二端子上輸入有信號xCASLTC，其 第三端子上輸入有信號xWELTC_e。該NAND電路NA6的 輸出，經由驅動器DR5輸出信號COLUMN-COMMAND。 另外，輸入至NAND電路NA6之第二端子、第三端子上的 信號xCASLTC，xWELTC-e爲，經由反向器使信號 CASLTC ，WELTOe之各信號邏輯倒置的信號或未使邏輯 倒置的信號。 採用上述構造的命令解碼器僅於只具備行命令之數量， 且信號CSLTC-e、xCASLTC、xWELTOe全部爲”H，，時， 信號 COLUMN-COMMAND 爲几L”，” 讀出（READ)，，、，，寫 入(WRITE)”等的命令啓用。 另夕卜，此處係輸入至NAND電路NA5之信號CSLTC-o、 信號RASLTC、信號WELTC-e全部爲，，H”時，使命令被選 擇，不過，亦可於這些信號全部爲"L”時，使命令被選擇。 但是，此時，NAND電路NA5需要改成NOR電路。同樣 的，輸入至NAND電路NA6之信號CSLTC-e、信號 CASLTC、信號WELTC-e全部爲’’H”時，使命令被選擇， 不過，亦可於這些信號全部爲"L”時，使命令被選擇。但 是，此時，NAND電路NA6需要改成NOR電路。 圖8A〜圖8C爲顯示上述位址部40構造的電路圖。 如圖8A所示，自外部輸入至輸入緩衝器IB21内的位址信 號ADDRESS，經由反向器151輸入至驅動器DR11内。該 驅動器DR11的輸出供應至時控反向器CI1的輸入部。時控 反向器CI11僅於輸入控制端之信號bADDDLTC爲”L”時開 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公茇） ^ " 裝 訂 線 508791 A7 ________ B7 五、發明説明（15 ) ' 啓，將供應至輸入部的信號ADDRESS倒置，供應至包含反 向器141，142的鎖存電路内。該鎖存電路將所供應之信號 予以倒置，並輸出信號ROW-ADDRESS。另外，输入至時 控反向器CI11控制端上的信號仏0〇01^(：爲"H"時，因信 號沒有自時控反向器CI11的輸出部輸出，因此，鎖存在上 述鎖存電路内的信號是直接輸出ROW-ADDRESS。 自上述驅動器DR11所供應之信號ADDRESS，供應至時 控反向器CI12的輸入部。時控.反向器CI12僅於輸入至控制 端上之信號ADDDLTC爲，，L”時開啓，將供應至輸入部的信 號ADDRESS倒置，供應至包含反向器143，144的鎖存電路 内。該鎖存電路將所供應之信號予以倒置，輸出信號 COLUMN-ADDRESS。另夕卜，輸入至時控反向器CI12控 制端上的信號ADDDLTC爲，，H”時，因信號沒有自時控反向 器CI12的輸出部輸出，因此，鎖存在上述鎖存電路内的信 號是直接輸出信號COLUMN-ADDRESS。 此外，如圖8B所示，自外部輸入輸入緩衝器IB22内的記 憶庫選擇信號BSn，經由反向器152輸入至驅動器DR12 内。該驅動器DR12的輸出，供應至時控反向器CI13的輸入 邵。時控反向器Cl 13僅於輸入至控制端上的信號 bADDLTC爲"L"時開啓，將供應至輸入部的信號予以倒 置，並供應至包含反向器145，146的鎖存電路内。該鎖存 電路將所供應的信號予以倒置，輸出信號BSILTCn-e。另 外’輸入至時控反向器CI13控制端上的信號bADDDLTC爲 ”H"時’因信號沒有自時控反向器CI13的輸出部輸出，因 垂18· 本紙杀尺度適用中國國家標準(CNS) A4規格(21〇x297公釐） 508791 A7 B7 五、發明説明（16 ) 此，鎖存在上述鎖存電路内的信號是直接輸出BSILTCn- e ° 自上述驅動器DR 12所供應的信號供應至時控反向器Cl 14 的輸入部。時控反向器Cl 14僅於輸入控制端上.的信號 ADDDLTC爲”L”時開啓，並將供應至輸入部的信號予以倒 置，供應至包含反向器147，148的鎖存電路内。該鎖存電 路將所供應的信號予以倒置，輸出信號BSILTCn-o。另 外，輸入至時控反向器CI14控制端上的信號ADDDLTC爲 ”H"時，因信號沒有自時控反向器CI14的輸出部輸出，因 此，鎖存在上述鎖存電路内-之信號是直接輸出信號 BSILTCn-o 〇 再者，.如圖8C所示，NAND電路ΝΑΙ 1的第一端子上輸入 有信號xBSILTCO-e，其第二端子上輸入有信號 xBSILTCl-e。自該NAND電路ΝΑΙ 1的輸出部輸出的信 號，經由反向器149輸入至OR電路RR1的第；端子。 NAND電路NA12的第一端子上輸入有信號xBSILTCO-o， 其第二端子上輸入有信號xBSILTCl-o。自該NAND電路 N A12的輸出部輸出的信號經由反向器150輸入至OR電路 RR1的第二端子。因而，自OR電路RR1的輸出部輸出有信 號 BS<0:3>。另外，信號 xBSILTCO-e，xBSILTCl-e， xBSILTCO-o，xBSILTCl-o爲，經由反向器使各信號 BSILTC〇-e，BSILTCl-e，BSILTCO-o，BSILTCl-o 的 各信號邏輯倒置的信號或未使邏輯倒置的信號。· 其次，參照圖10〜圖13説明上述半導體記憶體的操作。 -19- $張尺度適用中國國家標準(CMS) A4規格(210 X 297公釐) "一 裝 訂 線 508791 A7 B7 五、發明説明（17 圖10顯示採用CAS信號的潛伏爲2，叢發長度爲4，記憶 庫4個之交插的讀出操作時間圖。圖丨丨顯示採用CAS信號的 潛伏爲2，叢發長度爲4，記憶庫4個之交插的寫入操作時間 圖。圖12顯示採用CAS信號的潛伏爲2，叢發長度爲2 ’ "I己 憶庫4個之交插的讀出操作時間圖。而圖π顯示採用CAS信 號的潛伏爲2，叢發長度爲2，記憶庫4個之交插的寫入操作 時間圖。 首先，説明圖10所示之採用CAS信號的潛伏爲2，叢發長 度爲4 ’記憶庫4個之交插的讀出操作如下。 如圖10所示，於位址選通信號bRASCAS爲，，L”的期間， 與時鐘信號CLK的上昇邊同步，取得列位址RA。位址選通 信號bRASCAS再度爲”L”的期間，與時鐘信號CLK的上昇 邊同步，取得列位址RB，繼續，與時鐘信號CLK的下降邊 同步，取得行位址C A。 同樣的，位址選通信號bRASCAS再度爲"L”的期間，與 時鐘信號CLK的上昇邊同步，取得列位址RC，繼續，與時 鐘信號CLK的下降邊同步，取得行位址CB。同樣的，位址 選通信號bRASCAS再度爲，，L”的期間，與時鐘信號CLK的 上昇邊同步，取得列位址RD，繼續，與時鐘信號CLK的下 降邊同步，取得行位址CC。再者，位址選通信號 bRASCAS再度爲”L”的期間，與時鐘信號CLK的下降邊同 步，取得行位址CD。 藉此，於取得行位址CA後，自時鐘信號CLK第二次上昇 之後，輸出有資料DAO，DAI，DA2，DA3。並且不留間 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂 線 508791 A7 B7 五、發明説明（18 隙的，繼DA3之後輸出有資料db〇，DB1，DB2，DB3。 繼續，同樣的不留間隙，繼DB3之後輸出有資料DC0， DC1，DC2，DC3。並且繼DC3之後輸出有資料DD0， DD1，DD2，DD3 〇 另外，資料DAO，DAI，DA2，DA3爲因應列位址RA與 行位址CA被讀出的資料。此外，資料db〇，DB1，DB2， DB3爲因應列位址rb與行位址CB被讀出的資料。資料 DC0 ’ DC1，DC2，DC3爲因應列位址RC與行位址CC被 讀出的資料。資料DD0，DD1，DD2，DD3爲因應列位址 RD與行位址CD被讀出的資料α〜 裝 如此，在時鐘信號CLK的一個週期中，藉由與上昇邊同 步，取得列位址信號，與下降邊同步，取得柠位址信號， 縱使是隨機的列存取，亦可無間隙的傳輸資料。因而可以 使有效的資料傳輸速率提高。 其次’説明圖11所示之採用C AS信號的潛伏爲2，叢發長 度爲4，記憶庫4個之交插的寫入操作如下。 線 如圖11所示，於位址選通信號bRASCAS爲，，L"的期間， 與時鐘信號CLK的上昇邊同步，取得列位址ra。位址選通 信號bRASCAS再度爲”L”的期間，與時鐘信號CLK的上昇 邊同步’取得列位址RB，繼續，與時鐘信號CLK的下降邊 同步，取得行位址CA 〇 同樣的，位址選通信號bRASCAS再度爲”L”的期間，與 時鐘仏號CLK的上昇邊同步’取仔列位址rc，繼續，與時 鐘信號CLK的下降邊同步，取得行位址CB。同樣的，位址 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 508791 A7 B7 五、發明説明（19 選通信號bRASCAS再度爲”L”的期間，與時鐘信號CLK的 上昇邊同步，取得列位址RD，繼續，與時鐘信號CLK的下 降邊同步，取得行位址CC。再者，位址選通信號 bRASCAS再度爲”L”的期間，與時鐘信號CLK的下.降邊同 步，取得行位址CD。 藉此，於取得行位址CA後，執行資料DAO，DA1， DA2，DA3的寫入。並且不留間隙的，繼DA3之後執行資 料DB0，DB1，DB2，DB3的寫入。繼續，同樣的不留間 隙，繼DB3之後執行資料DC0，DC1，DC2，DC3的寫 入。並且繼DC3之後執行資料D-D0，DD1，DD2，DD3的 寫入。 另外，資料DAO，DAI，DA2，DA3按照因應列位址RA 與行位址C A所選擇之號碼作爲頭碼的四個號碼依序被寫 入。此外，資料DB0，DB1，DB2，DB3按照因應列位址 RB與行位址CB所選擇之號碼作爲頭碼的四個號碼依序被寫 入。資料DC0，DC1，DC2，DC3按照因應列位址RC與行 位址CC所選擇之號碼作爲頭碼的四個號碼依序被寫入。資 料DD0，DD1，DD2，DD3按照因應列位址RD與行位址 CD所選擇之號碼作爲頭碼的四個號碼依序被寫入。 如此，在時鐘信號CLK的一個週期中，藉由與上昇邊同 步，取得列位址信號，與下降邊同步，取得行位址信號， 縱使疋隨機的列存取’亦可無間隙的傳輸資料。因而可以 使有效的資料傳輸速率提高。 其次，説明圖12所示之採用CAS信號的潛伏爲2，叢發長 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂 線 508791 Α7 Β7 五、發明説明ϊ20 ) 度爲2，記憶庫4個之交插的讀出操作如下。 如圖12所示，於位址選通信號bRASCAS爲” L”的期間， 與時鐘信號CLK的上昇邊同步，取得列位址RA。位址選通 信號bRASCAS再度爲"L”的期間，與時鐘信號CLK的上昇 邊同步，取得列位址RB，再者，位址選通信號bRASCAS 再度爲"Ln的期間，與時鐘信號CLK的上昇邊同步，取得列 位址R C。 繼續，位址選通信號bRASCAS再度爲"L”的期間，與時 鐘信號CLK的下降邊同步，取得行位址CA，繼續，與時鐘 信號CLK的上昇邊同步，取得殚位址RD，繼續，與時鐘信 號CLK的下降邊同步，取得行位址CB。再者，位址選通信 號bRASCAS再度爲”L”的期間，與時鐘信號CLK的下降邊 同步，取得行位址CC。再者，位址選通信號bRASCAS再 度爲” L"的期間，與時鐘信號CLK的下降邊同步，取得行位 址CD 〇 藉此，於取得行位址CA後，自時鐘信號CLK第二次上昇 之後，輸出有資料DAO，DA1。並且不留間隙的，繼DA1 之後輸出有資料DB0，DB1。繼續，同樣的不留間隙，繼 DB1之後輸出有資料DC0，DC1。並且繼DC1之後輸出有 資料DD0，DD1。 另外，資料DAO，DA1爲因應列位址RA與行位址CA被 讀出的資料。此外，資料DB0，DB1爲因應列位址RB與行 位址CB被讀出的資料。資料DC0，DC1爲因應列位址RC與 行位址CC被讀出的資料。資料DD0，DD 1爲因應列位址 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂 線 A7 —____B7 五、發明説明（21 ) RD與行位址CD被讀出的資料。 如此，藉由與時鐘信號CLK之上昇邊同步，取得列位址 信號，與時鐘信號CLK之下降邊同步，取得行位址信號， 縱使是隨機的列存取，亦可無間隙的傳輸資料。因而可以 使有效的資料傳輸速率提高。 其次，説明圖13所示之採用CAS信號的潛伏爲2，叢發長 度爲2，記憶庫4個之交插的窝入操作如下。 如圖13所示，於位址選通信號bRASCAS爲” L ”的期間， 與時鐘信號CLK的上昇邊同步，取得列位址RA。位址選通 再度爲"L"的期濶，與時鐘信號C]LK的上昇 邊同步，取得列位址RB。再者，位址選通信號⑽八％… 再度爲L”的期間’與時鐘信號clk的上昇邊同步，取得列 位址RC 〇 再者，位址選通信號bRASCAS再度爲，，L，，的期間，與時 鐘信號CLK的下降邊同步，取得行位址ca，繼續，與時鐘 仏號CLK的上昇邊同步，取得列位址rd，繼續，與時鐘信 號CLK的下降邊同步，取得行位址cb。再者，位址選通信 號bRASCAS再度爲”L”的期間，與時鐘信號CLK的下降邊 同步，取得行位址CC。再者，位址選通信號bRASCAS再 度爲”L”的期間，與時鐘信號CLK的下降邊同步，取得行位 址CD。 藉此，於取得行位址CA後，執行資料DAO，DA1的寫 入。並且不留間隙的，繼DA1之後執行資料DBO，DB1的 寫入。繼續，同樣的不留間隙，繼DB 1之後執行資料 -24 - 本紙银尺度逋用中國國家標準(CNS) A4規格(210X297公釐） 裝 訂 線 A7 ___B7 五、發明説明（22 ) DCO DC1的寫入。並且繼DC1之後執行資科 的寫入。 另/卜，資料DAO，DA1按照因應列位址反八與行位址CA 所選擇之號碼作爲頭碼的兩個號碼依序被寫入。此外，資 料DBO DB 1按知因應列位址RB與行位址所選擇之號碼 作爲頭碼的兩個號碼依序被寫入。資料DC0，DCU#照因 應列位址RC與行位址cc所選擇之號碼作爲頭碼的兩個號碼 依序被寫入。資料刪，刪按照因應列位址RD與行位址 CD所選擇之號碼作爲頭碼的兩個號碼依序被窝入。 二如此，藉由與時鐘信號CLK之上昇邊同步，取得列位址 L號’與時鐘信號CLK之下降邊同步，取得行位址信號， 縱使是隨機的列存取，亦可無間隙的傳輸資科'因而可以 使有效的資料傳輸速率提高。 如以上說明，本實施形態不僅資料的輸入輸出，亦可藉 由位^信號、記憶庫選擇信號、列位址選通信號bRAS、行 位址=通L號bCAS、晶片選擇信號bcs寫入賦能信號禮E 惑各命令用信號的DDR化，縱使是隨機的列存取，亦可無 間隙的傳輸資料。可以使有效的資料傳輸速率提高。 此外，各限定在時鐘的上昇邊取得列位址，在下降邊取
丁位址時，不需要如先前之SDRAM設置兩個RAS、（:AS 1只需要一個即可，此外，先前之由4位元信號執行的 〔7解碼，也只需要3位元即可。藉此，可以促使構成命令 解碼裔的電路簡化，亦可促使布局面積的縮小、快速化與 低耗電化。 __ - 25 · 本紙張尺度適财目國家標準(⑽)Μ規格(2鮮撕公爱) 裝 訂 線 508791 A7 ___B7 五、發明説明（23 ) 先前之同步DRAM(DDR_SDRAM)無法同時提供列位址 與行位址，尤其是輸入有隨機之列位址時，會在資料傳輸 上產生間隙。而本實施形態，特別將位址信號的取得予以 DDR化，且藉由與時鐘的上昇信號同步取得列位址信號， 與時鐘的下降信號同步取得行位址信號，可以消除先前之 同步DRAM所產生之資料傳輸上的間隙，可以提高資料傳 輸效率。 此外，因限定在時鐘之上昇邊取得列位址，在時鐘的下 降邊取得行位址，因此，輸入先前之SDRAM的bRAS、 bCAS信號，只需要一個即可。、藉此，可簡化電路，縮小晶 片面積，減少耗電。 如前述之實施形態，採取在時鐘的上昇邊取得列位址，， 在下降邊取得行位址的構造，無須分別對列位址用與行位 址用設置位址插腳、位址匯流排及位址緩衝器，可以消除 資料傳輸上的間隙，提高資料傳輸效率。 亦即’本發明在執行兩倍資料速率（DDR，Double Data Rate)操作的半導體記憶體，尤其是dram中，不僅資料的 輸入輸出’亦藉由位址信號、記憶庫選擇信號、列位址選 通信號bRAS、行位址選通信號bCAS、晶片選擇信號 bCS、寫入賦能信號bWE等各命令用信號也予以DDR化， 使資料傳輸效率提高。且不僅使各信號予#dDr化，並因 應各t號的目的，藉由限定某信號與外部時鐘的上昇邊同 步取彳于，或限定某信號與外部時鐘的下降邊同步取得，可 以減少自外部輸入的信號。藉此，有助於電路的簡化，以 -26- 本紙張尺度適用中國國豕槺準(CNS) A4規格(210X 297公釐） 508791 A7 _B7__ 五 發明説明（24 ) 縮小晶片面積及電路操作的快速化〇 如上所述，本發明可以提供一種半導體記憶體，不增加 晶片面積，即可提高資料傳輸效率，且促使電路操作快速 化。 -27- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

  1. 508791 A8 B8 C8 D8 六、申請專利範圍 1. 2. 經濟部智慧財產局員工消費合作社印製 一種半導體記憶體，其包含： #己憶體單7L ’其係記憶資訊，該記憶體單元由位址信 號指定； 時鐘信號，其係用於決定對上述記憶體單元之操作時 間’该時鐘#號具有上昇邊與下降邊； 位址取得電路，其係與上述時鐘信號之上昇邊與下降 邊的兩邊时，取得指定上述記憶體單元的上述位址信 號；及 命令電路，其係與上述時鐘信號之上昇邊與下降邊的 兩邊同步，取得指示上轉作的命令用信號。 如申請專利範圍第i項之半導體記憶體， 其中上述位址信號包含：指定列位址的列位址信號， 與指足行位址的行位址信號，上述位絲得電路盘上述 時鐘信號之上昇邊或下降邊的任何一邊同步，取得上述 列位址信號，同時與取得有上制位址錢之上述 不同之上述一邊後之另一邊问本 號0 ㈣q邊时，取得上述行位址信 如申請專·圍第2項之半物記憶體， 其中供應有規定上述列位址信號之取得期 =:，及規定上述行位址信號之取 位： ==述位址取得電路，僅於上述列位址選J 唬馬某個値時，取得上述列位址信 。 選通信號爲某個値時，取得上述行位址㈣'e U丁位址 如申請專利範圍第3项之半導體記憶體， 張尺度適用中國國家標準（CN: -28- S)A4 規格（210 X 297 公爱） -I * « I I--III ^ ---I----- (請先閱讀背面之注意事項再填寫本頁) 其中上述列位址選通信號與上述行位址選通信信號的 兩個信號，爲一個相同的位址選通信號。 如申請專利範圍第2項之半導體記憶體， 其中供應有規定上述列位址信號及行位址信號之取得 期間的位址選通信號，上述位址取得電路，僅於上述位 址選通信號爲某個値時，取得上述列位址信號及上述行 位址信號。 如申請專利範圍第1項之半導體記憶體， 其中供應有規定上述位址信號之取得期間的位址選通 L諕，上述位址取得電每—僅於上述位址選通信號爲某個 値時’取得上述位址信號。 如申請專利範圍第1項之半導體記憶體，· 其中上述命令用信號指示之上述操作，爲對上述記憶 體單元窝入及讀出資訊之至少其中之一者。 一種半導體記憶體，其包含： 圮憶體單元，其係記憶資訊，該記憶體單元由位址信 號指定； 時鐘產生電路’其係產生用於決定對上述記憶體單元 之操作時間所使用的時鐘信號； 第一保持電路，其係與上述時鐘信號之上昇邊或下降 邊之任何一邊同步，保持指定上述記憶體單元的上述位 址信號； 第二保持電路，其係與上述第一保持電路於保持時使 用之上述一邊不同之上述一邊之後的另一邊同步，保持 508791 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 ^、申請專利範圍 上述位址信號； 第一解碼電路，其係將保持在上述第一保持電路上之 上述位址信號予以解碼；及 第二解碼電路，其係將保持在上述第二保持電路上之 上述位址信號予以解碼。 9. 如申請專利範圍第8項之半導體記憶體， 其中還具備：第三保持電路，其係與上述時鐘信號之 上昇邊、下降邊之任何一邊同步，保持指示上述操作的 命令用信號；及 第四保持電路，其係與_上述第一保持電路保持時使用 之上述一邊不同之另一邊同步，保持上述命令用信號。 10. 如申請專利範圍第8項之半導體記憶體，/ 其中上述位址信號包含：指定列位址之列位址信號， 與指定行位址之行位址信號，上述第一保持電路保持上 述列位址信號，上述第二保持電路保持上述行位址信 號。 11. 如申請專利範圍第10項之半導體記憶體， 其中供應有規定上述列位址信號之取得期間的列位址 選通信號，及規定上述行位址信號之取得期間的行位址 選通信號，上述第一保持電路僅於上述列位址選通信號 爲某個値時，保持上述列位址信號，上述第二保持電路 僅於上述行位址選通信號爲某個値時，保持上述行位址 信號。 12. 如申請專利範圍第11項之半導體記憶體， -30- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --,---·------—裝--------訂------I —線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 508791 A8 B8 C8 D8 ^、申請專利範圍 其中上述列位址選通信號與上述行位址選通信信號的 兩個信號，爲一個相同的位址選通信號。 13. 如申請專利範圍第10項之半導體記憶體， 其中供應有規定上述列位址信號及行位址信號之取得 期間的位址選通信號，上述第一保持電路及上述第二保 持電路分別於上述位址選通信號僅爲某個値時，分別保 持上述列位址信號及上述行位址信號。 14. 如申請專利範圍第8項之半導體記憶體， 其中供應有規定上述位址信號之取得期間的位址選通 信號，上述第一保持電路_及上述第二保持電路僅於上述 位址選通信號爲某個値時，保持上述位址信號。 15. 如申請專利範圍第9項之半導體記憶體，’ 其中上述命令用信號指示之上述操作，爲對上述記憶 體單元寫入及讀出資訊之至少其中之一者。 16. —種半導體記憶體，其包含： 記憶體單元，其係記憶資訊； 時鐘產生電路，其係產生用於決定對上述記憶體單元 之操作時間所使用的時鐘信號·， 第一保持電路，其係與上述時鐘信號之上昇邊或下降 邊之任何一邊同步，保持指示上述操作的命令用信號； 第二保持電路，其係與上述第一保持電路於保持時使 用之上述一邊不同的另一邊同步，保持上述命令用信 號； 第一解碼電路，其係將保持在上述第一保持電路上之 -31 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） n ϋ - n n I #ϋ i n ϋ n n n I - n n 1 n n n d 一.°J< n n n n n ϋ n I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 508791 A8 B8 C8 D8 六、申請專利範圍 上述命令用信號予以解碼；及 第二解碼電路，其係將保持在上述第二保持電路上之 上述命令用信號予以解碼。 17.如申請專利範圍第16項之半導體記憶體， 其中上述命令用信號指示之上述操作，爲對上述記憶 體單元寫入及讀出資訊之至少其中之一者。 -32 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) n n n i I tn I d n n n n I · n ϋ n I I n n 一口 I n n ϋ n I n ϋ 1 (請先閱讀背面之注意事項再填寫本頁)
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