KR20090060605A - 오토 프리차지 회로 - Google Patents

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KR20090060605A
KR20090060605A KR1020070127484A KR20070127484A KR20090060605A KR 20090060605 A KR20090060605 A KR 20090060605A KR 1020070127484 A KR1020070127484 A KR 1020070127484A KR 20070127484 A KR20070127484 A KR 20070127484A KR 20090060605 A KR20090060605 A KR 20090060605A
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신상훈
곽승욱
송근수
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주식회사 하이닉스반도체
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Abstract

본 발명의 오토 프리차지 회로는 뱅크 어드레스마다 레이턴시 신호에 따라 제1 시간동안 지연시켜 지연 뱅크 어드레스를 출력하는 레이턴시부; 지연 뱅크 어드레스를 디코딩하여 지연 뱅크 인에이블 신호를 출력하는 디코더; 리드 라이트 스트로브 신호, 오토 프리차지 플래그 신호 및 레이턴시 신호를 입력받아 지연 오토 프리차지 신호를 출력하는 오토 프리차지 신호 지연부; 및 지연 오토 프리차지 신호 및 지연 뱅크 인에이블 신호를 입력받아 뱅크별 오토 프리차지 신호를 출력하는 뱅크별 신호 조합부를 포함한다.
Figure P1020070127484
tWR(time Write Recovery), 오토 프리차지, 레이턴시

Description

오토 프리차지 회로 {Auto Precharge Circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 오토 프리차지 회로에 관한 것이다.
디디알 에스디램(DDR SDRAM)에서 데이터 기입시, 오토 프리차지 동작은 라이트 리커버리 시간(tWR)을 만족시킨후 수행된다. 라이트 리커버리 시간(tWR)은 데이터가 메모리 셀에 안전하게 기입될 수 있는 최소한의 시간을 의미한다. 에스디램(SDRAM)에서 데이터 독출 동작 또는 데이터 기입 동작 후에 오토 프리차지를 수행하기 위해서는 동작 주파수에 무관하게 라이트 리커버리 시간(tWR)을 만족시켜야 한다.
일반적으로 오토 프리차지를 동반한 리드 명령이 들어오면, 다음 명령이 들어올때까지 프리차지를 수행하는 뱅크에는 어떠한 명령도 들어오지 않으며 다음 명령이 들어올때까지 뱅크를 내부적으로 프리차지한다.
또한, 오토 프리차지를 동반한 라이트 명령이 들어오면, 다음 명령이 들어올때까지 프리차지를 수행하는 뱅크에는 어떠한 명령도 들어오지 않고 마지막 데이터가 쓰여진 것을 보장하기 위한 프리차지 명령의 딜레이 시간을 갖으며 다음 명령이 들어올 때까지 뱅크를 내부적으로 프리차지한다.
도 1은 종래 기술에 따른 오토 프리차지 회로의 블록도이다.
도 1에 도시된 오토 프리차지 회로는 제0 내지 제7 뱅크 오토 프리차지 명령 생성 블록(1~8)을 포함하며, 상기 제0 내지 제7 뱅크 오토 프리차지 명령 생성 블록(1~8)은 각 뱅크마다 오토 프리차지 명령 생성 블록(9) 및 tWR 레이턴시 블록(10)을 포함한다. 도 1에 도시된 오토 프리차지 회로는 8 뱅크 구조이므로 8개의 오토 프리차지 명령 생성 블록(9) 및 8개의 tWR 레이턴시 블록(10)을 포함한다.
상기 오토 프리차지 명령 생성 블록(9)은 뱅크별 리드/라이트 스트로브 신호(BK<0:7>_rd/wt_strobe) 및 오토 프리차지 플래그 신호(A_pcg_flag)를 입력받아 뱅크별 오토 프리차지 명령 신호(BK<0:7>_A_pcg_cmd)를 출력한다.
상기 tWR 레이턴시 블록(10)은 상기 뱅크별 오토 프리차지 명령 신호(BK<0:7>_A_pcg_cmd) 및 제1 레이턴시 신호(tWR_Latency)를 입력받아 상기 뱅크별 오토 프리차지 명령 신호(BK<0:7>_A_pcg_cmd)를 제1 시간동안 지연시켜 지연 뱅크별 오토 프리차지 신호(Delayed_BK<0:7>_A_pcg)를 출력한다.
예를 들면, 뱅크 0번에 해당하는 오토 프리차지 명령이 수행되려면, 상기 뱅크 0번 리드/라이트 스트로브 신호(BK<0>_rd/wt_strobe) 및 오토 프리차지 플래그 신호(A_pcg_flag)에 따라 상기 뱅크 0번 오토 프리차지 명령 신호(BK<0>_A_pcg_cmd)가 활성화된다. 상기 뱅크 0번에 해당하는 tWR 레이턴시 블록(10)은 상기 뱅크 0번 오토 프리차지 명령 신호(BK<0>_A_pcg_cmd)를 상기 제1 시간 동안 지연시켜 지연 뱅크 0번 오토 프리차지 신호(Delayed_BK<0>_A_pcg)를 출력 한다.
종래 기술에 따른 오토 프리차지 회로는 뱅크 수만큼 상기 오토 프리차지 명령 생성 블록(9) 및 상기 tWR 레이턴시 블록(10)을 구비하고 있으므로, 이것은 반도체 집적 회로의 웨이퍼당 넷다이 확보에 제약이 된다.
도 2는 도 1에 도시된 상기 오토 프리차지 명령 생성 블록(9)의 타이밍도이다.
상기 뱅크 0번 리드 라이트 스트로브 신호(BK<0>_rd/wt_strobe)는 리드 명령 또는 라이트 명령시 인에이블된다. 또한, 상기 오토 프리차지 플래그 신호(A_pcg_flag)는 상기 리드 명령(Rd)이 인에이블시는 활성화되고, 라이트 명령(Wt)이 인에이블시는 비활성화됨을 나타낸다. 그 결과, 상기 오토 프리차지 명령 생성 블록(9)의 출력(BK<0>_A_pcg_cmd)은 상기 리드 명령(Rd)이 활성화되고, 상기 오토 프리차지 플래그 신호(A_pcg_flag)가 활성화될 때 활성화되고, 상기 라이트 명령(Wt)이 활성화되나 상기 오토 프리차지 플래그 신호(A_pcg_flag)가 비활성화될 때는 비활성화된다.
도 3은 도 1에 도시된 상기 오토 프리차지 명령 생성 블록(9)의 일 실시예를 나타낸 회로도이다.
도 3에 도시된 상기 오토 프리차지 명령 생성 블록(9)은 낸드 게이트(ND1) 및 인버터(IV1)로 구현할 수 있다. 상기 낸드 게이트(ND1)는 상기 뱅크 0번 리드 라이트 스트로브 신호(BK<0>_rd/wt_strobe) 및 상기 오토 프리차지 플래그 신호(A_pcg_flag)를 입력받아 연산한다. 상기 제1 인버터(IV1)는 상기 낸드 게이 트(ND1)의 출력을 반전시켜 상기 뱅크 0번 오토 프리차지 명령 신호(BK<0>_A_pcg_cmd)를 출력한다.
도 4는 도 1에 도시된 상기 tWR 레이턴시 블록(10)의 일 실시예를 나타낸 회로도이다.
상기 tWR 레이턴시 블록(10)은 복수의 직렬 연결된 버퍼(25) 및 선택부(26)로 구성된다.
상기 복수의 버퍼(25)는 클럭(CLK)에 동기되어 각각의 입력 신호들을 래치하여 그 다음단에 위치한 버퍼에 전송한다. 따라서, 상기 버퍼(25)들은 상기 뱅크 0번 오토 프리차지 신호(BK<0>_A_pcg_cmd)를 입력받아 상기 클럭(CLK)의 주기에 비례하는 지연 시간만큼 지연된 신호들을 출력한다. 상기 선택부(26)는 상기 버퍼(25)들의 출력(tWR<5>_Delayed_cmd, tWR<6>_Delayed_cmd, tWR<7>_Delayed_cmd,,) 중 한 신호를 상기 제1 레이턴시 신호(tWR_Latency)에 따라 출력한다.
도 4에 도시된 상기 tWR 레이턴시 블록(10)의 회로 면적이 상당히 큼을 알수 있다. 이러한 tWR 레이턴시 블록(10)이 뱅크별로 구비된다면 회로 면적이 상당히 증가되며, 뱅크 수가 증가할수록 더욱 심해진다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 회로 면적 및 전력 감소가 가능한 오토 프리차지 회로를 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 오토 프리차지 회로는 뱅크 어드레스마다 레이턴시 신호에 따라 제1 시간동안 지연시켜 지연 뱅크 어드레스를 출력하는 레이턴시부; 상기 지연 뱅크 어드레스를 디코딩하여 지연 뱅크 인에이블 신호를 출력하는 디코더; 리드 라이트 스트로브 신호, 오토 프리차지 플래그 신호 및 상기 레이턴시 신호를 입력받아 지연 오토 프리차지 신호를 출력하는 오토 프리차지 신호 지연부; 및 상기 지연 오토 프리차지 신호 및 상기 지연 뱅크 인에이블 신호를 입력받아 뱅크별 오토 프리차지 신호를 출력하는 뱅크별 신호 조합부를 포함한다.
본 발명에 따른 오토 프리차지 회로는 회로 면적 및 소비 전력이 감소에 효과적이며, 면적 감소에 따라 웨이퍼당 넷 다이 개수를 증가시키는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 5는 본 발명에 따른 오토 프리차지 회로의 블록도이다.
도 5에 도시된 오토 프리차지 회로는 레이턴시부(30), 디코더(40), 오토 프리차지 신호 지연부(50) 및 뱅크별 신호 조합부(60)를 포함한다. 도 5에 도시된 오토 프리차지 회로는 8 뱅크 구조를 예로 들어 설명한 것이며, 본 발명은 뱅크 수에 제한되지 않는다.
상기 레이턴시부(30)는 뱅크 어드레스(BA<0:2>)마다 레이턴시 신호(tWR_Latency)에 따라 제1 시간 동안 지연시켜 지연 뱅크 어드레스(BA<0:2>)를 출력한다. 상기 뱅크 어드레스(BA<0:2>)는 각 뱅크의 주소에 관한 정보를 갖는 신호이다.
상기 오토 프리차지 회로는 8뱅크 구조이므로 뱅크 어드레스(BA<0:2>)의 비트수가 3개이다. 상기 레이턴시부(30)는 각각의 상기 뱅크 어드레스(BA<0:2>)를 입력받아 상기 제1 시간 동안 지연시키는 제1 내지 제3 레이턴시 블록(31~33)으로 구성된다. 상기 제1 내지 제3 레이턴시 블록(31~33)은 각각 도 4에 도시된 상기 tWR 레이턴시 블록(10)의 회로와 같이 구현할 수 있다.
상기 레이턴시 신호(tWR_Latency)는 라이트 리커버리 시간(tWR)의 정보를 갖는 신호이며, 상기 레이턴시 신호(tWR_Latency)는 클럭 주기의 배수로 구현된다. 모드 레지스터 셋팅(Mode Register Setting)에 의해 상기 레이턴시 신호(tWR_Latency)의 값이 결정되면, 상기 레이턴시 신호(tWR_Latency)는 상기 클럭 주기의 5배 시간, 상기 클럭 주기의 10배 시간과 같은 값을 갖는다.
상기 제1 시간은 상기 레이턴시 신호(tWR_Latency)에 따라 증감되며, 상기 레이턴시 신호(tWR_Latency)가 상기 클럭 주기의 5배 시간의 값을 갖는다면, 상기 제1 시간은 상기 클럭 주기의 5배인 시간이다.
상기 제1 내지 제3 레이턴시 블록(31~33)는 상기 뱅크 어드레스(BA<0:2>)를 입력받아 상기 클럭의 주기의 배수에 비례하는 상기 제1 시간의 지연 시간 동안 지연시키는 지연 회로를 포함할 수 있다.
상기 디코더(40)는 상기 지연 뱅크 어드레스(Delayed_BA<0:2>)를 디코딩하여 지연 뱅크 인에이블 신호(Delayed_BK<0:7>)를 출력한다. 상기 디코더(40)는 일반적인 디코더 회로로 구현할 수 있으며, 상기 뱅크 어드레스(BA<0:2>)가 3 비트인 경우, 상기 디코더(40)는 8개의 신호를 출력한다. 따라서, 상기 디코더(40)는 각 뱅크별 하나씩의 상기 지연 뱅크 인에이블 신호(Delayed_BK<0:7>)를 출력한다.
상기 오토 프리차지 신호 지연부(50)는 리드 라이트 스트로브 신호(Common_rd/wt_strobe), 오토 프리차지 플래그 신호(A_pcg_flag) 및 상기 레이턴시 신호(tWR_Latency)를 입력받아 지연 오토 프리차지 신호(Delayed_A_pcg_cmd)를 출력한다.
상기 오토 프리차지 신호 지연부(50)는 명령 조합부(51) 및 제4 레이턴시 블록(52)을 포함한다.
상기 명령 조합부(51)는 상기 리드 라이트 스트로브 신호(Common_rd/wt_strobe) 및 상기 오토 프리차지 플래그 신호(A_pcg_flag)를 입력받아 공통 오토 프리차지 신호(A_pcg_cmd)를 출력한다.
상기 명령 조합부(51)는 상기 리드 라이트 스트로브 신호(Common_rd/wt_strobe) 및 상기 오토 프리차지 플래그 신호(A_pcg_flag)가 인에 이블됨에 따라 인에이블된 공통 오토 프리차지 신호(A_pcg_cmd)를 출력한다.
상기 명령 조합부(51)는 도 3에 도시된 상기 오토 프리차지 명령 생성 블록의 회로와 같이 구현할 수 있다.
상기 제4 레이턴시 블록(52)은 상기 공통 오토 프리차지 신호(A_pcg_cmd) 및 상기 레이턴시 신호(tWR_Latency)를 입력받아 상기 공통 오토 프리차지 신호(A_pcg_cmd)를 상기 제1 시간 동안 지연시킨 상기 지연 오토 프리차지 신호(Delayed_A_pcg_cmd)를 출력한다.
상기 제4 레이턴시 블록(52)은 상기 공통 오토 프리차지 신호(A_pcg_cmd)를 입력받아 상기 클럭의 주기의 배수에 비례하는 상기 제1 시간의 지연 시간 동안 지연시키는 지연 회로를 포함할 수 있다. 상기 제4 레이턴시 블록(52)은 도 4에 도시된 상기 tWR 레이턴시 블록(10)의 회로와 같이 구현할 수 있다.
상기 뱅크별 신호 조합부(60)는 상기 지연 오토 프리차지 신호(Delayed_A_pcg_cmd) 및 상기 지연 뱅크 인에이블 신호(Delayed_BK<0:7>)를 입력받아 뱅크별 오토 프리차지 신호(BK<0:7>_A_pcg)를 출력한다.
상기 뱅크별 신호 조합부(60)는 상기 지연 오토 프리차지 신호(Delayed_A_pcg_cmd) 및 상기 지연 뱅크 인에이블 신호(Delayed_BK<0:7>)가 인에이블됨에 따라 인에이블된 상기 뱅크별 오토 프리차지 신호(BK<0:>_A_pcg)를 출력한다.
만약 뱅크가 8개인 경우, 종래 기술에 따른 오토 프리차지 회로가 상기 tWR 레이턴시 블록을 뱅크 수만큼 8개 구비하는 것에 비해 본 발명에 따른 오토 프리차 지 회로는 뱅크 어드레스(BA<0:2>)가 디코딩 되기 전의 개수인 3개의 레이턴시 블록 및 추가로 1개의 상기 제4 레이턴시 블록을 포함하여 4개의 레이턴시 블록을 구비하게 되어, 종래 기술에 비해 상기 레이턴시 블록의 개수가 4개가 감소되므로 회로 면적을 감소시킬 수 있다. 본 발명은 뱅크 수가 증가할수록 면적 감소 및 전력 감소에 효과적이다.
따라서, 본 발명에 따른 오토 프리차지 회로는 상기 레이턴시 블록을 뱅크 어드레스(BA<0:2>)가 디코딩되기 전에 위치시킴으로써 종래 기술에 따른 오토 프리차지 회로와 같이 상기 뱅크 어드레스(BA<0:2>)의 디코딩 후에 레이턴시 블록이 위치하는 것에 비해 레이턴시 블록의 개수가 감소하게 된다. 따라서, 본 발명은 회로 전체 면적 중 오토 프리차지 회로가 차지하는 면적이 감소되며, 이로 인해 전력 또한 감소가 가능하다.
본 발명은 뱅크수가 8개인 경우를 예로 들어 설명하였으나, 뱅크 수에 제한되지 않으며, 상기 뱅크 어드레스가 디코딩되기 전에 상기 레이턴시 블록에 의해 상기 라이트 리커버리 타임만큼 지연시킴으로써, 디코딩에 의해 감소되는 수에 비례한 만큼 상기 레이턴시 블록의 수를 감소시킬 수 있다. 예를 들면, 뱅크수가 16개인 경우, 본 발명에 따른 오토 프리차지 회로는 5개의 레이턴시 블록으로 구현할 수 있으며, 종래 기술에 따른 오토 프리차지 회로는 16개의 레이턴시 블록으로 구현할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것 을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 오토 프리차지 신호 생성 회로의 블록도,
도 2는 도 1에 도시된 오토 프리차지 명령 생성 블록의 타이밍도,
도 3은 도 1에 도시된 오토 프리차지 명령 생성 블록의 일 실시예를 나타낸 회로도,
도 4는 도 1에 도시된 tWR 레이턴시 블록의 일 실시예를 나타낸 회로도,
도 5는 본 발명에 따른 오토 프리차지 회로의 블록도이다.
<도면의 주요 부분에 대한 부호 설명>
1~8 : 제0 내지 제7 뱅크 오토 프리차지 명령 생성 블록
9 : 오토 프리차지 명령 생성 블록
10: tWR 레이턴시 블록
25 : 버퍼 26 : 선택부
30 : 레이턴시부 31~33 : 제1 내지 제3 레이턴시 블록
40 : 디코더 50 : 오토 프리차지 신호 지연부
51 : 명령 조합부 52 : 제4 레이턴시 블록
60 : 오토 프리차지 명령 생성 블록

Claims (6)

  1. 뱅크 어드레스마다 레이턴시 신호에 따라 제1 시간동안 지연시켜 지연 뱅크 어드레스를 출력하는 레이턴시부;
    상기 지연 뱅크 어드레스를 디코딩하여 지연 뱅크 인에이블 신호를 출력하는 디코더;
    리드 라이트 스트로브 신호, 오토 프리차지 플래그 신호 및 상기 레이턴시 신호를 입력받아 지연 오토 프리차지 신호를 출력하는 오토 프리차지 신호 지연부; 및
    상기 공통 오토 프리차지 신호 및 상기 지연 뱅크 인에이블 신호를 입력받아 뱅크별 오토 프리차지 신호를 출력하는 뱅크별 신호 조합부를 포함하는 오토 프리차지 회로.
  2. 제 1 항에 있어서,
    상기 오토 프리차지 신호 지연부는,
    상기 리드 라이트 스트로브 신호 및 상기 오토 프리차지 플래그 신호를 입력받아 공통 오토 프리차지 신호를 출력하는 명령 조합부; 및
    상기 공통 오토 프리차지 신호 및 상기 레이턴시 신호를 입력받아 상기 공통 오토 프리차지 신호를 상기 제1 시간 동안 지연시킨 상기 지연 오토 프리차지 신호를 출력하는 제1 레이턴시 블록을 포함하는 오토 프리차지 회로.
  3. 제 2 항에 있어서,
    상기 명령 조합부는,
    상기 리드 라이트 스트로브 신호 및 상기 오토 프리차지 플래그 신호가 인에이블됨에 따라 인에이블된 공통 오토 프리차지 신호를 출력하는 것을 특징으로 하는 오토 프리차지 회로.
  4. 제 2 항에 있어서,
    상기 제1 레이턴시 블록은,
    상기 공통 오토 프리차지 신호를 입력받아 클럭의 주기의 배수에 비례하는 상기 제1 시간의 지연 시간 동안 지연시키는 지연 회로를 포함하는 것을 특징으로 하는 오토 프리차지 회로.
  5. 제 1 항에 있어서,
    상기 레이턴시부는,
    상기 뱅크 어드레스를 입력받아 클럭의 주기의 배수에 비례하는 상기 제1 시간의 지연 시간 동안 지연시키는 지연 회로를 포함하는 것을 특징으로 하는 오토 프리차지 회로.
  6. 제 1 항에 있어서,
    상기 뱅크별 신호 조합부는,
    상기 지연 오토 프리차지 신호 및 상기 뱅크별 인에이블 신호가 인에이블됨에 따라 인에이블된 상기 뱅크별 오토 프리차지 신호를 출력하는 것을 특징으로 하는 오토 프리차지 회로.
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* Cited by examiner, † Cited by third party
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US8509012B2 (en) 2010-11-23 2013-08-13 SK Hynix Inc. Precharge signal generation circuit of semiconductor memory apparatus
KR20170109142A (ko) * 2016-03-17 2017-09-28 에스케이하이닉스 주식회사 반도체장치

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US8509012B2 (en) 2010-11-23 2013-08-13 SK Hynix Inc. Precharge signal generation circuit of semiconductor memory apparatus
KR20170109142A (ko) * 2016-03-17 2017-09-28 에스케이하이닉스 주식회사 반도체장치

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