JP2000057777A - 同期型バースト半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 同期型バースト半導体メモリの性能を向上さ
せる。 【解決手段】 外部クロック信号に同期され、動作する
半導体メモリ装置３００において、データビットを貯蔵
する複数のメモリセルを持つメモリセルアレイ３２６
と、外部アドレスに応じて読出／書込動作のための一連
の第１内部アドレスを発生する第１内部アドレス発生器
３１０と、外部アドレスに応じて読出／書込動作のため
の一連の第２内部アドレスを発生する第２内部アドレス
発生器３１２と、これらの出力中、一つを選択するアド
レス選択器３１６と、外部から印加される読出及び書込
命令情報に応じて第１及び第２内部アドレス発生器３１
０，３１２とアドレス選択器３１６の動作を制御する制
御器３０４と、外部から印加される読出及び書込命令情
報に応じてアドレス選択器３１６の出力をデコーディン
グし、メモリセル３２６を選択するアドレスデコーダー
３１８とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリ装置に
関するものであり、詳しくはパイプラインドマルチービ
ット先取り構造（ｐｉｐｅｌｉｎｅｄ ｍｕｌｔｉ−ｂ
ｉｔ ｐｒｅｆｅｔｃｈ ａｒｃｈｉｔｅｃｔｕｒｅ）
を持つ同期型バーストメモリ装置に関するものである。

【０００２】

【従来の技術】図１は外部から印加されるクロック信号
と同期的に動作する従来の同期型バーストパイプライン
ドＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）装置を示すブロック図である。ＳＲ
ＡＭ装置１００には、ＳＲＡＭコアが同期型周辺回路と
共に集積される。ＳＲＡＭ装置１００は書込データがア
ドレス及び制御入力が入力された後、少なくとも一つの
クロックサイクル後でメモリセルに書込される書込動作
モード（いわゆる、”ｌａｔｅ ｗｒｉｔｅ ｍｏｄ
ｅ”）を持つ。

【０００３】従来のメモリ装置１００は外部クロック信
号ＣＫ（あるいはＣＫ＃）の上昇及び下降エッジに応答
してデータをアクセスすることだけでなく、クロック信
号の上昇（あるいは下降）エッジに応じてアクセスする
ことができる。言い換えれば、装置１００はシングルデ
ータレート（ｓｉｎｇｌｅ ｄａｔａ ｒａｔｅ、以
後”ＳＤＲ”と称する）及びダブルデータレート（ｄｏ
ｕｂｌｅ ｄａｔａ ｒａｔｅ、以後”ＤＤＲ”と称す
る）動作モード中、いずれかの動作モードで動作でき
る。ＳＤＲ動作モードは使用者がクロック信号ＣＫの上
昇エッジごとに単一データワード（ｓｉｎｇｌｅ ｄａ
ｔａ ｗｏｒｄ）を読出あるいは書込させ、ＤＤＲモー
ドはクロック信号ＣＫの毎クロックエッジに同期され、
読出あるいは書込動作をできるようにする。

【０００４】ＳＲＡＭ装置１００はクロックバッファー
（ａ ｃｌｏｃｋ ｂｕｆｆｅｒ）１０２，アドレスレ
ジスター（ａｎ ａｄｄｒｅｓｓ ｒｅｇｉｓｔｅｒ）
１０４，バーストアドレスシケンスカウンター（ａ ｂ
ｕｒｓｔ ａｄｄｒｅｓｓｓｅｑｕｅｎｃｅ ｃｏｕｎ
ｔｅｒ）１０６，書込アドレスレジスター（ａ ｗｒｉ
ｔｅ ａｄｄｒｅｓｓ ｒｅｇｉｓｔｅｒ）１０８，２
＊１マルチプレッサー（ｍｕｌｔｉｐｌｅｘｅｒｓ）１
１０，１２４ａ、１２４ｂ、１２４ｃ、１３６及び１３
８、アドレスデコーダー（ａｎ ａｄｄｒｅｓｓ ｄｅ
ｃｏｄｅｒ）１１２，ＳＤＲ／ＤＤＲ出力制御ロジック
１１４，アドレス比較器（ａｎ ａｄｄｒｅｓｓ ｃｏ
ｍｐａｒａｔｏｒ）１１６，ロジックゲート１１８及び
１５０，データ入力レジスター１２０及び１２２，書込
レジスター１２６，書込ドライバー１２８，メモリセル
アレイ１３０，感知増幅回路１３２，出力レジスター１
３４，出力バッファー１４０，データレートレジスター
（ａ ｄａｔａ ｒａｔｅ ｒｅｇｉｓｔｅｒ）１４
２，読出／書込インエーブルレジスター（ｒｅａｄ／ｗ
ｒｉｔｅ ｅｎａｂｌｅ ｒｅｇｉｓｔｅｒ）１４４，
出力インエーブルレジスター１４８，そして、エコクロ
ックバッファー（ｅｃｈｏ ｃｌｏｃｋ ｂｕｆｆｅｒ
ｓ）１５２及び１５４を具備している。

【０００５】ＳＲＡＭ装置１００には、ＳＤＲあるいは
ＤＤＲモード示すデータレート信号ＳＤ／ＤＤ＃そし
て、リニアーあるいはインターリブドバーストタイプ
（ｌｉｎｅａｒ ｏｒ ｉｎｔｅｒｌｅａｖｅｄ ｂｕ
ｒｓｔ ｔｙｐｅ）を示すバーストタイプ信号ＬＯＢ＃
が外部から印加される。ＳＤＲモードでは、書込データ
がクロック信号ＣＫの上昇エッジでラッチされる。ＤＤ
Ｒモードでは、書込データがクロック信号ＣＫの上昇及
び下降エッジでラッチされる。読出データはＳＤＲモー
ドの間にクロック信号ＣＫの上昇エッジで駆動され、Ｄ
ＤＲモードの間にクロック信号ＣＫの上昇及び下降エッ
ジで駆動される。アドレス信号ＳＡ０’及びＳＡ１’は
バーストタイプ信号ＬＢＯ＃により定められた順番に入
力される。

【０００６】図２は図１に図示された従来技術のＳＲＡ
Ｍ装置１００のタイミング図である。説明のための目的
で、従来技術のＳＲＡＭ装置１００が、１，２そして、
４のバースト長さ（ｂｕｒｓｔ ｌｅｎｇｔｈｓ）を支
援し、メモリ装置が２段遅延特徴（ｔｗｏ ｓｔａｇｅ
ｄｅｌａｙ ｆｅａｔｕｒｅ）を持つと仮定しよう。
図２に図示されたように、バースト長さ４のＤＤＲバ
ースト書込動作（以後、”ＤＷ４動作”と称する）を示
す命令（ＤＷ４）が外部クロック信号ＣＫのサイクルＣ
１で外部から発生される時、最初のバーストアドレス
（ｉｎｉｔｉａｌｂｕｒｓｔ ａｄｄｒｅｓｓ）から外
部アドレスＡ０＿ｂが外部クロック信号ＣＫの上昇エッ
ジで提供される。ＳＲＡＭ装置１００がレートライトタ
イプ（ｌａｔｅ ｗｒｉｔｅ ｔｙｐｅ）であるので、
クロック信号ＣＫの次のサイクルＣ２すなわち、ある外
部アドレス入力なしのバースト書込連続サイクル（ａ
ｂｕｒｓｔ ｗｒｉｔｅ ｃｏｎｔｉｎｕｅ ｃｙｃｌ
ｅ）では、一双の書込データＷ０ｂ及びＷ０ａがクロッ
ク信号ＣＫの上昇エッジ及び下降エッジで各々順次的に
入力される。

【０００７】又、バースト長さ２を持つＤＤＲバースト
書込動作（以後、”ＤＷ２動作”と称する）を示す命令
ＤＷ２が発生するクロック信号ＣＫのサイクルＣ３の間
には、命令ＤＷ４に応じる二つの連続的な書込データＷ
０ｄ及びＷ０ｃがクロック信号の上昇及び下降エッジに
各々同期され、入力される。書込データＷ０ｄ、Ｗ０
ｃ、Ｗ０ａそしてＷ０ｂの入力の順序は外部アドレスＡ
０＿ｂ及び選択されたバーストモード（すなわち、イン
ターリブドあるいはリニアーバーストモード）により決
定される。

【０００８】ＳＲＡＭ装置１００の二段遅延書込特徴に
より、書込データＷ０ｂ及びＷ０ａのための内部アドレ
スＷＡ０＿ａｂはサイクルＣ３から発生され、その結
果、データＷ０ｂ及びＷ０ａはアドレスＷ０＿ａｂをデ
コーディングして選択されたメモリセルに書込される。
書込データＷ０ｂ及びＷ０ａのためのバースト書込アド
レスの参照記号ＷＡ０＿ａｂは直列入力されたデータＷ
０ｂ及びＷ０ａ全てが選択されたメモリセルに並列に書
込されることを示す。

【０００９】サイクルＣ４では、一双の書込データＷ１
ａ及びＷ１ｂがサイクルＣ３から発生された命令ＤＷ２
に応答してクロック信号ＣＫの上昇及び下降エッジで入
力される。しかし、バースト長さ４のＤＤＲバースト読
出動作（以後、”ＤＲ４動作”と称する）を示す命令Ｄ
Ｒ４がサイクルＣ４から与えられる時、ＤＲ４動作のた
めのバーストアドレスＲＡ２＿ｃｄは最初バーストアド
レスとしてＤＷ２動作のためのアドレスＡ１＿ａを使用
する代わりにＤＲ４動作のための外部アドレスＡ２＿ｃ
を利用して内部的に発生される。サイクルＣ４では、書
込データ（Ｗ０ｄ、Ｗ０ｃ、Ｗ１ａ及びＷ１ｂ）がラッ
チされ、ＤＲ４動作が完了される時までにメモリセルに
書込されないだろう。

【００１０】バースト書込連続命令を持つサイクルＣ２
と同じように、バースト読出連続命令（ｂｕｒｓｔ ｒ
ｅａｄ ｃｏｎｔｉｎｕｅ ｃｏｍｍａｎｄ）が与えら
れるサイクルＣ５では、外部アドレスが入力されない。
このサイクルＣ５では、連続的な内部バーストアドレス
ＲＡ＿２が外部アドレスＡ２＿ｃにより発生され、ＤＲ
４動作のためのバーストアドレスＲＡ２＿ｃｄに応じる
一番目読出データＲ２ｃがデータバースに駆動される。
読出データＲ２ｃ及びＲ２ｄあるいはＲ２ａ及びＲ２ｂ
のためのバーストアドレスの参照記号ＲＡ２＿ｃｄある
いはＲＡ２＿ａｂはデータＲ２ｃ及びＲ２ｄあるいはＲ
２ａ及びＲ２ｂ全てが選択されたメモリセルから並列に
読出されることを意味する。

【００１１】サイクルＣ６では、バースト長さ１のＳＤ
Ｒバースト読出動作（以後、”ＳＲ１動作”と称する）
を示す命令ＳＲ１が外部アドレスＡ３＿ｄと共に与えら
れる。このシングル読出サイクルＣ６では、追加的な内
部アドレスの発生なしに、外部アドレスＡ３＿ｄ自体が
内部アドレスＲＡ３＿ｄになり、ＤＲ４動作に応じる読
出データＲ２ｄ及びＲ２ａがデータバースに示される。
図２に図示されたように、従来技術のＳＲＡＭ装置１０
０は書込サイクルで読出サイクルに遷移する場合には”
ノーオパレーション（ｎｏ ｏｐｅｒａｔｉｏｎ）（Ｎ
ＯＰ）”サイクルが不必要しても読出サイクルで書込サ
イクルに遷移する場合には外部アドレス入力がない単一
のＮＯＰサイクルを必要とする。従って、クロック信号
ＣＫのサイクルＣ７では、ＮＯＰサイクルが次のサイク
ルＣ８で遂行される書込動作のために追加される。ＮＯ
ＰサイクルＣ７では、ＤＲ４動作に応じる最終読出デー
タＲ２ｂが内部アドレスを発生することなく、データバ
ースに駆動され、ＤＲ４動作が完了される。前で言及さ
れたバースト書込動作と共に、読出データＲ２ｃ、Ｒ２
ｄ、Ｒ２ａ及びＲ２ｂの出力順序も外部アドレスＡ２＿
ｃ及び選択されたバーストモードにより決定される。

【００１２】バースト長さ１のＤＤＲ書込動作を示す命
令ＤＷ１が外部アドレスＡ２＿ａと共に与えられるクロ
ック信号ＣＫのサイクルＣ８では、サイクルＣ４でラッ
チされた書込データＷ０ｄ及びＷ０ｃが内部アドレスＷ
Ａ０＿ｃｄをデコーディングして選択されたメモリセル
に書込される。

【００１３】前から説明されたように、ＤＷ４動作のた
めにラッチされたデータＷ０ｄ及びＷ０ｃはＤＲ４及び
ＳＲ１動作が完了された後、書込サイクルＣ８でメモリ
セルに書込される。しかし、ＳＲ１動作の後の一番目書
込サイクルＣ８で内部アドレスＷＡ０＿ｃｄにより貯蔵
されたメモリセルにラッチされたデータＷ０ｄ及びＷ０
ｃを書込するにおいて、従来のメモリ装置１００のシン
グルバーストアドレスシケンスカウンター１０６が読出
及び書込動作全てのために使用されるので、バーストア
ドレスシケンスカウンター１０６を内部アドレスＷＡ０
＿ｃｄで早く設定することが困る。その結果、アドレス
デコーディング速度の損失が生じる場合がある。

【００１４】

【発明が解決しようとする課題】従って、本発明の一般
的な目的は向上された性能を持つ同期型バースト半導体
メモリ装置を提供することである。

【００１５】本発明の他の目的はシングルバーストアド
レス発生器を使用するによるアドレスデコーディングタ
イミング損卒を減少させることができる同期型バースト
半導体メモリ装置を提供することである。

【００１６】

【課題を解決するための手段】本発明の一つの特徴によ
ると、外部クロック（あるいは、システムクロック）信
号に同期され、動作するＳＲＡＭ、ＤＲＡＭ、フラッシ
ＥＥＰＲＯＭ、ＦＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ
ＲＡＭ）等のような半導体メモリ装置が提供される。
同期型メモリの重要な利点はシステムクロックエッジが
システムによりメモリに提供されなければならない唯一
のタイミングストロブ（ｔｉｍｉｎｇｓｔｒｏｂｅ）と
いうことである。これはＰＣボードあるいはモジュル周
辺に伝達されなければならないタイミングストロブの数
を減少させることができるようにする。又、本発明の同
期型メモリ装置は、外部クロック信号の上昇及び下降エ
ッジに応答してデータをアクセスし、これはメモリ装置
のデータレートを二倍に増加させる。又、本発明のメモ
リ装置はバースト読出及び書込モードで動作する。この
ようなバーストモードアクセスはメモリ装置の内部バー
スが外部バースより広いという利点を持つ。これは一連
のバーストモードアドレスからの全てのデータが最初ア
ドレスの入力により、メモリ装置からそれの出力に先取
りされる。本発明の同期型メモリ装置には二つの内部ア
ドレス発生器が提供されるが、それら中、一つはバース
ト読出動作だけのためであり、他の一つはバースト書込
動作だけのためである。バースト読出アドレス発生器は
外部アドレスに応じて一連のバースト読出アドレスを内
部的に発生する。バースト書込アドレス発生器あるいは
外部アドレスに応じて一連のバースト書込アドレスを内
部的に発生する。又、本発明の半導体メモリ装置は外部
から印加される読出及び書込命令情報に応じて内部アド
レス発生器の動作を制御する制御器を具備する。

【００１７】本発明の他の特徴によると、外部クロック
信号の上昇及び下降エッジに応じてアクセスができる
し、バースト読出及び書込モードで動作可能な同期型半
導体メモリ装置はデータビットを貯蔵する複数のメモリ
セルを含むメモりセルアレイ、外部アドレスを一時的に
維持する第１アドレスレジスター、第１アドレスレジス
ターの出力を受け入れ、バースト読出動作のための一連
の第１内部アドレスを発生する第１内部アドレス発生
器、外部アドレスをを一時的に維持する第２アドレスレ
ジスター、そして、第２アドレスレジスターの出力を受
け入れ、バースト書込動作のための一連の第２内部アド
レスを発生する第２内部アドレス発生器を具備する。こ
の特徴による半導体メモリ装置は第１及び第２内部アド
レス発生器の出力中、一つを選択するアドレス選択器、
外部書込インエーブル信号及び外部アドレスインエーブ
ル信号に応答して第１及び第２アドレスレジスター、第
１及び第２内部アドレス発生器、そして、アドレス選択
器の動作を制御する制御器及び、外部書込インエーブル
信号に応じて、アドレス選択器の出力をデコーディング
し、メモリセルを選択するアドレスデコーダーをより具
備する。メモリ装置はその上、第１書込データを一時的
に維持する第１データインレジスター、第２書込データ
を一時的に維持する第２データインレジスター、第１及
び第２書込データは直列に入力され、第２内部アドレス
発生器の出力に応じて第１及び第２書込データを整列す
る書込データ整列器、整列されたデータをメモリセルに
書込する書込ドライバーを含む。メモリ装置はその上、
メモリセルに貯蔵された第１読出データ及び第２読出デ
ータを並列に感知し、増幅する感知増幅回路と、第１内
部アドレス発生器の出力に応答して第１及び第２読出デ
ータを整列し、第１及び第２読出データを直列に出力す
る読出データ整列器を含む。

【００１８】次に装置の動作について説明する。このよ
うな装置により、同期型メモリ装置には別の内部読出動
作及び書込専用アドレス発生器が備えているので、バー
スト書込動作が読出動作により中止されても、中止され
た書込動作のためには内部アドレス発生器の再設定が不
必要である。それで、メモリ装置はより短い内部アドレ
スデコーディング時間を持ち、結果的にディバイス性能
が向上されることができる。

【００１９】

【発明の実施の形態】本発明による半導体メモリ装置の
一番重要な特徴はバースト読出及び書込動作のためには
別々の内部アドレス発生器を使用することである。この
ような別のバースト読出及び書込アドレス発生器はディ
バイス性能を向上するように内部アドレスデコーディン
グ時間を短縮させる。

【００２０】ここでは、説明の便宜上、ＳＲＡＭ環境と
関連して本発明の実施例を説明する。しかし、ここに開
示される実施例はＤＲＡＭ、フラッシＥＥＰＲＯＭ、Ｆ
ＲＡＭ、等のような別の半導体メモリでも発明の概念を
実現するために使用されることができるに注意しなけれ
ばならない。又、本発明の半導体メモリ装置はコアサイ
クル時間（ｃｏｒｅ ｃｙｃｌｅ ｔｉｍｅ）を減少さ
せるためのオートトラッキングビットラインスキム（ａ
ｕｔｏーｔｒａｃｋｉｎｇ ｂｉｔ ｌｉｎｅｓｃｈｍ
ｅ）、電流減少のための短縮メーンデータライン（ｓｈ
ｏｒｔｅｎｅｄ ｍａｉｎ ｄａｔａ ｌｉｎｅ）、デ
ュアルーレイルリセットダイナミック回路（ｄｕａｌー
ｒａｉｌ ｒｅｓｅｔ ｄｙｎａｍｉｃ ｃｉｒｃｕｉ
ｔ）を通じて高速伝達特性を持つノイズ免疫回路（ｎｏ
ｉｓｅ ｉｍｍｕｎｅ ｃｉｒｃｕｉｔ）、２ービット
先取り動作、そして、プロセッサー（あるいはＣＰＵ）
データ有効時間（ｄａｔａーｖａｌｉｄａｔｉｏｎ ｔ
ｉｍｅ）を補償するために出力データと同期されるスト
ロブクロックと共に具現されることができる。従って、
本出願の明細書及び図面は制限的な意味より図示的なこ
とと認められなければならない。

【００２１】次は、添付された図面を参照して本発明の
好ましい実施例に対して説明する。

【００２２】図３は本発明による同期型パイプラインド
バーストＳＲＡＭ装置の好ましい実施例を示すブロック
図であり、図４は図３のメモリ装置の読出及び書込アド
レス経路上の回路を示す詳細回路図である。図面におい
て、本発明の技術要旨を優しく把握することができるよ
うによく知られていた回路はブロック図形態で図示され
ている。又、説明の便宜上、本発明のＳＲＡＭ装置が最
大バースト長さ４を支援し、２段支援特徴（すなわち、
２サイクルの書込レイタンシ）を持つと仮定しよう。

【００２３】まず、図３を参照すると、同期型パイプラ
インドバーストＳＲＡＭ装置３００は外部から印加され
る他のクロック信号Ｋ及びＫと同期され動作する。クロ
ックバッファー３０２は外部クロック信号Ｋ及びＫに同
期され、内部クロック信号ＣＬＫを発生する。ＳＲＡＭ
装置３００はたとえ、図示されていないが、四つのマッ
トから構成されたメモリセルアレイ３２６を含む。各マ
ットは三つのブロックで構成され、九つの入／出力を持
つ。各ブロックは三つの入／出力を持つ。又、各ブロッ
クは八つのサブーブロックで構成され、各サーブブロッ
クは６４Ｋｂの容量を持つ。アドレス信号Ａ０ーＡ１６
はアドレスバッファー３０６を通じて第１及び第２アド
レスレジスター（３０８及び３１２）に供給される。レ
ジスター３０８及び３１２はアドレス信号Ａ０ーＡ１６
を各々一時的に維持する。その上、パイプラインド書込
サイクルを向上させ、読出ー書込転換時間（ｒｅａｄー
ｔｏ−ｗｒｉｔｅ ｔｕｒｎａｒｏｕｎｄ ｔｉｍｅ）
を減少されるために、第１及び第２データインレジスタ
ー３２０ａ及び３２０ｂが提供され、これら各々は３６
−ビットバス（３６−ｂｉｔ ｗｉｄｅ ｂｕｓ）を持
つ。

【００２４】ＳＲＡＭ装置３００はアドレス及び制御入
力が提供された後、一つあるいはそれより多くのクロッ
クサイクルの後にそれのメモリセルに書込される”レー
トライト（ｌａｔｅ ｗｒｉｔｅ）”動作モードを持
つ。このモードは書込動作が読出動作の次に起こす時、
正常的に生じる遊休サイクル（ｉｄｌｅ ｃｙｃｌｅ
ｓ）の数を最小化させる。共に、メモリ装置３００はバ
ースト読出及び書込モードで動作する。

【００２５】又、メモリ装置３００は正常的なＳＤＲ
（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）及びＤＤＲ（Ｄ
ｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）動作モードを持つ。
すなわち、メモリ装置３００は外部クロック信号Ｋある
いはＫの上昇及び下降エッジに応答してデータをアクセ
スすることができるし（ＤＤＲモード）、それだけでな
く、クロック信号ＫあるいはＫの上昇あるいは下降エッ
ジに応答してアクセスすることができる（ＳＤＲモー
ド）。

【００２６】又、ＳＲＡＭ装置３００が書込動作を遂行
する間に読出命令が発生されると、メモリ装置３００は
読出動作と衝突しないで、メモリセルに最後ワードを書
込することができないので、それのレジスターに書込動
作のためのアドレス及びデータを一時的に貯蔵する。余
りの書込データは次の書込サイクルが生じる時までにレ
ジスターでそのままにある。読出サイクル後の一番目書
込サイクルでは、以前書込サイクルのラッチされたデー
タがメモリセルに書込される。これは”ポスティドライ
ト（ｐｏｓｔｅｄ ｗｒｉｔｅ）”機能と呼ばれる。

【００２７】ＳＲＡＭ装置３００では、全ての同期入力
がクロック信号ＫあるいはＫにより制御されるレジスタ
ーを通過する。同期入力はクロック信号の上昇エッジで
ラッチされる。同期入力は全てのアドレスＡ０ーＡ１
６、全てのデータ入力ＤＱ０ーＤＱ３５、同期ロード信
号（ｓｙｎｃｈｒｏｎｏｕｓ ｌｏａｄ ｓｉｇｎａ
ｌ）Ｂ１、読出／書込（Ｒ／Ｗ）インエーブル信号Ｂ
２、そして、ＳＤＲ及びＤＤＲ動作モード中、一つを選
ぶためのデータレート信号Ｂ３を含む。

【００２８】図３に図示されたように、制御ロジック３
０４は内部クロック信号ＣＬＫに同期され、同期ロード
信号Ｂ１、読出／書込インエーブル信号Ｂ２、そして、
データレート信号Ｂ３を受け入れる。同期ロード信号Ｂ
１はバスサイクルシケンスが定義される時、ロー状態に
なる。そのようなバスサイクルシケンスの定義にはアド
レス、データ伝達方向（ｄａｔａ ｔｒａｎｓｆｅｒ
ｄｉｒｅｃｒｉｏｎ）及びデータ長さ（ｄａｔａ ｌｅ
ｎｇｔｈ）が含まれる。読出／書込選択信号Ｂ２はアク
セスタイプ（読出あるいは書込）を示す。読出動作は信
号Ｂ２がハイ状態である時、遂行されることができる反
面、書込動作は信号Ｂ２がロー状態である時、遂行され
ることができる。又、信号Ｂ２は信号Ｂ１がハイ状態で
ある時、バーストサイクルが遂行されるかの可否を示
す。

【００２９】ＳＲＡＭ装置３００には出力インエーブル
信号（未図示される）と同じような幾つの比同期制御入
力とバーストタイプ信号ＬＯＢが外部から印加される。
信号ＬＯＢはインターリブドバーストあるいはリニアバ
ーストの選択をできるようにする。

【００３０】ＳＤＲ書込動作の間には、データがクロッ
ク信号Ｋの上昇エッジでラッチされ、ＤＤＲ書込動作の
間には、データがクロック信号Ｋの上昇及び下降エッジ
でラッチされる。読出データはＳＤＲモードでクロック
信号Ｋの上昇エッジで駆動され、ＤＤＲモードでクロッ
ク信号の上昇及び下降エッジで駆動される。

【００３１】内部アドレスは信号Ｂ２がハイ状態である
時、入力されるが、ＮＯＰ（ｎｏｏｐｅｒａｔｉｏｎ）
は信号Ｂ２がロー状態である時、遂行される。データレ
ート信号Ｂ３は同期ロード信号Ｂ１がロー状態である間
にクロック信号ＣＬＫあるいはＫの上昇エッジで制御ロ
ジック３０４によりサンプリングされる。この時、ＳＲ
ＡＭ装置３００はＳＤＲ読出あるいは書込動作を遂行す
る。万一、信号Ｂ３がロー状態でサンプリングされる
と、クロック信号ＣＬＫあるいはＫの毎クロックエッジ
でＤＤＲ読出あるいは書込動作が遂行される。

【００３２】そして、制御ロジック３０４はレジスター
インエーブル信号Ｅ１ないしＥ４のような内部制御信
号、書込動作のデータレート（ＤＤＲ書込あるいはＳＤ
Ｒ書込）を示す書込レート信号ＷＤ、読出動作のデータ
レートを示すための読出レート信号ＲＤ、書込インエー
ブル信号ＷＥＮ、そして、内部的に生成される連続バー
ストアドレス（ｓｕｂｓｅｑｕｅｎｔ ｂｕｒｓｔ ａ
ｄｄｒｅｓｓｅｓ）を活性化させるためのバースト連続
信号ＢＣＮを発生する。

【００３３】同時に、第１アドレスレジスター３０８の
出力ＲＡ０ーＲＡ１６中、二つのＬＳＢ（Ｌｅａｓｔ
Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）アドレス信号ＲＡ１
及びＲＡ０はバースト読出アドレス発生器として使用さ
れる第１内部アドレス発生器３１０にロードされる。ア
ドレスレジスター３０８の他の出力信号ＲＡ２ーＲＡ１
６は２＊１マルチプレッサーのようなアドレス選択器３
１６に直接に提供される。同じように、第２アドレスレ
ジスター３１２の２ビット出力信号ＷＡ１及びＷＡ０は
バースト書込アドレス発生器として使用される。第２内
部アドレス発生器３１４にロードされる。レジスター３
１２の他の出力信号ＷＡ２ーＷＡ１６はアドレス選択器
３１６に提供される。内部アドレス発生器３１０及び３
１４全ての内部クロック信号ＣＬＫに同期され、動作
し、バースト連続信号ＢＣＮ、書込インエーブル信号Ｗ
ＥＮ及びバーストタイプ信号ＬＯＢを供給してもらう。
第１内部アドレス発生器３１０はバースト読出アドレス
信号ＲＡ０’及びＲＡ１’を発生する。第２内部アドレ
ス発生器３１４はバースト書込アドレス信号ＷＡ０’及
びＷＡ１’を発生する。アドレス信号ＲＡ０’、ＲＡ
１’、ＷＡ０’、ＷＡ１’はＤＤＲ動作で各クロックエ
ッジから信号ＬＯＢにより表記される順番に出るが、Ｓ
ＤＲ動作では各上昇エッジだけで出る。バースト読出ア
ドレス信号ＲＡ１’は第１アドレスレジスター３０８か
らのアドレス信号ＲＡ２ーＲＡ１６と共にアドレス選択
器３１６の入力Ａに供給される。バースト書込アドレス
信号ＷＡ１’は第２アドレスレジスター３１２からのア
ドレス信号ＷＡ２ーＷＡ１６と共にアドレス選択器３１
６の他の入力Ｂに供給される。

【００３４】図４を参照すると、第１アドレスレジスタ
ー３０８はアドレスバッファー３０６に連結されたスイ
ッチ回路４０２及び、このスイッチ回路４０２に連結さ
れたラッチ回路４０４で構成される。スイッチ回路４０
２はロジック回路３０４（図３に図示される）からの制
御信号Ｅ１に応答して開閉される。第１内部アドレス発
生器３１０はラッチ回路４０４に連結されたカウンター
４０６と２＊１マルチプレッサー４０８で構成される。
カウンター４０６は内部クロック信号ＣＬＫに同期さ
れ、動作し、制御ロジック３０４からのバーストタイプ
信号ＬＯＢにより制御される。カウンター４０６は内部
クロック信号ＣＬＫに同期され、バースト読出アドレス
信号ＲＡ０’及びＲＡ１’を発生する。アドレス信号Ｒ
Ａ０’及びＲＡ１’の発生順序は制御ロジック３０４か
らのバーストタイプ信号ＬＯＢにより決定される。マル
チプレッサー４０８は二つの入力Ａ及びＢを持ち、それ
ら中、一つの入力はカウンター４０６の出力を受け入
れ、他の入力はラッチ回路４０４の出力を受け入れる。
マルチプレッサー４０６は制御ロジック３０４からのバ
ースト連続信号ＢＣＮに応じて二つの入力中、一つを選
択的に出力する。マルチプレッサー４０８の出力はアド
レス選択器３１６の入力Ａに提供される。

【００３５】第２アドレス発生器３１２は二つのスイッ
チ回路４１０及び４１４，そして、二つのラッチ回路４
１２及び４１６を含む。スイッチ回路４１０はアドレス
バッファー３０６とラッチ回路４１２の間に連結され
る。スイッチ回路４１２はラッチ回路４１２及び４１６
の間に連結される。スイッチ回路４０２は制御信号の反
転信号Ｅ２により制御される。スイッチ回路４０２，４
１０そして、４１４はＭＯＳトランジスターあるいはＣ
ＭＯＳ電送ゲート回路で具現されることができる。ラッ
チ回路の数は書込レイタンシ（ｗｒｉｔｅ ｌａｔｅｎ
ｃｙ）により決定される。

【００３６】第２内部アドレス発生器３１４はラッチ回
路４１６に連結されたカウンター４１８及び２＊１マル
チプレッサー４２０で構成される。カウンター４１８は
内部クロック信号ＣＬＫに同期され、バースト読出アド
レス信号ＷＡ０’及びＷＡ１’を発生する。アドレス信
号ＷＡ０’及びＷＡ１’の発生順序は制御ロジック３０
４からのバーストタイプ信号ＬＯＢにより決定される。
マルチプレッサー４２０は二つの入力Ａ及びＢを持ち、
それら中、一つはカウンター４１８の出力を受け入れ、
他の一つはラッチ回路４１６の出力を受け入れる。マル
チプレッサー４０６は制御ロジック３０４からのバース
ト連続信号ＢＣＮに応じて二つの入力中、一つを選択す
る。マルチプレッサー４０８の出力はアドレス選択器３
１６の入力Ｂに提供される。デコーダー３１８はアドレ
ス選択器３１５の出力を提供してもらう。ここで、本発
明の他の変形で第１及び第２内部アドレス発生器３１０
及び３１４が読出及び書込アドレス発生器として各々具
現されるのができることに注意しなければならない。

【００３７】前で説明されたように、同期型パイプライ
ンドバーストＳＲＡＭ装置３００は別の内部読出ー及び
書込ー専用アドレス発生器３１０及び３１４を持ち、そ
れで、読出サイクル後にポスティドライトサイクルの間
にラッチされたアドレスに内部アドレス発生器を設定す
る必要がない。それで、ＳＲＡＭ装置３００の内部アド
レスデコーディング時間が従来技術のメモリ装置と比較
して減少されることができる。

【００３８】再び、図３を参照すると、アドレス選択器
３１６は書込インエーブル信号ＷＥＮに応答してバース
ト読出アドレス信号ＲＡ１’ーＲＡ１６及びバースト書
込アドレス信号ＷＡ１’ーＷＡ１６中、一つを選択す
る。バースト読出アドレス信号ＲＡ１’ーＲＡ１６は書
込インエーブル信号ＷＥＮがハイ状態である時、選択さ
れ、バースト書込アドレス信号ＷＡ１’ーＷＡ１６は信
号ＷＥＮがロー状態である時、選択される。アドレス選
択器３１６の出力はデコーダー３１８に提供される。デ
コーダー３１８はアドレス選択器３１６からの１６−ビ
ットアドレスＡ１’ーＡ１６をデコーディングしてメモ
リセルアレイ３２６のロー及びカラムを選択する。

【００３９】データインレジスター３２０ａ及び３２０
ｂは各々直列に入力された二つの連続的な３６−ビット
データをを維持する。レジスター３２０ａ及び３２０ｂ
の出力は書込データ整列器（ｗｒｉｔｅ ｄａｔａ ｓ
ｏｒｔｅｒ）３２２に同時に供給される。

【００４０】書込データ整列器３２２は第２内部アドレ
ス発生器３１４からのアドレス信号ＷＡ０’によりデー
タインレジスター３２０ａ及び３２０ｂの二つの３６−
ビット出力の電送経路をスイッチする。例えば、アドレ
ス信号ＷＡ０’がハイ状態である時、レジスター３２０
ａ及び３２０ｂの出力は各々高い順序の３６−ビットデ
ータと低い順序の３６ービットデータにそして、それと
反対に整列される。信号ＷＡ０’がロー状態である時、
レジスター３２０ａ及び３２０ｂの出力は反対にスイッ
チされる。整列された７２−ビット書込ドライバー３２
４に提供される。

【００４１】書込ドライバー３２４は制御ロジック３０
４からの書込レート信号ＷＤに応答してメモリセルアレ
イに７２あるいは３６ビットのデータを書込する。信号
ＷＤがロー状態である時（すなわち、ＤＤＲ書込モー
ド）、７２−ビットデータはメモリセルアレイ３２６に
書込される。信号ＷＤがハイ状態である時（すなわち、
ＳＤＲ書込モード）、３６−ビットデータがメモリセル
アレイ３２６に書込される。

【００４２】感知増幅回路３２８は制御ロジック３０４
からの読出レート信号ＲＤに応答してメモリセルアレイ
３２６からの７２−あるいは３６−ビットデータを感知
増幅する。感知増幅回路３２８は信号ＲＤがロー状態で
ある時（すなわち、ＤＤＲ読出モード）デコーダー３１
８により選択されたメモリセルから７２−ビットデータ
を感知し、感知増幅回路３２８は信号ＲＤがハイ状態で
ある時（すなわち、ＳＤＲ読出モード）３６−ビットデ
ータを感知する。感知増幅回路３２８の出力データは読
出データ整列器（ｒｅａｄ ｄａｔａｓｏｒｔｅｒ）３
３０に提供される。

【００４３】ＤＤＲモードの間、読出データ整列器３３
０は７２−ビット出力データを二つの３６−ビットデー
タに分け、第１内部アドレス発生器３１０からのアドレ
ス信号ＲＡ０’により高い順序のデータと低い順序のデ
ータに二つの３６−ビットデータを整列し、そして、そ
れと反対の順番に整列する。整列されたデータはデータ
出力バッファー３３２を通じて出力パッド３３４に直列
に出力される。

【００４４】アドレス比較器３３６は書込動作が終結さ
れなく（ｐｅｎｄｉｎｇ）読出動作が要求される時だけ
に活性化される。比較器３３６は第１アドレスレジスタ
ー３０８の出力アドレスを第２アドレスレジスター３２
１の出力アドレスと比較する。アドレスが互いに同一で
あると、比較器３３６はアクティブハイレベルの比較信
号ＥＱＡを発生し、そうでないと、非活性状態のローレ
ベルの比較信号を発生する。信号ＥＱＡがハイになる
時、データインレジスター３２０ａ及び３２０ｂに維持
されるデータはメモリセルアレイ３２６をバイパス（ｂ
ｙｐａｓｓ）して読出データ整列器３３０に直接送られ
る。従って、たとえアドレスが以前サイクルで書込され
ても読出動作がアドレスで早速遂行される。この読出サ
イクルの間に、メモリセルアレイ３２６は比較器３３６
によりバイパスされ、データはその代わりに最近書込さ
れたデータを貯蔵するデータインレジスター３２０ａま
たは、３２０ｂから読出される。

【００４５】エコクロックバッファー３３８はクロック
信号ＣＬＫあるいはＫ）同期され、出力データストロブ
信号として他のエコクロック信号ＫＱ及びＫＱを発生す
る。出力データＤＱ０ーＤＱ３５はエコクロック信号Ｋ
Ｑ及びＫＱに正確に同期される。エコクロック信号ＫＱ
及びＫＱはある制御信号により非活性化されなく、いつ
もクロック信号ＣＬＫあるいはＫの周波数と一致する。

【００４６】図５は図３に図示されたＳＲＡＭ装置３０
０のタイミング図である。説明の便宜のために、本発明
のＤＤＲ ＳＲＡＭ装置３００がバースト長さ１，２そ
して４を支援し、メモリ装置が２段遅延特性を持つと仮
定しよう。

【００４７】図５を参照すると、外部クロックＫのサイ
クルＣ１で、バースト長さ２を持つＤＤＲバースト書込
動作（外部制御信号Ｂ１，Ｂ２，そしてＢ３すべてがロ
ー状態である）を示す命令ＤＷ２が外部アドレスＡ０＿
ａが最初バーストアドレスに入力される間に発生され、
ＤＷ２命令に応じる書込データＷ０ａ及びＷ０ｂはＳＲ
ＡＭ装置３００がレートライトタイプであるから、クロ
ック信号ＫのサイクルＣ２で順次的に入力される。

【００４８】次に、バースト長さ４を持つＤＤＲバース
ト書込動作を示す命令ＤＷ４が外部アドレスＡ１＿ｂが
提供される間に与えられると、ＤＷ４命令に相応する書
込データがクロック信号ＫのサイクルＣ３及びＣ４で順
次的に入力される。

【００４９】ＤＷ４命令の連続命令が発生されるクロッ
ク信号ＫのサイクルＣ３の間に、データＷ０ａ及びＷ０
ｂをメモリセルに書込するための内部アドレスＷＡ０＿
ａｂが二段遅延書込特徴により発生される。書込データ
Ｗ０ａ及びＷ０ｂのためのバースト書込アドレスの参照
記号ＷＡ０＿ａｂは直列入力されたデータＷ０ａ及びＷ
０ｂ全てが選択されたメモリセルに並列に同時に書込さ
れることを示す。

【００５０】サイクルＣ４で、バースト長さ４を持つＤ
ＤＲバースト読出動作（外部制御信号Ｂ１及びＢ２はロ
ー状態であり、外部制御信号Ｂ２はハイ状態である）を
示す命令ＤＲ４が最初バーストアドレスとして提供さ
れ、ＳＲＡＭ装置３００のポスティドライト特徴（ｐｏ
ｓｔｅｄ ｗｒｉｔｅ ｆｅａｔｕｒｅ）により、ＤＲ
４動作のためのバーストアドレスＲＡ２＿ｃｄは外部ア
ドレスＡ２＿ｃを利用して内部的に発生される。ポステ
ィドライト特徴によると、書込データＷ１ｂ、Ｗ１ａ、
Ｗ１ｄそしてＷ１ｃはＤＲ４動作が完了される時までラ
ッチされる。

【００５１】バースト読出連続命令を持つサイクルＣ５
で、次の内部バーストアドレスＲＡ２＿ａｂが生成さ
れ、ＤＲ４動作のためのバーストアドレスＲＡ２＿ｃｄ
に相応する第１読出データＲ２ｃはクロック信号Ｋの下
降エッジでデータバスに駆動される。

【００５２】サイクルＣ６で、バースト長さ１を持つＳ
ＤＲバースト読出動作（外部制御信号Ｂ１はロー状態で
あり、外部制御信号Ｂ２及びＢ３はハイ状態である）を
示す命令ＳＲ１が外部アドレスＡ３＿ｄにより与えられ
ると、内部アドレスＡ３＿ｄは追加的な内部アドレスの
発生ないにアドレスＲＡ３＿ｄになり、ＤＲ４動作に相
応する読出データＲ２ｄ及びＲ２ａはデータバース上に
示す。読出データＲ２ｃ及びＲ２ｄあるいはＲ２ａ及び
Ｒ２ｂのためのバーストアドレスの参照記号ＲＡ２＿ｃ
ｄあるいはＲＡ２＿ａｂはデータＲ２ｃ及びＲ２ｄある
いはＲ２ａ及びＲ２ｂ全てが選択されたメモリセルから
並列に読出されることを現れる。

【００５３】図５に図示されたように、ＳＲＡＭ装置３
００は書込サイクルで読出サイクルに遷移する場合”ノ
ーオパーレーション（ｎｏ ｏｐｅｒａｔｉｏｎ）ＮＯ
Ｐ”サイクルが不必要としても読出サイクルで書込サイ
クルに遷移する場合、外部アドレス入力がない単一のＮ
ＯＰサイクル（外部制御信号Ｂ１及びＢ３はハイ状態で
あり、外部制御信号Ｂ２はロー状態である）を必要とす
る。従って、クロック信号ＣＫのサイクルＣ７では、Ｎ
ＯＰサイクルが次のサイクルＣ８で遂行される書込動作
のために追加される。ＮＯＰサイクルＣ７の間には、Ｄ
Ｒ４動作に相応する最終読出データＲ２ｂが内部アドレ
スを発生しないで、データバスに駆動され、ＤＲ４動作
が完了される。読出データＲ２ｃ、Ｒ２ｄ、Ｒ２ａ，Ｒ
２ｂの出力順序は外部アドレスＡ２＿ｃ及び選択された
バーストモードにより決定される。

【００５４】バースト長さ１を持つＤＤＲ書込動作（外
部制御信号Ｂ１及びＢ２はロー状態であり、外部制御信
号Ｂ３はハイ状態である）を示す命令ＤＷ１が外部アド
レスＡ４＿ａと共に与えられるクロック信号ＣＫのサイ
クルＣ８では、サイクルＣ４でラッチされた書込データ
Ｗ０ｂ及びＷ０ａが内部アドレスＷＡ１＿ａｂのデコー
ディングにより選択されたメモリセルに書込される。

【００５５】

【発明の効果】前記したように、別の内部バースト読出
及び書込アドレス発生器が同期型バースト半導体メモリ
装置に提供されるので、メモリ装置はポスティドライト
モードで内部アドレスデコーディング時間を短縮させる
ことができるし、結果的にディバイス性能が向上される
ことができる。

【図面の簡単な説明】

【図１】 従来技術による同期型半導体メモリ装置を示
すブロック図である。

【図２】 図１の従来技術のメモリ装置のタイミング図
である。

【図３】 本発明による同期型半導体メモリ装置の好ま
しい実施例を示すブロック図である。

【図４】 図３のメモリ装置の読出及び書込アドレス経
路上の回路の詳細回路図である。

【図５】 図３のメモリ装置のタイミング図である。

【符号の説明】

１００，３００：ＳＲＡＭ装置 １０２，３０２：クロックバッファー １０４，３０８，３１２：アドレスレジスター １０６：カウンター １００，１２４ａ，１２４ｂ，１２４，１３６，１３
８：マルチプレッサー １１２：アドレスデコーダー １１４：ＳＤＲ／ＤＤＲ出力制御ロジック １１６，３３６：アドレス比較器 １１８，１５０：ロジックゲート １２０，１２２：データ入力レジスター １２６：書込レジスター １２８，３２４：書込ドライバー １３０，３２６：メモリセルアレイ １３２，３２８：感知増幅回路 １３４：出力レジスター １４０：出力バッファー １４２：データレートレジスター １４４：書込／読出インエーブルレジスター １４８：出力インエーブルレジスター １５２，１５４，３３８：エコクロックバッファー ３０４：制御ロジック ３０６：アドレスバッファー ３１０，３１２：内部アドレス発生器 ３１６：アドレス選択器 ３１８：デコーダー ３２０：データインレジスター ３２２：書込データ整列器 ３３０：読出データ整列器 ３３２：データ出力バッファー ３３４：出力パッド

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年１１月１６日（１９９９．１１．
１６）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００５

【補正方法】変更

【補正内容】

【０００５】ＳＲＡＭ装置１００には、ＳＤＲあるいは
ＤＤＲモード示すデータレート信号ＳＤ／ＤＤ＃そし
て、リニアーあるいはインターリブドバーストタイプ
（ｌｉｎｅａｒ ｏｒ ｉｎｔｅｒｌｅａｖｅｄ ｂｕ
ｒｓｔ ｔｙｐｅ）を示すバーストタイプ信号ＬＢＯ＃
が外部から印加される。ＳＤＲモードでは、書込データ
がクロック信号ＣＫの上昇エッジでラッチされる。ＤＤ
Ｒモードでは、書込データがクロック信号ＣＫの上昇及
び下降エッジでラッチされる。読出データはＳＤＲモー
ドの間にクロック信号ＣＫの上昇エッジで駆動され、Ｄ
ＤＲモードの間にクロック信号ＣＫの上昇及び下降エッ
ジで駆動される。アドレス信号ＳＡ０’及びＳＡ１’は
バーストタイプ信号ＬＢＯ＃により定められた順番に入
力される。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１２

【補正方法】変更

【補正内容】

【００１２】バースト長さ１のＤＤＲ書込動作を示す命
令ＤＷ１が外部アドレスＡ２＿ａと共に与えられるクロ
ック信号ＣＫのサイクルＣ８では、サイクルＣ４でラッ
チされた書込データＷ０ｄ及びＷ０ｃが内部アドレスＷ
Ａ０＿ｄｃをデコーディングして選択されたメモリセル
に書込される。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】変更

【補正内容】

【００１３】前から説明されたように、ＤＷ４動作のた
めにラッチされたデータＷ０ｄ及びＷ０ｃはＤＲ４及び
ＳＲ１動作が完了された後、書込サイクルＣ８でメモリ
セルに書込される。しかし、ＳＲ１動作の後の一番目書
込サイクルＣ８で内部アドレスＷＡ０＿ｄｃにより貯蔵
されたメモリセルにラッチされたデータＷ０ｄ及びＷ０
ｃを書込するにおいて、従来のメモリ装置１００のシン
グルバーストアドレスシケンスカウンター１０６が読出
及び書込動作全てのために使用されるので、バーストア
ドレスシケンスカウンター１０６を内部アドレスＷＡ０
＿ｄｃで早く設定することが困る。その結果、アドレス
デコーディング速度の損失が生じる場合がある。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】本発明の他の特徴によると、外部クロック
信号の上昇及び下降エッジに応じてアクセスができる
し、バースト読出及び書込モードで動作可能な同期型半
導体メモリ装置はデータビットを貯蔵する複数のメモリ
セルを含むメモりセルアレイ、外部アドレスを一時的に
維持する第１アドレスレジスター、第１アドレスレジス
ターの出力を受け入れ、バースト読出動作のための一連
の第１内部アドレスを発生する第１内部アドレス発生
器、外部アドレスをを一時的に維持する第２アドレスレ
ジスター、そして、第２アドレスレジスターの出力を受
け入れ、バースト書込動作のための一連の第２内部アド
レスを発生する第２内部アドレス発生器を具備する。こ
の特徴による半導体メモリ装置は第１及び第２内部アド
レス発生器のうちの一つの出力を選択するアドレス選択
器、少なくとも外部書込インエーブル信号に応答して第
１及び第２アドレスレジスター、第１及び第２内部アド
レス発生器、そして、アドレス選択器の一つの動作を制
御する制御器及び、アドレス選択器の出力をデコーディ
ングし、メモリセルを選択するアドレスデコーダーをよ
り具備する。メモリ装置はその上、第１書込データを一
時的に維持する第１データインレジスター、第２書込デ
ータを一時的に維持する第２データインレジスター、第
１及び第２書込データはシリアルに入力され、第２内部
アドレス発生器の出力に応じて第１及び第２書込データ
を整列する書込データ整列器、整列されたデータをメモ
リセルに書込する書込ドライバーを含む。メモリ装置は
その上、メモリセルに貯蔵された第１読出データ及び第
２読出データを並列に感知し、増幅する感知増幅回路
と、第１内部アドレス発生器の出力に応答して第１及び
第２読出データを整列し、第１及び第２読出データをシ
リアルに出力する読出データ整列器を含む。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００２９

【補正方法】変更

【補正内容】

【００２９】ＳＲＡＭ装置３００には出力インエーブル
信号（未図示される）と同じような幾つの比同期制御入
力とバーストタイプ信号ＬＢＯが外部から印加される。
信号ＬＢＯはインターリブドバーストあるいはリニアバ
ーストの選択をできるようにする。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００３３

【補正方法】変更

【補正内容】

【００３３】同時に、第１アドレスレジスター３０８の
出力ＲＡ０ーＲＡ１６中、二つのＬＳＢ（Ｌｅａｓｔ
Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）アドレス信号ＲＡ１
及びＲＡ０はバースト読出アドレス発生器として使用さ
れる第１内部アドレス発生器３１０にロードされる。ア
ドレスレジスター３０８の他の出力信号ＲＡ２ーＲＡ１
６は２＊１マルチプレッサーのようなアドレス選択器３
１６に直接に提供される。同じように、第２アドレスレ
ジスター３１２の２ビット出力信号ＷＡ１及びＷＡ０は
バースト書込アドレス発生器として使用される。第２内
部アドレス発生器３１４にロードされる。レジスター３
１２の他の出力信号ＷＡ２ーＷＡ１６はアドレス選択器
３１６に提供される。内部アドレス発生器３１０及び３
１４全ての内部クロック信号ＣＬＫに同期され、動作
し、バースト連続信号ＢＣＮ、書込インエーブル信号Ｗ
ＥＮ及びバーストタイプ信号ＬＢＯを供給してもらう。
第１内部アドレス発生器３１０はバースト読出アドレス
信号ＲＡ０’及びＲＡ１’を発生する。第２内部アドレ
ス発生器３１４はバースト書込アドレス信号ＷＡ０’及
びＷＡ１’を発生する。アドレス信号ＲＡ０’、ＲＡ
１’、ＷＡ０’、ＷＡ１’はＤＤＲ動作で各クロックエ
ッジから信号ＬＢＯにより表記される順番に出るが、Ｓ
ＤＲ動作では各上昇エッジだけで出る。バースト読出ア
ドレス信号ＲＡ１’は第１アドレスレジスター３０８か
らのアドレス信号ＲＡ２ーＲＡ１６と共にアドレス選択
器３１６の入力Ａに供給される。バースト書込アドレス
信号ＷＡ１’は第２アドレスレジスター３１２からのア
ドレス信号ＷＡ２ーＷＡ１６と共にアドレス選択器３１
６の他の入力Ｂに供給される。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００３４

【補正方法】変更

【補正内容】

【００３４】図４を参照すると、第１アドレスレジスタ
ー３０８はアドレスバッファー３０６に連結されたスイ
ッチ回路４０２及び、このスイッチ回路４０２に連結さ
れたラッチ回路４０４で構成される。スイッチ回路４０
２はロジック回路３０４（図３に図示される）からの制
御信号Ｅ１に応答して開閉される。第１内部アドレス発
生器３１０はラッチ回路４０４に連結されたカウンター
４０６と２＊１マルチプレッサー４０８で構成される。
カウンター４０６は内部クロック信号ＣＬＫに同期さ
れ、動作し、制御ロジック３０４からのバーストタイプ
信号ＬＢＯにより制御される。カウンター４０６は内部
クロック信号ＣＬＫに同期され、バースト読出アドレス
信号ＲＡ０’及びＲＡ１’を発生する。アドレス信号Ｒ
Ａ０’及びＲＡ１’の発生順序は制御ロジック３０４か
らのバーストタイプ信号ＬＢＯにより決定される。マル
チプレッサー４０８は二つの入力Ａ及びＢを持ち、それ
ら中、一つの入力はカウンター４０６の出力を受け入
れ、他の入力はラッチ回路４０４の出力を受け入れる。
マルチプレッサー４０６は制御ロジック３０４からのバ
ースト連続信号ＢＣＮに応じて二つの入力中、一つを選
択的に出力する。マルチプレッサー４０８の出力はアド
レス選択器３１６の入力Ａに提供される。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００３６

【補正方法】変更

【補正内容】

【００３６】第２内部アドレス発生器３１４はラッチ回
路４１６に連結されたカウンター４１８及び２＊１マル
チプレッサー４２０で構成される。カウンター４１８は
内部クロック信号ＣＬＫに同期され、バースト読出アド
レス信号ＷＡ０’及びＷＡ１’を発生する。アドレス信
号ＷＡ０’及びＷＡ１’の発生順序は制御ロジック３０
４からのバーストタイプ信号ＬＢＯにより決定される。
マルチプレッサー４２０は二つの入力Ａ及びＢを持ち、
それら中、一つはカウンター４１８の出力を受け入れ、
他の一つはラッチ回路４１６の出力を受け入れる。マル
チプレッサー４０６は制御ロジック３０４からのバース
ト連続信号ＢＣＮに応じて二つの入力中、一つを選択す
る。マルチプレッサー４０８の出力はアドレス選択器３
１６の入力Ｂに提供される。デコーダー３１８はアドレ
ス選択器３１５の出力を提供してもらう。ここで、本発
明の他の変形で第１及び第２内部アドレス発生器３１０
及び３１４が読出及び書込アドレス発生器として各々具
現されるのができることに注意しなければならない。

【手続補正１０】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

【手続補正１１】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

【手続補正１２】

【補正対象書類名】図面

【補正対象項目名】図４

【補正方法】変更

【補正内容】

【図４】

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 AA07 BA01 BA02 BA62 BA64 BA65 FA01 GA01 5B024 AA15 BA17 BA18 BA21 BA25 CA07 CA16

Claims (9)

【特許請求の範囲】
1. 【請求項１】 外部クロック信号に同期され、動作する
   半導体メモリ装置において、 データビットを貯蔵する複数のメモリセルを持つメモリ
   セルアレイ、 外部アドレスに応じて読出／書込動作のための一連の第
   １内部アドレスを発生する第１内部アドレス発生器と、 前記外部アドレスに応じて読出／書込動作のための一連
   の第２内部アドレスを発生する第２内部アドレス発生器
   と前記第１及び第２内部アドレス発生器の出力中、一つ
   を選択するアドレス選択器と、 外部から印加される読出及び書込命令情報に応じて前記
   第１及び第２内部アドレス発生器と前記アドレス選択器
   の動作を制御する制御器及び、 前記外部から印加される読出及び書込命令情報に応じて
   アドレス選択器の出力をデコーディングし、前記メモリ
   セルを選択するアドレスデコーダーを含むことを特徴と
   する半導体メモリ装置。
2. 【請求項２】 前記メモリ装置は前記外部クロック信号
   の上昇及び下降エッジで前記データビットをアクセスす
   ることを特徴とする請求項１に記載の半導体メモリ装
   置。
3. 【請求項３】 前記メモリ装置はスタテックランダムア
   クセスメモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅ
   ｓｓ ｍｅｍｏｒｙ、ＳＲＡＭ）装置であることを特徴
   とする請求項１に記載の半導体メモリ装置。
4. 【請求項４】 前記メモリ装置はダイナミックランダム
   アクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃ
   ｃｅｓｓ ｍｅｍｏｒｙ、ＤＲＡＭ）装置であることを
   特徴とする請求項１に記載の半導体メモリ装置。
5. 【請求項５】 外部クロック信号の上昇及び下降エッジ
   に応じてアクセスができるし、バースト読出及び書込モ
   ードで動作可能な同期型半導体メモリ装置において、 データビットを貯蔵する複数のメモリセルを持つメモり
   セルアレイと、 外部アドレスを一時的に維持する第１アドレスレジスタ
   ー、 前記第１アドレスレジスターの出力を受け入れ、バース
   ト読出動作のための一連の第１内部アドレスを発生する
   第１内部アドレス発生器と、 前記外部アドレスをを一時的に維持する第２アドレスレ
   ジスターと、 前記第２アドレスレジスターの出力を受け入れ、バース
   ト書込動作のための一連の第２内部アドレスを発生する
   第２内部アドレス発生器と前記第１及び第２内部アドレ
   ス発生器の出力中、一つを選択するアドレス選択器と、 外部書込インエーブル信号及び外部アドレスインエーブ
   ル信号に応答して前記第１及び第２アドレスレジスタ
   ー、前記第１及び第２内部アドレス発生器、そして、前
   記アドレス選択器の動作を制御する制御器及び、 前記外部書込インエーブル信号に応じて、前記アドレス
   選択器の出力をデコーディングし、前記メモリセルを選
   択するアドレスデコーダー含むことを特徴とする同期型
   半導体メモリ装置。
6. 【請求項６】 第１書込データを一時的に維持する第１
   データインレジスターと、 第２書込データを一時的に維持する第２データインレジ
   スターと、 前記第１及び第２書込データは直列に入力され、 前記第２内部アドレス発生器の出力に応じて第１及び第
   ２書込データを整列する書込データ整列器及び、 前記整列されたデータを前記メモリセルに書込する書込
   ドライバーを付加的に含むことを特徴とする請求項５に
   記載の同期型半導体メモリ装置。
7. 【請求項７】 前記メモリセルに貯蔵された第１読出デ
   ータ及び第２読出データを並列に感知し、増幅する感知
   増幅回路及び、 前記第１内部アドレス発生器の出力に応答して前記第１
   及び第２読出データを整列し、前記第１及び第２読出デ
   ータを直列に出力する読出データ整列器を付加的に含む
   ことを特徴とする請求項５に記載の同期型半導体メモリ
   装置。
8. 【請求項８】 前記メモリ装置はスタテックランダムア
   クセスメモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅ
   ｓｓ ｍｅｍｏｒｙ、ＳＲＡＭ）装置であることを特徴
   とする請求項５に記載の半導体メモリ装置。
9. 【請求項９】 前記メモリ装置はダイナミックランダム
   アクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃ
   ｃｅｓｓ ｍｅｍｏｒｙ、ＤＲＡＭ）装置であることを
   特徴とする請求項５に記載の半導体メモリ装置。