JP4540137B2 - 同期型半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、外部から周期的に与えられるクロック信号に同期して外部と信号の授受を行なう同期型半導体記憶装置に関し、特に、ランダムにアクセス可能な同期型ダイナミックランダムアクセスメモリ(SDRAM:以下、SDRAMと称する)に関する。
【0002】
【従来の技術】
メモリ応用システムにおいて、主記憶として用いられるダイナミックランダムアクセスメモリ(DRAM)は高速化されてきているものの、その動作速度は依然マイクロプロセッサ(MPU)の動作速度に追随することができない。このため、DRAMのアクセスタイムおよびサイクルタイムがボトルネックとなり、システム全体の性能が低下するということがよく言われる。近年、高速MPUのための主記憶として相補クロック信号に同期して動作するダブルデータレートSDRAM(DDR SDRAM)が提案されている。
【0003】
DDR SDRAMにおいては高速でアクセスするために、相補のシステムクロック信号(ext.CLK、ext./CLK;以下、/は反転、指定、相補等を示す)に同期して、1つのデータ入出力端子についてたとえば4つの連続したデータに高速アクセスする仕様が提案されている。
【0004】
図19は、DDR SDRAMのアクセス時の動作を示す動作波形図である。このDDR SDRAMにおいては、データ入出力端子DQ0〜DQ7の8ビットのデータ(バイトデータ)の入力および出力が可能であり、図19は連続して4つのデータ(8×4の合計32ビット)を書込または読出す動作を示す。連続して読出されるデータの数はバースト長と呼ばれ、DDR SDRAMではモードレジスタによって変更することが可能である。
【0005】
動作モードは、外部クロック信号ext.CLKのエッジにおける外部制御信号/RAS、/CASおよび/WEの状態の組合せにより決定される。この外部制御信号の状態の組合せは、通常、コマンドと呼ばれる。外部制御信号/RASはロウアドレスストローブ信号であり、外部制御信号/CASは、コラムアドレスストローブ信号であり、外部制御信号/WEはライトイネーブル信号である。信号Add.は外部から与えられるアドレス信号であり、信号DQSはデータ授受のタイミングを示すデータストローブ信号であり、信号D/Qはデータ入出力端子を介して授受されるデータ信号である。
【0006】
図19を参照して、時刻t1において、クロック信号ext.CLKの立上がりエッジで外部制御信号/RAS、/CASおよび/WEおよびアドレス信号Add.が取込まれる。アドレス信号Add.は行アドレス信号Xと列アドレス信号Yとが時分割に多重化されて与えられる。時刻t1では外部制御信号/RASがクロック信号ext.CLKの立上がりエッジにおいて活性状態の“L”(ロー)にあればそのときのアドレス信号Add.が行アドレス信号Xaとして取込まれる。
【0007】
時刻t2において外部制御信号/CASがクロック信号ext.CLKの立上がりエッジにおいて活性状態の“L”にあれば、そのときのアドレス信号Add.が列アドレスYbとして取込まれる。
【0008】
コマンドの信号とアドレス信号はext.CLKの立上がりで取込まれる。
この取込まれた行アドレス信号Xaおよび列アドレス信号Ybに従ってDDRSDRAM内において行および列の選択動作が実施される。
【0009】
時刻t4において、外部制御信号/RASが“L”に立下がってから所定のクロック期間(図19では3.5クロックサイクル)が経過した後、最初の4データq0、q1、q2、q3が時刻t4〜t8において出力される。この4つのデータはクロック信号ext.CLKとext./CLKのクロスポイントに応答してデータが出力される。
【0010】
高速にデータ転送することを可能にするために、データを受信するタイミングを伝達するためのデータストローブ信号DQSも出力データと同位相で出力される。
【0011】
また時刻t3においては、メモリセルへの再書込(プリチャージ)が実施されており、これはクロック信号ext.CLKの立上がりエッジにおいて外部制御信号/RAS、/WEが“L”であれば実行される。
【0012】
時刻t9以降は書込動作を示す。書込動作時において、行アドレス信号Xcの取込はデータ読出時と同様に行なわれる。
【0013】
時刻t10において、クロック信号ext.CLKの立上がりエッジにおいて外部制御信号/CASおよび/WEがともに活性状態の“L”であれば、列アドレス信号Ydが取込まれるとともに、時刻t11に与えられていたデータd0が最初の書込データとして取込まれる。
【0014】
すなわち外部制御信号/RASおよび/CASの立下がりに応答してDDR SDRAM内部においては行および列選択動作が実行される。時刻t12〜t14でデータストローブ信号DQSに同期して順次入力データd1、d2、d3が取込まれメモリセルにこの入力されたデータが書込まれる。
【0015】
以上説明したように、クロックに同期しない従来のDRAMではロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASという外部制御信号に同期してアドレス信号および入力データなどを取込んで動作させていたが、SDRAMにおいては、内部から与えられるたとえばシステムクロックであるクロック信号ext.CLKの立上がりエッジでアドレスストローブ信号/RAS、/CAS、アドレス信号Add.などの外部信号が取込まれ、入力データはデータストローブ信号DQSに同期して取込まれる。
【0016】
このように、外部からのクロック信号に同期させて、外部からの信号およびデータを取込む同期動作を実行することの利点は、アドレス信号のスキュー(タイミングのずれ)によるデータ入出力時間に対するマージンが大きくなることである。このためサイクルタイムを短縮することができる。
【0017】
DDR SDRAMを実現するためのアーキテクチャとしてC.Kimらは2ビットプリフェッチを発表した(1998 International Solid State Circuits Conference)。
【0018】
図20は、2ビットプリフェッチ方式のDDR SDRAMの構成を概略的に示す図である。図20では1ビットのデータ読出に関連する部分および読出に関係する周辺回路の構成が示されており、このデータ読出に関連する部分はデータ入出力端子それぞれに対応して設けられる。
【0019】
図20を参照して、このDDR SDRAMは、各々が行列状に配列される複数のメモリセルを有するメモリアレイ1aa、1ab、1baおよび1bbを含む。
【0020】
このSDRAMは、2つのバンクを有し、メモリアレイ1aaおよび1abがバンクAを構成し、メモリアレイ1baおよび1bbがバンクBを構成する。
【0021】
このバンクAおよびBそれぞれにおいて、メモリアレイ1aaがサブバンクA0を構成し、メモリアレイ1abがサブバンクA1を構成し、メモリアレイ1baがサブバンクB0を構成し、メモリアレイ1bbがサブバンクB1を構成する。
【0022】
2ビットプリフェッチ方式においては、このSDRAMは、2バンクSDRAMとして機能する。バンクAおよびBは、それぞれ互いに独立に活性/非活性状態へ駆動することができる。バンクの指定は、各コマンドと同時に与えられるバンクアドレスにより行なわれる。
【0023】
メモリアレイ1aaに対し、バンクアドレス信号BXの活性化時活性化され、ロウアドレス信号X0−Xj(X0−j)をデコードし、メモリアレイ1aaのアドレス指定された行を選択状態へ駆動するXデコーダ群2aaと、センスアンプ活性化信号φSAAの活性化時活性化され、メモリアレイ1aaの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群3aaと、バンクアドレス信号BYの活性化時に活性化され、コラムアドレス信号YE0−YEk(YE0−k)をデコードし、メモリアレイ1aaのアドレス指定された列を選択するYデコーダ群4aaが設けられる。
【0024】
このYデコーダ群4aaにより選択された列上のメモリセルは、内部データバス5aaに結合される。バンクアドレス信号BXは、アクティブコマンドまたはプリチャージへの復帰を指示するプリチャージコマンドと同時に与えられるバンクアドレス信号であり、またバンクアドレス信号BYは、リードコマンドまたはライトコマンドと同時に与えられるバンクアドレス信号である。
【0025】
メモリアレイ1abに対し、バンクアドレス信号BXの活性化時活性化され、ロウアドレス信号X0−Xj(X0−j)をデコードし、メモリアレイ1abのアドレス指定された行を選択状態へ駆動するXデコーダ群2abと、センスアンプ活性化信号φSAAの活性化時活性化され、メモリアレイ1abの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群3abと、バンクアドレス信号BYの活性化時に活性化され、コラムアドレス信号YO0−YOk(YO0−k)をデコードし、メモリアレイ1abのアドレス指定された列を選択するYデコーダ群4abが設けられる。
【0026】
このYデコーダ群4abにより選択された列上のメモリセルは、内部データバス5abに結合される。
【0027】
メモリアレイ1baに対し、バンクアドレス信号BXの活性化時活性化され、ロウアドレス信号X0−Xj(X0−j)をデコードし、メモリアレイ1baのアドレス指定された行を選択状態へ駆動するXデコーダ群2baと、センスアンプ活性化信号φSABの活性化時活性化され、メモリアレイ1baの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群3baと、バンクアドレス信号/BYの活性化時に活性化され、コラムアドレス信号YE0−YEk(YE0−k)をデコードし、メモリアレイ1baのアドレス指定された列を選択するYデコーダ群4baが設けられる。
【0028】
このYデコーダ群4baにより選択された列上のメモリセルは、内部データバス5baに結合される。
【0029】
メモリアレイ1bbに対し、バンクアドレス信号/BXの活性化時活性化され、ロウアドレス信号X0−Xj(X0−j)をデコードし、メモリアレイ1bbのアドレス指定された行を選択状態へ駆動するXデコーダ群2bbと、センスアンプ活性化信号φSABの活性化時活性化され、メモリアレイ1bbの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群3bbと、バンクアドレス信号BYの活性化時に活性化され、コラムアドレス信号YO0−YOk(YO0−k)をデコードし、メモリアレイ1bbのアドレス指定された列を選択するYデコーダ群4bbが設けられる。
【0030】
このYデコーダ群4bbにより選択された列上のメモリセルは、内部データバス5bbに結合される。
【0031】
ここで、Xデコーダ群、センスアンプ群、およびYデコーダ群として示しているのは、Xデコーダ群は、各行に対応して配置されるXデコーダを備え、センスアンプ群は、対応のメモリアレイの各列に対応して設けられるセンスアンプを有し、Yデコーダ群は、各列に対応して設けられるYデコーダを含むためである。
【0032】
メモリアレイ1aaおよび1abにおいてバンクアドレス信号BXおよびBYに従って同時にメモリセル選択動作が行なわれ、一方、メモリアレイ1baおよび1bbでバンクアドレス信号/BXおよび/BYに従って同時に選択動作が行なわれる。
【0033】
メモリアレイ1aaからデータを読出すために、レジスタ活性化信号φRBA0の活性化に応答してセンスアンプ群3aaによって内部データバス5aa上に読出されたメモリアレイ1aaからのデータを受けて増幅しラッチするリードプリアンプ&レジスタ22aが設けられる。
【0034】
メモリアレイ1abからデータを読出すために、レジスタ活性化信号φRBA1の活性化に応答してセンスアンプ群3abによって内部データバス5ab上に読出されたメモリアレイ1abからのデータを受けて増幅しラッチするリードプリアンプ&レジスタ22bが設けられる。
【0035】
メモリアレイ1baからデータを読出すために、レジスタ活性化信号φRBB0の活性化に応答してセンスアンプ群3baによって内部データバス5ba上に読出されたメモリアレイ1baからのデータを受けて増幅しラッチするリードプリアンプ&レジスタ24aが設けられる。
【0036】
メモリアレイ1bbからデータを読出すために、レジスタ活性化信号φRBB1の活性化に応答してセンスアンプ群3bbによって内部データバス5bb上に読出されたメモリアレイ1bbからのデータを受けて増幅しラッチするリードプリアンプ&レジスタ24bが設けられる。
【0037】
リードプリアンプ&レジスタ22aおよびリードプリアンプ&レジスタ24aに対してはバンクセレクタ302aが設けられる。バンクセレクタ302aはデータ選択信号BA0、/BA0、BA1、/BA1に従ってリードプリアンプ&レジスタ22aが出力するデータ信号/DAA0およびリードプリアンプ&レジスタ24aが出力するデータ信号/DAB0のいずれかを選択し出力する。
【0038】
リードプリアンプ&レジスタ22bおよびリードプリアンプ&レジスタ24bに対してはバンクセレクタ302bが設けられる。バンクセレクタ302bはデータ選択信号BA0、/BA0、BA1、/BA1に従ってリードプリアンプ&レジスタ22bが出力するデータ信号/DAA1およびリードプリアンプ&レジスタ24bが出力するデータ信号/DAB1のいずれかを選択し出力する。
【0039】
バンクセレクタ302a、302bに対しては、選択信号φSEO、φSEEに応じてバンクセレクタ302a、302bからのいずれかの信号を選択するプリフェッチセレクタ304と、プリフェッチセレクタ304の出力を受けて増幅する出力バッファ28と、出力バッファ28の出力信号を外部に出力するデータ入出力端子6が設けられる。
【0040】
この同期型半導体記憶装置は、さらに、入力端子12a、12b、12cおよび12dにそれぞれ与えられる外部制御信号ext./RAS、ext./CAS、ext./CSおよびext./WEをクロック信号CLKの立上がりに同期して取込みかつその状態を反転して内部制御信号φxa、φya、φW、φCS、φRおよびφCAを生成する制御信号発生回路13を含む。
【0041】
信号ext./CSは、チップセレクト信号であり、このチップセレクト信号ext./CSが活性化状態のときにこの同期型半導体記憶装置はデータ授受を行なう。
【0042】
クロック信号CLKは、外部クロック信号ext.CLKに従って内部で生成されるクロック信号である。
【0043】
信号φxaは、アクティブコマンドが与えられたときに活性化され、ロウアドレス信号の取込を指示する。信号φyaは、リードコマンドまたはライトコマンドが与えられたときに活性化され、コラムアドレス信号の取込を指示する。信号φWは、ライトコマンドが与えられたときに活性化され、データ書込を指示する。信号φRは、アクティブコマンドが与えられたときに活性化され、行選択に関連する部分の回路を活性化する。信号φCAは、リードコマンドまたはライトコマンドが与えられた時に活性化され、列選択およびデータ入出力に関連する部分の回路(コラム系回路)を活性化する。
【0044】
この同期型半導体記憶装置は、さらに、ロウアドレス取込指示信号φxaの活性化に応答して外部アドレス信号ext.A0−Ai(A0−i)を取込み内部ロウアドレス信号X0−Xj(X0−j)およびバンクアドレス信号BXを生成するXアドレスバッファ14と、コラムアドレス取込指示信号φyaの活性化時に活性化され、外部アドレス信号ext.A0−Aiを取込み内部コラムアドレス信号を発生するYアドレスバッファ15と、このYアドレスバッファ15から与えられる内部コラムアドレス信号を先頭アドレスとしてクロック信号CLKに同期して所定のシーケンスでこのアドレスを変化させて偶数コラムアドレス信号YE0−YEk(YE0−k)および奇数コラムアドレス信号YO0−YOk(YO0−k)およびバンクアドレス信号BY、BA0、BA1(BA0,1)、/BA0、/BA1(/BA0,1)を発生するYアドレスオペレーション回路16とを含む。
【0045】
このYアドレスオペレーション回路16は、バーストアドレスカウンタを含み、2クロックサイクルごとにコラムアドレス信号を変化させる。
【0046】
この同期型半導体記憶装置は、さらに、コラム系活性化信号φCAの活性化に従って内部クロック信号CLKをカウントし、そのカウント値に従って所定のタイミングでカウントアップ信号を生成するクロックカウンタ17と、このクロックカウンタ17のカウントアップ信号と、バンクアドレス信号BXおよびBYと、コラムアドレス信号の最下位ビットY0を受け、各種内部制御信号φRBB0、φRBB1、φRBA0、φRBA1、φSAA、φSAB、φSEOおよびφSEEを生成する制御信号発生回路32を含む。
【0047】
バンクアドレス信号BXおよびBYに従って指定されたバンクに対する制御信号が活性状態とされる。最下位コラムアドレス信号ビットY0は、1つのバンクに含まれる2つのメモリアレイのうちいずれのメモリアレイに先にアクセスするかを示すために用いられる。
【0048】
クロックカウンタ17は、CASレイテンシおよびバースト長をカウントするカウンタを含み、指定された動作モードに従って所定のタイミングでカウントアップ信号を生成する。
【0049】
図20では、書込に関する回路については図示していない。
この同期型半導体記憶装置の特徴は、各バンクを2つのサブバンクに分け、それぞれに対応してリードプリアンプとレジスタ等を設けていることである。したがってリードプリアンプやレジスタ等は通常のSDRAMの2倍の数が設けられる。図20では、一例として2バンクの場合を示している。バンクはそれぞれ独立にアクセスすることができる。
【0050】
図21は、図20に示したバンクセレクタ302aの構成の一例を示す回路図である。
【0051】
図21を参照して、バンクセレクタ302aは、電源ノードとノードN50との間に直列に接続されゲートにそれぞれデータ信号/DAA0、データ選択信号/BA0を受けるPチャネルMOSトランジスタ322、324と、ノードN50と接地ノードとの間に直列に接続されゲートにそれぞれデータ選択信号BA0、データ信号/DAA0を受けるNチャネルMOSトランジスタ326、328と、電源ノードとノードN50との間に直列に接続されゲートにそれぞれデータ信号/DAB0、データ選択信号/BA1を受けるPチャネルMOSトランジスタ330、332と、ノードN50と接地ノードとの間に直列に接続されそれぞれにゲートにデータ選択信号BA1、データ信号/DAB0を受けるNチャネルMOSトランジスタ334、336とを含む。
【0052】
ノードN50はバンクセレクタ302aの出力ノードであり、ここから偶数アドレスに相当するメモリアレイから読出されたデータ信号DATAEが出力される。
【0053】
バンクセレクタ302aはデータ選択信号BA0が活性化された場合にメモリアレイ1aaからリードプリアンプ&レジスタ22aに読出されラッチされたデータ信号/DAA0を反転してデータ信号DATAEとして出力する。一方データ選択信号BA1が活性化された場合にはメモリアレイ1baからリードプリアンプ&レジスタ24aに読出されてラッチされたデータ信号/DAB0を反転してデータ信号DATAEとして出力する。
【0054】
図22は、図20に示したバンクセレクタ302bの構成の一例を示す回路図である。
【0055】
図22を参照して、バンクセレクタ302bは、電源ノードとノードN52との間に直列に接続されゲートにそれぞれデータ信号/DAA1、データ選択信号/BA0を受けるPチャネルMOSトランジスタ342、344と、ノードN52と接地ノードとの間に直列に接続されゲートにそれぞれデータ選択信号BA0、データ信号/DAA1を受けるNチャネルMOSトランジスタ346、348と、電源ノードとノードN52との間に直列に接続されゲートにそれぞれデータ信号/DAB1、データ選択信号/BA1を受けるPチャネルMOSトランジスタ350、352と、ノードN52と接地ノードとの間に直列に接続されそれぞれゲートにデータ選択信号BA1、データ信号/DAB1を受けるNチャネルMOSトランジスタ354、356とを含む。
【0056】
ノードN52はバンクセレクタ302bの出力ノードであり、ここから奇数アドレスに相当するメモリアレイから読出されたデータ信号DATAOが出力される。
【0057】
バンクセレクタ302bはデータ選択信号BA0が活性化された場合にメモリアレイ1abからリードプリアンプ&レジスタ22bに読出されラッチされたデータ信号/DAA1を反転してデータ信号DATAOとして出力する。一方データ選択信号BA1が活性化された場合にはメモリアレイ1bbからリードプリアンプ&レジスタ24bに読出されてラッチされたデータ信号/DAB1を反転してデータ信号DATAOとして出力する。
【0058】
図23は、図20に示したプリフェッチセレクタ304の構成の一例を示す回路図である。
【0059】
図23を参照して、プリフェッチセレクタ304は、データ信号DATAEを受け制御信号SEEが活性化時にデータ信号DATAEを反転してノードN54に出力するインバータ362と、データ信号DATAOを受けて制御信号SEOが活性化時にデータ信号DATAOを反転しノードN54に出力するインバータ364とを含む。ノードN54はプリフェッチセレクタ304の出力ノードであり出力バッファ28に対してデータ信号を出力する。
【0060】
簡単に動作を説明すると、まず端子12a〜12dから読出コマンドが入力されと、このアドレスに対応するYデコーダが活性化される。このときには、与えられたアドレスとそのアドレスが1つインクリメントされたアドレスとに対応する選択線が活性化される。そのため、各DQ端子ごとに2ビットのデータがリードプリアンプ22a、22b、24a、24bに読出され、バンクセレクタ302a、302bで選択されたバンクのデータがプリフェッチセレクタに入力される。入力された2ビットのデータは、プリフェッチセレクタで交互に出力バッファに対して出力される。このアーキテクチャの利点は、メモリアレイへの動作周波数が読出の半分となり、アレイ動作が楽になることである。
【0061】
【発明が解決しようとする課題】
DDR SRAMでは、クロック信号ext.CLKのクロスポイントをトリガにしてデータが出力される。クロック信号ext.CLKの立上がりエッジに同期してデータ出力するシングルデータレートのSDRAMに比べて倍のデータレートになる。そのため、クロック周波数の低い低速テスタで動作させると、データ判定をするためにDDR SDRAMの動作周波数を低くする必要がある。これではテスト時間の増加につながり、ひいては同期型半導体記憶装置の製造単価が上がってしまう。
【0062】
しかしながら外部に出力するデータはメモリアレイの動作周波数の倍であり、つまり動作周波数が高速であるため、この同期型半導体記憶装置を検査するためには、動作速度の速い高価なテスタが必要となり、動作周波数が遅い安価なテスタでは検査することできない。
【0063】
したがって、この発明の目的は、動作周波数の遅い安価なテスタでも検査をすることができる、DDR SDRAMに適したテストモードを備える同期型半導体記憶装置を提供することである。
【0064】
【課題を解決するための手段】
請求項1に記載の半導体記憶装置は、外部から与えられる所定のクロック周期を有する外部クロック信号に同期して動作する同期型半導体記憶装置であって、データ入出力ノードと、複数のメモリセルと、複数のメモリセルのうち第1のメモリセルから読出される第1のデータと、複数のメモリセルのうち第2のメモリセルから第1のデータと一括して読出される第2のデータとを受けてデータ入出力ノードに出力するデータ出力回路を備え、データ出力回路は、第1のモードにおいては、第1のデータと第2のデータとを前後して出力し、第2のモードでは第1のデータと第2のデータとが所定の関係を満たすか否かを判定し、判定結果を出力する。
【0065】
請求項2に記載の半導体記憶装置は、請求項1記載の同期型半導体記憶装置の構成に加えて、データ出力回路は、第1のモードにおいて活性化され第1のデータと第2のデータとをクロック周期の1周期内に順次データ入出力ノードに向けて出力する選択回路と、第2のモードにおいて活性化され第1のデータと第2のデータとが所定の関係を満たすか否かを判定し、判定結果をクロック周期の1周期内にデータ入出力ノードに向けて出力するデータ処理回路とを含む。
【0066】
請求項3に記載の半導体記憶装置は、請求項1記載の同期型半導体記憶装置の構成に加えて、データ出力回路は、第1のモードにおいて活性化され第1のデータと第2のデータのいずれかを制御信号に応じて選択してクロック周期の1周期内に順次データ入出力ノードに向けて出力する選択回路と、第2のモードにおいて活性化され第1のデータと第2のデータとの一致を判定した結果をクロック周期の1周期内にデータ入出力ノードに向けて出力するデータ処理回路とを含む。
【0067】
請求項4に記載の半導体記憶装置は、請求項3記載の同期型半導体記憶装置の構成に加えて、データ処理回路は、第1のデータと第2のデータの排他的論理和の反転論理を出力するゲート回路を含む。
【0068】
請求項5に記載の半導体記憶装置は、請求項1記載の同期型半導体記憶装置の構成において、第1のメモリセルは、第1の偶数アドレスに対応するメモリセルであり、第2のメモリセルは第1の偶数アドレスに連続した第1の奇数アドレスに対応するメモリセルである。
【0069】
請求項6に記載の半導体記憶装置は、請求項5記載の同期型半導体記憶装置の構成に加えて、第1のメモリセルと第2のメモリセルとを含む第1のメモリブロックと、第2の偶数アドレスに対応する第3のメモリセルと第2の偶数アドレスに連続した第2の奇数アドレスに対応する第4のメモリセルとを含む第2のメモリブロックとをさらに備え、データ出力回路は、第1のデータと第2のデータとからなる第1のデータ対と、第3のメモリセルから読出された第3のデータと第4のメモリセルから読出された第4のデータとからなる第2のデータ対とを受けて、第1のモードにおいては、第1のデータ対と第2のデータ対のいずれかを選択的に出力データ対として出力し、第2のモードにおいては、第1のデータ対と第2のデータ対とを圧縮処理した圧縮データ対を出力データ対として出力するブロック選択回路と、出力データ対を受けて所定のデータをデータ入出力ノードに出力する出力処理回路とを含み、出力処理回路は、第1のモードにおいて活性化され、制御信号に応じて出力データ対のいずれか一方のデータを選択してデータ入出力ノードに向けて出力する選択回路と、第2のモードにおいて活性化され、出力データ対に含まれる2つのデータが所定の関係を満たすか否かを判定した結果をデータ入出力ノードに向けて出力するデータ処理回路とを含む。
【0070】
請求項7に記載の半導体記憶装置は、請求項5記載の同期型半導体記憶装置の構成に加えて、第1のメモリセルと第2のメモリセルとを含む第1のメモリバンクと、第2の偶数アドレスに対応する第3のメモリセルと第2の偶数アドレスに連続した第2の奇数アドレスに対応する第4のメモリセルとを含み第1のメモリバンクと独立して動作可能な第2のメモリバンクとをさらに備え、データ出力回路は、第1のモードにおいて入力されたデータ対が含む2つのデータのいずれかをデータ入出力ノードに出力し、第2のモードにおいては2つのデータの論理和をデータ入出力ノードに出力する出力処理回路と、第1のバンクから第1および第2のデータからなる第1のデータ対と第2のバンクから第3および第4のデータからなる第2のデータ対を受け出力処理回路に出力データ対を出力するブロック選択回路とを含み、ブロック選択回路は、第1のモードにおいて第1および第3のデータのうち選択されているバンクから読出されたデータを出力し、第2のモードにおいて第1のデータと第3のデータと第2のデータの反転値と第4のデータの反転値との否定和を第1圧縮データとして出力する第1のデータ選択回路と、第1のモードにおいて第2および第4のデータのうち選択されているバンクから読出されたデータを出力し、第2のモードにおいて第2のデータと第4のデータと第1のデータの反転値と第3のデータの反転値との否定和を第2圧縮データとして出力する第2のデータ選択回路とを有し、第1圧縮データと第2圧縮データとを圧縮データ対として出力する。
【0071】
請求項8に記載の半導体記憶装置は、請求項7記載の同期型半導体記憶装置の構成に加えて、第1のデータ選択回路は、第1の内部ノードを充電するチャージ手段と、第1のバンクが活性化時に第1のデータに応じて第1の内部ノードを接地電位に結合する第1のスイッチ手段と、第2のバンクが活性化時に第3のデータに応じて第1の内部ノードを接地電位に結合する第2のスイッチ手段と、第2のモードにおいて活性化され、第1のバンクが活性化時に第2のデータに応じて第1の内部ノードを接地電位に結合する第3のスイッチ手段と、第2のモードにおいて活性化され、第2のバンクが活性化時に第4のデータに応じて第1の内部ノードを接地電位に結合する第4のスイッチ手段とを含む。
【0072】
請求項9に記載の半導体記憶装置は、請求項7記載の同期型半導体記憶装置の構成に加えて、第2のデータ選択回路は、第2の内部ノードを充電するチャージ手段と、第1のバンクが活性化時に第2のデータに応じて第2の内部ノードを接地電位に結合する第5のスイッチ手段と、第2のバンクが活性化時に第4のデータに応じて第2の内部ノードを接地電位に結合する第6のスイッチ手段と、第2のモードにおいて活性化され、第1のバンクが活性化時に第1のデータに応じて第2の内部ノードを接地電位に結合する第7のスイッチ手段と、第2のモードにおいて活性化され、第2のバンクが活性化時に第3のデータに応じて第2の内部ノードを接地電位に結合する第8のスイッチ手段とを含む。
【0073】
請求項10に記載の半導体記憶装置は、請求項7記載の同期型半導体記憶装置の構成に加えて、第1のモードにおいて第1のバンクと第2のバンクのいずれかを活性化するバンクアドレス信号を発生し、第2のモードにおいて第1のバンクと第2のバンクの両方を活性化するバンクアドレス信号を発生するアドレス発生回路をさらに備える。
【0074】
請求項11に記載の半導体記憶装置は、請求項7記載の同期型半導体記憶装置の構成に加えて、第2のモードにおいて第1ないし4のメモリセルに一括してデータを書込み、第2のメモリセルには第1のメモリセルに対して書込むデータと同じデータを与え、第3および第4のメモリセルには第1のメモリセルに書込むデータの反転値を与えるデータ書込み回路をさらに備える。
【0075】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【0076】
[実施の形態1]
図1は、この発明の実施の形態1の同期型半導体記憶装置の構成を概略的に示す図である。
【0077】
図1では1ビットのデータ読出に関連する部分および読出に関係する周辺回路の構成が示されており、このデータ読出に関連する部分はデータ入出力端子それぞれに対応して設けられる。
【0078】
図1を参照して、このDDR SDRAMは、各々が行列状に配列される複数のメモリセルを有するメモリアレイ1aa、1ab、1baおよび1bbを含む。
【0079】
このSDRAMは、2つのバンクを有し、メモリアレイ1aaおよび1abがバンクAを構成し、メモリアレイ1baおよび1bbがバンクBを構成する。
【0080】
このバンクAおよびBそれぞれにおいて、メモリアレイ1aaがサブバンクA0を構成し、メモリアレイ1abがサブバンクA1を構成し、メモリアレイ1baがサブバンクB0を構成し、メモリアレイ1bbがサブバンクB1を構成する。
【0081】
2ビットプリフェッチ方式においては、このSDRAMは、2バンクSDRAMとして機能する。バンクAおよびBは、それぞれ互いに独立に活性/非活性状態へ駆動することができる。バンクの指定は、各コマンドと同時に与えられるバンクアドレスにより行なわれる。
【0082】
メモリアレイ1aaに対し、バンクアドレス信号BXの活性化時活性化され、ロウアドレス信号X0−Xj(X0−j)をデコードし、メモリアレイ1aaのアドレス指定された行を選択状態へ駆動するXデコーダ群2aaと、センスアンプ活性化信号φSAAの活性化時活性化され、メモリアレイ1aaの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群3aaと、バンクアドレス信号BYの活性化時に活性化され、コラムアドレス信号YE0−YEk(YE0−k)をデコードし、メモリアレイ1aaのアドレス指定された列を選択するYデコーダ群4aaが設けられる。
【0083】
このYデコーダ群4aaにより選択された列上のメモリセルは、内部データバス5aaに結合される。バンクアドレス信号BXは、アクティブコマンドまたはプリチャージへの復帰を指示するプリチャージコマンドと同時に与えられるバンクアドレス信号であり、またバンクアドレス信号BYは、リードコマンドまたはライトコマンドと同時に与えられるバンクアドレス信号である。
【0084】
メモリアレイ1abに対し、バンクアドレス信号BXの活性化時活性化され、ロウアドレス信号X0−Xj(X0−j)をデコードし、メモリアレイ1abのアドレス指定された行を選択状態へ駆動するXデコーダ群2abと、センスアンプ活性化信号φSAAの活性化時活性化され、メモリアレイ1abの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群3abと、バンクアドレス信号BYの活性化時に活性化され、コラムアドレス信号YO0−YOk(YO0−k)をデコードし、メモリアレイ1abのアドレス指定された列を選択するYデコーダ群4abが設けられる。
【0085】
このYデコーダ群4abにより選択された列上のメモリセルは、内部データバス5abに結合される。
【0086】
メモリアレイ1baに対し、バンクアドレス信号/BXの活性化時活性化され、ロウアドレス信号X0−Xj(X0−j)をデコードし、メモリアレイ1baのアドレス指定された行を選択状態へ駆動するXデコーダ群2baと、センスアンプ活性化信号φSABの活性化時活性化され、メモリアレイ1baの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群3baと、バンクアドレス信号/BYの活性化時に活性化され、コラムアドレス信号YE0−YEk(YE0−k)をデコードし、メモリアレイ1baのアドレス指定された列を選択するYデコーダ群4baが設けられる。
【0087】
このYデコーダ群4baにより選択された列上のメモリセルは、内部データバス5baに結合される。
【0088】
メモリアレイ1bbに対し、バンクアドレス信号/BXの活性化時活性化され、ロウアドレス信号X0−Xj(X0−j)をデコードし、メモリアレイ1bbのアドレス指定された行を選択状態へ駆動するXデコーダ群2bbと、センスアンプ活性化信号φSABの活性化時活性化され、メモリアレイ1bbの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群3bbと、バンクアドレス信号/BYの活性化時に活性化され、コラムアドレス信号YO0−YOk(YO0−k)をデコードし、メモリアレイ1bbのアドレス指定された列を選択するYデコーダ群4bbが設けられる。
【0089】
このYデコーダ群4bbにより選択された列上のメモリセルは、内部データバス5bbに結合される。
【0090】
ここで、Xデコーダ群、センスアンプ群、およびYデコーダ群として示しているのは、Xデコーダ群は、各行に対応して配置されるXデコーダを備え、センスアンプ群は、対応のメモリアレイの各列に対応して設けられるセンスアンプを有し、Yデコーダ群は、各列に対応して設けられるYデコーダを含むためである。
【0091】
メモリアレイ1aaおよび1abにおいてバンクアドレス信号BXおよびBYに従って同時にメモリセル選択動作が行なわれ、一方、メモリアレイ1baおよび1bbでバンクアドレス信号/BXおよび/BYに従って同時に選択動作が行なわれる。
【0092】
メモリアレイ1aaからデータを読出すために、レジスタ活性化信号φRBA0の活性化に応答して、センスアンプ群3aaによって内部データバス5aa上に読出されたメモリアレイ1aaからのデータを受けて増幅しラッチするリードプリアンプ&レジスタ22aが設けられる。
【0093】
メモリアレイ1abからデータを読出すために、レジスタ活性化信号φRBA1の活性化に応答して、センスアンプ群3abによって内部データバス5ab上に読出されたメモリアレイ1abからのデータを受けて増幅しラッチするリードプリアンプ&レジスタ22bが設けられる。
【0094】
メモリアレイ1baからデータを読出すために、レジスタ活性化信号φRBB0の活性化に応答して、センスアンプ群3baによって内部データバス5ba上に読出されたメモリアレイ1baからのデータを受けて増幅しラッチするリードプリアンプ&レジスタ24aが設けられる。
【0095】
メモリアレイ1bbからデータを読出すために、レジスタ活性化信号φRBB1の活性化に応答して、センスアンプ群3bbによって内部データバス5bb上に読出されたメモリアレイ1bbからのデータを受けて増幅しラッチするリードプリアンプ&レジスタ24bが設けられる。
【0096】
リードプリアンプ&レジスタ22aおよびリードプリアンプ&レジスタ24aに対してはバンクセレクタ8aが設けられる。バンクセレクタ8aはデータ選択信号BA0、/BA0、BA1、/BA1に従ってリードプリアンプ&レジスタ22aが出力するデータ信号/DAA0およびリードプリアンプ&レジスタ24aが出力するデータ信号/DAB0のいずれかを選択し出力する。
【0097】
リードプリアンプ&レジスタ22bおよびリードプリアンプ&レジスタ24bに対してはバンクセレクタ8bが設けられる。バンクセレクタ8bはデータ選択信号BA0、/BA0、BA1、/BA1に従ってリードプリアンプ&レジスタ22bが出力するデータ信号/DAA1およびリードプリアンプ&レジスタ24bが出力するデータ信号/DAB1のいずれかを選択し出力する。
【0098】
バンクセレクタ8a、8bに対しては、選択信号φSEO、φSEEに応じてバンクセレクタ8a、8bからのいずれかの信号を選択するプリフェッチセレクタ26と、プリフェッチセレクタ26の出力を受けて増幅する出力バッファ28と、出力バッファ28の出力信号を外部に出力するデータ入出力端子6が設けられる。
【0099】
この同期型半導体記憶装置は、さらに、入力端子12a、12b、12cおよび12dにそれぞれ与えられる外部制御信号ext./RAS、ext./CAS、ext./CSおよびext./WEをクロック信号CLKの立上がりに同期して取込みかつその状態を反転して内部制御信号φxa、φya、φW、φCS、φRおよびφCAを生成する制御信号発生回路13を含む。
【0100】
信号ext./CSは、チップセレクト信号であり、このチップセレクト信号ext./CSが活性化状態のときにこの同期型半導体記憶装置はデータ授受を行なう。
【0101】
クロック信号CLKは、外部クロック信号ext.CLKに従って内部で生成されるクロック信号である。
【0102】
信号φxaは、アクティブコマンドが与えられたときに活性化され、ロウアドレス信号の取込を指示する。信号φyaは、リードコマンドまたはライトコマンドが与えられたときに活性化され、コラムアドレス信号の取込を指示する。信号φWは、ライトコマンドが与えられたときに活性化され、データ書込を指示する。信号φRは、アクティブコマンドが与えられたときに活性化され、行選択に関連する部分の回路を活性化する。信号φCAは、リードコマンドまたはライトコマンドが与えられた時に活性化され、列選択およびデータ入出力に関連する部分の回路(コラム系回路)を活性化する。
【0103】
この同期型半導体記憶装置は、さらに、ロウアドレス取込指示信号φxaの活性化に応答して外部アドレス信号ext.A0−Ai(A0−i)を取込み内部ロウアドレス信号X0−Xj(X0−j)およびバンクアドレス信号BXを生成するXアドレスバッファ14と、コラムアドレス取込指示信号φyaの活性化時に活性化され、外部アドレス信号ext.A0−Aiを取込み内部コラムアドレス信号を発生するYアドレスバッファ15と、このYアドレスバッファ15から与えられる内部コラムアドレス信号を先頭アドレスとしてクロック信号CLKに同期して所定のシーケンスでこのアドレスを変化させて偶数コラムアドレス信号YE0−YEk(YE0−k)および奇数コラムアドレス信号YO0−YOk(YO0−k)およびバンクアドレス信号BY、BA0、BA1(BA0,1)、/BA0、/BA1(/BA0,1)を発生するYアドレスオペレーション回路16とを含む。
【0104】
このYアドレスオペレーション回路16は、バーストアドレスカウンタを含み、2クロックサイクルごとにコラムアドレス信号を変化させる。
【0105】
この同期型半導体記憶装置は、さらに、コラム系活性化信号φCAの活性化に従って内部クロック信号CLKをカウントし、そのカウント値に従って所定のタイミングでカウントアップ信号を生成するクロックカウンタ17と、このクロックカウンタ17のカウントアップ信号と、バンクアドレス信号BXおよびBYと、コラムアドレス信号の最下位ビットY0を受け、各種内部制御信号φRBB0、φRBB1、φRBA0、φRBA1、φSAA、φSAB、φSEO、φSEEおよびφTEを生成する制御信号発生回路32rを含む。
【0106】
バンクアドレス信号BXおよびBYに従って指定されたバンクに対する制御信号が活性状態とされる。最下位コラムアドレス信号ビットY0は、1つのバンクに含まれる2つのメモリアレイのうちいずれのメモリアレイに先にアクセスするかを示すために用いられる。
【0107】
クロックカウンタ17は、CASレイテンシおよびバースト長をカウントするカウンタを含み、指定された動作モードに従って所定のタイミングでカウントアップ信号を生成する。
【0108】
図1では、書込に関する回路については図示していない。
図2は、図1に示したバンクセレクタ8aの構成の一例を示す回路図である。
【0109】
図2を参照して、バンクセレクタ8aは、電源ノードとノードN10との間に直列に接続されゲートにそれぞれデータ信号/DAA0、データ選択信号/BA0を受けるPチャネルMOSトランジスタ35、36と、ノードN10と接地ノードとの間に直列に接続されゲートにそれぞれデータ選択信号BA0、データ信号/DAA0を受けるNチャネルMOSトランジスタ37、34と、電源ノードとノードN10との間に直列に接続されゲートにそれぞれデータ信号/DAB0、データ選択信号/BA1を受けるPチャネルMOSトランジスタ38、39と、ノードN10と接地ノードとの間に直列に接続されそれぞれにゲートにデータ選択信号BA1、データ信号/DAB0を受けるNチャネルMOSトランジスタ40、41とを含む。
【0110】
ノードN10はバンクセレクタ8aの出力ノードであり、ここから偶数アドレスに相当するメモリアレイから読出されたデータ信号DATAEが出力される。
【0111】
バンクセレクタ8aはデータ選択信号BA0が活性化された場合にメモリアレイ1aaからリードプリアンプ&レジスタ22aに読出されラッチされたデータ信号/DAA0を反転してデータ信号DATAEとして出力する。一方データ選択信号BA1が活性化された場合にはメモリアレイ1baからリードプリアンプ&レジスタ24aに読出されてラッチされたデータ信号/DAB0を反転してデータ信号DATAEとして出力する。
【0112】
図3は、図1に示したバンクセレクタ8bの構成の一例を示す回路図である。
図3を参照して、バンクセレクタ8bは、電源ノードとノードN12との間に直列に接続されゲートにそれぞれデータ信号/DAA1、データ選択信号/BA0を受けるPチャネルMOSトランジスタ42、43と、ノードN12と接地ノードとの間に直列に接続されゲートにそれぞれデータ選択信号BA0、データ信号/DAA1を受けるNチャネルMOSトランジスタ44、45と、電源ノードとノードN12との間に直列に接続されゲートにそれぞれデータ信号/DAB1、データ選択信号/BA1を受けるPチャネルMOSトランジスタ46、47と、ノードN12と接地ノードとの間に直列に接続されそれぞれゲートにデータ選択信号BA1、データ信号/DAB1を受けるNチャネルMOSトランジスタ48、49とを含む。
【0113】
ノードN12はバンクセレクタ8bの出力ノードであり、ここから奇数アドレスに相当するメモリアレイから読出されたデータ信号DATAOが出力される。
【0114】
バンクセレクタ8bはデータ選択信号BA0が活性化された場合にメモリアレイ1abからリードプリアンプ&レジスタ22bに読出されラッチされたデータ信号/DAA1を反転してデータ信号DATAOとして出力する。一方データ選択信号BA1が活性化された場合にはメモリアレイ1bbからリードプリアンプ&レジスタ24bに読出されてラッチされたデータ信号/DAB1を反転してデータ信号DATAOとして出力する。
【0115】
図4は、図1に示したプリフェッチセレクタ26の構成を示す回路図である。
図4を参照して、プリフェッチセレクタ26は、制御信号φSEEの活性化に応じて活性化しデータ信号DATAEを受けて反転しノードN1に出力するインバータ52と、制御信号φSEOの活性化に応じて活性化しデータ信号DATAOを受けて反転しノードN1に出力するインバータ54と、テストモード信号φTEが活性化時に活性化されデータ信号DATAE、DATAOを受けて否定排他的論理和をノードN1に出力するEXNOR回路56とを含む。
【0116】
ノードN1はプリフェッチセレクタ26の出力ノードであり、プリフェッチセレクタ26の出力ノードは出力バッファ28に対しデータ信号を出力する。
【0117】
通常動作時はインバータ52、54によってデータがノードN1に出力され、テストモード時においては、EXNOR回路56によってデータ信号DATAE、DATAOの一致、不一致をノードN1に対して出力する。
【0118】
図5は、実施の形態1の同期型半導体記憶装置の動作を説明するための動作波形図である。
【0119】
図5を参照して、時刻t1〜t6は通常の読出動作を示し、時刻t7〜t11はテストモードでの読出動作を示す。時刻t1において読出コマンドが外部より入力される。応じて時刻t2〜時刻t3においてはデータストローブ信号DQSとともにメモリアレイから読出されたデータq0が出力される。t2〜t6においてデータq0〜q3(バースト長に相当する個数)が順次クロック周期の半分の周期で出力される。この通常の動作時に図4で示したプリフェッチセレクタは、選択されたバンクから出力された2ビットのデータを制御信号φSEE、φSEOを交互に活性化することでクロック周波数の倍の周波数でデータを出力する。
【0120】
時刻t7では所定のコマンドを制御端子12a〜12dに与えることにより同期型半導体記憶装置1はテストモードに入る。時刻t8においてリードコマンドが入力される。応じて時刻t9〜t11の間圧縮されたデータの出力がクロック周期と同じ周期でデータ端子に出力される。
【0121】
図6は、図1に示した同期型半導体記憶装置の読出動作をより詳しく説明するための動作波形図である。
【0122】
図6を参照して、時刻t1において制御信号端子12a〜12dが所定の設定にされ外部クロックext.CLKの立上がりによってリードコマンドが入力される。
【0123】
このとき外部からバンクA0、A1に対応するアドレスが入力される。応じてバンクA0からはデータDAE0がリードアンプ&レジスタ22aにラッチされる。同じくデータDAO0がバンクA1からリードアンプ&レジスタ22bにラッチされる。一方、バンクB0、B1は指定されていないのでリードアンプ&レジスタ24a、24bにはデータはバンクからは読み出されない。
【0124】
またバンクセレクタ8a、8bに入力されるデータ選択信号BA0、/BA0、BA1、/BA1はバンクA0、A1から出力されるデータを選択するように設定される。したがってプリフェッチセレクタ26にはバンクセレクタ8aからデータDAE0が出力され、バンクセレクタ8bからはデータDAO0が出力される。
【0125】
時刻t2において、制御信号φSEEが活性化され、応じて時刻t3においてデータ出力端子6にデータDAE0が出力される。次に時刻t4において制御信号φSEOが活性化され応じて時刻t5においてデータ出力端子6にデータDAO0が出力される。同様にデータDAE1、DAO1がバンクA0、A1からそれぞれ読出されデータ端子6に連続して出力される。ここでD/Qはデータ端子6に読出される信号を示す。以上の動作においてデータがデータ端子6に出力される周波数はクロック周波数の倍の周波数である。
【0126】
時刻t6において制御信号入力端子12a〜12dの設定によってこの同期型半導体記憶装置1はテストモードに設定され、時刻t7においてテストモード信号φTEは活性化状態となる。
【0127】
時刻t8において、テストモードにおけるリードコマンドが制御端子12a〜12dの設定により与えられる。応じてバンクA0からはデータDAE0が読出され、バンクA1からはデータDAO0が読出される。
【0128】
このとき制御信号φSEE、φSEOは活性化されずまたテストモード信号φTEは活性化状態にあるため、図4に示したプリフェッチセレクタの出力はデータDAE0、DAO0の否定排他的論理和が図4のノードN1に出力される。この出力信号はデータDAE0とデータDAO0の読出された結果が一致しておれば“H”(ハイ)レベルとなり、一致しない場合は“L”(ロー)レベルとなる。バンクA0、A1には予め同じ論理値のデータが書込まれており、データの書込読出が正常に行なわれておれば、ノードN1に出力される値は“H”レベルとなる。したがって、2ビットの圧縮されたデータが時刻t9〜t10の間データ端子に出力される。
【0129】
同様に時刻t10〜t11においてはバンクA0から読出されたデータDAE1とバンクA1から読出されたデータDAO1が圧縮されたデータがデータ端子に読出される。以上のテストモードにおける動作においてデータがデータ端子6に出力される周波数はクロック周波数と等しい周波数にすることができる。
【0130】
以上説明したように、実施の形態1の同期型半導体記憶装置は偶数アドレス領域に相当するバンクから読出された1ビットのデータと奇数アドレス領域に相当するバンクから読出された1ビットのデータとをプリフェッチセレクタにて圧縮してデータ端子に出力する。したがって、出力データが通常動作時の半分のデータレートとなるため検査可能周波数の低いテスタでも検査することが可能である。
【0131】
[実施の形態2]
実施の形態2では、さらに圧縮されるデータビット数を増やす構成を示す。
【0132】
図7は、この発明の実施の形態1の同期型半導体記憶装置60の構成を概略的に示す図である。
【0133】
図7では1ビットのデータ書込に関連する部分および書込に関係する周辺回路の構成が示されており、このデータ読出に関連する部分はデータ入出力端子それぞれに対応して設けられる。
【0134】
図7を参照して、同期型半導体記憶装置60は、データ入出力端子6に外部から入力されたデータを増幅する入力バッファ7と、テストモード信号φTEおよび制御信号φWSEO、φWEEに応じて入力バッファ7から受けたデータをバンクセレクタ68a、68bに出力する入力データセレクタ62と、入力データセレクタ62から受けたデータをテストモード信号φTEおよびデータ選択信号BA0、BA1に応じてライトドライバ9aa、9baに出力するバンクセレクタ68aと、テストモード信号φTEおよび制御信号φWBA0に応じてバンクセレクタ68aから与えられるデータをセンスアンプ群3aaに出力するライトドライバ9aaと、テストモード信号φTEおよび制御信号φWBB0に応じてバンクセレクタ68aから与えられた信号をセンスアンプ群3baに出力するライトドライバ9baとを含む。
【0135】
同期型半導体記憶装置60は、さらに、入力データセレクタ62から受けたデータをテストモード信号φTEおよびデータ選択信号BA0、BA1に応じてライトドライバ9ab、9bbに出力するバンクセレクタ68bと、制御信号φWBA1に応じてバンクセレクタ68bから与えられるデータをセンスアンプ群3abに出力するライトドライバ9abと、制御信号φWBB1に応じてバンクセレクタ68bから与えられた信号をセンスアンプ群3bbに出力するライトドライバ9bbとを含む。
【0136】
メモリアレイ、センスアンプ群、Xデコーダ群、Yデコーダ群に関しては、実施の形態1の場合と同様の構成を有するため説明は繰返さない。
【0137】
同期型半導体記憶装置60は、さらに、入力端子12a、12b、12cおよび12dにそれぞれ与えられる外部制御信号ext./RAS、ext./CAS、ext./CSおよびext./WEをクロック信号CLKの立上がりに同期して取込みかつその状態を反転して内部制御信号φxa、φya、φW、φCS、φRおよびφCAを生成する制御信号発生回路13を含む。
【0138】
同期型半導体記憶装置60は、さらに、コラム系活性化信号φCAの活性化に従って内部クロック信号CLKをカウントし、そのカウント値に従って所定のタイミングでカウントアップ信号を生成するクロックカウンタ17と、このクロックカウンタ17のカウントアップ信号とバンクアドレス信号BXおよびBYと、コラムアドレス信号の最下位ビットY0を受け、各種内部制御信号φWBB0、φWBB1、φWBA0、φWBA1、φWSEO、φWEEおよびテストモード信号φTEを生成する制御信号発生回路70wとを含む。
【0139】
同期型半導体記憶装置60は、さらに、Xアドレスバッファ64とYアドレスバッファ15とYアドレスオペレーション回路66とを含む。Xアドレスバッファ64は、テストモード信号φTEが入力され、Yアドレスオペレーション回路66にもテストモード信号φTEが入力されている点が実施の形態1の場合と異なる。
【0140】
図8は、図7における入力データセレクタ62の構成を示す回路図である。
図8を参照して、入力データセレクタ62は、制御信号φWSEEとテストモード信号φTEを受けるNOR回路112と、NOR回路112の出力を受けて反転するインバータ114と、インバータ114の出力をゲートに受けてインバータ114の出力信号の活性化時に入力バッファ7から与えられるデータ信号をバンクセレクタ68aに伝えるNチャネルMOSトランジスタ116とを含む。
【0141】
入力データセレクタ62は、さらに、制御信号φWSEOとテストモード信号φTEとを受けるNOR回路118と、NOR回路118の入力を受けて反転するインバータ120と、インバータ120の出力をゲートに受けてインバータ120の出力信号が活性化時に入力バッファ7から与えられるデータ信号をバンクセレクタ68bに伝達するNチャネルMOSトランジスタ122とを含む。
【0142】
図9は、バンクセレクタ68aの構成を示す回路図である。
図9を参照して、バンクセレクタ68aは、データ選択信号φBA0とテストモード信号φTEとを受けるNOR回路124と、NOR回路124の出力を受けて反転するインバータ126と、インバータ126の出力信号が活性化時に入力データセレクタ62から与えられる信号をライトドライバ9aaに伝達するNチャネルMOSトランジスタ128とを含む。
【0143】
バンクセレクタ68aは、さらに、データ選択信号φBA1とテストモード信号φTEとを受けるNOR回路130と、NOR回路130の出力を受けて反転するインバータ132と、インバータ132の出力信号が活性化時に入力データセレクタ62から与えられる信号をライトドライバ9baに伝達するNチャネルMOSトランジスタ134とを含む。
【0144】
図10は、図7におけるライトドライバ9aaの構成を示す回路図である。
図10を参照して、ライトドライバ9aaは、テストモード信号φTEおよび制御信号φWBA0を受けるNAND回路82と、NAND回路82の出力を受けて反転するインバータ84と、テストモード信号φTEを受けて反転するインバータ94と、インバータ94の出力信号および制御信号φWBA0を受けるNAND回路96と、NAND回路96の出力を受けて反転するインバータ98とを含む。
【0145】
ライトドライバ9aaは、さらに、バンクセレクタから与えられるデータを受けて反転するインバータ86と、インバータ86の出力をさらに反転するインバータ88と、インバータ84の出力信号が活性化時にインバータ86の出力信号をノードN2に与えるNチャネルMOSトランジスタ90と、インバータ98の出力信号の活性化時にインバータ88の出力信号をノードN2に与えるNチャネルMOSトランジスタ92とを含む。ノードN2はライトドライバ9aaの出力信号であり、この出力信号はセンスアンプ群に対して出力される。
【0146】
図11は、図7に示したライトドライバ9abの構成を示す回路図である。
図11を参照して、ライトドライバ9abは、制御信号φWBA1を受けて反転するインバータ108と、インバータ108の出力を受けて反転するインバータ110と、バンクセレクタから与えられるデータを受けて反転するインバータ100と、インバータ100の出力を受けて反転するインバータ104と、ゲートに接地電位が与えられインバータ100の出力ノードとノードN3との間に接続されたNチャネルMOSトランジスタ102と。インバータ110の出力が活性化時にインバータ104の出力信号をノードN3に与えるNチャネルMOSトランジスタ106とを含む。ノードN3は、ライトドライバ9abの出力ノードであり、ライトドライバ9abの出力はセンスアンプ群に対して出力される。
【0147】
書込の動作を簡単に説明すると、テストモード信号φTEが“L”レベルである通常動作時には図8に示した入力データセレクタ62は制御信号φWSEに応じて偶数アドレス、奇数アドレスに対応して設けられるバンクセレクタ68a、68bにデータを振分けるが、テストモード信号φTEが“H”レベルであるテストモード時にはNチャネルMOSトランジスタ116、122は両方とも導通状態となりデータはバンクセレクタ68a、68bの両方に与えられる。
【0148】
バンクセレクタ68aは通常動作ではデータ選択信号φBA0、φBA1に応じてライトドライバ9aa、9baのいずれかにデータを振分けるが、テストモードにおいては図9のNチャネルMOSトランジスタ128、134は両方とも導通状態となりライトドライバ9aa、9baの両方にデータが出力される。
【0149】
図10に示したライトドライバ9aaに出力されたデータは通常動作時にはNチャネルMOSトランジスタ92を通じてセンスアンプ群3aaに与えられ、メモリアレイに書込まれるが、テストモード時においてはNチャネルMOSトランジスタ90を通じて反転されたデータがセンスアンプ群に与えられるためメモリアレイには反転データが書込まれる。
【0150】
一方、図11においては、センスアンプ群へのバンクセレクタからの出力は常にNチャネルMOSトランジスタ106を介して与えられこのデータは反転されない。
【0151】
以上より、テストモードでは、奇数アドレスに対応するバンクに書込まれるデータの反転データが偶数アドレスに対応するバンクに対してライトドライバ9aaを介して書込まれる。
【0152】
バンクセレクタ68bはバンクセレクタ68aと同様な構成を有し、ライトドライバ9baはライトドライバ9aaと同様な構成を有し、ライトドライバ9bbはライトドライバ9abと同様な構成を有するため説明は繰返さない。
【0153】
図12は、同期型半導体記憶装置60の1ビットのデータ読出に関連する部分および読み出しに関係する周辺回路の構成を概略的に示す図である。このデータ読出に関連する部分はデータ入出力端子それぞれに対応して設けられる。
【0154】
図12を参照して、同期型半導体記憶装置60は、バンクセレクタ8a、8bに代えてバンクセレクタ144a、144bを含み、プリフェッチセレクタ26に代えてプリフェッチセレクタ150を含む。また、同期型半導体記憶装置60は、制御信号発生回路32rに代えて制御信号発生回路70rを含み、Xアドレスバッファ14に代えてXアドレスバッファ64を含み、Yアドレスオペレーション回路16に代えてYアドレスオペレーション回路66を含む。以上の点で実施の形態1の場合と異なっている。
【0155】
他の構成は図1に示した同期型半導体記憶装置1の読出系回路と同様であるので説明は繰返さない。
【0156】
図13は、図12に示したXアドレスバッファ64に含まれるバンクアドレス出力部146の構成を示す回路図である。
【0157】
図13を参照して、バンクアドレス出力部146は、テストモード信号φTEとバンクアドレス信号BX0とを受けるNOR回路152と、NOR回路152の出力を受けて反転しバンクアドレス信号BXを出力するインバータ154と、テストモード信号φTEとバンクアドレス信号/BX0とを受けるNOR回路156と、NOR回路156の出力を受けて反転しバンクアドレス信号/BXを出力するインバータ158とを含む。
【0158】
したがって、テストモード信号φTEが“H”レベルの場合バンクアドレス出力部146はバンクアドレス信号BX、/BXを双方とも“H”レベルにする。
【0159】
図14は、図12におけるYアドレスオペレーション回路66に含まれるバンクアドレス出力部148の構成を示す回路図である。
【0160】
図14を参照して、バンクアドレス出力部148は、テストモード信号φTEとバンクアドレスBY0とを受けるNOR回路162と、NOR回路162の出力を受けて反転しバンクアドレス信号BYを出力するインバータ164と、テストモード信号φTEとバンクアドレス信号/BY0とを受けるNOR回路166と、NOR回路166の出力を受けて反転しバンクアドレス信号/BYを出力するインバータ168とを含む。
【0161】
バンクアドレス出力部148は、テストモード信号φTEが“H”レベルのときにバンクアドレス信号BY、/BYを双方とも“H”レベルとする。
【0162】
図15は、図12におけるバンクセレクタ144aの構成を示す回路図である図15を参照して、バンクセレクタ144aは、電源ノードとノードN4との間に直列に接続されゲートにそれぞれデータ信号/DAA0とデータ選択信号/BA0とを受けるPチャネルMOSトランジスタ180、182と、ノードN4と接地ノードとの間に直列に接続されゲートにデータ選択信号BA0とデータ信号/DAA0とをそれぞれ受けるNチャネルMOSトランジスタ184、186と、電源ノードとノードN4との間に直列に接続されゲートにデータ信号/DAB0とデータ選択信号/BA1とをそれぞれ受けるPチャネルMOSトランジスタ188、190と、ノードN4と接地ノードとの間に直列に接続されゲートにそれぞれデータ選択信号BA1とデータ信号/DAB0とを受けるNチャネルMOSトランジスタ192、194とを含む。
【0163】
バンクセレクタ144aは、さらに、電源ノードとノードN4との間に接続されゲートに信号φTEPを受けるPチャネルMOSトランジスタ202と、データ信号/DAA1を受けて反転するインバータ196と、ノードN4と接地ノードとの間に直列に接続されゲートにそれぞれ信号φTESとインバータ196の出力とを受けるNチャネルMOSトランジスタ200、198と、データ信号/DAB1を受けて反転するインバータ206と、ノードN4と接地ノードとの間に直列に接続されゲートにそれぞれ信号φTESとインバータ206の出力とを受けるNチャネルMOSトランジスタ204、208とを含む。
【0164】
バンクセレクタ144aは、さらに、テストモード信号φTEを受けて反転するインバータ172と、インバータ172の出力とデータ選択信号BA0とを受けてデータ選択信号/BA0を出力するNAND回路174と、テストモード信号φTEを受けて反転するインバータ176と、インバータ176の出力とデータ選択信号BA1とを受けてデータ選択信号/BA1を出力するNAND回路178とを含む。
【0165】
ノードN4は、バンクセレクタ144aの出力ノードであり、バンクセレクタ144aはノードN4からデータ信号DATAEを出力する。
【0166】
ここで信号φTEPはテストモード時にノードN4をプリチャージするプリチャージ信号であり、信号φTESはプリチャージされたノードN4の電位をデータ信号/DAA1、/DAB1に応じて接地電位へと下げるためのNチャネルMOSトランジスタ200、204を活性化するための信号である。
【0167】
また、バンクセレクタ144aは、テストモード信号φTEが“H”レベルの場合にはNAND回路174、178の働きによりデータ選択信号/BA0、/BA1は“H”レベルに固定されるためPチャネルMOSトランジスタ182、190は、テストモード時には非導通状態となる。したがって、テストモード時においては、バンクセレクタ144aはデータ信号/DAA0、/DAB0とデータ信号/DAA1、/DAB1の反転信号とのワイヤードオア(wiredOR)を出力する回路となる。
【0168】
図16は、図12に示したバンクセレクタ144bの構成を示す回路図である。
【0169】
図16を参照して、バンクセレクタ144bは、電源ノードとノードN5との間に直列に接続されゲートにそれぞれデータ信号/DAA1とデータ選択信号/BA0とを受けるPチャネルMOSトランジスタ220、222と、ノードN5と接地ノードとの間に直列に接続されゲートにデータ選択信号BA0とデータ信号/DAA1とをそれぞれ受けるNチャネルMOSトランジスタ224、226と、電源ノードとノードN5との間に直に接続されゲートにデータ信号/DAB1とデータ選択信号/BA1とをそれぞれ受けるPチャネルMOSトランジスタ228、230と、ノードN5と接地ノードとの間に直列に接続されゲートにそれぞれデータ選択信号BA1とデータ信号/DAB1とを受けるNチャネルMOSトランジスタ232、234とを含む。
【0170】
バンクセレクタ144bは、さらに、電源ノードとノードN5との間に接続されゲートに信号φTEPを受けるPチャネルMOSトランジスタ242と、データ信号/DAA0を受けて反転するインバータ236と、ノードN5と接地ノードとの間に直列に接続されゲートにそれぞれ信号φTESとインバータ236の出力とを受けるNチャネルMOSトランジスタ240、238と、データ信号/DAB0を受けて反転するインバータ246と、ノードN5と接地ノードとの間に直列に接続されゲートにそれぞれ信号φTESとインバータ246の出力とを受けるNチャネルMOSトランジスタ244、248とを含む。
【0171】
バンクセレクタ144bは、さらに、テストモード信号φTEを受けて反転するインバータ212と、インバータ212の出力とデータ選択信号BA0とを受けてデータ選択信号/BA0を出力するNAND回路214と、テストモード信号φTEを受けて反転するインバータ216と、インバータ216の出力とデータ選択信号BA1とを受けてデータ選択信号/BA1を出力するNAND回路218とを含む。
【0172】
ノードN5は、バンクセレクタ144bの出力ノードであり、バンクセレクタ144bはノードN5からデータ信号DATAOを出力する。
【0173】
ここで信号φTEPはテストモード時にノードN5をプリチャージするプリチャージ信号であり、信号φTESはプリチャージされたノードN5の電位をデータ信号/DAA0、/DAB0に応じて接地電位へと下げるためのNチャネルMOSトランジスタ240、244を活性化するための信号である。
【0174】
また、バンクセレクタ144bは、テストモード信号φTEが“H”レベルの場合にはNAND回路214、218の働きによりデータ選択信号/BA0、/BA1は“H”レベルに固定されるためPチャネルMOSトランジスタ222、230は、テストモード時には非導通状態となる。したがって、テストモード時においては、バンクセレクタ144bはデータ信号/DAA1、/DAB1とデータ信号/DAA0、/DAB0の反転信号とのワイヤードオア(wiredOR)を出力する回路となる。
【0175】
図17は、図12におけるプリフェッチセレクタ150の構成を示す回路図である。
【0176】
図17を参照して、プリフェッチセレクタ150は、制御信号φSEEが活性化時にデータ信号DATAEを受けて反転しノードN6に出力するするインバータ252と、制御信号φSEOが活性化時にデータ信号DATAOを受けて反転しノードN6に出力するインバータ254と、テストモード信号φTEが活性化時にデータ信号DATAE、DATAOを受け論理和をノードN6に出力するOR回路256とを含む。
【0177】
ノードN6はプリフェッチセレクタ150の出力ノードであり、ノードN6から出力バッファ28にプリフェッチセレクタ150の出力信号が与えられる。
【0178】
図18は、テストモード時における読出動作の説明をするための動作波形図である。
【0179】
まず、図7〜図11に示した書込系回路によりバンクA0、B0には同一のデータが書込まれており、また、バンクA1、B1にも同一のデータが書込まれている。またバンクA0、B0にはバンクA1、B1に書込まれたデータの反転値のデータが書込まれている。
図18を参照して、時刻t1において、テストモードにおける読出コマンドが入力される。このコマンド入力後バンクA0からはデータ信号/DAA0が読出され、バンクA1からはデータ信号/DAA1が読出され、バンクB0からはデータ信号/DAB0が読出され、バンクB1からはデータ信号/DAB1が読出される。
【0180】
時刻t2において、プリチャージ信号φTEPの変化に応じて図15におけるノードN4および図16におけるノードN5がプリチャージされる。
【0181】
時刻t3において、プリチャージ動作が終了した後に信号φTESおよびデータ選択信号BA0、BA1が活性化される。応じて図15示したバンクセレクタ144aの出力信号DATAEはデータ信号/DAA0、/DAB0、データ信号/DAA1の反転信号およびデータ信号/DAB1の反転信号の否定和が出力される。同様に図14に示したバンクセレクタ144bの出力であるデータ信号DATAOにはデータ信号/DAA1、/DAB1、データ信号/DAA0の反転信号およびデータ信号/DAB0の反転信号の否定和が出力される。このデータ信号DATAEとデータ信号DATAOとの論理和がプリフェッチセレクタ150にて論理演算され出力バッファを介してデータ入出力端子に出力される。
【0182】
ここで、信号D/Qはデータ入出力端子6に出力されるテスト結果を表わすデータである。このデータはバンクA0、A1、B0、B1からデータがすべて正常に読出された場合にのみ“L”レベルとなる信号である。
【0183】
実施の形態2の同期型半導体記憶装置は実施の形態1よりもさらにデータを圧縮し結果を出力するものであるが、データを単純に圧縮すると回路規模が大きくなる。すなわち、すべてのデータ線に回路を付加させる必要があるので面積が増加することとなる。
【0184】
実施の形態2の同期型半導体記憶装置は、チップの面積の増加を少なく抑えてデータの圧縮を実現するために、2ビットプリフェッチのデータ線を利用する。バンクセレクタの通常動作時に使用する構成を生かしつつ、バンクセレクタにプリチャージ用のトランジスタを付加することによりワイヤードオアが出力可能となる。
【0185】
信号φTEPが活性化されデータ信号DATAE、DATAOは“H”レベルにプリチャージされる。信号φTEPが非活性化状態にされた後、信号φTESとデータ選択信号BA0、BA1が活性化される。
【0186】
ここで、たとえばデータ信号/DAA0、/DAB0が“H”レベル、データ信号/DAA1、/DAB1が“L”レベルであるときは、データ信号DATAEは“L”レベルになり、データ信号DATAOは“H”レベルのまま保持される。このとき、バンクセレクタに対してデータ信号が1つでも誤って読出された場合にはバンクセレクタの出力信号であるデータ信号DATAE、DATAOは両方とも“L”レベルになる。したがって、データ信号DATAE、DATAOが(“L”,“H”)、(“H”,“L”)の時は正常読出しが実施されたことを示し、(“L”,“L”)の時はいずれかのメモリセルの読出しに異常があったことを示す。プリフェッチセレクタ回路150でOR回路を通して読出された場合出力信号が“H”のときに正常判定(pass)、“L”のときには異常判定(fail)となることになる。
【0187】
以上説明したように、実施の形態2の同期型半導体記憶装置は、2ビットプリフェッチのデータ線を利用することで追加回路を少なく抑え、チップ面積の増加を抑えつつよりデータ圧縮を実現し検査が短時間でかつ動作周波数の低い安価のテスタで検査可能であるテストモードが実現できる。
【0188】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0189】
【発明の効果】
以上説明したように、請求項1、2記載の同期型半導体記憶装置は複数のメモリセルの読出しデータを圧縮し、データレートを落として出力するため、検査可能周波数の低いテスタでも検査することが可能である。
【0190】
請求項3、4記載の同期型半導体記憶装置は、請求項1記載の同期型半導体記憶装置が奏する効果に加えて、従来の構成に小規模の判定回路を組み込むだけなのでチップ面積の増大をほとんど招くことがなく、検査可能周波数の低いテスタでも検査することが可能である。
【0191】
請求項5〜7記載の同期型半導体記憶装置は、請求項1記載の同期型半導体記憶装置が奏する効果に加えて、さらに異なるバンクにおける複数のメモリセルの読出しデータを圧縮して、データレートを落として出力するため、さらに効率のよいテストが可能である。
【0192】
請求項8、9記載の同期型半導体記憶装置は、請求項6記載の同期型半導体記憶装置が奏する効果に加えて、通常のバンクセレクタの構成に少量のテスト用回路を付すことで複数バンク間のデータ圧縮が実現できるため、チップ面積の増加を抑えつつテスト効率を上げることができる。
【0193】
請求項10記載の同期型半導体記憶装置は、請求項6記載の同期型半導体記憶装置が奏する効果に加えて、複数バンクに一括してデータ授受が可能なためテスト効率を上げることができる。
【0194】
請求項11記載の同期型半導体記憶装置は、請求項6記載の同期型半導体記憶装置が奏する効果に加えて、データ書込み時に所定の論理状態をメモリセルに設定できるので、通常のバンクセレクタの構成に少量のテスト用回路を付すことで複数バンク間のデータ圧縮が実現できるため、チップ面積の増加を抑えつつテスト効率を上げることができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1の同期型半導体記憶装置の構成を概略的に示す図である。
【図2】 図1に示したバンクセレクタ8aの構成の一例を示す回路図である。
【図3】 図1に示したバンクセレクタ8bの構成の一例を示す回路図である。
【図4】 図1に示したプリフェッチセレクタ26の構成を示す回路図である。
【図5】 実施の形態1の同期型半導体記憶装置の動作を説明するための動作波形図である。
【図6】 図1に示した同期型半導体記憶装置の読出動作をより詳しく説明するための動作波形図である。
【図7】 この発明の実施の形態1の同期型半導体記憶装置60の構成を概略的に示す図である。
【図8】 図7における入力データセレクタ62の構成を示す回路図である。
【図9】 バンクセレクタ68aの構成を示す回路図である。
【図10】 図7におけるライトドライバ9aaの構成を示す回路図である。
【図11】 図7に示したライトドライバ9abの構成を示す回路図である。
【図12】 同期型半導体記憶装置60の1ビットのデータ読出に関連する部分および読み出しに関係する周辺回路の構成を概略的に示す図である。
【図13】 図12に示したXアドレスバッファ64に含まれるバンクアドレス出力部146の構成を示す回路図である。
【図14】 図12におけるYアドレスオペレーション回路66に含まれるバンクアドレス出力部148の構成を示す回路図である。
【図15】 図12におけるバンクセレクタ144aの構成を示す回路図である。
【図16】 図12に示したバンクセレクタ144bの構成を示す回路図である。
【図17】 図12におけるプリフェッチセレクタ150の構成を示す回路図である。
【図18】 テストモード時における読出動作の説明をするための動作波形図である。
【図19】 DDR SDRAMのアクセス時の動作を示す動作波形図である。
【図20】 2ビットプリフェッチ方式のDDR SDRAMの構成を概略的に示す図である。
【図21】 図20に示したバンクセレクタ302aの構成の一例を示す回路図である。
【図22】 図20に示したバンクセレクタ302bの構成の一例を示す回路図である。
【図23】 図20に示したプリフェッチセレクタ304の構成の一例を示す回路図である。
【符号の説明】
1aa,1ab,1ba,1bb メモリアレイ、2aa,2ab,2ba,2bb Xデコーダ群、3aa,3ab,3ba,3bb センスアンプ群、4aa,4ab,4ba,4bb Yデコーダ群、5aa,5ab,5ba,5bb 内部データバス、6 データ入出力端子、7 入力バッファ、8a,8b,68a,68b,144a,144b バンクセレクタ、26,150 プリフェッチセレクタ、62 入力データセレクタ、28 出力バッファ、32,32r,70w,70r 制御信号発生回路、13 制御信号発生回路、14,64Xアドレスバッファ、15 Yアドレスバッファ、16,66 Y アドレスオペレーション回路、9aa,9ab,9ba,9bb ライトドライバ、56EXNOR回路、256 OR回路。
Claims (5)
- 外部から与えられる所定のクロック周期を有する外部クロック信号に同期して動作する同期型半導体記憶装置であって、
データ入出力ノードと、
第1の偶数アドレスに対応する第1のメモリセルと、前記第1の偶数アドレスに連続した第1の奇数アドレスに対応する第2のメモリセルとを含む第1のメモリバンクと、
第2の偶数アドレスに対応する第3のメモリセルと、前記第2の偶数アドレスに連続した第2の奇数アドレスに対応する第4のメモリセルとを含み、前記第1のメモリバンクと独立して動作可能な第2のメモリバンクと、
前記第1のバンクから第1および第2のデータからなる第1のデータ対と前記第2のバンクから第3および第4のデータからなる第2のデータ対を受け、出力データ対を出力する選択回路とを備え、
前記選択回路は、
第1のモードにおいて前記第1および第3のデータのうち選択されているバンクから読出されたデータを出力し、第2のモードにおいて前記第1のデータと前記第3のデータと前記第2のデータの反転値と前記第4のデータの反転値との否定和を第1圧縮データとして出力する第1のデータ選択回路と、
前記第1のモードにおいて前記第2および第4のデータのうち選択されているバンクから読出されたデータを出力し、前記第2のモードにおいて前記第2のデータと前記第4のデータと前記第1のデータの反転値と前記第3のデータの反転値との否定和を第2圧縮データとして出力する第2のデータ選択回路とを有し、前記第1圧縮データと前記第2圧縮データとを圧縮データ対として出力し、
前記同期型半導体記憶装置は、さらに、
前記第1のモードにおいて活性化され、前記出力データ対の一方のデータが入力され、第1の制御信号に応じて前記一方のデータを前記データ入出力ノードに出力する第1の出力部と、
前記第1のモードにおいて活性化され、前記出力データ対の他方のデータが入力され、第2の制御信号に応じて前記他方のデータを前記一方のデータと異なるタイミングで前記データ入出力ノードに出力する第2の出力部と、
前記第2のモードにおいて活性化され、前記出力データ対に含まれる2つのデータが入力され、第3の制御信号に応じて前記出力データ対に含まれる2つのデータの論理和を前記データ入出力ノードに出力する第3の出力部とを備え、
前記第3の出力部から前記データ入出力ノードへの経路が、前記第1および前記第2の出力部から前記データ入出力ノードへの経路と異なる、同期型半導体記憶装置。 - 前記第1のデータ選択回路は、
第1の内部ノードを充電するチャージ手段と、
前記第1のバンクが活性化時に前記第1のデータに応じて前記第1の内部ノードを接地電位に結合する第1のスイッチ手段と、
前記第2のバンクが活性化時に前記第3のデータに応じて前記第1の内部ノードを接地電位に結合する第2のスイッチ手段と、
前記第2のモードにおいて活性化され、前記第1のバンクが活性化時に前記第2のデータに応じて前記第1の内部ノードを接地電位に結合する第3のスイッチ手段と、
前記第2のモードにおいて活性化され、前記第2のバンクが活性化時に前記第4のデータに応じて前記第1の内部ノードを接地電位に結合する第4のスイッチ手段とを含む、請求項1記載の同期型半導体記憶装置。 - 前記第2のデータ選択回路は、
第2の内部ノードを充電するチャージ手段と、
前記第1のバンクが活性化時に前記第2のデータに応じて前記第2の内部ノードを接地電位に結合する第5のスイッチ手段と、
前記第2のバンクが活性化時に前記第4のデータに応じて前記第2の内部ノードを接地電位に結合する第6のスイッチ手段と、
前記第2のモードにおいて活性化され、前記第1のバンクが活性化時に前記第1のデータに応じて前記第2の内部ノードを接地電位に結合する第7のスイッチ手段と、
前記第2のモードにおいて活性化され、前記第2のバンクが活性化時に前記第3のデータに応じて前記第2の内部ノードを接地電位に結合する第8のスイッチ手段とを含む、請求項1記載の同期型半導体記憶装置。 - 前記第1のモードにおいて前記第1のバンクと前記第2のバンクのいずれかを活性化するバンクアドレス信号を発生し、前記第2のモードにおいて前記第1のバンクと前記第2のバンクの両方を活性化するバンクアドレス信号を発生するアドレス発生回路をさらに備える、請求項1記載の同期型半導体記憶装置。
- 前記第2のモードにおいて前記第1ないし4のメモリセルに一括してデータを書込み、前記第2のメモリセルには前記第1のメモリセルに対して書込むデータの反転値を与え、前記第4のメモリセルには前記第3のメモリセルに書込むデータの反転値を与えるデータ書込み回路をさらに備える、請求項1記載の同期型半導体記憶装置。
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