JP2000048599A5 - - Google Patents

Description

ＤＤＲ ＳＤＲＡＭにおいては高速でアクセスするために、相補のシステムクロック信号（ｅｘｔ．ＣＬＫ、ｅｘｔ．／ＣＬＫ；以下、／は反転、指定、相補等を示す）に同期して、１つのデータ入出力端子についてたとえば４つの連続したデータに高速アクセスする仕様が提案されている。

図１９は、ＤＤＲ ＳＤＲＡＭのアクセス時の動作を示す動作波形図である。このＤＤＲ ＳＤＲＡＭにおいては、データ入出力端子ＤＱ０〜ＤＱ７の８ビットのデータ（バイトデータ）の入力および出力が可能であり、図１９は連続して４つのデータ（８×４の合計３２ビット）を書込または読出す動作を示す。連続して読出されるデータの数はバースト長と呼ばれ、ＤＤＲ ＳＤＲＡＭではモードレジスタによって変更することが可能である。

時刻ｔ４において、外部制御信号／ＲＡＳが“Ｌ”に立下がってから所定のクロック期間（図１９では３．５クロックサイクル）が経過した後、最初の４データｑ０、ｑ１、ｑ２、ｑ３が時刻ｔ４〜ｔ８において出力される。この４つのデータはクロック信号ｅｘｔ．ＣＬＫとｅｘｔ．／ＣＬＫのクロスポイントに応答してデータが出力される。

メモリアレイ１ａｂに対し、バンクアドレス信号ＢＸの活性化時活性化され、ロウアドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ａｂのアドレス指定された行を選択状態へ駆動するＸデコーダ群２ａｂと、センスアンプ活性化信号φＳＡＡの活性化時活性化され、メモリアレイ１ａｂの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群３ａｂと、バンクアドレス信号ＢＹの活性化時に活性化され、コラムアドレス信号ＹＯ０−ＹＯｋ（ＹＯ０−ｋ）をデコードし、メモリアレイ１ａｂのアドレス指定された列を選択するＹデコーダ群４ａｂが設けられる。

メモリアレイ１ｂａに対し、バンクアドレス信号ＢＸの活性化時活性化され、ロウアドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ｂａのアドレス指定された行を選択状態へ駆動するＸデコーダ群２ｂａと、センスアンプ活性化信号φＳＡＢの活性化時活性化され、メモリアレイ１ｂａの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群３ｂａと、バンクアドレス信号／ＢＹの活性化時に活性化され、コラムアドレス信号ＹＥ０−ＹＥｋ（ＹＥ０−ｋ）をデコードし、メモリアレイ１ｂａのアドレス指定された列を選択するＹデコーダ群４ｂａが設けられる。

メモリアレイ１ｂｂに対し、バンクアドレス信号／ＢＸの活性化時活性化され、ロウアドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ｂｂのアドレス指定された行を選択状態へ駆動するＸデコーダ群２ｂｂと、センスアンプ活性化信号φＳＡＢの活性化時活性化され、メモリアレイ１ｂｂの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群３ｂｂと、バンクアドレス信号ＢＹの活性化時に活性化され、コラムアドレス信号ＹＯ０−ＹＯｋ（ＹＯ０−ｋ）をデコードし、メモリアレイ１ｂｂのアドレス指定された列を選択するＹデコーダ群４ｂｂが設けられる。

バンクセレクタ３０２ｂはデータ選択信号ＢＡ０が活性化された場合にメモリアレイ１ａｂからリードプリアンプ＆レジスタ２２ｂに読出されラッチされたデータ信号／ＤＡＡ１を反転してデータ信号ＤＡＴＡＯとして出力する。一方データ選択信号ＢＡ１が活性化された場合にはメモリアレイ１ｂｂからリードプリアンプ＆レジスタ２４ｂに読出されてラッチされたデータ信号／ＤＡＢ１を反転してデータ信号ＤＡＴＡＯとして出力する。

図２３を参照して、プリフェッチセレクタ３０４は、データ信号ＤＡＴＡＥを受け制御信号ＳＥＥが活性化時にデータ信号ＤＡＴＡＥを反転してノードＮ５４に出力するインバータ３６２と、データ信号ＤＡＴＡＯを受けて制御信号ＳＥＯが活性化時にデータ信号ＤＡＴＡＯを反転しノードＮ５４に出力するインバータ３６４とを含む。ノードＮ５４はプリフェッチセレクタ３０４の出力ノードであり出力バッファ２８に対してデータ信号を出力する。

簡単に動作を説明すると、まず端子１２ａ〜１２ｄから読出コマンドが入力されと、このアドレスに対応するＹデコーダが活性化される。このときには、与えられたアドレスとそのアドレスが１つインクリメントされたアドレスとに対応する選択線が活性化される。そのため、各ＤＱ端子ごとに２ビットのデータがリードプリアンプ２２ａ、２２ｂ、２４ａ、２４ｂに読出され、バンクセレクタ３０２ａ、３０２ｂで選択されたバンクのデータがプリフェッチセレクタに入力される。入力された２ビットのデータは、プリフェッチセレクタで交互に出力バッファに対して出力される。このアーキテクチャの利点は、メモリアレイへの動作周波数が読出の半分となり、アレイ動作が楽になることである。

メモリアレイ１ａｂに対し、バンクアドレス信号ＢＸの活性化時活性化され、ロウアドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ａｂのアドレス指定された行を選択状態へ駆動するＸデコーダ群２ａｂと、センスアンプ活性化信号φＳＡＡの活性化時活性化され、メモリアレイ１ａｂの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群３ａｂと、バンクアドレス信号ＢＹの活性化時に活性化され、コラムアドレス信号ＹＯ０−ＹＯｋ（ＹＯ０−ｋ）をデコードし、メモリアレイ１ａｂのアドレス指定された列を選択するＹデコーダ群４ａｂが設けられる。

メモリアレイ１ｂａに対し、バンクアドレス信号／ＢＸの活性化時活性化され、ロウアドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ｂａのアドレス指定された行を選択状態へ駆動するＸデコーダ群２ｂａと、センスアンプ活性化信号φＳＡＢの活性化時活性化され、メモリアレイ１ｂａの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群３ｂａと、バンクアドレス信号／ＢＹの活性化時に活性化され、コラムアドレス信号ＹＥ０−ＹＥｋ（ＹＥ０−ｋ）をデコードし、メモリアレイ１ｂａのアドレス指定された列を選択するＹデコーダ群４ｂａが設けられる。

メモリアレイ１ｂｂに対し、バンクアドレス信号／ＢＸの活性化時活性化され、ロウアドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ｂｂのアドレス指定された行を選択状態へ駆動するＸデコーダ群２ｂｂと、センスアンプ活性化信号φＳＡＢの活性化時活性化され、メモリアレイ１ｂｂの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群３ｂｂと、バンクアドレス信号／ＢＹの活性化時に活性化され、コラムアドレス信号ＹＯ０−ＹＯｋ（ＹＯ０−ｋ）をデコードし、メモリアレイ１ｂｂのアドレス指定された列を選択するＹデコーダ群４ｂｂが設けられる。

バンクセレクタ８ｂはデータ選択信号ＢＡ０が活性化された場合にメモリアレイ１ａｂからリードプリアンプ＆レジスタ２２ｂに読出されラッチされたデータ信号／ＤＡＡ１を反転してデータ信号ＤＡＴＡＯとして出力する。一方データ選択信号ＢＡ１が活性化された場合にはメモリアレイ１ｂｂからリードプリアンプ＆レジスタ２４ｂに読出されてラッチされたデータ信号／ＤＡＢ１を反転してデータ信号ＤＡＴＡＯとして出力する。

ノードＮ１はプリフェッチセレクタ２６の出力ノードであり、プリフェッチセレクタ２６の出力ノードは出力バッファ２８に対しデータ信号を出力する。

バンクセレクタ１４４ｂは、さらに、電源ノードとノードＮ５との間に接続されゲートに信号φＴＥＰを受けるＰチャネルＭＯＳトランジスタ２４２と、データ信号／ＤＡＡ０を受けて反転するインバータ２３６と、ノードＮ５と接地ノードとの間に直列に接続されゲートにそれぞれ信号φＴＥＳとインバータ２３６の出力とを受けるＮチャネルＭＯＳトランジスタ２４０、２３８と、データ信号／ＤＡＢ０を受けて反転するインバータ２４６と、ノードＮ５と接地ノードとの間に直列に接続されゲートにそれぞれ信号φＴＥＳとインバータ２４６の出力とを受けるＮチャネルＭＯＳトランジスタ２４４、２４８とを含む。