KR100510512B1 - 이중 데이터율 동기식 반도체 장치의 데이터 출력 회로 및그 방법 - Google Patents

이중 데이터율 동기식 반도체 장치의 데이터 출력 회로 및그 방법 Download PDF

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Abstract

이중 데이터율(DDR) 동기식 반도체 장치의 데이터 출력 회로 및 그 방법이 개시된다. 본 발명에 따른 DDR 동기식 반도체 장치의 데이터 출력 회로는 제1 파이프라인단, 제2 파이프라인단, 멀티플렉싱 수단 및 출력 데이터 버퍼를 구비한다. 제1 파이프라인 단의 스위칭부는 메모리셀로부터 병렬로 독출되는 우수 데이터 및 기수 데이터를 제1 파이프라인단의 우수 데이터 래치들 및 기수 데이터 래치들에 입력한다. 제2 파이프라인단의 스위칭 수단은 우수 데이터 래치로부터 우수 데이터 한 비트와 기수 데이터 래치로부터 기수 데이터 한 비트를 병렬로 출력하여 래치한다. 멀티플렉싱 수단은 제2 파이프라인 단의 래치로부터 병렬로 출력되는 2비트의 우수 데이터 및 기수 데이터를 수신하여 한 클럭 싸이클 동안에 2비트의 직렬 데이터, 즉 DDR 데이터로 변환하여 출력한다. 본 발명에 의하면, 데이터 출력을 제어하는 제어 신호의 수가 줄어 들어 데이터 출력 제어가 용이하며, 반도체 장치의 동작 주파수 특성이 개선되는 효과가 있다.

Description

이중 데이터율 동기식 반도체 장치의 데이터 출력 회로 및 그 방법{Circuit and Method for output data in double data rate synchronous semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 특히 고속의 이중 데이터율(double data rate, 이하 DDR이라 함) 동기식 반도체 메모리 장치에서의 데이터 출력 회로 및 방법에 관한 것이다.
최근에는, 반도체 장치의 동작 속도를 빠르게 하기 위하여 한 클럭 싸이클 동안 하나의 데이터 입출력핀당 두 비트의 데이터를 출력하는 DDR 반도체 장치가 보편화되고 있다. 이와 아울러, 반도체 장치의 동작 주파수 역시 높아지는 추세이다.
최근 고속의 그래픽 메모리는 500MHz 정도의 초고속 동작 속도를 요구하고 있다. 이를 달성하기 위해서 기존의 2 비트 프리페치(Pre-fetch) 방식을 넘어서 4 비트 프리페치 방식을 채용하는 경향이 나타나고 있으며, 카스 레이턴시(CAS Latency)도 증가하는 추세이다. 설명의 편의상, 카스 레이턴시 n(n은 1 이상의 자연수)인 경우 'CL=n'으로 표시한다.
클럭 싸이클의 단위로서, tCK가 사용된다. 따라서, 일반적으로 4 비트 프리페치 방식의 메모리에서는, 2 tCK에 걸쳐 하나의 데이터 입출력 핀에서 4개의 데이터가 입력 또는 출력된다. 또한, 4 비트 프리페치 방식에서는 CSL이 두 클럭 동안 활성화되어 있기 때문에 독출(read) 명령을 두 클럭 싸이클에 한 번씩 줄 수 있다. 따라서, 독출 명령간의 최소 시간 간격(이를 tCCD라 함)이 2 tCK가 된다.
상기와 같이, 동시에 활성화되는 CSL의 수를 증가시키고 CSL의 활성화 구간을 늘림으로써, 코아 타이밍(Core Timing), 즉 CSL의 활성화 시점으로부터 데이터센스앰프(Data Sensing Amplifier)에 의해 데이터가 디벨럽(develop)되기까지의 시간은 500MHz 정도의 고속 반도체 장치에서도 크게 문제되지 않는다. 따라서, 반도체 장치의 고주파수 구현에 가장 큰 한계로 작용하는 부분의 하나가 데이터의 입출력 부분이다.
한편, 고속 메모리에서 긴 레이턴시를 구현하기 위하여 웨이브 파이프라인(wave-pipeline) 방식의 데이터 출력 회로가 많이 사용된다. 웨이브 파이프라인 방식의 데이터 출력 회로에서 파이프라인을 구성하기 위해 필요한 래치(latch) 수는 매 비트당 '최대 레이턴시/tCCD' 이다. 따라서, 최대 레이턴시가 6인 경우에는 매 비트당 3개의 래치소자가 필요하고, 최대 레이턴시가 7인 경우에는 매 비트당 4개의 래치소자가 필요하다. 4비트 프리페치 방식의 메모리에서는 한 번의 독출 명령으로 데이터 입출력 핀당 4비트의 데이터가 출력되므로, 최대 레이턴시가 6인 경우에는 데이터 입출력 핀당 총 12개의 래치 소자가, 그리고, 최대 레이턴시가 7인 경우에는 데이터 입출력 핀당 총 16개의 래치 소자가 필요하다.
도 1은 종래 기술에 따른 DDR 반도체 장치의 데이터 출력 회로를 나타내는 도면이다. 도 1에 도시된 데이터 출력 회로(100)는 카스 레이턴시 6(CL=6), tCCD=2 tCK, 4 비트 프리페치를 위한 웨이브 파이프라인 방식의 데이터 출력 회로이다.
종래 기술에 따른 반도체 장치의 데이터 출력 회로(100)는 총 12개의 래치(111~122) 및 출력 데이터 버퍼(140)를 포함하는데, 설명의 편의를 위하여, 데이터 출력 회로(100)와 함께 비트라인 센스 앰프(B/L S/A), 데이터 센스앰프(DATA S/A) 및 버스트 데이터 오더링부(200)가 도시된다.
메모리셀에 저장되어 있는 데이터는 워드라인이 활성화될 때 비트라인(도시되지 않음)에 실림으로써 비트라인 센스앰프(bit-line sense amplifier)(B/L S/A)에 의해 감지, 증폭된다.
비트라인 센스앰프(B/L S/A)에 의해 감지된 데이터 중 활성화된 칼럼 선택 라인(CSL)에 해당되는 데이터는 데이터 센스앰프(DATA S/A)로 전달되어 증폭된다. 여기서는 4 비트 프리페치 방식이 사용되므로, 한 번의 독출 명령에 대해서 4개의 칼럼 선택라인(CSL)이 동시에 활성화된다.
활성화된 칼럼 선택라인(CSL)에 대응하는 비트라인 센스앰프(B/L S/A)의 데이터는 데이터 센스앰프(DATA S/A)에 의하여 디벨럽(Develop)되고, 버스트 데이터 오더링부(200)에 의해 적절한 순서로 배열되어 데이터 출력 회로(100)의 래치들(111~122) 중 4개의 래치들에 동시에 입력된다.
도 1에 도시된 종래 기술에 따른 데이터 출력 회로(100)는 래치들(111~122)로부터 출력되는 데이터를 우수(even) 데이터끼리 기수(odd) 데이터끼리 각각 멀티플렉싱(multiplexing)하여 출력한다. 우수 데이터란 클럭의 상승 에지(rising edge)에 응답하여 출력되는 데이터이고, 기수 데이터는 클럭의 하강 에지(falling edge)에 응답하여 출력되는 데이터이다.
도 2는 도 1에 도시된 종래 기술에 따른 데이터 출력 회로(100)의 출력 타이밍도를 나타내는 도면이다. 도 1과 도 2를 함께 참조하여 종래 기술에 따른 데이터 출력 회로(100)의 동작을 기술하면 다음과 같다.
버스트 데이터 오더링부(200)에서 동시에 출력되는 4개의 데이터(SDIOF1, SDIOF2, SDIOS1, SDIOS2)는 각 해당 비트의 래치에 순서대로 입력된다. 제1 데이터(SDIOF1)는 제1 내지 제3 래치(111~113) 중에서 순서에 따라 어느 하나에, 제2 데이터(SDIOF2)는 제4 내지 제6 래치(114~116) 중에서 순서에 따라 어느 하나에, 제3 데이터(SDIOS1)는 제7 내지 제9 래치(117~119) 중에서 순서에 따라 어느 하나에, 그리고, 제4 데이터(SDIOS2)는 제10 내지 제12 래치(120~122) 중에서 순서에 따라 어느 하나에 입력된다. 이 때, 제1 내지 제4 데이터(SDIOF1, SDIOF2, SDIOS1, SDIOS2)를 해당되는 래치들 중 어느 래치에 입력할 것인지를 제어하는 신호가 입력 제어 신호들(DLj, j=1~3)이다.
어느 래치의 데이터를 멀티플렉싱 노드들인 우수 노드(DOFi) 및 기수 노드(DOSi)로 출력할 것인지는 우수 출력 제어 신호들(CDQFj, j=1~6) 및 기수 출력 제어 신호들(CDQSj, j=1~6)에 의해 결정된다.
제1 내지 제6 래치(111~116)의 데이터는 해당 우수 출력 제어 신호(CDQFj, j=1~6)가 활성화될 때 우수 노드(DOFi)로 출력된다. 그리고, 제7 내지 제12 래치(117~122)의 데이터는 해당 기수 출력 제어 신호(CDQSj, j=1~6)가 활성화될 때 기수 노드(DOSi)로 출력된다. 우수 노드(DOFi) 및 기수 노드(DOSi)로 출력된 데이터는 래치(130)에 의해 래치된 다음, 출력 데이터 버퍼(140)를 거쳐 반도체 장치의 외부로 출력된다.
출력 데이터 버퍼(140)는 일반적으로 풀업 트랜지스터(TP)와 풀다운 트랜지스터(TN)를 포함한다. 풀업 트랜지스터(TP)와 풀다운 트랜지스터(TN)는 래치(130)의 출력 데이터(DO)에 각각 응답하여 출력 신호(DOUT)를 전원 전압 또는 그라운드 전압 레벨로 구동한다.
도 2를 참조하면, 4개의 출력 제어 신호(CDQF1, CDQS1, CDQF2, CDQS2)가 반 클럭 싸이클, 즉 tCK/2 간격으로 차례로 활성화되고, 이에 따라, 제1 래치(111)의 데이터가 우수 노드(DOFi)에, 제7 래치(117)의 데이터가 기수 노드(DOSi)에, 제3 래치(113)의 데이터가 다시 우수 노드(DOFi)에, 그리고, 제10 래치(120)의 데이터가 다시 기수 노드(DOSi)에 순차적으로 출력된다. 따라서, 도 1에 도시된 종래 기술에 따른 데이터 출력 회로에서는 각 래치의 데이터를 DDR 데이터로서 출력하기 위해 tCK/2 간격을 가지는 12개의 서로 다른 출력 제어 신호가 필요하다.
만약, 반도체 메모리 장치의 최대 레이턴시가 7이라면, 상술한 바와 같이 래치 수는 16개로 늘어나게 되고, 출력 제어 신호 역시 16개의 서로 다른 신호를 필요로 한다.
종래 기술에서는, 상기와 같이 많은 수의 출력 제어 신호를 tCK/2로 제어하여야 하므로, 반도체 장치의 동작 주파수가 높을수록, 즉 tCK 가 짧아질수록 출력 제어 신호들 간의 스큐 제어가 매우 힘들어지게 된다. 또한 많은 수의 출력 제어 신호를 발생하고, 이들을 데이터 출력 회로의 파이프라인 회로로 전달하는 것이 복잡하여 데이터 출력 제어가 용이하지 않다.
따라서 본 발명이 이루고자 하는 기술적 과제는 DDR 동기식 반도체 장치에서 데이터를 출력하기 위한 출력 제어 신호들의 수를 줄임으로써, 주파수 특성을 개선하고 데이터 출력 제어를 용이하게 할 수 있는 데이터 출력 회로를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 데이터 출력 회로에서의 데이터 출력 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 DDR 동기식 반도체 장치의 데이터 출력 회로는 우수 데이터가 입력되는 다수의 우수 데이터 래치들; 기수 데이터가 입력되는 다수의 기수 데이터 래치들; 및 상기 우수 데이터와 상기 기수 데이터를 수신하여 소정의 우수 출력 클럭에 응답하여 상기 우수 데이터를 출력하고 소정의 기수 출력 클럭에 응답하여 상기 기수 데이터를 출력하는 멀티플렉싱 수단을 구비하며, 상기 우수 데이터 및 상기 기수 데이터는 동일한 출력 제어 신호에 응답하여 상기 멀티플렉싱 수단으로 입력되는 것을 특징으로 한다.
바람직하기로는, 상기 기수 출력 클럭은 상기 우수 출력 클럭과 반 클럭 싸이클의 위상차를 가지는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 DDR 동기식 반도체 장치의 데이터 출력 회로는 메모리셀로부터 병렬로 독출되는 복수의 데이터를 입력 제어 신호에 응답하여 순차적으로 입력하고, 입력된 데이터를 출력 제어 신호에 응답하여 순차적으로 출력하되, 우수 데이터 한 비트와 기수 데이터 한 비트를 병렬로 출력하는 파이프라인 회로부; 상기 파이프라인 회로부에서 동시에 출력되는 상기 2비트의 병렬 데이터를 수신하여 한 클럭 싸이클 동안 2비트의 직렬 데이터로 변환하여 출력하는 멀티플렉싱 수단; 및 상기 멀티플렉싱 수단으로부터 출력되는 상기 직렬 데이터에 응답하여 반도체 장치의 외부로 출력될 출력 신호를 발생하는 출력 데이터 버퍼를 구비한다.
바람직하기로는, 상기 파이프라인 회로부는 다수의 데이터 래치들; 상기 입력 제어 신호에 응답하여 상기 메모리셀로부터 병렬로 독출되는 복수의 데이터를 상기 데이터 래치들에 전달하는 입력 스위칭부; 및 상기 출력 제어 신호에 응답하여 상기 데이터 래치들의 데이터를 상기 멀티플렉싱 수단으로 전달하는 출력 스위칭부를 포함한다.
또한 바람직하기로는, 상기 멀티플렉싱 수단은 상기 2비트의 병렬 데이터 중 우수 데이터는 우수 출력 클럭에 응답하여 출력하고, 상기 2비트의 병렬 데이터 중 기수 데이터는 상기 우수 출력 클럭에 응답하여 임시 래치로 래치한 후 상기 래치된 기수 데이터를 상기 우수 출력 클럭에 비하여 반 클럭 싸이클 차이를 가지는 기수 출력 클럭에 응답하여 출력한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면에 따른 DDR 동기식 반도체 장치의 데이터 출력 회로는 4비트 프리페치 방식을 사용하는 DDR 동기식 반도체 장치의 데이터 출력 회로로서, 제1 및 제2 우수 데이터를 저장하는 다수의 우수 데이터 래치들; 제1 및 제2 기수 데이터를 저장하는 다수의 기수 데이터 래치들; 상기 다수의 우수 데이터 래치들과 상기 다수의 기수 데이터 래치들로부터 상기 제1 우수 데이터와 상기 제1 기수 데이터를 병렬로 출력하고, 상기 제2 우수 데이터와 상기 제2 기수 데이터를 병렬로 출력하는 출력 스위칭부; 및 상기 출력 스위칭부에서 출력되는 데이터를 DDR(이중 데이터율) 데이터로 변환하여 출력하는 멀티플렉싱 수단을 구비한다.
바람직하기로는, 상기 출력 스위칭부는 제1 출력 제어 신호에 응답하여 상기 제1 우수 데이터 및 제1 기수 데이터를 출력하고, 상기 제1 출력 제어 신호에 비하여 한 클럭 싸이클 간격을 가지는 제2 출력 제어 신호에 응답하여 상기 제2 우수 데이터 및 상기 제2 기수 데이터를 출력하며, 상기 멀티플렉싱 수단은 우수 출력 클럭에 응답하여 상기 제1 및 제2 우수 데이터를 출력하고, 상기 우수 출력 클럭에 비하여 반 클럭 싸이클 간격을 가지는 기수 출력 클럭에 응답하여 상기 제1 및 제2 기수 데이터를 출력한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 DDR 동기식 반도체 장치의 데이터 출력 방법은 (a) 메모리셀로부터 우수 데이터 및 기수 데이터를 동시에 페치하여 둘 이상의 우수 데이터 래치들 중의 하나 및 둘 이상의 기수 데이터 래치들 중의 하나에 각각 입력하는 단계; (b) 상기 우수 데이터 래치들 및 상기 기수 데이터 래치들로부터 상기 우수 데이터 한 비트와 상기 기수 데이터 한 비트씩을 병렬로 출력하는 단계; (c) 상기 (b) 단계에서 병렬로 출력되는 2비트의 데이터를 한 클럭 싸이클 동안 2 비트의 직렬 데이터로 변환하는 단계; 및 (d) 상기 2비트의 직렬 데이터를 하나의 입출력 핀을 통하여 반도체 장치의 외부로 출력하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 DDR 동기식 반도체 장치의 데이터 출력 회로를 도시하는 도면이다. 도 3에 도시된 데이터 출력 회로는 카스 레이턴시 6(CL=6), tCCD=2 tCK, BL=4, 4 비트 프리페치 방식을 지원하기 위한 웨이브 파이프라인 방식의 데이터 출력 회로이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 데이터 출력 회로(300)는 파이프라인 회로부, 멀티플렉서(350) 및 출력 데이터 버퍼(380)를 구비한다.
파이프라인 회로부는 구체적으로 제 1 파이프라인 단(first pipeline stage), 제 2 파이프라인 단(second pipeline stage)으로 구성된다. 각 파이프라인 단은 스위칭부(330, 340)와 래치부(310, 380)를 구비한다.
제1 파이프라인 단(310,330)은 메모리 셀로부터 병렬로 독출되는 복수의 데이터(SDIOF1, SDIOF2, SDIOS1, SDIOS2)를 제1 파이프라인 제어신호(DLj, j=1~3)에 응답하여 순차적으로 래치부(310)에 저장한다. 제2 파이프라인 단(340, 380)은 제 2 파이프라인 제어신호(CDQFj, j=1~6)에 응답하여 순차적으로 제1 파이프라인 단에 저장된 데이터를 2 비트씩 병렬로 제 2 파이프라인 단의 래치부(380)에 저장한다.
멀티플렉서(350)는 제2 파이프라인 단(340,380)에서 동시에 출력되는 2비트의 병렬 데이터를 수신하여 한 클럭 싸이클 동안 2비트의 직렬 데이터, 즉 DDR 데이터로 변환하여 출력한다.
메모리셀로부터 독출되는 4 비트의 데이터는 비트라인 센스앰프(B/L S/A) 및 데이터 센스 앰프(DATA S/A)에 의해 증폭되고, 버스트 데이터 오더링부(200)에 의해 적절한 순서로 배열된 후 데이터 출력 회로(300)의 제1 파이프라인 단(330,310)의 래치부(310)에 동시에 입력된다.
래치부(310)는 버스트 데이터 오더링부(200)로부터 입력되는 제1 우수 데이터(SDIOF1) 및 제2 우수 데이터(SDIOF2)를 저장하기 위한 6개의 우수 데이터 래치들(311~316)과 제1 기수 데이터(SDIOS1) 및 제2 기수 데이터(SDIOS2)를 저장하기 위한 6개의 기수 데이터 래치들(317~322)을 포함한다. 래치부(310)에 포함되는 래치의 수는 최대 레이턴시에 따라 가변될 수 있다.
우수 데이터란 클럭의 우수 페이즈(even phase)에 응답하여 출력될 데이터를 말하고, 기수 데이터란 클럭의 기수 페이즈(odd phase)에 응답하여 출력될 데이터를 말한다. 본 명세서에서는 우수 페이즈는 클럭의 상승 에지(rising edge)를 의미하고, 기수 페이즈는 클럭의 하강 에지(falling edge)를 의미한다.
본 실시예의 반도체 장치는 4비트 프리페치 방식을 사용하므로, 출력될 데이터가 2 클럭 싸이클(2 tCK)에 걸쳐 출력된다. 설명의 편의상, 2 클럭 싸이클로 이루어진 출력 클럭의 첫 번째 클럭(이하, 제1 클럭이라 함)에서 출력될 데이터를 제1 데이터라 하고, 출력 클럭의 두 번째 클럭(이하, 제2 클럭이라 함)에서 출력될 데이터를 제2 데이터라 한다.
따라서, 제1 우수 데이터(SDIOF1)는 제1 클럭의 상승 에지에 응답하여 출력되고, 제1 기수 데이터(SDIOS1)는 제1 클럭의 하강 에지에 응답하여 출력되고, 제2 우수 데이터(SDIOF2)는 제2 클럭의 상승 에지에 응답하여 출력되며, 제2 기수 데이터(SDIOS2)는 제2 클럭의 하강 에지에 응답하여 출력되는 데이터이다.
제1 파이프라인 단(310,330)의 스위칭부(330)는 제1 파이프라인 제어신호(DLj, j=1~3)에 응답하여 개폐(온/오프)되는 다수의 스위치들을 포함한다. 따라서, 제1 파이프라인 단의 스위칭부(330)의 각 스위치는 제1 파이프라인 제어 신호(DLj, j=1~3)에 응답하여 온(on)되어, 입력되는 데이터를 해당 래치로 전달한다.
제2 파이프라인 단(340,380)의 스위칭부(340)는 제2 파이프라인 제어 신호(CDQFj, j=1~6)에 응답하여 개폐(온/오프)되는 다수의 스위치들을 포함한다. 따라서, 제2 파이프라인 단의 스위칭부(340)의 각 스위치는 제2 파이프라인 제어 신호(CDQFj, j=1~6)에 응답하여 온(on)되어, 제1 파이프라인단의 래치부(310)의 해당 데이터를 래치부(380)로 전달한다.
파이프라인 회로부(310,330,340,380)의 동작을 좀 더 상세히 기술하면 다음과 같다.
버스트 데이터 오더링부(200)에서 동시에 출력되는 제1 및 제2 우수 데이터(SDIOF1, SDIOF2), 제1 및 제2 기수 데이터(SDIOS1, SDIOS2)는 각각 제1 파이프라인 제어신호(DLj, j=1~3)에 응답하여 해당 래치로 입력된다. 즉, 제1 및 제2 우수 데이터, 제1 및 제2 기수 데이터(SDIOF1, SDIOF2, SDIOS1, SDIOS2)는 각각 DL1 신호에 응답하여 제1, 제4, 제7, 제10 래치(311, 314, 317, 320)에 입력되고, DL2 신호에 응답하여 제2, 제5, 제8, 제11 래치(312, 315, 318, 321)에 입력되며, DL3 신호에 응답하여 제3, 제6, 제9, 제12 래치(313, 316, 319, 322)에 입력된다. 제1 파이프라인 제어신호(DLj, j=1~3)는 순차적으로 활성화된다.
제1 내지 제12 래치(311~322)의 데이터는 해당 제2 파이프라인 제어 신호(CDQFj, j=1~6)가 활성화될 때 우수 노드(DOFi) 및 기수 노드(DOSi)로 출력된다. 좀 더 상세히 기술하면, 제1 및 제7 래치(311, 317)의 데이터는 CDQF1 신호에 응답하여 각각 우수 노드(DOFi) 및 기수 노드(DOSi)로 출력된다. 제2 및 제8 래치(312, 318)의 데이터는 CDQF3 신호에 응답하여, 제3 및 제9 래치(313, 319)의 데이터는 CDQF5 신호에 응답하여, 제4 및 제10 래치(314, 320)의 데이터는 CDQF2 신호에 응답하여, 제5 및 제11 래치(315, 321)의 데이터는 CDQF4 신호에 응답하여, 그리고, 제5 및 제12 래치(315, 322)의 데이터는 CDQF6 신호에 응답하여 각각 우수 노드(DOFi) 및 기수 노드(DOSi)로 출력된다.
상술한 바와 같이, 한 비트의 우수 데이터 및 기수 데이터가 동일한 제2 파이프라인 제어 신호에 응답하여 출력된다. 즉, 제1 우수 데이터(SDIOF1) 및 제1 기수 데이터(SDIOS1)가 동일한 제2 파이프라인 제어 신호(CDQFj, j=1 또는 3 또는 5)에 응답하여 출력되고, 제2 우수 데이터(SDIOF2) 및 제2 기수 데이터(SDIOS2)가 역시 동일한 제2 파이프라인 제어 신호(CDQFj, j=2 또는 4 또는 6)에 응답하여 출력된다. 따라서, 12개의 서로 다른 제어 신호(도 1의 CDQFj, CDQSj, j=1~6)를 필요로 하는 종래 기술과 달리 본 발명에서는 6개의 서로 다른 제어 신호(CDQFj, j=1~6)만이 필요하다. 또한 제1 내지 제6 출력 제어 신호(CDQFj, j=1~6)는 클럭 싸이클, 즉 tCK 간격을 가지는 신호이다. 제2 파이프라인 제어 신호(CDQFj, j=1~6)는 순차적으로 활성화된다.
우수 노드(DOFi) 및 기수 노드(DOSi)로 출력된 데이터는 각각 래치(381, 382)에 의해 래치된 다음 멀티플렉서(350)로 입력된다.
멀티플렉서(350)는 우수 노드(DOFi)를 통하여 입력되는 우수 데이터(EREAD), 기수 노드(DOSi)를 통하여 입력되는 기수 데이터(OREAD)를 수신하여, 우수 출력 클럭(CLKDQF)에 응답하여 우수 데이터(EREAD)를 출력하고 기수 출력 클럭(CLKDQS)에 응답하여 기수 데이터(OREAD)를 출력한다. 기수 출력 클럭(CLKDQS)은 우수 출력 클럭(CLKDQF)에 비하여 반 클럭 싸이클(tCK/2)의 위상차를 가지는 신호이다. 따라서, 멀티플렉서(350)는 파이프라인 회로에서 출력되는 2비트의 병렬 데이터(우수 데이터 및 기수 데이터)를 수신하여, 한 클럭 싸이클 동안 2비트의 직렬 데이터, 즉 DDR 데이터로 변환하여 출력하는 역할을 한다.
멀티플렉서(350)의 상세한 일 구현예가 도 4에 도시된다. 이를 참조하면, 멀티플렉서(350)는 인버터들(351, 352), 스위치들(361, 362, 363) 및 래치 소자들(371, 372)을 포함한다.
인버터들(351, 352)은 각각 입력되는 우수 데이터 및 기수 데이터(EREAD, OREAD)를 반전하는 역할을 한다. 스위치들(361, 362)은 우수 출력 클럭(CLKDQF)에 응답하여 온/오프되고, 스위치(363)는 기수 출력 클럭(CLKDQS)에 응답하여 온/오프된다. 스위치들(361~365)은 전송 게이트(transmission gate)들로 구현될 수 있다.
우수 노드(DOFi)를 통해 입력되는 우수 데이터(EREAD)는 우수 출력 클럭(CLKDQF)에 응답하여 래치(371)를 통하여 각각 풀업 데이터(DOP), 풀다운 데이터(DON)로서 출력된다. 한편, 기수 노드(DOSi)를 통해 입력되는 기수 데이터(OREAD)는 우수 출력 클럭(CLKDQF)에 응답하여 임시 래치(372)에 먼저 입력된다. 임시 래치(372)의 데이터(OREAD')는 기수 출력 클럭(CLKDQS)에 응답하여 래치(371)를 통하여 각각 풀업 데이터(DOP), 풀다운 데이터(DON)로서 출력된다.
즉, 멀티플렉서(350)로 병렬로 입력된 우수 데이터 및 기수 데이터(EREAD, OREAD)가 각각 우수 출력 클럭(CLKDQF) 및 기수 출력 클럭(CLKDQS)에 응답하여 풀업 데이터(DOP) 및 풀다운 데이터(DON)로서 출력된다. 기수 출력 클럭(CLKDQS)은 우수 출력 클럭(CLKDQF)에 비하여 반 클럭 싸이클(tCK/2)의 위상차를 가지는 신호이므로, 결국, 풀업 데이터(DOP) 및 풀다운 데이터(DON)는 DDR 데이터이다.
다시 도 3을 참조하면, 풀업 데이터(DOP) 및 풀다운 데이터(DON)는 출력 데이터 버퍼(390)로 입력된다.
출력 데이터 버퍼(390)는 멀티플렉서(350)로부터 출력되는 DDR 데이터인 풀업 데이터 및 풀다운 데이터(DOP, DON)에 응답하여 반도체 장치의 외부로 출력될 출력 신호(DOUT)를 발생한다. 출력 데이터 버퍼(390)는 구체적으로 풀업 데이터(DOP)에 응답하여 출력 신호를 전원 전압 레벨로 구동하는 풀업 트랜지스터(TP)와 풀다운 데이터(DON)에 응답하여 출력 신호를 그라운드 전압 레벨로 구동하는 풀다운 트랜지스터(TN)를 포함한다. 풀업 데이터 및 풀다운 데이터(DOP, DON)가 하이레벨이면, 풀업 트랜지스터(TP)는 턴온되고 풀다운 트랜지스터(TN)는 턴오프되어 전원 전압 레벨에 가까운 출력 신호(DOUT)가 출력된다. 반면, 풀업 데이터 및 풀다운 데이터(DOP, DON)가 로우레벨이면, 풀업 트랜지스터(TP)는 턴오프되고 풀다운 트랜지스터(TN)는 턴온되어 그라운드 전압 레벨에 가까운 출력 신호(DOUT)가 출력된다.
본 실시예에서는 풀업 트랜지스터(TP)와 풀다운 트랜지스터(TN)를 포함하는 풀업/풀다운 구동 방식의 출력 데이터 버퍼(390)를 사용한다. 따라서, 멀티플렉서(350)에서 출력되는 데이터 역시 풀업 트랜지스터(TP)와 풀다운 트랜지스터(TN)를 각각 제어하기 위하여 풀업 데이터(DOP)와 풀다운 데이터(DON) 두 가지 종류가 출력된다.
그러나, 데이터 출력 회로에 사용되는 출력 데이터 버퍼는 오픈-드레인 구동 방식과 같이 다른 다양한 방식으로 구현될 수 있으며, 이에 따라 멀티플렉서에서 출력되는 데이터 역시 달라질 수 있다.
도 5는 본 발명의 일 실시예에 따른 데이터 출력 회로(300)의 출력 타이밍도를 나타내는 도면이다. 도 3과 도 5를 함께 참조하여 본 발명의 일 실시예에 따른 데이터 출력 회로(300)의 동작을 기술하면 다음과 같다.
독출 명령(READ)에 응답하여 칼럼 선택라인(CSL)이 활성화되며, 활성화된 칼럼 선택라인(CSL)에 해당하는 데이터는 데이터 센스앰프(DATA S/A)에 의해 감지 증폭된 후 버스트 데이터 오더링부(200)에서 출력 순서가 결정된다.
버스트 데이터 오더링부(200)에서 동시에 출력되는 제1 및 제2 우수 데이터 와 제1 및 제2 기수 데이터(SDIOF1, SDIOF2, SDIOS1, SDIOS2)는 제1 파이프라인 제어신호(DL1~DL3)에 응답하여 각각 해당하는 래치로 병렬로 입력된다. 먼저, DL1 신호의 활성화에 응답하여, 4개의 데이터(SDIOF1, SDIOF2, SDIOS1, SDIOS2)는 각각 제1, 제4, 제7, 제10 래치들(311, 314, 317, 320)로 동시에 입력된다.
도 5에서는 제 2 파이프라인 제어신호인 CDQF1 신호와 CDQF2 신호(CDQF1, CDQF2)가 차례로 활성화된다. 제 2 파이프라인 제어신호인 CDQF1 신호의 활성화에 응답하여, 제1 래치(311)의 데이터 및 제7 래치(317)의 데이터가 각각 래치(381,382)에 동시에 래치된 다음, 멀티플렉서(350)로 병렬로 입력된다. 멀티플렉서(350)로 입력된 제1 래치(311)에서 출력된 우수 데이터(EREAD)는 우수 출력 클럭(CLKDQF)에 응답하여 풀업 데이터 및 풀다운 데이터(DOP, DON)로서 출력되고, 제7 래치(317)에서 출력된 기수 데이터(OREAD)는 우수 출력 클럭(CLKDQF)에 응답하여 임시 기수 데이터(OREAD')로서 임시 래치에 저장되었다가 기수 출력 클럭(CLKDQS)에 응답하여 풀업 데이터 및 풀다운 데이터(DOP, DON)로서 출력된다.
한편, CDQF1 신호가 활성화된 지 한 클럭 싸이클 정도 후에 활성화되는 CDQF2 신호에 응답하여, 제4 래치(314)의 데이터 및 제10 래치(320)의 데이터가 각각 래치(381, 382)에 동시에 래치된 다음, 멀티플렉서(350)로 병렬로 입력된다. 멀티플렉서(350)로 입력된 제4 래치(314)에서 출력된 우수 데이터(EREAD)는 우수 출력 클럭(CLKDQF)에 응답하여 풀업 데이터 및 풀다운 데이터(DOP, DON)로서 출력되고, 제10 래치(320)에서 출력된 기수 데이터(OREAD)는 우수 출력 클럭(CLKDQF)에 응답하여 임시 기수 데이터(OREAD')로서 임시 래치에 저장되었다가 기수 출력 클럭(CLKDQS)에 응답하여 풀업 데이터 및 풀다운 데이터(DOP, DON)로서 출력된다.
따라서, 멀티플렉서(350)에서 출력되는 풀업 데이터(DOP)와 풀다운 데이터(DON)는 각각 2 클럭 싸이클에 걸쳐 4비트씩 직렬로 출력되는 데이터이다.
출력 데이터 버퍼(390)는 풀업 데이터(DOP) 및 풀다운 데이터(DON)에 수신하고 이들 데이터에 따라 출력 신호(DOUT)를 발생한다. 출력 신호(DOUT)는 두 클럭 싸이클 동안에 클럭(CLK)의 상승 에지 및 하강 에지에 동기되어 반도체 장치의 외부로 출력된다.
상술한 바와 같이, 본 발명에서는, 파이프라인 회로의 다수의 래치에 저장되는 독출 데이터를 직접 DDR 데이터로서 출력하는 것이 아니라, 한 클럭 싸이클 동안에 출력될 우수 데이터와 기수 데이터를 일단 동시에 출력한 후 멀티플렉싱 수단에서 DDR 데이터로 변환하여 출력한다.
따라서, 파이프라인 회로의 다수의 래치에 저장된 데이터를 출력하기 위한 제어 신호의 수가 반으로 줄어들 뿐만 아니라, 제어 신호들간의 간격 역시 종래의 tCK/2에서 tCK 로 넓힐 수 있다.
도 6은 도 3에 도시된 멀티플렉서의 다른 구현예를 나타내는 도면이다. 도 6에 도시된 멀티플렉서(650)는 출력 데이터 버퍼(390)의 트라이-스테이트(tri-state)를 제어하기 위한 기능을 가진 멀티플렉서이다. 도 6을 참조하면, 멀티플렉서(650)는 인버터들(651,652,653,654), 스위치들(661~665), 래치 소자들(671,672,673) 및 노아 게이트들(681,682) 및 낸드 게이트들(683,684)을 포함한다.
인버터들(651, 652)은 각각 입력되는 우수 데이터(EREAD) 및 기수 데이터( OREAD)를 반전하는 역할을 한다. 인버터(653)는 우수 데이터 제어 신호(PREAD_F)를 반전하고, 인버터(654)는 기수 데이터 제어 신호(PREAD_S)를 반전한다. 여기서, 우수 데이터 제어 신호(PREAD_F) 및 기수 데이터 제어 신호(PREAD_S)는 독출 명령에 응답하여 반도체 장치의 내부적으로 발생되는 신호들로서, 독출 명령 인가 시점으로부터 카스 레이턴시를 고려한 소정 시간 후에 각각 하이레벨로 활성화된다.
노아 게이트(681)는 우수 데이터 제어 신호(PREAD_F)의 반전 신호와 우수 데이터(EREAD)의 반전 신호를 부정 논리합(NOR)하고, 노아 게이트(682)는 기수 데이터 제어 신호(PREAD_S)의 반전 신호와 임시 래치(673)의 출력 신호를 부정 논리합(NOR)한다. 낸드 게이트(683)는 우수 데이터 제어 신호(PREAD_F)와 우수 데이터(EREAD)의 반전 신호를 부정 논리곱(NAND)하고, 낸드 게이트(684)는 기수 데이터 제어 신호(PREAD_S)와 임시 래치(673)의 출력 신호를 부정 논리곱(NAND)한다.
스위치들(661~663)은 신호(CLKDQF_G)에 응답하여 온/오프되고, 스위치들(664,665)은 신호(CLKDQS_G)에 응답하여 온/오프된다. 스위치들(661~665)은 전송 게이트(transmission gate)들로 구현될 수 있다. 신호들(CLKDQF_G, CLKDQS_G)은 뒤에서 상세히 기술되겠지만, 우수 및 기수 데이터 제어 신호들(PREAD_F, PREAD_S)과 우수 및 기수 출력 클럭(CLKDQF, CLKDQS)을 이용하여 생성되는 신호이다.
스위치들(661, 662)은 신호(CLKDQF_G)에 응답하여 온(on)되어, 우수 데이터(EREAD) 및 우수 데이터 제어 신호(PREAD_F)의 논리 연산된 신호를 래치들(671, 672)로 전달한다. 스위치(673)는 신호(CLKDQF_G)에 응답하여 온(on)되어, 기수 데이터(OREAD)를 임시 래치(673)로 전달한다. 스위치(674, 675)는 신호(CLKDQS_G)에 응답하여 온(on)되어, 임시 래치(673)의 출력 신호와 기수 데이터 제어 신호(PREAD_S)를 논리 연산한 신호를 래치들(671, 672)로 전달한다. 래치들(671, 672)의 출력 신호가 출력 데이터 버퍼(도 3의 390)로 입력되는 풀업 데이터(DOP) 및 풀다운 데이터(DON)이다.
도 6에 도시된 멀티플렉서의 동작은 다음과 같다.
PREAD_F가 로직 로우레벨('0')이면 우수 데이터(ERAED)의 로직 레벨에 상관없이 노아 게이트(681)의 출력은 로우레벨이 되고, 낸드 게이트(683)의 출력은 하이레벨이 된다. 따라서, 풀업 데이터(DOP)는 로우레벨이 되고, 풀다운 데이터(DON)는 하이레벨이 된다. 마찬가지로, PREAD_S가 로직 로우레벨('0')이면 기수 데이터(OREAD)의 로직 레벨에 상관없이 노아 게이트(682)의 출력은 로우레벨이 되고, 낸드 게이트(684)의 출력은 하이레벨이 된다. 따라서, 풀업 데이터(DOP)는 로우레벨이 되고, 풀다운 데이터(DON)는 하이레벨이 된다.
풀업 데이터(DOP)는 로우레벨이고, 풀다운 데이터(DON)는 하이레벨이면 출력 데이터 버퍼(390)의 풀업 트랜지스터(TP) 및 풀다운 트랜지스터(TN)가 모두 턴오프되어 출력 데이터 버퍼(390)는 하이 임피던스 상태(high impedance state, Hi-Z)가 된다.
반면, PREAD_F가 로직 하이레벨('1')이면 우수 데이터(EREAD)의 로직 레벨에 따라, 풀업 데이터(DOP) 및 풀다운 데이터(DON)의 로직레벨이 결정된다. 좀 더 구체적으로, 우수 데이터(EREAD)가 로직 하이레벨이면 풀업 데이터(DOP) 및 풀다운 데이터(DON)가 모두 로직 하이레벨이 되고, 따라서, 출력 데이터 버퍼(도 3의 390)의 풀업 트랜지스터(TP)가 턴온되어 출력 신호(DOUT)는 하이레벨이 된다. 우수 데이터(EREAD)가 로직 로우레벨이면 풀업 데이터(DOP) 및 풀다운 데이터(DON)가 모두 로직 로우레벨이 되고, 따라서, 출력 데이터 버퍼(도 3의 390)의 풀다운 트랜지스터(TN)가 턴온되어 출력 신호(DOUT)는 로우레벨이 된다.
마찬가지로, PREAD_S가 로직 하이레벨('1')이면 기수 데이터(OREAD)의 로직 레벨에 따라, 풀업 데이터(DOP) 및 풀다운 데이터(DON)의 로직레벨이 결정된다.
도 7은 본 발명의 다른 일 실시예에 따른 데이터 출력 회로의 출력 타이밍도를 나타내는 도면이다. 본 발명의 다른 일 실시예에 따른 데이터 출력 회로는 도 6에 도시된 멀티플렉서를 구비하는 데이터 출력 회로이다. 도 3, 도 6 및 도 7을 함께 참조하여 본 발명의 다른 일 실시예에 따른 데이터 출력 회로의 동작을 기술하면 다음과 같다.
독출 명령(READ)에 응답하여 메모리셀로부터 파이프라인 회로부(330,310,340,380)를 통하여 멀티플렉서(650)로 우수 데이터(EREAD) 및 기수 데이터(OREAD)가 입력되기까지의 과정은 도 5에 도시된 바와 동일하다. 따라서, 반복을 피하기 위하여 도 5와 동일한 과정에 대한 설명은 생략한다.
독출 명령(READ)에 응답하여 소정 시간 후에 우수 데이터(EREAD)의 출력을 제어하기 위한 PREAD_F가 하이레벨로 인에이블되어 소정 시간 후에 디스에이블된다. 또한 독출 명령(READ)에 응답하여 소정 시간 후에 기수 데이터(OREAD)의 출력을 제어하기 위한 PREAD_S가 하이레벨로 인에이블되어 소정 시간 후에 디스에이블된다. 출력 신호를 Hi-Z 로 만들기 위한 트라이스테이트 제어 신호(PREAD_Z)가 또한 하이레벨로 인에이블된다.
버스트 길이(BL)가 4인 경우, 하나의 데이터 출력 핀을 통하여 4개의 출력 데이터가 연속으로 출력되므로, 우수 데이터(EREAD)를 출력하기 위한 두 펄스의 클럭 신호와 기수 데이터(OREAD)를 출력하기 위한 두 펄스의 신호가 필요하다. 그런데, 본 실시예에서는 출력 신호의 트라이-스테이트 제어를 위해 한 펄스의 신호가 더 생성된다.
신호(CLKDQF_G)는 PREAD_F와 PREAD_Z을 논리합한 신호를 우수 출력 클럭(CLKDQF)과 논리곱함으로써 얻어진다. 클럭 신호(CLKDQS_G)는 PREAD_S를 기수 출력 클럭(CLKDQS)와 논리합함으로써 얻어진다. 즉, 신호(CLKDQF_G)는 PREAD_F 또는 PREAD_Z가 하이레벨인 동안의 우수 출력 클럭(CLKDQF)과 같고, 신호(CLKDQS_G)는 PREAD_S가 하이레벨인 동안의 기수 출력 클럭(CLKDQF)과 같다.
신호(CLKDQF_G)의 첫 번째 상승에지에 응답하여 스위치들(661, 662)이 턴온될 때, PREAD_F는 하이레벨이다. 따라서, 첫 번째 우수 데이터(E1)가 출력 신호(DOUT)로서 반도체 장치의 외부로 출력된다. 신호(CLKDQF_G)의 첫 번째 상승에지에 응답하여 스위치(663) 역시 턴온된다. 따라서, 첫 번째 기수 데이터(O1)는 임시 래치(673)에 저장된다.
신호(CLKDQS_G)의 첫 번째 상승에지에 응답하여 스위치들(664, 665)이 턴온될 때, PREAD_S는 하이레벨이다. 따라서, 임시 래치(673)에 저장되어 있던 첫 번째 기수 데이터(O1)가 출력 신호(DOUT)로서 반도체 장치의 외부로 출력된다.
신호(CLKDQF_G)의 두 번째 상승에지에 응답하여 스위치들(661, 662)이 턴온될 때도 PREAD_F가 하이레벨이다. 따라서, 두 번째 우수 데이터(E2)가 출력 신호(DOUT)로서 반도체 장치의 외부로 출력된다. 신호(CLKDQF_G)의 두 번째 상승에지에 응답하여 스위치(663) 역시 턴온되어, 두 번째 기수 데이터(O2)는 임시 래치(673)에 저장된다.
신호(CLKDQS_G)의 두 번째 상승에지에 응답하여 스위치들(664, 665)이 턴온될 때도 PREAD_S가 하이레벨이다. 따라서, 임시 래치(673)에 저장되어 있던 두 번째 기수 데이터(O2)가 출력 신호(DOUT)로서 반도체 장치의 외부로 출력된다.
신호(CLKDQF_G)의 세 번째 상승에지에 응답하여 스위치들(661, 662)이 턴온될 때는 PREAD_F가 로우레벨이다. 따라서, 우수 데이터(EREAD)에 상관없이 풀업 데이터(DOP)는 로우레벨이 되고 풀다운 데이터(DON)는 하이레벨이 되어, 출력 신호(DQ)는 트라이-스테이트가 된다.
상술한 바와 같이, 본 발명의 다른 일 실시예에 따르면, 멀티플렉서(650)에서 우수 데이터(EREAD)를 출력하기 위하여 스위치들(661,662)이 온(on)될 때, PREAD_F가 하이레벨 상태이면, 우수 데이터(EREAD)에 따른 출력 신호(DOUT)가 출력된다, 기수 데이터(OREAD)를 출력하기 위하여 스위치들(664, 665)이 온(on)될 때, PREAD_S가 하이레벨 상태이면, 기수 데이터(OREAD)에 따른 출력 신호(DOUT)가 출력된다. 우수 데이터(EREAD) 및 기수 데이터(OREAD)가 모두 출력된 후, 스위치들(661,662)이 한 번 더 온(on)될 때, PREAD_F가 로우레벨이면, 출력 신호(DOUT)가 트라이-스테이트가 된다. 따라서, 본 발명의 실시예에 따르면, PREAD_F와 우수 데이터(EREAD)의 정확히 동기될 필요가 없다. 마찬가지로, PREAD_S와 기수 데이터(OREAD) 역시 정확히 동기될 필요가 없다. 따라서, 출력 신호(DOUT)의 트라이-스테이트 제어가 용이하다.
그런데, 도 1에 도시된 종래 기술에서는, 래치들(111~122)에 저장된 데이터는 한 번의 멀티플렉싱으로 출력 데이터 버퍼(도 1의 140)로 입력된다. 따라서, 출력 데이터 버퍼(140)의 트라이 스테이트를 제어하기 위해서는 출력 데이터 버퍼(140)로 입력되는 데이터(DO)와 트라이-스테이트를 제어하기 위한 신호가 정확하게 동기되어야 한다. 즉, 노드들(DOFi, DOSi)로 데이터가 나오는 시점과 트라이-스테이트 제어 신호의 발생 시점이 정확하게 동기되어야 한다. 만약, 노드들(DOFi, DOSi)에 데이터가 나타나는 시점보다 트라이-스테이트 제어 신호의 발생 시점이 늦어지면, 유효한 데이터가 출력되는 시점이 늦어지며, 노드들(DOFi, DOSi)에 데이터가 나타나는 시점보다 트라이-스테이트 제어 신호의 발생 시점이 빠르면, 무효의 데이터가 출력될 수 있다.
본 발명의 트라이-스테이트 제어 기능을 가지는 멀티플렉서를 사용하면, 상기와 같은 종래 기술의 트라이-스테이트 제어 기술의 문제점을 극복할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 본 실시예에서는 4비트 프리페치 방식과 최대 카스 레이턴시 6을 채용하는 DDR 동기식 반도체 장치를 중심으로 기술하였으나, 프리페치 수 및 레이턴시 수는 변경될 수 있으며, 이에 따라 본 실시예의 구성 역시 변화될 수 있다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 파이프라인 회로의 다수의 래치들로부터 데이터를 출력하기 위한 출력 제어 신호들의 수를 줄일 수 있다. 이에 따라, 출력 제어 신호들의 활성화 간격이 종래에 비하여 2배로 넓어질 수 있다. 따라서, 반도체 장치의 동작 주파수 특성이 개선되고 데이터 출력 제어가 용이한 효과가 있다.
또한 본 발명에 의하면, 출력 신호의 트라이-스테이트 제어가 용이해진다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 DDR 반도체 장치의 데이터 출력 회로를 나타내는 도면이다.
도 2는 도 1에 도시된 종래 기술에 따른 데이터 출력 회로의 출력 타이밍도를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 DDR 동기식 반도체 장치의 데이터 출력 회로를 도시하는 도면이다.
도 4는 도 3에 도시된 멀티플렉서의 일 구현예를 상세하게 나타내는 회로도이다.
도 5는 도 3에 도시된 본 발명의 일 실시예에 따른 데이터 출력 회로의 출력 타이밍도를 나타내는 도면이다.
도 6은 도 3에 도시된 멀티플렉서의 다른 일 구현예를 상세하게 나타내는 회로도이다.
도 7은 본 발명의 다른 일 실시예에 따른 데이터 출력 회로의 출력 타이밍도를 나타내는 도면이다.

Claims (26)

  1. DDR 동기식 반도체 장치의 데이터 출력 회로에 있어서,
    우수 데이터가 입력되는 다수의 우수 데이터 래치들;
    기수 데이터가 입력되는 다수의 기수 데이터 래치들; 및
    상기 우수 데이터와 상기 기수 데이터를 수신하여 소정의 우수 출력 클럭에 응답하여 상기 우수 데이터를 출력하고 소정의 기수 출력 클럭에 응답하여 상기 기수 데이터를 출력하는 멀티플렉싱 수단을 구비하며,
    상기 우수 데이터 및 상기 기수 데이터는 동일한 출력 제어 신호에 응답하여 동시에 병렬로 상기 멀티플렉싱 수단으로 입력되는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
  2. 제 1항에 있어서, 상기 기수 출력 클럭은
    상기 우수 출력 클럭과 반 클럭 싸이클의 위상차를 가지는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
  3. 제 1항에 있어서, 상기 DDR 동기식 반도체 장치는
    4비트 프리페치 구조를 갖는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
  4. 제 1항에 있어서, 상기 멀티플렉싱 수단은
    상기 기수 데이터를 상기 우수 출력 클럭에 응답하여 래치한 후 래치된 기수 데이터를 상기 기수 출력 클럭에 응답하여 출력하는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
  5. 제 1항에 있어서, 상기 멀티플렉싱 수단은
    상기 우수 출력 클럭에 응답하여 온되어 상기 우수 데이터 래치들 중 어느 하나에서 출력된 데이터를 출력 데이터 버퍼로 전달하는 제1 스위치;
    상기 우수 출력 클럭에 응답하여 온되어 상기 기수 데이터 래치들 중 어느 하나에서 출력된 데이터를 임시 래치로 전달하는 제2 스위치; 및
    상기 기수 출력 클럭에 응답하여 온되어 상기 임시 래치의 데이터를 상기 출력 데이터 버퍼로 전달하는 제3 스위치를 포함하는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
  6. 제 1항에 있어서,
    상기 우수 데이터 및 기수 데이터는 소정의 입력 제어 신호에 응답하여 상기 우수 데이터 래치들 및 상기 기수 데이터 래치들에 병렬로 입력되는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
  7. DDR 동기식 반도체 장치의 데이터 출력 회로에 있어서,
    메모리셀로부터 병렬로 독출되는 복수의 데이터를 제1 파이프라인 제어 신호에 응답하여 순차적으로 입력하고, 입력된 데이터를 제2 파이프라인 제어 신호에 응답하여 순차적으로 출력하되, 우수 데이터 한 비트와 기수 데이터 한 비트씩을 동시에 병렬로 출력하는 파이프라인 회로부;
    상기 파이프라인 회로부에서 동시에 출력되는 상기 2비트의 병렬 데이터를 수신하여 DDR(이중 데이터율) 데이터로 변환하여 출력하는 멀티플렉싱 수단; 및
    상기 멀티플렉싱 수단으로부터 출력되는 상기 DDR 데이터에 응답하여 반도체 장치의 외부로 출력될 출력 신호를 발생하는 출력 데이터 버퍼를 구비하는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
  8. 제 7항에 있어서, 상기 파이프라인 회로부는
    다수의 데이터 래치들;
    상기 제1 파이프라인 제어 신호에 응답하여 상기 메모리셀로부터 병렬로 독출되는 복수의 데이터를 상기 데이터 래치들에 전달하는 입력 스위칭부; 및
    상기 제2 파이프라인 제어 신호에 응답하여 상기 데이터 래치들의 데이터를 상기 멀티플렉싱 수단으로 전달하는 출력 스위칭부를 포함하는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
  9. 제 7항에 있어서,
    상기 DDR 데이터는 이중 데이터율을 갖는 풀업 데이터와 이중 데이터율을 갖는 풀다운 데이터를 포함하며,
    상기 출력 데이터 버퍼는 상기 풀업 데이터에 응답하여 상기 출력 신호를 제1 전원 전압 레벨 쪽으로 구동하는 풀업 트랜지스터; 및 상기 풀다운 데이터에 응답하여 상기 출력 신호를 제2 전원 전압 레벨 쪽으로 구동하는 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
  10. 제 7항에 있어서, 상기 멀티플렉싱 수단은
    상기 2비트의 병렬 데이터 중 우수 데이터는 우수 출력 클럭에 응답하여 출력하고, 상기 2비트의 병렬 데이터 중 기수 데이터는 상기 우수 출력 클럭에 응답하여 임시 래치로 래치한 후 상기 래치된 기수 데이터를 상기 우수 출력 클럭에 대하여 반 클럭 싸이클 차이를 가지는 기수 출력 클럭에 응답하여 출력하는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
  11. 제 10항에 있어서, 상기 멀티플렉싱 수단은
    상기 우수 출력 클럭에 응답하여 온되어 상기 우수 데이터를 상기 출력 데이터 버퍼로 전달하는 제1 스위치;
    상기 우수 출력 클럭에 응답하여 온되어 상기 기수 데이터를 상기 임시 래치로 전달하는 제2 스위치; 및
    상기 기수 출력 클럭에 응답하여 온되어 상기 임시 래치의 데이터를 상기 출력 데이터 버퍼로 전달하는 제3 스위치를 포함하는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
  12. 제 7항에 있어서, 상기 멀티플렉싱 수단은
    우수 출력 클럭에 응답하여 상기 출력 데이터 버퍼로 입력되는 버퍼 입력 데이터를 출력하는 우수 데이터부로서, 우수 데이터 제어 신호가 소정의 로직 레벨로 활성화된 경우에는 상기 우수 데이터에 응답하는 상기 버퍼 입력 데이터를 출력하고 상기 우수 데이터 제어 신호가 비활성화된 경우에는 상기 출력 데이터 버퍼를 하이-임피던스 상태로 만드는 상기 버퍼 입력 데이터를 출력하는 상기 우수 데이터부; 및
    상기 우수 출력 클럭에 비하여 반 클럭 싸이클 차이를 가지는 기수 출력 클럭에 응답하여 상기 버퍼 입력 데이터를 출력하는 기수 데이터부로서, 기수 데이터 제어 신호가 소정의 로직 레벨로 활성화된 경우에는 상기 기수 데이터에 응답하는 상기 버퍼 입력 데이터를 출력하고 상기 기수 데이터 제어 신호가 비활성화된 경우에는 상기 출력 데이터 버퍼를 하이-임피던스 상태로 만드는 상기 버퍼 입력 데이터를 출력하는 상기 기수 데이터부를 포함하는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
  13. 제 12항에 있어서, 상기 기수 데이터부는
    상기 기수 데이터를 상기 우수 출력 클럭에 응답하여 임시 래치로 래치한 후, 상기 래치된 기수 데이터와 상기 기수 데이터 제어 신호를 논리 연산한 신호를 상기 기수 출력 클럭에 응답하여 출력하는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
  14. 4 비트 프리페치 방식을 사용하는 DDR 동기식 반도체 장치의 데이터 출력 회로에 있어서,
    제1 및 제2 우수 데이터를 저장하는 다수의 우수 데이터 래치들;
    제1 및 제2 기수 데이터를 저장하는 다수의 기수 데이터 래치들;
    상기 다수의 우수 데이터 래치들과 상기 다수의 기수 데이터 래치들로부터 상기 제1 우수 데이터와 상기 제1 기수 데이터를 동시에 병렬로 출력하고, 상기 제2 우수 데이터와 상기 제2 기수 데이터를 동시에 병렬로 출력하는 출력 스위칭부; 및
    상기 출력 스위칭부에서 출력되는 데이터를 DDR(이중 데이터율) 데이터로 변환하여 출력하는 멀티플렉싱 수단을 구비하는 것을 특징으로 하는 4비트 프리페치 방식을 사용하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
  15. 제 14항에 있어서, 상기 데이터 출력 회로는
    상기 멀티플렉싱 수단으로부터 출력되는 상기 DDR 데이터에 응답하여 상기 반도체 장치의 외부로 출력될 출력 신호를 발생하는 출력 데이터 버퍼를 더 구비하는 것을 특징으로 하는 4비트 프리페치 방식을 사용하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
  16. 제 15항에 있어서,
    상기 DDR 데이터는 이중 데이터율을 갖는 풀업 데이터와 이중 데이터율을 갖는 풀다운 데이터를 포함하며,
    상기 출력 데이터 버퍼는
    상기 풀업 데이터에 응답하여 상기 출력 신호를 제1 전원 전압 레벨 쪽으로 구동하는 풀업 트랜지스터; 및 상기 풀다운 데이터에 응답하여 상기 출력 신호를 제2 전원 전압 레벨 쪽으로 구동하는 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
  17. 제 16항에 있어서, 상기 멀티플렉싱 수단은
    우수 출력 클럭에 응답하여 상기 풀업 데이터 및 상기 풀다운 데이터를 출력하는 우수 데이터부로서, 우수 데이터 제어 신호가 소정의 로직 레벨로 활성화된 경우에는 상기 우수 데이터에 응답하는 상기 풀업 데이터 및 상기 풀다운 데이터를 출력하고 상기 우수 데이터 제어 신호가 비활성화된 경우에는 상기 출력 데이터 버퍼를 하이-임피던스 상태로 만드는 상기 풀업 데이터 및 상기 풀다운 데이터를 출력하는 상기 우수 데이터부; 및
    상기 우수 출력 클럭에 비하여 반 클럭 싸이클 차이를 가지는 기수 출력 클럭에 응답하여 상기 풀업 데이터 및 상기 풀다운 데이터를 출력하는 기수 데이터부로서, 기수 데이터 제어 신호가 소정의 로직 레벨로 활성화된 경우에는 상기 기수 데이터에 응답하는 상기 풀업 데이터 및 상기 풀다운 데이터를 출력하고 상기 기수 데이터 제어 신호가 비활성화된 경우에는 상기 출력 데이터 버퍼를 하이-임피던스 상태로 만드는 상기 풀업 데이터 및 상기 풀다운 데이터를 출력하는 상기 기수 데이터부를 포함하는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
  18. 제 17항에 있어서, 상기 기수 데이터부는
    상기 기수 데이터를 상기 우수 출력 클럭에 응답하여 임시 래치로 래치한 후, 상기 래치된 기수 데이터와 상기 기수 데이터 제어 신호를 논리 연산한 신호를 상기 기수 출력 클럭에 응답하여 출력하는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
  19. 제 14항에 있어서, 상기 데이터 출력 회로는
    메모리셀로부터 병렬로 독출되는 상기 제1, 제2 우수 데이터 및 상기 제1 및 제2 기수 데이터를 상기 다수의 우수 데이터 래치들과 상기 다수의 기수 데이터 래치들로 병렬로 입력하는 입력 스위칭부를 더 구비하는 것을 특징으로 하는 4비트 프리페치 방식을 사용하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
  20. 제 14항에 있어서, 상기 출력 스위칭부는
    제1 출력 제어 신호에 응답하여 상기 제1 우수 데이터 및 제1 기수 데이터를 출력하고, 상기 제1 출력 제어 신호에 비하여 한 클럭 싸이클 간격을 가지는 제2 출력 제어 신호에 응답하여 상기 제2 우수 데이터 및 상기 제2 기수 데이터를 출력하는 것을 특징으로 하는 4비트 프리페치 방식을 사용하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
  21. 제 14항에 있어서, 상기 멀티플렉싱 수단은
    우수 출력 클럭에 응답하여 상기 제1 및 제2 우수 데이터를 출력하고, 상기 우수 출력 클럭에 비하여 반 클럭 싸이클 간격을 가지는 기수 출력 클럭에 응답하여 상기 제1 및 제2 기수 데이터를 출력하는 것을 특징으로 하는 4비트 프리페치 방식을 사용하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
  22. 제 21항에 있어서, 상기 멀티플렉싱 수단은
    상기 우수 출력 클럭에 응답하여 상기 제1 및 제2 기수 데이터를 임시 래치에 래치한 후 상기 기수 출력 클럭에 응답하여 상기 임시 래치에 래치된 상기 제1 및 제2 기수 데이터를 출력하는 것을 특징으로 하는 4비트 프리페치 방식을 사용하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
  23. DDR 동기식 반도체 장치의 데이터 출력 방법에 있어서,
    (a) 메모리셀로부터 우수 데이터 및 기수 데이터를 동시에 페치하여 둘 이상의 우수 데이터 래치들 중의 하나 및 둘 이상의 기수 데이터 래치들 중의 하나에 각각 입력하는 단계;
    (b) 상기 우수 데이터 래치들 및 상기 기수 데이터 래치들로부터 상기 우수 데이터 한 비트와 상기 기수 데이터 한 비트씩을 동시에 병렬로 출력하는 단계;
    (c) 상기 (b) 단계에서 병렬로 출력되는 2비트의 데이터를 한 클럭 싸이클 동안 2 비트의 직렬 데이터, 즉, DDR(이중 데이터율) 데이터로 변환하는 단계; 및
    (d) 상기 DDR(이중 데이터율) 데이터를 출력 데이터 버퍼를 통하여 반도체 장치의 외부로 출력하는 단계를 구비하는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 방법.
  24. 제 23항에 있어서, 상기 (c) 단계는
    (c1) 우수 출력 클럭에 응답하여 상기 출력 데이터 버퍼로 입력되는 버퍼 입력 데이터를 출력하는 단계로서, 우수 데이터 제어 신호가 소정의 로직 레벨로 활성화된 경우에는 상기 우수 데이터에 응답하는 상기 버퍼 입력 데이터를 출력하고 상기 우수 데이터 제어 신호가 비활성화된 경우에는 상기 출력 데이터 버퍼를 하이-임피던스 상태로 만드는 상기 버퍼 입력 데이터를 출력하는 단계; 및
    (c2) 상기 우수 출력 클럭에 비하여 반 클럭 싸이클 차이를 가지는 기수 출력 클럭에 응답하여 상기 버퍼 입력 데이터를 출력하는 단계로서, 기수 데이터 제어 신호가 소정의 로직 레벨로 활성화된 경우에는 상기 기수 데이터에 응답하는 상기 버퍼 입력 데이터를 출력하고 상기 기수 데이터 제어 신호가 비활성화된 경우에는 상기 출력 데이터 버퍼를 하이-임피던스 상태로 만드는 상기 버퍼 입력 데이터를 출력하는 단계를 포함하는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 방법.
  25. 제 24항에 있어서,
    상기 (c1) 단계는 상기 우수 데이터를 상기 우수 데이터 제어 신호와 논리 연산하는 단계; 및 상기 논리 연산된 데이터를 상기 우수 출력 클럭에 응답하여 상기 버퍼 입력 데이터로서 출력하는 단계를 포함하고,
    상기 (c2) 단계는 상기 기수 데이터를 상기 우수 출력 클럭에 응답하여 임시 래치로 래치하는 단계; 상기 래치된 기수 데이터와 상기 기수 데이터 제어 신호를 논리 연산하는 단계; 및 상기 논리 연산된 데이터를 상기 기수 출력 클럭에 응답하여 상기 버퍼 입력 데이터로서 출력하는 단계를 포함하는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 방법.
  26. 제 23항에 있어서,
    상기 직렬 데이터로 변환된 상기 우수 데이터와 상기 기수 데이터는 각각 외부 클럭의 상승 에지 및 하강 에지에 동기되어 상기 반도체 장치의 외부로 출력되는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 방법.
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